JPH01146422A - Noise eliminating circuit - Google Patents
Noise eliminating circuitInfo
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- JPH01146422A JPH01146422A JP62305313A JP30531387A JPH01146422A JP H01146422 A JPH01146422 A JP H01146422A JP 62305313 A JP62305313 A JP 62305313A JP 30531387 A JP30531387 A JP 30531387A JP H01146422 A JPH01146422 A JP H01146422A
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Landscapes
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
外部回路から送出された信号を線路を介して受信し、こ
の受信信号によって動作する装置で使用する雑音除去回
路に関し、
受信信号に混入した雑音による該装置の誤動作の可能性
をできるだけ少なくすることを目的とし、入力する基準
クロックを分周して周期の異なるクロックを生成する分
周手段と、該分周手段の出力を用いて雑音の混入した入
力信号をサンプリンクし、論理処理を行って雑音が除去
された信号に再生する再生手段とを有する様に構成する
。[Detailed Description of the Invention] [Summary] This invention relates to a noise removal circuit used in a device that receives a signal sent from an external circuit via a line and operates based on the received signal, and is capable of suppressing noise in the device due to noise mixed in the received signal. The purpose of this system is to reduce the possibility of malfunction as much as possible by dividing the input reference clock to generate clocks with different periods, and by using the output of the frequency dividing means to reduce the noise-containing input signal. and reproducing means for sampling and linking the signal and performing logical processing to reproduce the signal from which noise has been removed.
本発明は外部回路から送出された信号を線路を介して受
信し、この受信信号によって動作する装置で使用する雑
音除去回路に関するものである。The present invention relates to a noise removal circuit that receives a signal sent from an external circuit via a line and is used in a device that operates based on the received signal.
例えば、外部のパーソナルコンピュータから送出された
信号を線路を介して受信し、この信号によってアラーム
を送出するアラーム盤では、線路より混入した雑音によ
って誤ったアラームが送出される可能性があるが、これ
をできるだけ少なくすることが必要である。For example, with an alarm board that receives a signal sent from an external personal computer via a line and sends out an alarm based on this signal, there is a possibility that false alarms may be sent out due to noise mixed in from the line. It is necessary to minimize it as much as possible.
第4図は従来例のブロック図、第5図は第4図の動作説
明図を示す。尚、第5図中の左側の符号は第4図中の同
じ符号の部分の波形を示す。以下、第5図を参照して第
4図の動作を説明する。FIG. 4 is a block diagram of a conventional example, and FIG. 5 is an explanatory diagram of the operation of FIG. 4. Note that the symbols on the left side of FIG. 5 indicate the waveforms of the portions with the same symbols in FIG. The operation shown in FIG. 4 will be explained below with reference to FIG.
先ず、第5図−■に示す様にAの部分に雑音が混入して
Oになったlのパルスが入力すると、抵抗Rとコンデン
サCとで構成された積分器で積分されて第5図−■の実
線の様な波形が比較器lに加えられる。First, as shown in Figure 5-■, when a pulse of 1 is input which is O due to noise mixed into part A, it is integrated by an integrator consisting of a resistor R and a capacitor C. A waveform like the solid line -■ is applied to the comparator l.
そこで、この波形の振幅が基準電圧V。と比較され、第
5図−■の実線に示す様に雑音が除去されたパルスが取
り出されてアラーム盤(図示せず)に送出されるので、
ここから正しくアラームが送出される。Therefore, the amplitude of this waveform is the reference voltage V. The noise is removed from the pulse as shown by the solid line in Figure 5-■ and sent to the alarm board (not shown).
The alarm will be sent correctly from here.
しかし、第5図−■のAの部分が点線の様に幅が広い場
合には、第5図−■に示す様に積分波形の振幅が基準電
圧v0よりも低くなるので、雑音を除去することができ
ない。However, if the width of the part A in Figure 5-■ is wide as shown by the dotted line, the amplitude of the integral waveform will be lower than the reference voltage v0, as shown in Figure 5-■, so noise should be removed. I can't.
このため、第5図−〇の点線の様に00部分を含む比較
器出力が送出されるのでアラーム盤は誤ったアラームを
送出する。For this reason, the comparator output including the 00 portion as shown by the dotted line in FIG. 5-0 is sent out, and the alarm board sends out a false alarm.
即ち、幅の広い雑音を除去することが困難であると云う
問題点がある。That is, there is a problem in that it is difficult to remove wide noise.
第1図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.
図中、3は入力する基準クロックを分周して周期の異な
るクロックを生成する分周手段で、2は該分周手段の出
力を用いて雑音の混入した入力信号をサンプリンクし、
論理処理を行って雑音が除去された信号に再生する再生
手段である。In the figure, 3 is a frequency dividing means for dividing the input reference clock to generate clocks with different periods, 2 is a frequency dividing means for sampling and linking the input signal mixed with noise using the output of the frequency dividing means,
This is a reproduction means that performs logical processing to reproduce a signal from which noise has been removed.
本発明は内蔵の基準クロックを分周手段3で分周して周
期の異なるクロックを生成し、このクロックを用いて再
生手段2で雑音が混入した入力信号をサンプリングし、
論理和を取ることによりLHレベルの雑音を除去して雑
音が除去された信号に再生する。In the present invention, a built-in reference clock is frequency-divided by a frequency dividing means 3 to generate clocks with different periods, and using this clock, an input signal mixed with noise is sampled by a reproducing means 2,
By calculating the logical sum, LH level noise is removed and a noise-free signal is reproduced.
この様にサンプリングし、ディジタル処理で雑音を除去
するので幅の広い雑音も除去することが可能となる。尚
、除去する雑音の幅を理論的に規定できる。 −
〔実施例〕
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図を示し、第3図(a)はOレベルの雑音混
入、第3図(blはルベルの雑音混入の場合である。尚
、第3図の左側の符号は第2図中の同じ符号の部分の波
形を示す。By sampling in this way and removing noise through digital processing, it is possible to remove even a wide range of noise. Note that the width of noise to be removed can be theoretically defined. - [Embodiment] Fig. 2 is a block diagram of an embodiment of the present invention, Fig. 3 is an explanatory diagram of the operation of Fig. 2, Fig. 3(a) shows O-level noise contamination, is the case of Lebel's noise mixing.The symbols on the left side of FIG. 3 indicate the waveforms of the portions with the same symbols in FIG.
又、基準クロック発生器31,2分周器32.インバー
タ33.n分周器34.へNOゲート35は分周手段3
の構成部分、シフトレジスタ2L 24. ORゲート
22、Dタイプフリップフロップ23. ANDゲート
25は再生手段2の構成部分を示す。Also, a reference clock generator 31, a frequency divider 32 . Inverter 33. n frequency divider 34. The NO gate 35 is the frequency dividing means 3
Components of shift register 2L 24. OR gate 22, D type flip-flop 23. AND gate 25 represents a component of reproducing means 2.
以下、シフトレジスタ21は6段、シフトレジスタ24
は3段として第3図を参照して第2図の動作を説明する
。ここで、第3図(al−■1■、■はクロックの立上
り点を示す。Below, the shift register 21 has six stages, and the shift register 24 has six stages.
The operation of FIG. 2 will be explained as three stages with reference to FIG. Here, in FIG. 3 (al-■1■, ■ indicates the rising point of the clock.
先ず、内蔵の基準クロック発生器31からの基準クロッ
クをDタイプフリラフフロップ(以下、 D−FFと省
略する)32で2分周して第3図(a)−■に示す様な
りロックCK−1(以下、CK−1と省略する)を生成
した後、このCK−1をインバータ33を通して2クロ
ツクだけ位相シフトしたCK−2を生成し、更にこのC
に−2をn分周器34でn分周してANDゲート35で
CK−1とANDを取ることにより、CK−1に同期し
たCK−3が得られる(第3図(a)−■、■参照)。First, the reference clock from the built-in reference clock generator 31 is divided into two by a D-type frill-luff flop (hereinafter abbreviated as D-FF) 32, and the lock CK is generated as shown in FIG. 3(a)-■. -1 (hereinafter abbreviated as CK-1), this CK-1 is passed through an inverter 33 to generate CK-2, which is phase-shifted by two clocks, and then this C
-2 is divided by n by the n frequency divider 34 and ANDed with CK-1 by the AND gate 35 to obtain CK-3 synchronized with CK-1 (Fig. 3(a)-■ , see ■).
次に、第3図(a)−■に示す様なOレベルの雑音Bが
混入した人力信号がシフトレジスタ(以下。Next, a human input signal mixed with O-level noise B as shown in FIG.
SRと省略する)21に加えられると、ここで入力信号
の周期に比して充分小さな周期を持つCK−1でサンプ
リングされ、逐次取り込まれると共にシフトして並列で
出力されるが、この出力がORゲート22でORが取ら
れるのでOレベルの雑音は除去されるが、 ORを取る
ことによりスパイク状のパルスが発生することがあるの
で、CK−2を用いてD−FF 23で波形整形を行う
(第3図(a)−■、■参照)。21 (abbreviated as SR), it is sampled by CK-1, which has a sufficiently small period compared to the period of the input signal, and is taken in sequentially and shifted and output in parallel, but this output is Since the OR gate 22 performs an OR operation, O level noise is removed, but the OR operation may generate spike-like pulses, so the D-FF 23 uses the CK-2 to shape the waveform. (See Figure 3(a)-■, ■).
その後、再びCK−3でサンプリングして上記と同様に
SR24に逐次取り込まれると共にシフトして並列で出
力されるが、この出力がANDゲート25でANDがと
られるので、第3図(al−■に示す様に0レヘルの雑
音が除去されると共に、 ORゲートで伸張した幅が圧
縮され、再生された入力信号が得られる。After that, it is sampled again by CK-3 and is sequentially taken into the SR 24 in the same way as above, and shifted and outputted in parallel, but this output is ANDed by the AND gate 25, so as shown in FIG. As shown in the figure, the 0-level noise is removed, the width expanded by the OR gate is compressed, and a reproduced input signal is obtained.
一方、第3図(b)−〇に示す様なルベルの雑音B′が
混入すると、SR21及びD−FF 23から第3図(
bl−■、■に示す出力が得られ、これが第3図fa)
−■に示すCK−3でサンプリングされてSR24に取
り込まれ、シフトしてANDゲート25に加えられるが
、3人力が全て1になることはないので、出力がOにな
りルベルの雑音は除去される。On the other hand, when Lebel's noise B' as shown in FIG.
The output shown in bl-■,■ is obtained, which is shown in Figure 3 fa)
-It is sampled by CK-3 shown in ■, taken into SR24, shifted and added to AND gate 25, but since all three inputs do not become 1, the output becomes O and Lebel's noise is removed. Ru.
即ち、ルベル、又は0レベルの雑音が混入してもディジ
タル的に処理しているので幅の広い雑音も除去すること
が可能である。これにより装置の誤動作が防止できる。That is, even if level or zero level noise is mixed in, it is digitally processed, so it is possible to remove even a wide range of noise. This can prevent malfunctions of the device.
以上、詳細に説明した様に本発明によれば幅の広い雑音
に対しても除去することが可能であると云う効果が得ら
れる。As described above in detail, according to the present invention, it is possible to remove even a wide range of noise.
これにより装置の誤動作が防止できる。This can prevent malfunctions of the device.
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図、
第4図は従来例のブロック図、
第5図は第4図の動作説明図を示す。
図において、
2は再生手段、
3は分周手段を示す。
本も朗の原理ブロック図
第 1 g
本もU月の笑内致Aり・jの7]・ツク呵箒 2 目
■ ! (↑ 11111.1 ↑ 1111■
(t2.〕■ tit ↑ 1111
↑ ↑ ↑ tB■
■ ↑ 1 1 1 ↑勇52
しJLf)圭ηイt4后ビバ匹丁に追炭イ列Q7°口
・、7り図
ギ+回Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is an explanatory diagram of the operation of Fig. 2, Fig. 4 is a block diagram of a conventional example, and Fig. 5 is a block diagram of an embodiment of the present invention. The operation explanatory diagram of FIG. 4 is shown. In the figure, 2 represents a reproducing means, and 3 represents a frequency dividing means. Honmoro's Principle Block Diagram No. 1 g Honmoro U Month's Laughter Inclusion Ari・J's 7]・Tsuku 呵 Hoki 2nd ■! (↑ 11111.1 ↑ 1111■ (t2.)■ tit ↑ 1111
↑ ↑ ↑ tB ■ ■ ↑ 1 1 1 ↑Yuu 52
し JLf) Kei η it t4 after the viva animal, the additional coal I row Q7 ° mouth・, 7 Rizugi + times
Claims (1)
を生成する分周手段(3)と、 該分周手段の出力を用いて雑音の混入した入力信号をサ
ンプリンクし、論理処理を行って雑音が除去された信号
に再生する再生手段(2)とを有することを特徴とする
雑音除去回路。[Scope of Claims] Frequency dividing means (3) for dividing an input reference clock to generate clocks with different periods; sampling and linking an input signal mixed with noise using the output of the frequency dividing means; 1. A noise removal circuit comprising: reproduction means (2) for performing logical processing and reproducing a signal from which noise has been removed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62305313A JPH01146422A (en) | 1987-12-02 | 1987-12-02 | Noise eliminating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62305313A JPH01146422A (en) | 1987-12-02 | 1987-12-02 | Noise eliminating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01146422A true JPH01146422A (en) | 1989-06-08 |
Family
ID=17943598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62305313A Pending JPH01146422A (en) | 1987-12-02 | 1987-12-02 | Noise eliminating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01146422A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04337917A (en) * | 1991-05-15 | 1992-11-25 | Nec Corp | Pulse removing circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5115362A (en) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
JPS58114524A (en) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | Noise rejection circuit |
-
1987
- 1987-12-02 JP JP62305313A patent/JPH01146422A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5115362A (en) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
JPS58114524A (en) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | Noise rejection circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04337917A (en) * | 1991-05-15 | 1992-11-25 | Nec Corp | Pulse removing circuit |
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