JPS63288521A - Decoder circuit for fm code - Google Patents

Abstract

PURPOSE:To decode an FM code data simple without using a PLL circuit by dividing an inputted FM code into pulse trains of '0' and '1' and generating H/L level signals from the pulse trains and obtaining a clock based on the OR. CONSTITUTION:An FM code pulse train inputted to an input terminal 1 is fed to a buffer 2, its output is fed to the 1st and 2nd integration devices 3, 4 and a trailing detection circuit 5 and an integration output from the integration device 3 and an inverted integration output from the integration device 4 are compared by comparators 6, 7. The result is fed to a FF circuit 12 via an OR circuit 8 to output an H or L level pulse data. On the other hand, the output of the trailing detection circuit 5 and the output of the OR circuit 8 have an AND circuit 11, an inverting inverter 10 and a one-shot multivibrator 9 inbetween and an OR level string is outputted via the OR circuit 13 and the inverter 14 and H/L, level signals are outputted from the FF circuit 12.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＦＭコードのデコーダ回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an FM code decoder circuit.

［従来技術の説明］ ＦＭコードをデコードする場合、従来においては、クロ
ック抽出回路と、位相比較器、フィルタ、電圧制御発振
器などを含むＰＬＬ回路等を用いてクロックを取り出し
、このクロックを復号回路に与えてデコードしていた。[Description of Prior Art] When decoding an FM code, conventionally, a clock is extracted using a clock extraction circuit and a PLL circuit including a phase comparator, a filter, a voltage controlled oscillator, etc., and this clock is sent to a decoding circuit. It was giving and decoding.

そのため、構成が複雑化し、コスト高になるなどの問題
点があった。Therefore, there were problems such as a complicated configuration and high cost.

［発明の目的］ 本発明は上記観点に基づいてなされたもので、その目的
は、構成が簡単でコスト低減にも寄与するＦＭコードの
デコーダ回路を提供することにある。[Object of the Invention] The present invention has been made based on the above-mentioned viewpoint, and its object is to provide an FM code decoder circuit that has a simple configuration and contributes to cost reduction.

［目的を達成するための手段］ 本発明においては、ＦＭコードで表わされたパルスデー
タを積分し、この積分値と基準電圧との比較を通して前
記パルスデータのビット「Ｏ」を表わす「０」パルス列
を出力する手段と、前記パルスデータの立下りをパルス
検出し、この検出パルスのうちのピッ）　「０」のパル
スの立下りを前記ｒＱＪパルス列に基づいて取り除くこ
とにより前記パルスデータのビット「ｌ」を表わ丁「１
」パルス列を出力する手段と、前記「０」パルス列と「
１」パルス列とから前記パルスデータの情報をＨレベル
／Ｌレベル信号に変換して出力するフリップフロップと
、前記ｒＱＪパルス列と「１」パルス列の論理和に基づ
いて前記フリップフロップのＨレベル／Ｌレベル信号を
読み取るためのクロックを与える手段とを有するＦＭコ
ードのデコーダ回路によって、上記目的を達成する。[Means for Achieving the Object] In the present invention, pulse data represented by an FM code is integrated, and through comparison of this integrated value with a reference voltage, "0" representing bit "O" of the pulse data is determined. means for outputting a pulse train; detecting a falling edge of the pulse data; and removing a falling edge of a "0" pulse from among the detected pulses based on the rQJ pulse train; "l" stands for "1"
” means for outputting the “0” pulse train and the “0” pulse train;
a flip-flop that converts the information of the pulse data into an H level/L level signal from the "1" pulse train and outputs it; and a flip-flop that converts the information of the pulse data into an H level/L level signal and outputs it from the rQJ pulse train and the "1" pulse train; The above object is achieved by an FM code decoder circuit having means for providing a clock for reading the signal.

すなわち、「０」パルス列は積分および比較を通して得
ることができ、また、「ｌ」パルス列はパルスデータの
立下り検出とこの検出された立下りからビット「０」の
パルスの立下りを除去することとによって得ることがで
き、これらのパルス列からフリップフロ７ブを用いてＨ
レベル／Ｌレベル信号を得ると共に、これらのパルス列
の論理和に基づいてクロックを得るようにしたので、Ｐ
ＬＬ回路を用いることなく簡単な構成でＦＭコードのデ
ータをデコードすることができる。That is, the "0" pulse train can be obtained through integration and comparison, and the "l" pulse train can be obtained by detecting the falling edge of pulse data and removing the falling edge of the pulse of bit "0" from this detected falling edge. From these pulse trains, H
Since the level/L level signal is obtained and the clock is obtained based on the logical sum of these pulse trains, P
FM code data can be decoded with a simple configuration without using an LL circuit.

［発明の実施例］ 第１図は本発明の一実施例を示す回路図である。[Embodiments of the invention] FIG. 1 is a circuit diagram showing one embodiment of the present invention.

図において、１はＦＭコードのパルスデータＡを入力す
る入力端子で、この入力端子１に与えられたＦＭコード
のパルスデータＡがバッファ２を介して第１の積分回路
３と第２の積分回路４と立下り検出回路５とに与えられ
るようになっている。第１の積分回路３は、パルスデー
タＡを入力するバッファ３ａと、一端がバッファ３ａの
出力線にブランチされ他端に電源ＶＣＣが印加されたコ
ンデンサ３ｂと抵抗３Ｃとの並列接続とを有し。In the figure, 1 is an input terminal to which FM code pulse data A is input, and the FM code pulse data A given to this input terminal 1 is passed through a buffer 2 to a first integrating circuit 3 and a second integrating circuit. 4 and the falling edge detection circuit 5. The first integrating circuit 3 includes a buffer 3a into which pulse data A is input, and a parallel connection of a capacitor 3b and a resistor 3C, one end of which is branched to the output line of the buffer 3a, and the other end of which is applied a power supply VCC. .

パルスデータＡを積分した積分出力Ｂを与える。Provides an integral output B obtained by integrating pulse data A.

第２の積分回路４は、パルスデータＡを入力し当該デー
タＡを反転して出力するバッファ４ａと。The second integration circuit 4 includes a buffer 4a that receives pulse data A, inverts the data A, and outputs the inverted data.

−４がバッファ４ａの出力線にブランチされ他端に電源
ＶＣＣが印加されたコンデンサ４ｂと抵抗４Ｃとの並列
接続とを有し、反転したパルスデータＡを積分した積分
出力Ｃを与える。立下り検出回路５は、パルスデータＡ
を入力する遅延回路５ａと、パルスデータＡを入力する
インバータ５ｂと、遅延回路５ａの出力とインバータ５
ｂの出力とを入力し、パルスデータＡの立下りを表わす
立下りパルスＧを出力するＡＮＤ回路５Ｃとを有してい
る。-4 is branched to the output line of the buffer 4a, and has a parallel connection of a capacitor 4b to which a power supply VCC is applied to the other end and a resistor 4C, and provides an integral output C obtained by integrating inverted pulse data A. The falling detection circuit 5 receives pulse data A.
a delay circuit 5a that inputs the pulse data A, an inverter 5b that inputs the pulse data A, and an output of the delay circuit 5a and the inverter 5.
It has an AND circuit 5C which inputs the output of the pulse data A and outputs a falling pulse G representing the falling edge of the pulse data A.

６および７はコンパレータである。一方のコンパレータ
６は、第１の積分回路３の積分出力Ｂを（＋）入力とし
、基準電圧ｖ　ｒｅｆを（−）入力として、パルスデー
タＡにおけるＨレベルのビット「０」を表わす検出パル
スＤを出力する。他方のコンパレータ７は、第２の積分
回路４の積分出力Ｃを（−）入力とし、基準電圧Ｖ　ｒ
　ｅ　ｆを（＋）入力として、パルスデータＡにおける
Ｌレベルのビット「０」を表わす検出パルスＥを出力す
る。８はＯＲ回路で、コンパレータ６．７の検出パルス
Ｄ、Ｅを入力し、パルスデータＡのビット「０」を表わ
すｒＱＪパルス列Ｆを出力する。6 and 7 are comparators. One comparator 6 receives the integral output B of the first integrating circuit 3 as a (+) input, receives the reference voltage v ref as a (-) input, and receives a detection pulse D representing the H level bit "0" in the pulse data A. Output. The other comparator 7 receives the integral output C of the second integrating circuit 4 as a (-) input, and has a reference voltage V r
With e f as a (+) input, a detection pulse E representing the L level bit "0" in pulse data A is output. 8 is an OR circuit which inputs the detection pulses D and E of the comparator 6.7 and outputs an rQJ pulse train F representing bit "0" of pulse data A.

９はワンショットマルチバイブレータで、ＯＲ回路８の
出力である「０」パルス列Ｆの立上りでトリガされ、「
０」パルス列Ｆの各パルスの幅を広げた「０」パルス列
Ｈを出力する。１０はインへ−夕で、ワンショットマル
チバイブレータ９の出力である「０」パルス列Ｈを反転
した反転パルス列Ｈ”を出力する。１１はＡＮＤ回路で
、インバータｌＯの反転パルス列Ｈ′と立下り検出回路
５の立下りパルスＧとを入力し、立下りパルスＧからビ
ットｒＯ」のパルスの立下りを取り除いた、パルスデー
タＡのビット「ｌ」を表わす「１」パルス列■を出力す
る。9 is a one-shot multivibrator, which is triggered by the rising edge of the "0" pulse train F, which is the output of the OR circuit 8;
A "0" pulse train H is output with the width of each pulse of the "0" pulse train F expanded. 10 is an input circuit which outputs an inverted pulse train H" which is an inversion of the "0" pulse train H which is the output of the one-shot multivibrator 9. 11 is an AND circuit which detects the falling edge of the inverted pulse train H' of the inverter IO. It inputs the falling pulse G of the circuit 5 and outputs a pulse train ``1'' representing bit ``l'' of pulse data A, which is obtained by removing the falling edge of the pulse of bit rO'' from the falling pulse G.

１２はＲＳフリップフロップで、リセット端子Ｒに「０
」パルス列Ｆが与えられ、セット端子Ｓに「１」パルス
列Ｉが与えられて、そのＱ出力端子に、パルスデータＡ
が「１」のときにＨレベル、パルスデータＡが「０」の
ときにＬレベルとなる信号Ｊを出力する。12 is an RS flip-flop, and the reset terminal R is set to ``0''.
” pulse train F is given, “1” pulse train I is given to the set terminal S, and pulse data A is given to the Q output terminal.
It outputs a signal J which becomes H level when pulse data A is "1" and becomes L level when pulse data A is "0".

１３はＯＲ回路、１４はインバータである。13 is an OR circuit, and 14 is an inverter.

ＯＲ回路１３は、ｒＱＪパルス列Ｆと「１」パルス列工
とを入力し、その論理和パルス列Ｋを出力する。インバ
ータ１４は、ＯＲ回路１３の論理和パルス列Ｋを入力し
、これを反転し、その立上りで信号Ｊを読み取るための
クロックＬを与える。The OR circuit 13 inputs the rQJ pulse train F and the "1" pulse train, and outputs their logical sum pulse train K. The inverter 14 inputs the OR pulse train K of the OR circuit 13, inverts it, and provides a clock L for reading the signal J at the rising edge of the inverter.

第２図は第１図の回路の動作タイムチャートで、波形（
Ａ）〜（Ｌ）は第１図の回路の参照符号Ａ−Ｌに対応し
ている。以下第２図を用いて上記構成の動作を説明する
。Figure 2 is an operation time chart of the circuit in Figure 1, with waveforms (
A) to (L) correspond to the reference symbols A-L of the circuit of FIG. The operation of the above configuration will be explained below with reference to FIG.

本例ではＦＭコードのパルスデータＡは、第２図の（Ａ
）に示すように、情報ｒｏ１０１００１」を有している
。In this example, the pulse data A of the FM code is (A
), it has the information ro101001.

第１の積分回路３は、第２図のＣＢ）に示すように、第
１番面のビットｒＱＪと第５番目のピッ）　「０」の積
分電圧が基準電圧ｖｒｅ、よりも大となる積分出力Ｂを
与える。従って、コンパレータ６から、第２図の（Ｄ）
に示すように、第１番目のビット「０」と第５番目のビ
ット「０」を表わす検出パルスＤが得られる。一方、第
２の積分回路４は、パルスデータＡを反転して積分する
ので、第２図の（Ｃ）に示すように、第３番目のビット
「０」と第６番目のビット「０」の積分電圧が基準電圧
Ｖ　ｒｅｆ　よりも大となる積分出力Ｃを４エル、従っ
て、コンパレータ７から、第２図の（Ｅ）に示すように
、第３番目のピッ）　ｒＱＪと第６番目のビット「０」
を表わす検出パルスＥが得られる。そして、これらの検
出パルスＤ、ＥをＯＲ回路８により合成することによっ
て、第２図の（Ｆ）に示すように、パルスデータＡのｒ
ＱＪビットを表わすｒＱ」パルス列Ｆが与えられる。As shown in CB in FIG. Gives output B. Therefore, from comparator 6, (D) in FIG.
Detection pulses D representing the first bit "0" and the fifth bit "0" are obtained as shown in FIG. On the other hand, since the second integrating circuit 4 inverts and integrates the pulse data A, the third bit "0" and the sixth bit "0" as shown in FIG. 2(C). The integral output C where the integral voltage of Bit “0”
A detection pulse E representing . By combining these detection pulses D and E using the OR circuit 8, r of the pulse data A is
A pulse train F representing QJ bits is provided.

立下り検出回路５は、遅延回路５ａによって遅延された
パルスデータＡとインバータ５ｂによって反転されたパ
ルスデータＡとの間のＡＮＤをとることによって、第２
図の（Ｇ）に示すように、パルスデータＡの立下り毎の
立下りパルスＧを与える。この立下りパルスＧからビッ
ト「０」のパルスの立下りを取り除くために、「０」パ
ルス列Ｆのパルス幅を第２図の（Ｈ）に示すようにワン
ショットマルチバイブレータ９によって広げ、ビット「
０」に対応する立下りパルスＧと重なるような「Ｏ」パ
ルス列Ｈを得る。そして、この「０」パルス列Ｈをイン
バータ１０で反転した反転パルスＪＩＨ’と立下りパル
スＧとの間のＡＮＤをとることによって、パルスデータ
Ａの「１」ビットを表わす「１」パルス列Ｉが与えられ
る。The falling edge detection circuit 5 performs an AND operation between the pulse data A delayed by the delay circuit 5a and the pulse data A inverted by the inverter 5b.
As shown in (G) in the figure, a falling pulse G is given every falling pulse data A. In order to remove the falling pulse of the bit "0" from this falling pulse G, the pulse width of the "0" pulse train F is widened by the one-shot multivibrator 9 as shown in (H) in FIG.
An "O" pulse train H is obtained which overlaps the falling pulse G corresponding to "0". Then, by taking an AND between the inverted pulse JIH' obtained by inverting this "0" pulse train H by the inverter 10 and the falling pulse G, a "1" pulse train I representing the "1" bit of the pulse data A is given. It will be done.

ＲＳフリップフロップ１２は、「１」パルス列Ｉが与え
られる毎にセットされ、「０」パルス列Ｆが与えられる
毎にリセットされるので、そのＱ出力は、第２図の（Ｊ
）に示すように、パルスデータＡの情報「１」をＨレベ
ル、情報［０」をＬレベルで示す信号Ｊとなる。ＯＲ回
路１３は第２図の（Ｋ）に示すように「０」パルス列Ｆ
と「１」パルス列Ｉとを合成した論理和パルス列Ｋを出
力するので、これをインバータ１４を介して反転したク
ロックＬの立上りで信号Ｊを検出すれば、パルスデータ
Ａの情報ｒ０１０１００１Ｊが得られる。The RS flip-flop 12 is set every time a "1" pulse train I is applied, and reset every time a "0" pulse train F is applied, so its Q output is as shown in (J
), the signal J indicates the information "1" of the pulse data A at the H level and the information "0" at the L level. The OR circuit 13 receives the "0" pulse train F as shown in FIG. 2 (K).
Since the OR pulse train K which is a combination of the "1" pulse train I and the "1" pulse train I is output, if the signal J is detected at the rising edge of the clock L which is inverted through the inverter 14, information r0101001J of the pulse data A can be obtained.

［発明の効果］ 以上説明したように本発明によれば、「Ｏ」パルス列を
積分および比較を通して得ると共に、「１」パルス列を
パルスデータの立下り検出とこの検出された立下りから
ピッｌ−「０」のパルスの立下りを除去することとによ
って得て、これらのパルス列からフリップフロップを用
いてＨレベル／Ｌレベル信号を得ると共に、これらのパ
ルス列の論理和に基づいてクロックを得るようにしたの
で、ＰＬＬ回路を用いることなく簡単な構成でＦＭコー
ドのデータをデコードすることができると共に、コスト
低減にも寄与するＦＭコードのデコーダ回路を提供する
ことができる。[Effects of the Invention] As explained above, according to the present invention, an "O" pulse train is obtained through integration and comparison, and a "1" pulse train is obtained by detecting a falling edge of pulse data and from the detected falling edge. By removing the falling edge of the "0" pulse, a flip-flop is used to obtain an H level/L level signal from these pulse trains, and a clock is obtained based on the logical sum of these pulse trains. Therefore, it is possible to provide an FM code decoder circuit that can decode FM code data with a simple configuration without using a PLL circuit and also contributes to cost reduction.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図、第２図は第１
図の構成の動作タイムチャートである。Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
3 is an operation time chart of the configuration shown in the figure.

Claims (1)

【特許請求の範囲】[Claims] ＦＭコードで表わされたパルスデータを積分し、この積
分値と基準電圧との比較を通して前記パルスデータのビ
ット「０」を表わす「０」パルス列を出力する手段と、
前記パルスデータの立下りをパルス検出し、この検出パ
ルスのうちのビット「０」のパルスの立下りを前記「０
」パルス列に基づいて取り除くことにより前記パルスデ
ータのビット「１」を表わす「１」パルス列を出力する
手段と、前記「０」パルス列と「１」パルス列とから前
記パルスデータの情報をＨレベル／Ｌレベル信号に変換
して出力するフリップフロップと、前記「０」パルス列
と「１」パルス列の論理和に基づいて前記フリップフロ
ップのＨレベル／Ｌレベル信号を読み取るためのクロッ
クを与える手段とを有することを特徴とするＦＭコード
のデコーダ回路。means for integrating pulse data represented by an FM code and outputting a "0" pulse train representing bit "0" of the pulse data through comparison of the integrated value with a reference voltage;
The falling edge of the pulse data is detected as a pulse, and the falling edge of the pulse with bit "0" among the detected pulses is detected as the falling edge of the pulse data.
means for outputting a "1" pulse train representing bit "1" of the pulse data by removing based on the "0" pulse train and the "1" pulse train; It has a flip-flop that converts it into a level signal and outputs it, and means for providing a clock for reading the H level/L level signal of the flip flop based on the logical sum of the "0" pulse train and the "1" pulse train. An FM code decoder circuit featuring: