JPH01141383A - 改良型リンダ・オシレータ - Google Patents
改良型リンダ・オシレータInfo
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- JPH01141383A JPH01141383A JP63228308A JP22830888A JPH01141383A JP H01141383 A JPH01141383 A JP H01141383A JP 63228308 A JP63228308 A JP 63228308A JP 22830888 A JP22830888 A JP 22830888A JP H01141383 A JPH01141383 A JP H01141383A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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-
- G—PHYSICS
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- G01R31/318552—Clock circuits details
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- Semiconductor Integrated Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はVLS Iの試験性及び標準化したチツブ設
計の改良に関する。
計の改良に関する。
(発明の背景)
試験性(testability )とは、チップの製
造者、回路基板上にチップを構築するオリジナル装置製
造者、及びエンド・ユーザーが集積回路の特定の一片に
ついての適正さを決定し、その設計目的であったタスク
を実行するための能力を高める超大規模集積回路の改良
といってもよい考え方である。
造者、回路基板上にチップを構築するオリジナル装置製
造者、及びエンド・ユーザーが集積回路の特定の一片に
ついての適正さを決定し、その設計目的であったタスク
を実行するための能力を高める超大規模集積回路の改良
といってもよい考え方である。
試験性には、例えばスルーブツトの速度及びその整合性
、変化している環境条件におけるスループットの整合性
、特定の論理ゲート及び組合わせ論理構造の正しいパフ
ォーマンス、指定した論理設計特性に合っているか否か
の点における物理的な設計の適正さ等のパフォーマンス
特性を含む、いくつかの要素が含まれるということがで
きる。本発明で説明している改善及び特徴は、試験性を
改善すると共に、利用可能な半導体の領域(″シリコン
の実地所(silicon real estate“
)をより効果的に利用するシステムとして協動すること
である。チップ・レベルにおける試験性は、モジュール
、基板、又はシステム・レベルの試験性に寄与するもの
となる。
、変化している環境条件におけるスループットの整合性
、特定の論理ゲート及び組合わせ論理構造の正しいパフ
ォーマンス、指定した論理設計特性に合っているか否か
の点における物理的な設計の適正さ等のパフォーマンス
特性を含む、いくつかの要素が含まれるということがで
きる。本発明で説明している改善及び特徴は、試験性を
改善すると共に、利用可能な半導体の領域(″シリコン
の実地所(silicon real estate“
)をより効果的に利用するシステムとして協動すること
である。チップ・レベルにおける試験性は、モジュール
、基板、又はシステム・レベルの試験性に寄与するもの
となる。
試験性を改善するために、大規模隼積(LSI)回路及
び超大規模集積(VLS I )回路のチップには異な
った種々の試験システムが構築されていた。特定例とし
て、誤りが組合わせ論理処理ストリームに発生する初期
にデータ誤りを検出するように特に構成したりオン(L
yon)に付与された米国特許筒4.660.198号
がある。これは、発見した最初の誤りに基づく処理スト
リームにおけるあらゆる点のデータ出力を捕捉すること
により、不良ロジックを発見するものである。
び超大規模集積(VLS I )回路のチップには異な
った種々の試験システムが構築されていた。特定例とし
て、誤りが組合わせ論理処理ストリームに発生する初期
にデータ誤りを検出するように特に構成したりオン(L
yon)に付与された米国特許筒4.660.198号
がある。これは、発見した最初の誤りに基づく処理スト
リームにおけるあらゆる点のデータ出力を捕捉すること
により、不良ロジックを発見するものである。
パン・プルシド(Van Brunt )に付与された
米国特許筒4.357.703号には、チップに試験性
を構築するための別の機構が説明されている。
米国特許筒4.357.703号には、チップに試験性
を構築するための別の機構が説明されている。
パン・プルシドは、試験中の主要な機能11に対する入
力を制御し、分析するためにかつその出力を導出してト
ランスミッション・ゲート10.23.13及び32と
、オペランド・ジェネレータ及びアキュムレータ22と
、出カシエネレータ及びアキュムレータ34とを制御す
るコントロール・レジスタを使用することを意図するも
のである。
力を制御し、分析するためにかつその出力を導出してト
ランスミッション・ゲート10.23.13及び32と
、オペランド・ジェネレータ及びアキュムレータ22と
、出カシエネレータ及びアキュムレータ34とを制御す
るコントロール・レジスタを使用することを意図するも
のである。
試験データは制御シフト・レジスタを介して入力され、
試験は試験制御入力を介して制御される。
試験は試験制御入力を介して制御される。
試′験はチップ内の奥にある複雑な内部ロジック・セグ
メントにより進行するので、チップが更に複雑になり、
かつ大きくなるに従って、試験オペランドを保持するた
めに特殊化したフリップ・70ツブのようなものを備え
ると助かることになる。
メントにより進行するので、チップが更に複雑になり、
かつ大きくなるに従って、試験オペランドを保持するた
めに特殊化したフリップ・70ツブのようなものを備え
ると助かることになる。
このような装置は、米国特許出願筒046.218号に
説明されている。
説明されている。
種々の走査試験は、この発明において説明されているも
のを除き、この発明により用いることができ、またピン
を付加することなく、容易に実施することができる、走
査設計の説明については、マツクラスキー(t4ccI
usky)著、セミコンダクター・インターナショナル
(Sem1conductorInternation
al )社発行、1985年9月、第118頁〜第12
3頁の[セミカスタム・ロジックの試験(TeStin
lJ S+31i−Custom Logic ) J
、及びマツクラスキー著、1989年4月、IEEE
設計及び試験(IEEE Desion & Te5t
)、「自己試験の組込み方法(Built In 5e
lf Te5t Techniques )」を参照す
べきである。
のを除き、この発明により用いることができ、またピン
を付加することなく、容易に実施することができる、走
査設計の説明については、マツクラスキー(t4ccI
usky)著、セミコンダクター・インターナショナル
(Sem1conductorInternation
al )社発行、1985年9月、第118頁〜第12
3頁の[セミカスタム・ロジックの試験(TeStin
lJ S+31i−Custom Logic ) J
、及びマツクラスキー著、1989年4月、IEEE
設計及び試験(IEEE Desion & Te5t
)、「自己試験の組込み方法(Built In 5e
lf Te5t Techniques )」を参照す
べきである。
これら及び他の設計特徴及び試験性の考察の使用のいく
つかは、1986年6月、rLVLs Iシテスム設計
(VLSI System [1esian) Jにお
いて、ロン・レイク(Ron Lake)による[オン
・チップ・試験装置を有する高速20にゲート・アレー
(A Fast 20K Gate ArraV Wi
th 0n−Chip Testsysteg+) J
と、1986年5月26日、エレクトロニツクス(El
ectronics )に発表したデビット・アール・
レスニック(David R,Re5nick ) 1
.:よる「標準試験装置によるVLSIの検査(Che
ckig out VLSI With 5tandard Te5t G
ear) Jと、1983年374月号のrVLs I
設計」におけるこれもデビット・アール・レスニックに
よる[新しい6にゲート・アレーによる試験性及び保守
性(Testability and Haintai
nability With aNew 6にGate
Array ) Jという論文により説明されている
。ここでは、これらの論文において説明されている情報
を前記引用により関連させるものとする。
つかは、1986年6月、rLVLs Iシテスム設計
(VLSI System [1esian) Jにお
いて、ロン・レイク(Ron Lake)による[オン
・チップ・試験装置を有する高速20にゲート・アレー
(A Fast 20K Gate ArraV Wi
th 0n−Chip Testsysteg+) J
と、1986年5月26日、エレクトロニツクス(El
ectronics )に発表したデビット・アール・
レスニック(David R,Re5nick ) 1
.:よる「標準試験装置によるVLSIの検査(Che
ckig out VLSI With 5tandard Te5t G
ear) Jと、1983年374月号のrVLs I
設計」におけるこれもデビット・アール・レスニックに
よる[新しい6にゲート・アレーによる試験性及び保守
性(Testability and Haintai
nability With aNew 6にGate
Array ) Jという論文により説明されている
。ここでは、これらの論文において説明されている情報
を前記引用により関連させるものとする。
VLSIにおけるゲート数が増加するに従って、また設
計が益々特殊用とになるのに従って、簡単かつ確実な試
験性の必要性は、益々重要となって来た。
計が益々特殊用とになるのに従って、簡単かつ確実な試
験性の必要性は、益々重要となって来た。
ロジックの正しさの試験と共に、パフォーマンスに影響
するプロセス特性(例えは静電容量及び抵抗のバラツキ
)も試験可能であり、試験されるべきものである。
するプロセス特性(例えは静電容量及び抵抗のバラツキ
)も試験可能であり、試験されるべきものである。
(発明の概要)
主として超大規模集積回路の試験性を改善することを意
図した装置を説明するものである。当該装置の全ての部
品は、パフォーマンスを改善し、柔軟性を増加させ、か
つ機能を付は加えるように協動する。VLSI特性の周
辺に分散され、パフォーマンス特性が測定されるリング
発振器と、各信号ピンに接続され、かつ直列に接続され
た入力レジスタ(IR)、及び出力レジスタ(OR)(
この順序で接続されている。)を構築している周辺に配
置されたユニットI10セル設計と、付加的なレジスタ
のフリップ番フロップ(そのうちのいくつかはレジスタ
の長さを増加させるための「ダミー」即ち「フィラー」
フリップ・70ツブであり、またそのうちのいくつかは
制御レジスタ・フリップ・70ツブである。)を直列経
路に設けたのが特徴である。前記入力レジスタ及び出力
レジスタは直列接続され、境界走査試験構造を形成し、
前記入力レジスタ及び出力レジスタに供給されるクロッ
クは、前記制御レジスタのクロックから切り離されてい
る。更に、チップに対する試験ストローブ(TEST)
及び試験クロック・エネーブル(TCE)入力もラッチ
に設けられ、強化した機能性を初期に形成する。クロッ
ク・スキューの測定は、クロック監視ピンを用いてユー
ザーのカスタム化可能な中央ロジック領域(コア・ロジ
ック領域ともいう。)内で行なわれる。入力レジスタか
ら最適化したオペランド発生機構を説明する。出力レジ
スタの新しいチエツク・サム発生機構を説明する。さら
に、オン・チップ試験及び保守機能を制御する制御レジ
スタの使用についても説明する。
図した装置を説明するものである。当該装置の全ての部
品は、パフォーマンスを改善し、柔軟性を増加させ、か
つ機能を付は加えるように協動する。VLSI特性の周
辺に分散され、パフォーマンス特性が測定されるリング
発振器と、各信号ピンに接続され、かつ直列に接続され
た入力レジスタ(IR)、及び出力レジスタ(OR)(
この順序で接続されている。)を構築している周辺に配
置されたユニットI10セル設計と、付加的なレジスタ
のフリップ番フロップ(そのうちのいくつかはレジスタ
の長さを増加させるための「ダミー」即ち「フィラー」
フリップ・70ツブであり、またそのうちのいくつかは
制御レジスタ・フリップ・70ツブである。)を直列経
路に設けたのが特徴である。前記入力レジスタ及び出力
レジスタは直列接続され、境界走査試験構造を形成し、
前記入力レジスタ及び出力レジスタに供給されるクロッ
クは、前記制御レジスタのクロックから切り離されてい
る。更に、チップに対する試験ストローブ(TEST)
及び試験クロック・エネーブル(TCE)入力もラッチ
に設けられ、強化した機能性を初期に形成する。クロッ
ク・スキューの測定は、クロック監視ピンを用いてユー
ザーのカスタム化可能な中央ロジック領域(コア・ロジ
ック領域ともいう。)内で行なわれる。入力レジスタか
ら最適化したオペランド発生機構を説明する。出力レジ
スタの新しいチエツク・サム発生機構を説明する。さら
に、オン・チップ試験及び保守機能を制御する制御レジ
スタの使用についても説明する。
フリップ・フロップに関連する全てのものにおいて、設
計について説明した種々の種類のスタティック・フリッ
プ・フロツブ若しくはダイナミック・フリップ・70ツ
ブ、又はラッチにより、本発明を実施することができる
。
計について説明した種々の種類のスタティック・フリッ
プ・フロツブ若しくはダイナミック・フリップ・70ツ
ブ、又はラッチにより、本発明を実施することができる
。
[本発明の好ましい実施例の詳細な説明]ユニットI1
0セル構造及びチップ設計の 要チップの外部と、本発
明の好ましい実施例のチップの内部との連絡は、標準的
な入出力ロジックを示す第1図のピンPのようなピンを
介して行なわれる。入出力ロジック(I10セル)は、
この試験装置の主要部品である。入力レジスタ及び出力
レジスタはこれらから作られる。本発明の好ましい実施
例を含む特定用途向は集積回路(ASIG)は、片面が
物理的に約10.668m (420wits)であり
、およそユーザー・カスタム化可能の20.000ゲー
トと等価である。
0セル構造及びチップ設計の 要チップの外部と、本発
明の好ましい実施例のチップの内部との連絡は、標準的
な入出力ロジックを示す第1図のピンPのようなピンを
介して行なわれる。入出力ロジック(I10セル)は、
この試験装置の主要部品である。入力レジスタ及び出力
レジスタはこれらから作られる。本発明の好ましい実施
例を含む特定用途向は集積回路(ASIG)は、片面が
物理的に約10.668m (420wits)であり
、およそユーザー・カスタム化可能の20.000ゲー
トと等価である。
ASICはピンを取り付けるために240ユニツトI1
0セルを使用し、また249人力レジスタ(IR)ビッ
ト及び241出力レジスタ(OR)ビットを有するよう
に構築される。
0セルを使用し、また249人力レジスタ(IR)ビッ
ト及び241出力レジスタ(OR)ビットを有するよう
に構築される。
24素子を有する制御レジスタ(CR)も使用される。
即ち、ItIIIIIlレジスタ(CR)はその入力用
の試験データ入力ピンに接続されている。制御レジスタ
(CR)は入力レジスタ(IR)の最下位ビット即ら第
1ビツトに直列に接続されている。
の試験データ入力ピンに接続されている。制御レジスタ
(CR)は入力レジスタ(IR)の最下位ビット即ら第
1ビツトに直列に接続されている。
限定された又は拡張された機能を有する他の論理的、又
は物理的な寸法のチップでは、本発明の示唆から逸脱す
ることなく、ここで説明した特定の構造に関連して説明
したピン又はレジスタ素子が更に多くなるか、又は更に
少ないものになる。ユニットI10セルに接続されてい
る各ピンを第1図のPとして説明することができ、その
入力は入力バッファIBによりバッファリングされてい
る。
は物理的な寸法のチップでは、本発明の示唆から逸脱す
ることなく、ここで説明した特定の構造に関連して説明
したピン又はレジスタ素子が更に多くなるか、又は更に
少ないものになる。ユニットI10セルに接続されてい
る各ピンを第1図のPとして説明することができ、その
入力は入力バッファIBによりバッファリングされてい
る。
外部世界に対する全ての通常(試験及び保守を除く)機
能の通信はこれらのユニットI10セルを介して行なわ
れる。従って、ASIG設計者が作業を開始可能となる
前に、シリコ・ンにこれらの制限を盛り込む他のシステ
ムの場合のように、単に入力したり、出力したりするの
ではなく、全ての信号ピンにより入出力することができ
るので、システム設計が容易となる。本発明の好ましい
実施例では、更に、ユニットI10セルを使用しない試
験に割り付けられた8ピン(VISTAピンと呼ぶ)が
ある。これらのピンは、テスト・クロック・エネーブル
(TCE)、テスト・ストローブ(TST>、システム
・クロック入力(バッファリング後はCLKOと呼ぶ。
能の通信はこれらのユニットI10セルを介して行なわ
れる。従って、ASIG設計者が作業を開始可能となる
前に、シリコ・ンにこれらの制限を盛り込む他のシステ
ムの場合のように、単に入力したり、出力したりするの
ではなく、全ての信号ピンにより入出力することができ
るので、システム設計が容易となる。本発明の好ましい
実施例では、更に、ユニットI10セルを使用しない試
験に割り付けられた8ピン(VISTAピンと呼ぶ)が
ある。これらのピンは、テスト・クロック・エネーブル
(TCE)、テスト・ストローブ(TST>、システム
・クロック入力(バッファリング後はCLKOと呼ぶ。
)、リング・オシレータ出力(ROO> 、リング・オ
シレータ・エネーブル(ROE)、クロック・モニタ(
CKM) 、テスト・データ入力(TD I ) 、及
びテスト・データ出力(TDO)である。これらの機能
については以下で説明する。
シレータ・エネーブル(ROE)、クロック・モニタ(
CKM) 、テスト・データ入力(TD I ) 、及
びテスト・データ出力(TDO)である。これらの機能
については以下で説明する。
電源及び接地ピンもユニットI10セルを使用しない。
本発明の好ましい実施例においては、信号ピン用に24
0ピン、VISTピン用に8ピン、電源及び接地用にそ
れぞれ24ピン、総計296ピンを使用する。
0ピン、VISTピン用に8ピン、電源及び接地用にそ
れぞれ24ピン、総計296ピンを使用する。
ユニットI10セルは、回路10から出力されるコア・
ロジック入力(CLI)を介し、チップのコア・ロジッ
クに入力を導くものであり、コア・ロジックからの出力
を回路10へのコア・ロジック出力(CLO)の入力点
で受は取る。入力レジスタ素子及び出力レジスタ素子を
回路1oのサブユニット10i及び100として示す。
ロジック入力(CLI)を介し、チップのコア・ロジッ
クに入力を導くものであり、コア・ロジックからの出力
を回路10へのコア・ロジック出力(CLO)の入力点
で受は取る。入力レジスタ素子及び出力レジスタ素子を
回路1oのサブユニット10i及び100として示す。
回路の固有な電気的な機能に用いる付加的な回路素子を
示すために、拡大用の挿入11及び12が設けられてお
り、この機能はロジックを試験し、設計の機能性を確認
するために、我々のソフトウェアを使用することができ
ないものである。第1図の左側のF信号は個々に動作し
、またその数々の機能を実行するために、協動して回路
10を機能的に付勢させる。F信号は制御レジスタ(O
R)の出力から導かれたものである。これら信号Fの詳
細な説明は以下の制御レジスタの機能についての詳細な
説明で行なう。
示すために、拡大用の挿入11及び12が設けられてお
り、この機能はロジックを試験し、設計の機能性を確認
するために、我々のソフトウェアを使用することができ
ないものである。第1図の左側のF信号は個々に動作し
、またその数々の機能を実行するために、協動して回路
10を機能的に付勢させる。F信号は制御レジスタ(O
R)の出力から導かれたものである。これら信号Fの詳
細な説明は以下の制御レジスタの機能についての詳細な
説明で行なう。
従って、ユニットI10セルに関連して説明するピンP
を介するコア・ロジック出力(Cし0)をエネーブルす
るために、機能F16及びF16B(F16の逆論理)
、信号F22及びF23B。
を介するコア・ロジック出力(Cし0)をエネーブルす
るために、機能F16及びF16B(F16の逆論理)
、信号F22及びF23B。
出カニネーブル・ラインOENは全ての協動しなければ
ならない。同様に、コア・ロジック人力(CLI)に到
達するようにピンPからの入力をエネーブルするために
、信号F18を付勢しなければならない。
ならない。同様に、コア・ロジック人力(CLI)に到
達するようにピンPからの入力をエネーブルするために
、信号F18を付勢しなければならない。
入力Slは、次に前のレジスタ・ビットの出力である直
列入力を表わすものである。回路20は情報を記憶した
入力レジスタのビットと見做してもよい。フリップ・7
0ツブ21に続く回路20の残りは、排他的論理和(X
OR>ゲートを動作させ、[RX又はSXのみを01に
おける出力信号として通過させる。XORゲートの構造
は対応する以下の項で説明するオペランド発生機構を実
現するために用いられている。Sx及びSXB入力は入
力レジスタ(IR)の上位ビットから受は取ったデータ
出力か、又はIRオペランド発生機構の項で詳細に説明
するSxの付勢/SXBの減勢としてハードウェア接続
されている。II X IIの符号は割り付けてない特
定のレジスタ・ビット番号を示す。゛ Qにより示す第1図の信号ラインは直列に接続された次
の素子に対する出力を表わすことに注意すべきである。
列入力を表わすものである。回路20は情報を記憶した
入力レジスタのビットと見做してもよい。フリップ・7
0ツブ21に続く回路20の残りは、排他的論理和(X
OR>ゲートを動作させ、[RX又はSXのみを01に
おける出力信号として通過させる。XORゲートの構造
は対応する以下の項で説明するオペランド発生機構を実
現するために用いられている。Sx及びSXB入力は入
力レジスタ(IR)の上位ビットから受は取ったデータ
出力か、又はIRオペランド発生機構の項で詳細に説明
するSxの付勢/SXBの減勢としてハードウェア接続
されている。II X IIの符号は割り付けてない特
定のレジスタ・ビット番号を示す。゛ Qにより示す第1図の信号ラインは直列に接続された次
の素子に対する出力を表わすことに注意すべきである。
Sxの符号は、″ハードウェア”信号(常時ハイ又はロ
ー)から導出したか、又は直列に接続されたレジスタの
上位1ピツトから導出されたものであるので、この規約
には従わない。
ー)から導出したか、又は直列に接続されたレジスタの
上位1ピツトから導出されたものであるので、この規約
には従わない。
フリップ・70ツブ21の正出力IRX及び負出力IR
XBはそれぞれトランスミッション・ゲート22及び2
3に行く。これらのトランスミッション・ゲート22.
23は、ゲート24や、同じようなシンボル設計の他の
ゲートと共に、上位(制御)入力が負即ちOのとき、及
び下位の制御入力が正即ち1のときは、付勢されている
(データ入力が前方向に進行可能)ものとする。トラン
スミッション・ゲート22に対するデータ入力もIR,
としてオン・チップ・ロジックに供給することができる
。反転出力が次の入力レジスタに対する直列入力として
ゲート24の後の01に供給されている。
XBはそれぞれトランスミッション・ゲート22及び2
3に行く。これらのトランスミッション・ゲート22.
23は、ゲート24や、同じようなシンボル設計の他の
ゲートと共に、上位(制御)入力が負即ちOのとき、及
び下位の制御入力が正即ち1のときは、付勢されている
(データ入力が前方向に進行可能)ものとする。トラン
スミッション・ゲート22に対するデータ入力もIR,
としてオン・チップ・ロジックに供給することができる
。反転出力が次の入力レジスタに対する直列入力として
ゲート24の後の01に供給されている。
出力レジスタ(OR)も同様に構築される。出力バッフ
ァOBからのオフ・チップ出力がピンPで得られる。出
力バッファOBに対する”エネーブル“が付勢されたと
きは、回路35からの出力はピンPに現われる。ピンP
の出力が出力レジスタの素子回路30の出力であれば、
QO比出力信号F16Bによりゲート出力される。フリ
ップ・フロツブ即らレジスタ素子は回路25であり、反
転出力もQOBから得られる。信号F21及びF21B
は、ゲート26及び26を制御する信号であり、回路2
5の入力に供給される。ゲート29及び31は、信@F
19及びF19Bに基づいて、XOR(排他的論理和)
ゲート28の一方の選択的な入力となる。次に前の出力
レジスタのビット(So)は、XORゲート28の他方
の入力である。XORゲート28の出力はゲート26に
供給され、またピットSOがゲート27に供給される。
ァOBからのオフ・チップ出力がピンPで得られる。出
力バッファOBに対する”エネーブル“が付勢されたと
きは、回路35からの出力はピンPに現われる。ピンP
の出力が出力レジスタの素子回路30の出力であれば、
QO比出力信号F16Bによりゲート出力される。フリ
ップ・フロツブ即らレジスタ素子は回路25であり、反
転出力もQOBから得られる。信号F21及びF21B
は、ゲート26及び26を制御する信号であり、回路2
5の入力に供給される。ゲート29及び31は、信@F
19及びF19Bに基づいて、XOR(排他的論理和)
ゲート28の一方の選択的な入力となる。次に前の出力
レジスタのビット(So)は、XORゲート28の他方
の入力である。XORゲート28の出力はゲート26に
供給され、またピットSOがゲート27に供給される。
信号F21及びF21Bは、オンとなっているのはゲー
ト26か、又は27かを判断する。
ト26か、又は27かを判断する。
ここでは、次に前の入力素子ビット内路のゲート24の
信号F20B及びF20の構築に従い、ライン17の入
力をフリップ・70ツブ21に対する入力として用いる
ことができることを述べておく必要がある。信号F18
及びF17Bもこの伝送が可能なものでなければならな
い。信号F18も“ALT CLI“、及び“CLI
N入力を、P点で得られる情報、又は次に前のQl(こ
の図では81)から得られる情報によりチップ・コア・
ロジックに供給する。
信号F20B及びF20の構築に従い、ライン17の入
力をフリップ・70ツブ21に対する入力として用いる
ことができることを述べておく必要がある。信号F18
及びF17Bもこの伝送が可能なものでなければならな
い。信号F18も“ALT CLI“、及び“CLI
N入力を、P点で得られる情報、又は次に前のQl(こ
の図では81)から得られる情報によりチップ・コア・
ロジックに供給する。
従って、入出力機能の両方の信号セルを用いることによ
り、この設計はレイアウト、異なる設計に対する柔軟性
、多数又は少数の素子による入出力レジスタを備える能
力が容易に得られ、かつこれらのレジスタの位置を予め
定める必要性をなくすものである。この設計も接地のバ
ウンス及び他のアナログ問題をなくすものである。
り、この設計はレイアウト、異なる設計に対する柔軟性
、多数又は少数の素子による入出力レジスタを備える能
力が容易に得られ、かつこれらのレジスタの位置を予め
定める必要性をなくすものである。この設計も接地のバ
ウンス及び他のアナログ問題をなくすものである。
第2図は本発明の実施例のリング・オシレータ回路を示
す。リング・オシレータ回路40はVLSIチップCの
周辺に展開され、これによってチップの表面に発生する
%131工程のバラツキを平均化するようにしている。
す。リング・オシレータ回路40はVLSIチップCの
周辺に展開され、これによってチップの表面に発生する
%131工程のバラツキを平均化するようにしている。
リング・オシレータ回路4oは、本発明の実施例で使用
している数百もの同じインバータを書き込むのを避ける
ために、本発明に関連する特徴のみを示す。リング・オ
シレータ回路40は奇数のゲート又はインバータを必要
とし、リング・オシレータ・エネーブル信号ROEとな
る開始パルスがピンPから供給される必要がある。開始
パルスが発振を開始させ、その速度が測定される。発振
速度のバラツキは、チップ表面の全般にわたり製造工程
の品質の測定値を与えるものとなる。この測定値は実際
のチップ・パフォーマンスの予測値である。
している数百もの同じインバータを書き込むのを避ける
ために、本発明に関連する特徴のみを示す。リング・オ
シレータ回路40は奇数のゲート又はインバータを必要
とし、リング・オシレータ・エネーブル信号ROEとな
る開始パルスがピンPから供給される必要がある。開始
パルスが発振を開始させ、その速度が測定される。発振
速度のバラツキは、チップ表面の全般にわたり製造工程
の品質の測定値を与えるものとなる。この測定値は実際
のチップ・パフォーマンスの予測値である。
リング・オシレータ素子に用いられるトランジスタは、
最良の結果を得るためにコア領域で用いられているもの
と同一の寸法であるべきである。
最良の結果を得るためにコア領域で用いられているもの
と同一の寸法であるべきである。
リング・オシレータの従来の設計は、コア領域で用いて
いたものと異なる寸法の回路素子を用いていた。従来の
リング・オシレータの設計は、チップの局部的な狭い領
域のみをサンプリングしており、総合処理特性について
信頼性のない測定値を得るものであった。本発明のリン
グ・オシレータは、局部的な小さなチップ部分のみを試
験をしていた従来可能とするものよりも優れたチップ・
パフォーマンスの測定手段となる。従来はコア領域にお
いて用いられる素子と異なる大きさの素子を用いていた
ので、この理由からも測定値の有用性は制限されたもの
であった。NANDゲート42の初期入力ROEは回路
の動作を開始させる起動パルスとなる。奇数のインバー
タ(偶数十NANDゲート42が回路を連続的に発振さ
せる。発振速度はこれを監視するために用いられるイン
バータに最も近い出力ピンにより監視可能にすることが
できる。この場合は、インバータ44がピンPにリング
・オシレータ出力ROOを供給する。異なるインバータ
出力(NANDゲートを含む)を用いることができるが
、好ましい実施例ではASIGの全てのバラツキのため
に特定のピンに近い特定のゲートが選択される。
いたものと異なる寸法の回路素子を用いていた。従来の
リング・オシレータの設計は、チップの局部的な狭い領
域のみをサンプリングしており、総合処理特性について
信頼性のない測定値を得るものであった。本発明のリン
グ・オシレータは、局部的な小さなチップ部分のみを試
験をしていた従来可能とするものよりも優れたチップ・
パフォーマンスの測定手段となる。従来はコア領域にお
いて用いられる素子と異なる大きさの素子を用いていた
ので、この理由からも測定値の有用性は制限されたもの
であった。NANDゲート42の初期入力ROEは回路
の動作を開始させる起動パルスとなる。奇数のインバー
タ(偶数十NANDゲート42が回路を連続的に発振さ
せる。発振速度はこれを監視するために用いられるイン
バータに最も近い出力ピンにより監視可能にすることが
できる。この場合は、インバータ44がピンPにリング
・オシレータ出力ROOを供給する。異なるインバータ
出力(NANDゲートを含む)を用いることができるが
、好ましい実施例ではASIGの全てのバラツキのため
に特定のピンに近い特定のゲートが選択される。
第1図には、リング・オシレータの素子が示されている
。これは、チップ周辺にI10セルを含む領域から構築
されているためでもある。このリング・オシレータの精
度を改善するために、リングに対して浮遊容量を付加す
る付加的な一組の金属線が回路に付加されることにより
負荷を増加させていることに注意すべきである。これは
、通常更に負荷が重いチップのコア条件をよく近似する
ものである。これらの金属線は、チップ上で他の回路に
接続されていない、簡単な複数本のストリップ、又は複
数枚の金属片、ポリシリコン、又は他の8IN性材料4
6からなる。
。これは、チップ周辺にI10セルを含む領域から構築
されているためでもある。このリング・オシレータの精
度を改善するために、リングに対して浮遊容量を付加す
る付加的な一組の金属線が回路に付加されることにより
負荷を増加させていることに注意すべきである。これは
、通常更に負荷が重いチップのコア条件をよく近似する
ものである。これらの金属線は、チップ上で他の回路に
接続されていない、簡単な複数本のストリップ、又は複
数枚の金属片、ポリシリコン、又は他の8IN性材料4
6からなる。
第1図において、ROE信号はリング・オシレータをエ
ネーブルする。ROE信号はユニットI10セルを使用
していないが、コアに利用可能な入力を供給する。ピン
入力も、好ましい実施例では、走査モードにおいて使用
されいるレジスタの走査モードをエネーブルするために
利用可能であり、又は他の目的に用いることができる。
ネーブルする。ROE信号はユニットI10セルを使用
していないが、コアに利用可能な入力を供給する。ピン
入力も、好ましい実施例では、走査モードにおいて使用
されいるレジスタの走査モードをエネーブルするために
利用可能であり、又は他の目的に用いることができる。
入力レジスタの しいオペーン゛ 生
木発明を用いたチップの試験では、レジスタの最下位ビ
ットにより入力された「種」を起動させ、これを全入力
レジスタに伝搬させることによって入力レジスタ内に一
連の疑似ランダム数を発生させる。この種はレジスタの
チエイン(CR−IR−OR−又はIR−OR)介して
伝搬する。チップが疑似ランダム・モードに設定された
ときは、入力レジスタはロード後、次の各クロックでコ
ア・ロジックに新しい疑似ランダム入力を発生する。
ットにより入力された「種」を起動させ、これを全入力
レジスタに伝搬させることによって入力レジスタ内に一
連の疑似ランダム数を発生させる。この種はレジスタの
チエイン(CR−IR−OR−又はIR−OR)介して
伝搬する。チップが疑似ランダム・モードに設定された
ときは、入力レジスタはロード後、次の各クロックでコ
ア・ロジックに新しい疑似ランダム入力を発生する。
従って、入力レジスタは入力オペランドを発生してチッ
プのコア・ロジックに送り込み、当該コア・ロジックの
欠陥について試験する。シーケンシャル・フォールトと
呼ばれる一定の欠陥を検出するために、直列に隣接する
ビットから信号の独立性が必要とされる。例えば、ある
位置の入力オペランドがビット0,0を直列接続してい
るときは、次のクロック・サイクルで第2ビツトは常に
0となっても、第1は常にO又は1である。従って、与
られられたクロック・サイクルでは、第2ビツトは前の
クロック・サイクルから第1ビツトの状態から独立して
いる。例えば、0.0の連続的なパターンに、次のクロ
ックによりOll、又は1.1が続くことは不可能であ
る。同様に、あるビットにより隔てられているビット間
に連続的な従属性を発見することができ、かつ連続的な
従属性が2クロツク毎に発生する。一般に、この連続的
な従属性をnクロック・サイクルでnビットにより隔て
られているフリップ・フロップに見出すことができる。
プのコア・ロジックに送り込み、当該コア・ロジックの
欠陥について試験する。シーケンシャル・フォールトと
呼ばれる一定の欠陥を検出するために、直列に隣接する
ビットから信号の独立性が必要とされる。例えば、ある
位置の入力オペランドがビット0,0を直列接続してい
るときは、次のクロック・サイクルで第2ビツトは常に
0となっても、第1は常にO又は1である。従って、与
られられたクロック・サイクルでは、第2ビツトは前の
クロック・サイクルから第1ビツトの状態から独立して
いる。例えば、0.0の連続的なパターンに、次のクロ
ックによりOll、又は1.1が続くことは不可能であ
る。同様に、あるビットにより隔てられているビット間
に連続的な従属性を発見することができ、かつ連続的な
従属性が2クロツク毎に発生する。一般に、この連続的
な従属性をnクロック・サイクルでnビットにより隔て
られているフリップ・フロップに見出すことができる。
隣接するビット間における独立性なしには、連続的な一
定のシーケンシャル・フォールトを検出することはでき
ない。
定のシーケンシャル・フォールトを検出することはでき
ない。
従来技術では、最上位ビット及びあるサブセットの入力
レジスタ・ビットの出力はビットO(最下位ビット即ち
第1ビツト)にXOR(排他的論理和ゲート)ツリーを
介してフィードバックされる。このようなフィードバッ
クの数が大きければ大きい程、XORツリーを介して伝
搬させるのに必要なゲート遅延時間が長くなる。入力レ
ジスタにより生成されたオペランドがビットOで直列的
にのみ独立しているだけなので、必要とする連続的なパ
ターン(例えば、0.0に続くOll又は1.1)を生
成することができないという可能性が大きい。本発明に
おいては、接続された4つの連続的なフリップ・フロッ
プ出力を他のフリップ・フロップの約1/4へ、フィー
ドバックする。
レジスタ・ビットの出力はビットO(最下位ビット即ち
第1ビツト)にXOR(排他的論理和ゲート)ツリーを
介してフィードバックされる。このようなフィードバッ
クの数が大きければ大きい程、XORツリーを介して伝
搬させるのに必要なゲート遅延時間が長くなる。入力レ
ジスタにより生成されたオペランドがビットOで直列的
にのみ独立しているだけなので、必要とする連続的なパ
ターン(例えば、0.0に続くOll又は1.1)を生
成することができないという可能性が大きい。本発明に
おいては、接続された4つの連続的なフリップ・フロッ
プ出力を他のフリップ・フロップの約1/4へ、フィー
ドバックする。
これらのフィードバック入力はSX及びその補数のSX
Bとして現われる。フリップ・フロップの出力はQIで
ある。このフィードバック入力は、Iloに関連して全
て前記に説明したフリップ・フロップ21の出blRX
と排他時論理和が取られる。オペランド生成に関連する
総合的な構造については、第4図を参照することにより
更に容易に理解することができる。
Bとして現われる。フリップ・フロップの出力はQIで
ある。このフィードバック入力は、Iloに関連して全
て前記に説明したフリップ・フロップ21の出blRX
と排他時論理和が取られる。オペランド生成に関連する
総合的な構造については、第4図を参照することにより
更に容易に理解することができる。
ここで、本発明の好ましい実施例による解決を示す第3
図を参照すると、入力レジスタ9はサブユニット9a、
9b、9c及び9dに分割される。
図を参照すると、入力レジスタ9はサブユニット9a、
9b、9c及び9dに分割される。
これらの入力レジスタ9部分の長さはnビットであり、
各セグメントについて異なるnでなければならない。各
セグメントについて、2°−1回の反復をする前に最大
数列を発生する最大長の多項式を計算する。この多項式
は図示のように、XORゲートを介してフィードバック
することにより実行される。長さ67.63.64、及
び55のセグメントに順に分割された249人力レジス
タを有する実施例において、多項式は、セグメント9a
のときは(16進表示で)9.4800゜BB21.1
4442.3701であり、セグメント9bのときは0
41G、4509.8E22.1211、セグメント9
Cのときは1.4594.4488、B121.235
1セグメント9dのときは94.4093.424A、
4945である。これは、各セグメントの最上位ビット
からのフィードバックが第1セグメント9aのビットO
13,5,8,12,13,15,20,24,226
,27,30,35,39,41,45,50,54,
55,57,58、及び59に行き、第2セグメント9
bのビット67.68.72.78.79.80.84
.88.90.95.98.99.103.104.1
05.109.113.118.121、及び125に
行き、第3セグメント9Cのビット130.132.1
36.138.139.142.144.148.15
2.155.159.163.165.166.170
.173.178.181.185.186.188、
及び190に行き、第4セグメント9dのビット194
.197.199.203.210.213.216.
217.219.224.227.230,232.2
35.238.241.243、及び247に行くこと
を意味する。(前記において説明したある番号材はビッ
トに行くことは、次に前のビットの出力と排他的論理和
が取られることを意味する。ただし、試験データ入力、
又は設計者が望む矛盾のない他の信号と排他的論理和を
とることが可能なビット0の場合は除く。)一般に、各
セグメントにおいてフリップ・70ツブの最適なもので
1/3 (又は最適なもので2/3)にフィードバック
することにより、隣接の約1/3 (又は1ビツト/サ
イクル連続した従属性)が破壊される。もつと大きな割
合の高度依存性も破壊される( 2/3を用いたときは
、依存性の再調整のために、同一の結果が得られる)。
各セグメントについて異なるnでなければならない。各
セグメントについて、2°−1回の反復をする前に最大
数列を発生する最大長の多項式を計算する。この多項式
は図示のように、XORゲートを介してフィードバック
することにより実行される。長さ67.63.64、及
び55のセグメントに順に分割された249人力レジス
タを有する実施例において、多項式は、セグメント9a
のときは(16進表示で)9.4800゜BB21.1
4442.3701であり、セグメント9bのときは0
41G、4509.8E22.1211、セグメント9
Cのときは1.4594.4488、B121.235
1セグメント9dのときは94.4093.424A、
4945である。これは、各セグメントの最上位ビット
からのフィードバックが第1セグメント9aのビットO
13,5,8,12,13,15,20,24,226
,27,30,35,39,41,45,50,54,
55,57,58、及び59に行き、第2セグメント9
bのビット67.68.72.78.79.80.84
.88.90.95.98.99.103.104.1
05.109.113.118.121、及び125に
行き、第3セグメント9Cのビット130.132.1
36.138.139.142.144.148.15
2.155.159.163.165.166.170
.173.178.181.185.186.188、
及び190に行き、第4セグメント9dのビット194
.197.199.203.210.213.216.
217.219.224.227.230,232.2
35.238.241.243、及び247に行くこと
を意味する。(前記において説明したある番号材はビッ
トに行くことは、次に前のビットの出力と排他的論理和
が取られることを意味する。ただし、試験データ入力、
又は設計者が望む矛盾のない他の信号と排他的論理和を
とることが可能なビット0の場合は除く。)一般に、各
セグメントにおいてフリップ・70ツブの最適なもので
1/3 (又は最適なもので2/3)にフィードバック
することにより、隣接の約1/3 (又は1ビツト/サ
イクル連続した従属性)が破壊される。もつと大きな割
合の高度依存性も破壊される( 2/3を用いたときは
、依存性の再調整のために、同一の結果が得られる)。
勿論、この1/3は偶数ビットでは得られないので、近
似的な1/3を用いる。
似的な1/3を用いる。
フィードバックを説明するのに最大長の多項式を用いる
一連のある数、かつ所定長のセグメントを用い、かつ本
発明の範囲内にあることは可能である。これらの多項式
を発生する方法は誤り訂正符号の技術では一般に知られ
ていることである。
一連のある数、かつ所定長のセグメントを用い、かつ本
発明の範囲内にあることは可能である。これらの多項式
を発生する方法は誤り訂正符号の技術では一般に知られ
ていることである。
しかし、各セグメントが他のセグメントの2°−1に対
して互いに素である2°−1の数を有しなければならな
いことに注意すべきである。
して互いに素である2°−1の数を有しなければならな
いことに注意すべきである。
前述のオペランドの発生を実現させる必要から入力レジ
スタにダミー・ビットが付加される。これらは、本発明
の好ましい実施例において、ピンに非接続の直列シフト
・レジスタとして形成することが可能である。
スタにダミー・ビットが付加される。これらは、本発明
の好ましい実施例において、ピンに非接続の直列シフト
・レジスタとして形成することが可能である。
また、最大の逐次ランダム性を得るためには、先ず最大
セグメントを有することが好ましい。
セグメントを有することが好ましい。
一定の多項式を介してオペランドを供給することにより
、最大数列2°−1の非反復鎖状態をnビットレジスタ
について達成可能なことは、既に知られていた。このよ
うな多項式は、いま説明した好ましい実施例の入力レジ
スタのオペランド・ジェネレータについてここで開示し
たものと同じ ゛ような形式の回路に実施されていた。
、最大数列2°−1の非反復鎖状態をnビットレジスタ
について達成可能なことは、既に知られていた。このよ
うな多項式は、いま説明した好ましい実施例の入力レジ
スタのオペランド・ジェネレータについてここで開示し
たものと同じ ゛ような形式の回路に実施されていた。
FCC方法では、このようにシフト・レジスタのビット
の1/3か、又は2/3にフィードバックする結果、疑
似ランダム・ジェネレータが最大数列エントロピー(ラ
ンダム性)を有することになるのが既に知られていた。
の1/3か、又は2/3にフィードバックする結果、疑
似ランダム・ジェネレータが最大数列エントロピー(ラ
ンダム性)を有することになるのが既に知られていた。
ここで、従来の設計を示す第4図を参照すると、入力レ
ジスタ9のビットから多数の出力が線a1b、c、d、
及びeを介してXORツリーqにフィードバックされて
いる。入力りも図示のように、XORツリーqに供給さ
れる。これらの出力は排他的論理和が取られ、線り上に
ランダムな出力を発生して、入力レジスタ9の最下位ビ
ットOにフィードバックされる。XORゲートを拡張し
たものを第4図に付加した拡大図に示す。この場合は、
XOR’/IJ−QがXORゲートQ1,02、Q3、
Q4及びQ5から構成されている。(Imhに同じよう
に配置された他の多くのXORゲートは、その構成を説
明するまでもないので、図示していない。) 本発明では大きなXORツリーを用いていないので、全
てのXOR処理が最小ゲート遅延時間(1ゲート遅延)
内で発生することに注意すべきである。これは、入力レ
ジスタ(IR)をクロッキングすることが可能な、従っ
て試験処理速度を高める最高速度を高めるものである。
ジスタ9のビットから多数の出力が線a1b、c、d、
及びeを介してXORツリーqにフィードバックされて
いる。入力りも図示のように、XORツリーqに供給さ
れる。これらの出力は排他的論理和が取られ、線り上に
ランダムな出力を発生して、入力レジスタ9の最下位ビ
ットOにフィードバックされる。XORゲートを拡張し
たものを第4図に付加した拡大図に示す。この場合は、
XOR’/IJ−QがXORゲートQ1,02、Q3、
Q4及びQ5から構成されている。(Imhに同じよう
に配置された他の多くのXORゲートは、その構成を説
明するまでもないので、図示していない。) 本発明では大きなXORツリーを用いていないので、全
てのXOR処理が最小ゲート遅延時間(1ゲート遅延)
内で発生することに注意すべきである。これは、入力レ
ジスタ(IR)をクロッキングすることが可能な、従っ
て試験処理速度を高める最高速度を高めるものである。
レジスタ(ORの しい 工゛り・サ
ム発生機構
出力レジスタは、分析する出力を得る直前で、試験中の
チップ・ロジック素子の出力を保持するために用いられ
る。いくつかのサイクルの出力を、例えば並列的な排他
的論理和処理、加算、引算、又は他の算術処理のような
論理処理により併合したときは、チエツク・サム発生と
して処理が知られている。好ましい実施例では、出力レ
ジスタが一連のシフト・レジスタ・リングにより実現さ
れる(即ち、最上位ビットは最下位ビットにフィードバ
ックされて、各サイクルの出力が最上位ビットに向かっ
て1ビツトだけシフトされることによる前のサイクルの
チエツク・サムと排他的論理和が取られる)。出力レジ
スタの1ビツトがチップ内のロジックにおける誤り、又
は他の何らかの原因による誤りにより誤ったときは、そ
のビットが出力レジスタを介してシフトされているので
、多くのクロック・サイクルで誤ったままとなる。しか
し、また別の誤りが誤りビットを反転させて、いかにも
誤りのない出力信号であるかのようになる可能性もある
。これはエイリアシング(allasinQ)として知
られている。(他のエイリアシング問題は、誤りがルー
プバックされたときに発生し、直列のシフト・ループに
より同一位置に戻されたときに、再発生する。)従って
、出力レジスタにおけるチエツク・サム値のエイリアシ
ングをなくすために、この実施例においては出力レジス
タのビット2.11がXORツリーによりビット0の入
力として供給され、サイクリック・リダンダンシー処理
が実行される。従って、ビットO12,11及び中間の
各ビットは出力レジスタのセグメントとして12ピツト
のサイクリック・リダンダンシー・チエツク・ジェネレ
ータを形成する。最上位ビットもXORツリーを介して
ビットOにフィードバックされて、出力レジスタの全体
を一つのリングにする。
チップ・ロジック素子の出力を保持するために用いられ
る。いくつかのサイクルの出力を、例えば並列的な排他
的論理和処理、加算、引算、又は他の算術処理のような
論理処理により併合したときは、チエツク・サム発生と
して処理が知られている。好ましい実施例では、出力レ
ジスタが一連のシフト・レジスタ・リングにより実現さ
れる(即ち、最上位ビットは最下位ビットにフィードバ
ックされて、各サイクルの出力が最上位ビットに向かっ
て1ビツトだけシフトされることによる前のサイクルの
チエツク・サムと排他的論理和が取られる)。出力レジ
スタの1ビツトがチップ内のロジックにおける誤り、又
は他の何らかの原因による誤りにより誤ったときは、そ
のビットが出力レジスタを介してシフトされているので
、多くのクロック・サイクルで誤ったままとなる。しか
し、また別の誤りが誤りビットを反転させて、いかにも
誤りのない出力信号であるかのようになる可能性もある
。これはエイリアシング(allasinQ)として知
られている。(他のエイリアシング問題は、誤りがルー
プバックされたときに発生し、直列のシフト・ループに
より同一位置に戻されたときに、再発生する。)従って
、出力レジスタにおけるチエツク・サム値のエイリアシ
ングをなくすために、この実施例においては出力レジス
タのビット2.11がXORツリーによりビット0の入
力として供給され、サイクリック・リダンダンシー処理
が実行される。従って、ビットO12,11及び中間の
各ビットは出力レジスタのセグメントとして12ピツト
のサイクリック・リダンダンシー・チエツク・ジェネレ
ータを形成する。最上位ビットもXORツリーを介して
ビットOにフィードバックされて、出力レジスタの全体
を一つのリングにする。
従来の設計では、第4図に示したものと同じような巨大
なXORツリーを用いたサイクリック・リダンダンシー
・チエツク・ジェネレータとして出力レジスタ全体を用
いることにより、この問題を軽減させていた。勿論、こ
こでは、線形かつ直列にシフトされるレジスタである出
力レジスタについて説明している。しかし、これを実現
することにより、この実施例では、サイクリック・リダ
ンダンシー・チエツク(ビットO〜11)を実行するた
めに、出力レジスタの小さな部分のみを必要とするもの
であり、又は線形フィードバック・シフト・レジスタと
して実現するために、2ビツトのフィードバックのみを
用いる。最上位ビットもサイクリック・リダンダンシー
・チエツクのリングを形成するためにフィードバックさ
れる。
なXORツリーを用いたサイクリック・リダンダンシー
・チエツク・ジェネレータとして出力レジスタ全体を用
いることにより、この問題を軽減させていた。勿論、こ
こでは、線形かつ直列にシフトされるレジスタである出
力レジスタについて説明している。しかし、これを実現
することにより、この実施例では、サイクリック・リダ
ンダンシー・チエツク(ビットO〜11)を実行するた
めに、出力レジスタの小さな部分のみを必要とするもの
であり、又は線形フィードバック・シフト・レジスタと
して実現するために、2ビツトのフィードバックのみを
用いる。最上位ビットもサイクリック・リダンダンシー
・チエツクのリングを形成するためにフィードバックさ
れる。
第5図はブロック図形式により好ましい実施例を示すも
のであり、出力レジスタ8が3つの部分即ち第1部分8
aがビット0,1及び2;第2部分8bがビット3〜1
1;及び第3部分8Cがビット12〜最上位ビットから
なることを示している。
のであり、出力レジスタ8が3つの部分即ち第1部分8
aがビット0,1及び2;第2部分8bがビット3〜1
1;及び第3部分8Cがビット12〜最上位ビットから
なることを示している。
出力レジスタは、試験データを多数回循環させてから読
み出される。チップ内の試験可能な全てのロジックを介
して必要とする試験データ・パターンを得るためには、
多数のクロック・サイクルを必要である。第1サイクル
においてエイリアシングが発生するのを本発明の好まし
い実施例から発見することはできない。しかし、図示し
たように、前記、又は同じようなサイクリック・リダン
ダンシー・チエツク・ジェネレータを備えることにより
、エイリアシング°のループ・バック形成を減少させる
。更に、同一ビットが再び誤る可能性を減少させること
により、誤りビットがフィードバックされ、排他的論理
和が取られるので、特に第1サイクル後に発生する恐れ
のある全ての個所の不良ビットを見えなくする。
み出される。チップ内の試験可能な全てのロジックを介
して必要とする試験データ・パターンを得るためには、
多数のクロック・サイクルを必要である。第1サイクル
においてエイリアシングが発生するのを本発明の好まし
い実施例から発見することはできない。しかし、図示し
たように、前記、又は同じようなサイクリック・リダン
ダンシー・チエツク・ジェネレータを備えることにより
、エイリアシング°のループ・バック形成を減少させる
。更に、同一ビットが再び誤る可能性を減少させること
により、誤りビットがフィードバックされ、排他的論理
和が取られるので、特に第1サイクル後に発生する恐れ
のある全ての個所の不良ビットを見えなくする。
入力又は出力レジスタ機能なしの制御レジスタ第6図に
おいて、制御レジスタの5ビットCRO,CR1、CR
2、CR3及びCR23を示す。
おいて、制御レジスタの5ビットCRO,CR1、CR
2、CR3及びCR23を示す。
それぞれ4人力線、即ちフリップ・70ツブL2から1
本、信号CLK1から1本、及びデータ線の2本をそれ
ぞれ有するフリップ・70ツブCRO〜CR23を示す
。入力X及びyはハードウェア結線によるO又は1人力
であり、入力22〜23はそれぞれASICに固有な0
及び1のチップ識別数列によりハードウェア結線された
ものである。
本、信号CLK1から1本、及びデータ線の2本をそれ
ぞれ有するフリップ・70ツブCRO〜CR23を示す
。入力X及びyはハードウェア結線によるO又は1人力
であり、入力22〜23はそれぞれASICに固有な0
及び1のチップ識別数列によりハードウェア結線された
ものである。
エネーブル(EN)入力は選択線であり、ハードウェア
結線の入力線(x、y、又は2 )2〜23 か、又はフリップ・フロップCRO及びCR1〜CR2
3の前の制御レジスタのビットの入力としてフリップ・
フロップTDIレジスタの出力を受は取るようにする。
結線の入力線(x、y、又は2 )2〜23 か、又はフリップ・フロップCRO及びCR1〜CR2
3の前の制御レジスタのビットの入力としてフリップ・
フロップTDIレジスタの出力を受は取るようにする。
C2は制御レジスタ・クロック入力である。フリップ・
フロップCRO〜CR23の各出力oQ、01.02.
03、・・・・・・、023は、次のフリップ・70ツ
ブCRO〜CR23に入力されて直列にシフト入力され
る。L2の出力によりCR23の出力か、又はTD!レ
ジスタの出力を選択するものでもよい。フリップ・フロ
ップCRO−CR23は「多重化フリップ・フロップ」
と呼ばれるものであり、マルチプレクサにフリップ・フ
ロップが続く。先に説明したように、フリップ・70ツ
ブとは、例えばラッチ、R−Sフリップ・フロップのよ
うにデータ保持素子を用いたものを表わしている。これ
も特許請求の範囲に含まれる。
フロップCRO〜CR23の各出力oQ、01.02.
03、・・・・・・、023は、次のフリップ・70ツ
ブCRO〜CR23に入力されて直列にシフト入力され
る。L2の出力によりCR23の出力か、又はTD!レ
ジスタの出力を選択するものでもよい。フリップ・フロ
ップCRO−CR23は「多重化フリップ・フロップ」
と呼ばれるものであり、マルチプレクサにフリップ・フ
ロップが続く。先に説明したように、フリップ・70ツ
ブとは、例えばラッチ、R−Sフリップ・フロップのよ
うにデータ保持素子を用いたものを表わしている。これ
も特許請求の範囲に含まれる。
入力レジスタ入力(IRI)信号はTDI信号の出力、
又は制御レジスタCR23の最上位ビットの出力となる
。IRI信号は入力レジスタの第1ビツトに対する入力
として利用可能である。
又は制御レジスタCR23の最上位ビットの出力となる
。IRI信号は入力レジスタの第1ビツトに対する入力
として利用可能である。
チエツク・サム処理を完了した後の第1クロツク・サイ
クルにおいて、xlylおよびz2〜23上のデータは
シフト・オフ処理の第1クロツクにより制御レジスタに
クロック入力される。シフト・オフ処理とは、出力レジ
スタの最下位ビット、及びTOD REGを介して直
列にデータをシフト出力することである。
クルにおいて、xlylおよびz2〜23上のデータは
シフト・オフ処理の第1クロツクにより制御レジスタに
クロック入力される。シフト・オフ処理とは、出力レジ
スタの最下位ビット、及びTOD REGを介して直
列にデータをシフト出力することである。
試験ストローブ・エネーブル信号TSTはチップからM
SIに供給され、その反転信号はマスク・スレーブ・フ
リップ・フロップMS1のマスク部から、クロッキング
信号なしに転送される。
SIに供給され、その反転信号はマスク・スレーブ・フ
リップ・フロップMS1のマスク部から、クロッキング
信号なしに転送される。
試験クロック・エネーブル信号TCEはチップからマス
ク・スレーブ・フリップ・フロップMS2に供給され、
その反転信号はクロッキング信号なしにマスク・スレー
ブ・フリップ・70ツブMS2のマスク部分により転送
される。
ク・スレーブ・フリップ・フロップMS2に供給され、
その反転信号はクロッキング信号なしにマスク・スレー
ブ・フリップ・70ツブMS2のマスク部分により転送
される。
これらのT S T ″初期“信号及びT CE ”初
期“信号は、共にANDゲート52の入力となる。
期“信号は、共にANDゲート52の入力となる。
システム・クロックCLKOのパルスが発生すると、こ
のANDゲート52は制御レジスタ・クロックCLK1
を発生し、制御レジスタの各フリップ・70ツブCRO
−CR23をクロック駆動する。
のANDゲート52は制御レジスタ・クロックCLK1
を発生し、制御レジスタの各フリップ・70ツブCRO
−CR23をクロック駆動する。
TST“初期″信号及びTCE CLKO″初朋″信
号は、他の目的にも利用されてもよい。例えば、コア・
ロジックがこれらの信号を受は取ると、実際の信号を受
は取る前に、その全てを既知状態に初期化することによ
り、コア・ロジックをこの実施例の試験モードに準備さ
せる。
号は、他の目的にも利用されてもよい。例えば、コア・
ロジックがこれらの信号を受は取ると、実際の信号を受
は取る前に、その全てを既知状態に初期化することによ
り、コア・ロジックをこの実施例の試験モードに準備さ
せる。
他方のクロック信号CLK2はANDゲート53が発生
する。このANDゲート53は、出力としてハイ信号を
発生するためには、システム・クロック信号CLKO及
び試験クロック・エネーブルTOE“初期″信号が付勢
されていても、信号HOLD lR10Rが保持ラッ
チL3の入力で付勢されていないことが必要である。入
力レジスタの7リツプ・70ツブ及び他の出力レジスタ
・フリップの7Oツブは直列に構築されるが、供給され
るクロック信号はCLK2であり、制御レジスタ・フリ
ップ・フロップに供給されるクロック信号CLKIでは
ない。従って、入力レジスタ及び出力レジスタは、クロ
ック信号CLK2がなければ、クロッキングされず、直
列形式で転送されることはない。
する。このANDゲート53は、出力としてハイ信号を
発生するためには、システム・クロック信号CLKO及
び試験クロック・エネーブルTOE“初期″信号が付勢
されていても、信号HOLD lR10Rが保持ラッ
チL3の入力で付勢されていないことが必要である。入
力レジスタの7リツプ・70ツブ及び他の出力レジスタ
・フリップの7Oツブは直列に構築されるが、供給され
るクロック信号はCLK2であり、制御レジスタ・フリ
ップ・フロップに供給されるクロック信号CLKIでは
ない。従って、入力レジスタ及び出力レジスタは、クロ
ック信号CLK2がなければ、クロッキングされず、直
列形式で転送されることはない。
次のシステム・クロックCLKOが発生した後に、マス
ク・スレーブ・フリップ・70ツブMS1のスレーブか
ら2つのTSTコピー信号が発生する。これらのTST
コピー信号のうちの一ツバN A N Dゲート60〜
83の一方の入力となる。これらのNANDゲート60
〜83は、出力を付勢させるためには、関連する制御レ
ジスタのビットCRO−CR23が付勢され、第1図の
Lr F I+信号F O−R23のラインにn F“
信号FO−F23を供給することを必要とする。これら
の″F″信号FO〜F23の利用は、これらの補数FX
Bと共に、第1図に示されている。制御レジスタの制御
信号即ち“F n信号FO−F23は、NANDゲート
60〜83が発生する(その一部は、図のスペースを節
約するために図示されていない)、以上で説明したよう
に、これらのNANDゲート60〜83に対する入力は
、それぞれフリップ・70ツブCRO−CR23の出力
と、マスク・スレーブ・フリップ・フロップMS1のス
レーブ部のTSTコピー信号とである。本発明の好まし
い実施例においては、9F″信号FO〜F15について
ユーザーが定義可能であり、また設計により必要とする
ASCIの機能を制御するために用いることができる。
ク・スレーブ・フリップ・70ツブMS1のスレーブか
ら2つのTSTコピー信号が発生する。これらのTST
コピー信号のうちの一ツバN A N Dゲート60〜
83の一方の入力となる。これらのNANDゲート60
〜83は、出力を付勢させるためには、関連する制御レ
ジスタのビットCRO−CR23が付勢され、第1図の
Lr F I+信号F O−R23のラインにn F“
信号FO−F23を供給することを必要とする。これら
の″F″信号FO〜F23の利用は、これらの補数FX
Bと共に、第1図に示されている。制御レジスタの制御
信号即ち“F n信号FO−F23は、NANDゲート
60〜83が発生する(その一部は、図のスペースを節
約するために図示されていない)、以上で説明したよう
に、これらのNANDゲート60〜83に対する入力は
、それぞれフリップ・70ツブCRO−CR23の出力
と、マスク・スレーブ・フリップ・フロップMS1のス
レーブ部のTSTコピー信号とである。本発明の好まし
い実施例においては、9F″信号FO〜F15について
ユーザーが定義可能であり、また設計により必要とする
ASCIの機能を制御するために用いることができる。
F16は選択的にコア・ロジック出力(CLO)を出力
バッファ又は出力レジスタ出力QOを出力バッファOB
に接続する。
バッファ又は出力レジスタ出力QOを出力バッファOB
に接続する。
信号F17BはCLIにより入力レジスタの入力(又は
Stを介する前のビットからの出力)をコア・ロジック
に接続する。信号F16、F17B及びF20/F20
Bは協動して入力レジスタのフリップ・フロップ(Ql
−81)間で直列にシフさせる経路、ピンPから入力レ
ジスタ入力に行く経路(P−81)、又は前の出力QI
(図示していない手段のフリップ・フロップ)からCL
Iでコア・ロジックへのSI(第1図には示されていな
い)。に行く経路を与える。入力レジスタの出力QIt
fiCLIに接続されていなくとも、ピン入力は存在す
る。信号F19は第1図の出力バッファQBが試験経路
に入るようにする。これを実効する方法(第1図を参照
されたい。)は、マルチプレクサ35の出力(通常はC
LOからのものである。)が出力バッファ08を通過し
てピンPに現われ、ゲート31に現われる。
Stを介する前のビットからの出力)をコア・ロジック
に接続する。信号F16、F17B及びF20/F20
Bは協動して入力レジスタのフリップ・フロップ(Ql
−81)間で直列にシフさせる経路、ピンPから入力レ
ジスタ入力に行く経路(P−81)、又は前の出力QI
(図示していない手段のフリップ・フロップ)からCL
Iでコア・ロジックへのSI(第1図には示されていな
い)。に行く経路を与える。入力レジスタの出力QIt
fiCLIに接続されていなくとも、ピン入力は存在す
る。信号F19は第1図の出力バッファQBが試験経路
に入るようにする。これを実効する方法(第1図を参照
されたい。)は、マルチプレクサ35の出力(通常はC
LOからのものである。)が出力バッファ08を通過し
てピンPに現われ、ゲート31に現われる。
信号F20は、ゲート24を閉じることにより、入力レ
ジスタ・フリップ・フロップを隣の線から切り離す。信
号F21は出力レジスタにおけるチエツク・サム処理を
可能にさせて、SO倍信号ゲート29又は31の出力と
の排他的論理和を取るようにする。出力レジスタの0ビ
ツトは、I10セルにはなく、信号F21により付勢さ
れて、前記の出力レジスタのエイリアシング対策に関連
して説明したビット2.11及び最上位ビットと排他的
論理和を取る。信号F22は出力バッファOBを切り離
すことにより、出カニネーブル信号OENを減勢する。
ジスタ・フリップ・フロップを隣の線から切り離す。信
号F21は出力レジスタにおけるチエツク・サム処理を
可能にさせて、SO倍信号ゲート29又は31の出力と
の排他的論理和を取るようにする。出力レジスタの0ビ
ツトは、I10セルにはなく、信号F21により付勢さ
れて、前記の出力レジスタのエイリアシング対策に関連
して説明したビット2.11及び最上位ビットと排他的
論理和を取る。信号F22は出力バッファOBを切り離
すことにより、出カニネーブル信号OENを減勢する。
信号F23は出カニネーブル信号OEN、又は信号F2
2と無関係に出力バッファOBをオンにする。
2と無関係に出力バッファOBをオンにする。
これらの試験ストローブ初期信号及び試験クロック初期
エネーブル信号の使用により2つの効果が得られる。
エネーブル信号の使用により2つの効果が得られる。
第1に、特殊機能の個別信号路を有することにより、初
期信号が得られない場合に必要となるような大きなバッ
ファを使用する必要はない。従って、負荷が少ない。
期信号が得られない場合に必要となるような大きなバッ
ファを使用する必要はない。従って、負荷が少ない。
第2に、これらの初期信号を用いることにより、例えば
既知の有効ロツジク・レベル(1又はO)にある型式の
全メモリ素子をセットするような、一定の回路の初期化
を必要とする種々の機能を実行することができる。
既知の有効ロツジク・レベル(1又はO)にある型式の
全メモリ素子をセットするような、一定の回路の初期化
を必要とする種々の機能を実行することができる。
本発明の好ましい実施例においては、これらの初期信号
は、マスタースレーブ・フリップ・フロップ(第1図の
MSl、MS2)のマスク部の出力から取り出される。
は、マスタースレーブ・フリップ・フロップ(第1図の
MSl、MS2)のマスク部の出力から取り出される。
換言すれば、入力信号はクロック遅延なしに出力に現わ
れる。
れる。
これらの初期信号が初期化入力に導かれたときは、ハー
ドウェア接続による1又Oをフリップ・70ツブに強制
的にセットして初期状態にする。
ドウェア接続による1又Oをフリップ・70ツブに強制
的にセットして初期状態にする。
初期化されたフリップ・フロップはこのような時点から
試験データを受は取ることができる。試験出力として受
は取るべき最初のデータは、初期化ステップにより連続
するO又は1の後に、制御レジスタにハードウェア接続
されたチップ識別である。これは、好ましい実施例にお
いて、これらの初期信号、試験クロック・エネーブル(
TCE)初期、及び試験ストローブ(TST)初期を入
力する第1の利用である。
試験データを受は取ることができる。試験出力として受
は取るべき最初のデータは、初期化ステップにより連続
するO又は1の後に、制御レジスタにハードウェア接続
されたチップ識別である。これは、好ましい実施例にお
いて、これらの初期信号、試験クロック・エネーブル(
TCE)初期、及び試験ストローブ(TST)初期を入
力する第1の利用である。
クロック・モニタ
通常、モジュール又は回路基板において、全てのチップ
はそのモジュール即ちカード上の一つのファンアウト点
又は多数のファンアウト点から単一クロックが同時に供
給される。モジュール即ちカード内の異なるチップの負
荷量間に大きなバラツキが存在する場合は、カードを介
して伝搬するクロック・パルスに生じるクロック・スキ
ューが同一モジュールのチップ間でかなり異なることが
ある。調和の取れた回路を設計するためには、クロック
・スキューの測定が可能でなければならない。更に、゛
カード即ちモジュールの回路の適正な機能を確保するた
めには、クロック・スキューはあるバラツキ範囲内に収
まっていなければならず、かつ試験可能なものでなけれ
ばならない。従来技術では、クロック・スキューをチッ
プのクロック入力ピンから測定可能とするものであった
。この設計では、その作業に特殊なりロック・モニタ・
ピンを割り付け、単純なりロック遅延の測定、及びチッ
プ・クロック・モニタ出力間におけるスキューにおける
バラツキの測定を可能にする。システム・クロック入力
はクロック・ファンアウト・バスに結線されており、こ
のクロック・ファンアウト・バスはチップ内の深部のコ
ア・ロジックだけでなく、割り付けられたクロック・モ
ニタ・ピンにも接続されている。従って、回路の負荷は
スキューモニタに直接影響する。
はそのモジュール即ちカード上の一つのファンアウト点
又は多数のファンアウト点から単一クロックが同時に供
給される。モジュール即ちカード内の異なるチップの負
荷量間に大きなバラツキが存在する場合は、カードを介
して伝搬するクロック・パルスに生じるクロック・スキ
ューが同一モジュールのチップ間でかなり異なることが
ある。調和の取れた回路を設計するためには、クロック
・スキューの測定が可能でなければならない。更に、゛
カード即ちモジュールの回路の適正な機能を確保するた
めには、クロック・スキューはあるバラツキ範囲内に収
まっていなければならず、かつ試験可能なものでなけれ
ばならない。従来技術では、クロック・スキューをチッ
プのクロック入力ピンから測定可能とするものであった
。この設計では、その作業に特殊なりロック・モニタ・
ピンを割り付け、単純なりロック遅延の測定、及びチッ
プ・クロック・モニタ出力間におけるスキューにおける
バラツキの測定を可能にする。システム・クロック入力
はクロック・ファンアウト・バスに結線されており、こ
のクロック・ファンアウト・バスはチップ内の深部のコ
ア・ロジックだけでなく、割り付けられたクロック・モ
ニタ・ピンにも接続されている。従って、回路の負荷は
スキューモニタに直接影響する。
第2図に戻るが、ピンP3はクロック入力CLKOを受
は取り、クロック・バスCLBにクロック・バスCLB
にパルスを供給する。クロック・スキューはピンP4で
測定され、線49によりクロック・バスCLBに接続さ
れている。これは、信号CLKOを受は取るコア・ロジ
ック領域において負荷を原因とするスキューの測定を正
確なものにする。
は取り、クロック・バスCLBにクロック・バスCLB
にパルスを供給する。クロック・スキューはピンP4で
測定され、線49によりクロック・バスCLBに接続さ
れている。これは、信号CLKOを受は取るコア・ロジ
ック領域において負荷を原因とするスキューの測定を正
確なものにする。
直列経路レジストレーション
第6図に戻ると、TDIレジスタが直列データ・ストリ
ームを制御レジスタCROにクロック入力させ、これが
制御レジスタCROを介して入力レジスタに直列にクロ
ック入力され、又はIRIコピー又はIRI入力を介し
て入力レジスタに直接クロック入力してもよいことに注
意すべきである。試験入力フリップ・フロップのTDI
レジスタはりOツク駆動されたレジスタであり、そのオ
フ・チップ入力信号に要求されるタイミング仕様の厳密
さを軽減させる。試験人力フリップ・フロップTDIレ
ジスタは、制御レジスタ又は入力レジスタにビットを入
力させる前に、試験データ入力をピンの全長にわたるワ
イヤに供給する代わりに、りOツク入力させる。これは
、従来技術に存在していたタイミング問題の発生を防止
するものである。゛ 出力レジスタ・ピンの 択的なエ −プル常時、試験デ
ータ出力TDO(通常、試験モート中のみで用いられる
ものであり、直列走査経路の最終フリップ・フロップか
ら出力される。)を介して走査経路の7リツプ・フロッ
プからデータをできるようにするために、出力レジスタ
の最終ビットは制御回路信号と共に、試験データ出力T
DOの出力レジスタに入力され、かつ試験データ出力ピ
ンに連続的に供給される。
ームを制御レジスタCROにクロック入力させ、これが
制御レジスタCROを介して入力レジスタに直列にクロ
ック入力され、又はIRIコピー又はIRI入力を介し
て入力レジスタに直接クロック入力してもよいことに注
意すべきである。試験入力フリップ・フロップのTDI
レジスタはりOツク駆動されたレジスタであり、そのオ
フ・チップ入力信号に要求されるタイミング仕様の厳密
さを軽減させる。試験人力フリップ・フロップTDIレ
ジスタは、制御レジスタ又は入力レジスタにビットを入
力させる前に、試験データ入力をピンの全長にわたるワ
イヤに供給する代わりに、りOツク入力させる。これは
、従来技術に存在していたタイミング問題の発生を防止
するものである。゛ 出力レジスタ・ピンの 択的なエ −プル常時、試験デ
ータ出力TDO(通常、試験モート中のみで用いられる
ものであり、直列走査経路の最終フリップ・フロップか
ら出力される。)を介して走査経路の7リツプ・フロッ
プからデータをできるようにするために、出力レジスタ
の最終ビットは制御回路信号と共に、試験データ出力T
DOの出力レジスタに入力され、かつ試験データ出力ピ
ンに連続的に供給される。
出力レジスタのビットORO,OR2、及び0R237
のロジック図の第7図を参照すると、試験データ出力レ
ジスタTDOREGを第7図の上端に示す。ALT
TDO信号は直列走査経路の最終レジスタから得られる
試験データ出力信号のコピーであってもよい。ALT
TDO信号はコア・ロジックのどこからでも得ること
ができる。これは、他の走査出力形式を実行するとき、
又は走査経路出力を出力レジスタの出力と排他的論理和
を取るときに特に有用である。これらのレジスタを初期
について説明したが、通常はコア・ロジック内のいずれ
かに、又は周辺に配置される。
のロジック図の第7図を参照すると、試験データ出力レ
ジスタTDOREGを第7図の上端に示す。ALT
TDO信号は直列走査経路の最終レジスタから得られる
試験データ出力信号のコピーであってもよい。ALT
TDO信号はコア・ロジックのどこからでも得ること
ができる。これは、他の走査出力形式を実行するとき、
又は走査経路出力を出力レジスタの出力と排他的論理和
を取るときに特に有用である。これらのレジスタを初期
について説明したが、通常はコア・ロジック内のいずれ
かに、又は周辺に配置される。
ORO禁止信号は、線81の出力(出力レジスタの最上
位ビットの出力)がNANDゲート82を介して試験デ
ータ出力レジスタTDOREGに到達するのを選択的に
阻止する。コア・ロジックのユーザー構築可能部分はO
RO禁止信号の状態を決定する。
位ビットの出力)がNANDゲート82を介して試験デ
ータ出力レジスタTDOREGに到達するのを選択的に
阻止する。コア・ロジックのユーザー構築可能部分はO
RO禁止信号の状態を決定する。
概括
本発明で説明した特徴は、試験性を高めるばかりでなく
、同時に限定されたシリコン実ニステート堡を利用する
ことによりこれを実現している。
、同時に限定されたシリコン実ニステート堡を利用する
ことによりこれを実現している。
ユーザー・カストム化を可能とする設計を開始する前に
、ASIG毎に変更しない方法で試験性を必ず考慮する
ことにより、このようなチップ設計が更に容易になる。
、ASIG毎に変更しない方法で試験性を必ず考慮する
ことにより、このようなチップ設計が更に容易になる。
この場合の大きな要素は、チップの周辺の全てのピンに
I10セルを備えるこ 4゜とである。これらのピンの
全てが入力レジスタ、出力レジスタ及び制御レジスタに
より利用されるわけではない。これらのうちの一定数(
チップが設計を進めているある応用面と、入力レジスタ
、出力レジスタ及び制御レジスタの仕様とにより必要と
するピン数による)を用いることにより、その応用面の
試験性仕様を満足させるようにしている。この場合に、
1以上のI10セルがチップ上のコア・ロジック領域に
直接出力すること、及び入力することに利用可能である
。全般的に、コア・ロジックはチップ周辺に物理的に含
まれていないが、本発明において詳細に説明した大部分
の回路はこれに配置されている。走査経路試験膜4を、
本発明が使用しているものを除き、付加的なI10ピン
を費やすことなく、本発明で容易に用いることができる
。出力バッファの出力を試験データ出力ピンを介して直
列ストリームに保持することもでき、また出力レジスタ
のピンを介して出力レジスタから並列形式で受は取るよ
うにしてもよい。
I10セルを備えるこ 4゜とである。これらのピンの
全てが入力レジスタ、出力レジスタ及び制御レジスタに
より利用されるわけではない。これらのうちの一定数(
チップが設計を進めているある応用面と、入力レジスタ
、出力レジスタ及び制御レジスタの仕様とにより必要と
するピン数による)を用いることにより、その応用面の
試験性仕様を満足させるようにしている。この場合に、
1以上のI10セルがチップ上のコア・ロジック領域に
直接出力すること、及び入力することに利用可能である
。全般的に、コア・ロジックはチップ周辺に物理的に含
まれていないが、本発明において詳細に説明した大部分
の回路はこれに配置されている。走査経路試験膜4を、
本発明が使用しているものを除き、付加的なI10ピン
を費やすことなく、本発明で容易に用いることができる
。出力バッファの出力を試験データ出力ピンを介して直
列ストリームに保持することもでき、また出力レジスタ
のピンを介して出力レジスタから並列形式で受は取るよ
うにしてもよい。
第1図は本発明の好ましい実施例において用いられるI
10セルを示す論理図、 第2図は本発明の好ましい実施例において用いられるリ
ング発振器の構造を示す論理図、第3図は本発明の好ま
しい実施例において用いられる入力レジスタの論理図、 第4図は入力レジスタの従来の設計の論理図、第5図は
本発明の好ましい実施例において用いられる出力レジス
タの論理図、 第6図は本発明の好ましい実施例において用いられる制
御レジスタと、これに関連するクロック、TST及びT
CE信号との関連を示す論理図、第7図は試験データ出
力ラツヂ及びこれと出力レジスタとの関連を示す論理図
である。 8・・・出力レジスタ、 9・・・入力レジスタ、 CRO〜CR23・・・フリップ・フロップ、Ql、g
2、q3、q4・・・XORゲート、TDOREG・・
・試験データ出力レジスタ。
10セルを示す論理図、 第2図は本発明の好ましい実施例において用いられるリ
ング発振器の構造を示す論理図、第3図は本発明の好ま
しい実施例において用いられる入力レジスタの論理図、 第4図は入力レジスタの従来の設計の論理図、第5図は
本発明の好ましい実施例において用いられる出力レジス
タの論理図、 第6図は本発明の好ましい実施例において用いられる制
御レジスタと、これに関連するクロック、TST及びT
CE信号との関連を示す論理図、第7図は試験データ出
力ラツヂ及びこれと出力レジスタとの関連を示す論理図
である。 8・・・出力レジスタ、 9・・・入力レジスタ、 CRO〜CR23・・・フリップ・フロップ、Ql、g
2、q3、q4・・・XORゲート、TDOREG・・
・試験データ出力レジスタ。
Claims (5)
- (1)超大規模集積回路チップにおいて、 チップの周辺に物理的に分散されたイニシエーシヨン・
ゲートと直列に一つのリングをなすように接続された偶
数のインバータと、 前記イニシエーシヨン・ゲートに対する入力として接続
され、前記リングの周辺でパルス発振を開始させるよう
にイニシエーシヨン・パルスを供給する入力ピンと、 前記ピンの位置で前記イニシエーシヨン・ゲートを除く
前記リング、及び前記入力ピンを除く一つのピンに接続
された出力と を有することを特徴とするリング・オシレータ。 - (2)請求項1記載の超大規模集積回路チップにおいて
、 前記イニシエーション・ゲートは論理的な NANDであることを特徴とするリング・オシレータ。 - (3)請求項1記載の超大規模集積回路チップにおいて
、 前記イニシエーシヨン・ゲートは論理的な NORであることを特徴とするリング・オシレータ。 - (4)請求項1記載の超大規模集積回路チップにおいて
、 前記リングに導電性材料を接続して前記リングに対して
寄生容量を付加させることを特徴とするリング・オシレ
ータ。 - (5)請求項1記載の超大規模集積回路チップにおいて
、 前記インバータに用いられたゲートは前記チップのコア
・ロジックに用いられているゲートと同一の寸法を有す
ることを特徴とするリング・オシレータ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US112915 | 1987-10-23 | ||
US07/112,915 US4771251A (en) | 1987-10-23 | 1987-10-23 | Ring oscillator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01141383A true JPH01141383A (ja) | 1989-06-02 |
Family
ID=22346521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63228308A Pending JPH01141383A (ja) | 1987-10-23 | 1988-09-12 | 改良型リンダ・オシレータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4771251A (ja) |
EP (1) | EP0313229A3 (ja) |
JP (1) | JPH01141383A (ja) |
AU (1) | AU601878B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4890270A (en) * | 1988-04-08 | 1989-12-26 | Sun Microsystems | Method and apparatus for measuring the speed of an integrated circuit device |
US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
US5083299A (en) * | 1990-07-16 | 1992-01-21 | Unisys Corporation | Tester for measuring signal propagation delay through electronic components |
US5099196A (en) * | 1990-11-09 | 1992-03-24 | Dell Usa Corporation | On-chip integrated circuit speed selection |
US5355097A (en) * | 1992-09-11 | 1994-10-11 | Cypress Semiconductor Corporation | Potentiometric oscillator with reset and test input |
US5302920A (en) * | 1992-10-13 | 1994-04-12 | Ncr Corporation | Controllable multi-phase ring oscillators with variable current sources and capacitances |
JP2900772B2 (ja) * | 1993-12-24 | 1999-06-02 | 株式会社デンソー | パルス位相差符号化回路とパルス発生回路との複合装置及びデジタル制御pll装置 |
US5805002A (en) * | 1995-01-24 | 1998-09-08 | Ic Works, Inc. | Slow transition time phase frequency detector and method |
US5796265A (en) * | 1996-02-29 | 1998-08-18 | Lsi Logic Corporation | Method for metal delay testing in semiconductor devices |
US5811983A (en) * | 1996-09-03 | 1998-09-22 | Integrated Device Technology, Inc. | Test ring oscillator |
US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
EP1233276B1 (en) * | 2001-02-19 | 2004-12-01 | Lucent Technologies Inc. | Boundary scan delay chain for crosschip delay measurement |
US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
FR2912842B1 (fr) * | 2007-02-19 | 2009-05-08 | St Microelectronics Sa | Circuit integre comprenant un mode de test de performance |
US8381144B2 (en) * | 2010-03-03 | 2013-02-19 | Qualcomm Incorporated | System and method of test mode gate operation |
TWI670943B (zh) * | 2018-10-25 | 2019-09-01 | 創意電子股份有限公司 | 晶片與效能監控方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58215816A (ja) * | 1982-06-10 | 1983-12-15 | Nec Corp | リング発振器 |
US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
-
1987
- 1987-10-23 US US07/112,915 patent/US4771251A/en not_active Expired - Lifetime
-
1988
- 1988-09-12 JP JP63228308A patent/JPH01141383A/ja active Pending
- 1988-09-30 EP EP88309100A patent/EP0313229A3/en not_active Withdrawn
- 1988-10-17 AU AU23940/88A patent/AU601878B2/en not_active Withdrawn - After Issue
Also Published As
Publication number | Publication date |
---|---|
AU601878B2 (en) | 1990-09-20 |
US4771251A (en) | 1988-09-13 |
EP0313229A3 (en) | 1990-07-04 |
AU2394088A (en) | 1989-04-27 |
EP0313229A2 (en) | 1989-04-26 |
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