JPH01141383A - 改良型リンダ・オシレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はＶＬＳ　Ｉの試験性及び標準化したチツブ設
計の改良に関する。

（発明の背景） 試験性（ｔｅｓｔａｂｉｌｉｔｙ　）とは、チップの製
造者、回路基板上にチップを構築するオリジナル装置製
造者、及びエンド・ユーザーが集積回路の特定の一片に
ついての適正さを決定し、その設計目的であったタスク
を実行するための能力を高める超大規模集積回路の改良
といってもよい考え方である。

試験性には、例えばスルーブツトの速度及びその整合性
、変化している環境条件におけるスループットの整合性
、特定の論理ゲート及び組合わせ論理構造の正しいパフ
ォーマンス、指定した論理設計特性に合っているか否か
の点における物理的な設計の適正さ等のパフォーマンス
特性を含む、いくつかの要素が含まれるということがで
きる。本発明で説明している改善及び特徴は、試験性を
改善すると共に、利用可能な半導体の領域（″シリコン
の実地所（ｓｉｌｉｃｏｎ　ｒｅａｌ　ｅｓｔａｔｅ“
）をより効果的に利用するシステムとして協動すること
である。チップ・レベルにおける試験性は、モジュール
、基板、又はシステム・レベルの試験性に寄与するもの
となる。

試験性を改善するために、大規模隼積（ＬＳＩ）回路及
び超大規模集積（ＶＬＳ　Ｉ　）回路のチップには異な
った種々の試験システムが構築されていた。特定例とし
て、誤りが組合わせ論理処理ストリームに発生する初期
にデータ誤りを検出するように特に構成したりオン（Ｌ
ｙｏｎ）に付与された米国特許筒４．６６０．１９８号
がある。これは、発見した最初の誤りに基づく処理スト
リームにおけるあらゆる点のデータ出力を捕捉すること
により、不良ロジックを発見するものである。

パン・プルシド（Ｖａｎ　Ｂｒｕｎｔ　）に付与された
米国特許筒４．３５７．７０３号には、チップに試験性
を構築するための別の機構が説明されている。

パン・プルシドは、試験中の主要な機能１１に対する入
力を制御し、分析するためにかつその出力を導出してト
ランスミッション・ゲート１０．２３．１３及び３２と
、オペランド・ジェネレータ及びアキュムレータ２２と
、出カシエネレータ及びアキュムレータ３４とを制御す
るコントロール・レジスタを使用することを意図するも
のである。

試験データは制御シフト・レジスタを介して入力され、
試験は試験制御入力を介して制御される。

試′験はチップ内の奥にある複雑な内部ロジック・セグ
メントにより進行するので、チップが更に複雑になり、
かつ大きくなるに従って、試験オペランドを保持するた
めに特殊化したフリップ・７０ツブのようなものを備え
ると助かることになる。

このような装置は、米国特許出願筒０４６．２１８号に
説明されている。

種々の走査試験は、この発明において説明されているも
のを除き、この発明により用いることができ、またピン
を付加することなく、容易に実施することができる、走
査設計の説明については、マツクラスキー（ｔ４ｃｃＩ
ｕｓｋｙ）著、セミコンダクター・インターナショナル
（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＩｎｔｅｒｎａｔｉｏｎ
ａｌ　）社発行、１９８５年９月、第１１８頁〜第１２
３頁の［セミカスタム・ロジックの試験（ＴｅＳｔｉｎ
ｌＪ　Ｓ＋３１ｉ−Ｃｕｓｔｏｍ　Ｌｏｇｉｃ　）　Ｊ
　、及びマツクラスキー著、１９８９年４月、ＩＥＥＥ
設計及び試験（ＩＥＥＥ　Ｄｅｓｉｏｎ　＆　Ｔｅ５ｔ
）、「自己試験の組込み方法（Ｂｕｉｌｔ　Ｉｎ　５ｅ
ｌｆ　Ｔｅ５ｔ　Ｔｅｃｈｎｉｑｕｅｓ　）」を参照す
べきである。

これら及び他の設計特徴及び試験性の考察の使用のいく
つかは、１９８６年６月、ｒＬＶＬｓ　Ｉシテスム設計
（ＶＬＳＩ　Ｓｙｓｔｅｍ　［１ｅｓｉａｎ）　Ｊにお
いて、ロン・レイク（Ｒｏｎ　Ｌａｋｅ）による［オン
・チップ・試験装置を有する高速２０にゲート・アレー
（Ａ　Ｆａｓｔ　２０Ｋ　Ｇａｔｅ　ＡｒｒａＶ　Ｗｉ
ｔｈ　０ｎ−Ｃｈｉｐ　Ｔｅｓｔｓｙｓｔｅｇ＋）　Ｊ
と、１９８６年５月２６日、エレクトロニツクス（Ｅｌ
ｅｃｔｒｏｎｉｃｓ　）に発表したデビット・アール・
レスニック（Ｄａｖｉｄ　Ｒ，Ｒｅ５ｎｉｃｋ　）　１
．：よる「標準試験装置によるＶＬＳＩの検査（Ｃｈｅ
ｃｋｉｇ　ｏｕｔ ＶＬＳＩ　Ｗｉｔｈ　５ｔａｎｄａｒｄ　Ｔｅ５ｔ　Ｇ
ｅａｒ）　Ｊと、１９８３年３７４月号のｒＶＬｓ　Ｉ
設計」におけるこれもデビット・アール・レスニックに
よる［新しい６にゲート・アレーによる試験性及び保守
性（Ｔｅｓｔａｂｉｌｉｔｙ　ａｎｄ　Ｈａｉｎｔａｉ
ｎａｂｉｌｉｔｙ　Ｗｉｔｈ　ａＮｅｗ　６にＧａｔｅ
　Ａｒｒａｙ　）　Ｊという論文により説明されている
。ここでは、これらの論文において説明されている情報
を前記引用により関連させるものとする。

ＶＬＳＩにおけるゲート数が増加するに従って、また設
計が益々特殊用とになるのに従って、簡単かつ確実な試
験性の必要性は、益々重要となって来た。

ロジックの正しさの試験と共に、パフォーマンスに影響
するプロセス特性（例えは静電容量及び抵抗のバラツキ
）も試験可能であり、試験されるべきものである。

（発明の概要） 主として超大規模集積回路の試験性を改善することを意
図した装置を説明するものである。当該装置の全ての部
品は、パフォーマンスを改善し、柔軟性を増加させ、か
つ機能を付は加えるように協動する。ＶＬＳＩ特性の周
辺に分散され、パフォーマンス特性が測定されるリング
発振器と、各信号ピンに接続され、かつ直列に接続され
た入力レジスタ（ＩＲ）、及び出力レジスタ（ＯＲ）（
この順序で接続されている。）を構築している周辺に配
置されたユニットＩ１０セル設計と、付加的なレジスタ
のフリップ番フロップ（そのうちのいくつかはレジスタ
の長さを増加させるための「ダミー」即ち「フィラー」
フリップ・７０ツブであり、またそのうちのいくつかは
制御レジスタ・フリップ・７０ツブである。）を直列経
路に設けたのが特徴である。前記入力レジスタ及び出力
レジスタは直列接続され、境界走査試験構造を形成し、
前記入力レジスタ及び出力レジスタに供給されるクロッ
クは、前記制御レジスタのクロックから切り離されてい
る。更に、チップに対する試験ストローブ（ＴＥＳＴ）
及び試験クロック・エネーブル（ＴＣＥ）入力もラッチ
に設けられ、強化した機能性を初期に形成する。クロッ
ク・スキューの測定は、クロック監視ピンを用いてユー
ザーのカスタム化可能な中央ロジック領域（コア・ロジ
ック領域ともいう。）内で行なわれる。入力レジスタか
ら最適化したオペランド発生機構を説明する。出力レジ
スタの新しいチエツク・サム発生機構を説明する。さら
に、オン・チップ試験及び保守機能を制御する制御レジ
スタの使用についても説明する。

フリップ・フロップに関連する全てのものにおいて、設
計について説明した種々の種類のスタティック・フリッ
プ・フロツブ若しくはダイナミック・フリップ・７０ツ
ブ、又はラッチにより、本発明を実施することができる
。

［本発明の好ましい実施例の詳細な説明］ユニットＩ１
０セル構造及びチップ設計の　要チップの外部と、本発
明の好ましい実施例のチップの内部との連絡は、標準的
な入出力ロジックを示す第１図のピンＰのようなピンを
介して行なわれる。入出力ロジック（Ｉ１０セル）は、
この試験装置の主要部品である。入力レジスタ及び出力
レジスタはこれらから作られる。本発明の好ましい実施
例を含む特定用途向は集積回路（ＡＳＩＧ）は、片面が
物理的に約１０．６６８ｍ　（４２０ｗｉｔｓ）であり
、およそユーザー・カスタム化可能の２０．０００ゲー
トと等価である。

ＡＳＩＣはピンを取り付けるために２４０ユニツトＩ１
０セルを使用し、また２４９人力レジスタ（ＩＲ）ビッ
ト及び２４１出力レジスタ（ＯＲ）ビットを有するよう
に構築される。

２４素子を有する制御レジスタ（ＣＲ）も使用される。

即ち、ＩｔＩＩＩＩＩｌレジスタ（ＣＲ）はその入力用
の試験データ入力ピンに接続されている。制御レジスタ
（ＣＲ）は入力レジスタ（ＩＲ）の最下位ビット即ら第
１ビツトに直列に接続されている。

限定された又は拡張された機能を有する他の論理的、又
は物理的な寸法のチップでは、本発明の示唆から逸脱す
ることなく、ここで説明した特定の構造に関連して説明
したピン又はレジスタ素子が更に多くなるか、又は更に
少ないものになる。ユニットＩ１０セルに接続されてい
る各ピンを第１図のＰとして説明することができ、その
入力は入力バッファＩＢによりバッファリングされてい
る。

外部世界に対する全ての通常（試験及び保守を除く）機
能の通信はこれらのユニットＩ１０セルを介して行なわ
れる。従って、ＡＳＩＧ設計者が作業を開始可能となる
前に、シリコ・ンにこれらの制限を盛り込む他のシステ
ムの場合のように、単に入力したり、出力したりするの
ではなく、全ての信号ピンにより入出力することができ
るので、システム設計が容易となる。本発明の好ましい
実施例では、更に、ユニットＩ１０セルを使用しない試
験に割り付けられた８ピン（ＶＩＳＴＡピンと呼ぶ）が
ある。これらのピンは、テスト・クロック・エネーブル
（ＴＣＥ）、テスト・ストローブ（ＴＳＴ＞、システム
・クロック入力（バッファリング後はＣＬＫＯと呼ぶ。

）、リング・オシレータ出力（ＲＯＯ＞　、リング・オ
シレータ・エネーブル（ＲＯＥ）、クロック・モニタ（
ＣＫＭ）　、テスト・データ入力（ＴＤ　Ｉ　）　、及
びテスト・データ出力（ＴＤＯ）である。これらの機能
については以下で説明する。

電源及び接地ピンもユニットＩ１０セルを使用しない。

本発明の好ましい実施例においては、信号ピン用に２４
０ピン、ＶＩＳＴピン用に８ピン、電源及び接地用にそ
れぞれ２４ピン、総計２９６ピンを使用する。

ユニットＩ１０セルは、回路１０から出力されるコア・
ロジック入力（ＣＬＩ）を介し、チップのコア・ロジッ
クに入力を導くものであり、コア・ロジックからの出力
を回路１０へのコア・ロジック出力（ＣＬＯ）の入力点
で受は取る。入力レジスタ素子及び出力レジスタ素子を
回路１ｏのサブユニット１０ｉ及び１００として示す。

回路の固有な電気的な機能に用いる付加的な回路素子を
示すために、拡大用の挿入１１及び１２が設けられてお
り、この機能はロジックを試験し、設計の機能性を確認
するために、我々のソフトウェアを使用することができ
ないものである。第１図の左側のＦ信号は個々に動作し
、またその数々の機能を実行するために、協動して回路
１０を機能的に付勢させる。Ｆ信号は制御レジスタ（Ｏ
Ｒ）の出力から導かれたものである。これら信号Ｆの詳
細な説明は以下の制御レジスタの機能についての詳細な
説明で行なう。

従って、ユニットＩ１０セルに関連して説明するピンＰ
を介するコア・ロジック出力（Ｃし０）をエネーブルす
るために、機能Ｆ１６及びＦ１６Ｂ（Ｆ１６の逆論理）
、信号Ｆ２２及びＦ２３Ｂ。

出カニネーブル・ラインＯＥＮは全ての協動しなければ
ならない。同様に、コア・ロジック人力（ＣＬＩ）に到
達するようにピンＰからの入力をエネーブルするために
、信号Ｆ１８を付勢しなければならない。

入力Ｓｌは、次に前のレジスタ・ビットの出力である直
列入力を表わすものである。回路２０は情報を記憶した
入力レジスタのビットと見做してもよい。フリップ・７
０ツブ２１に続く回路２０の残りは、排他的論理和（Ｘ
ＯＲ＞ゲートを動作させ、［ＲＸ又はＳＸのみを０１に
おける出力信号として通過させる。ＸＯＲゲートの構造
は対応する以下の項で説明するオペランド発生機構を実
現するために用いられている。Ｓｘ及びＳＸＢ入力は入
力レジスタ（ＩＲ）の上位ビットから受は取ったデータ
出力か、又はＩＲオペランド発生機構の項で詳細に説明
するＳｘの付勢／ＳＸＢの減勢としてハードウェア接続
されている。ＩＩ　Ｘ　ＩＩの符号は割り付けてない特
定のレジスタ・ビット番号を示す。゛ Ｑにより示す第１図の信号ラインは直列に接続された次
の素子に対する出力を表わすことに注意すべきである。

Ｓｘの符号は、″ハードウェア”信号（常時ハイ又はロ
ー）から導出したか、又は直列に接続されたレジスタの
上位１ピツトから導出されたものであるので、この規約
には従わない。

フリップ・７０ツブ２１の正出力ＩＲＸ及び負出力ＩＲ
ＸＢはそれぞれトランスミッション・ゲート２２及び２
３に行く。これらのトランスミッション・ゲート２２．
２３は、ゲート２４や、同じようなシンボル設計の他の
ゲートと共に、上位（制御）入力が負即ちＯのとき、及
び下位の制御入力が正即ち１のときは、付勢されている
（データ入力が前方向に進行可能）ものとする。トラン
スミッション・ゲート２２に対するデータ入力もＩＲ，
としてオン・チップ・ロジックに供給することができる
。反転出力が次の入力レジスタに対する直列入力として
ゲート２４の後の０１に供給されている。

出力レジスタ（ＯＲ）も同様に構築される。出力バッフ
ァＯＢからのオフ・チップ出力がピンＰで得られる。出
力バッファＯＢに対する”エネーブル“が付勢されたと
きは、回路３５からの出力はピンＰに現われる。ピンＰ
の出力が出力レジスタの素子回路３０の出力であれば、
ＱＯ比出力信号Ｆ１６Ｂによりゲート出力される。フリ
ップ・フロツブ即らレジスタ素子は回路２５であり、反
転出力もＱＯＢから得られる。信号Ｆ２１及びＦ２１Ｂ
は、ゲート２６及び２６を制御する信号であり、回路２
５の入力に供給される。ゲート２９及び３１は、信＠Ｆ
１９及びＦ１９Ｂに基づいて、ＸＯＲ（排他的論理和）
ゲート２８の一方の選択的な入力となる。次に前の出力
レジスタのビット（Ｓｏ）は、ＸＯＲゲート２８の他方
の入力である。ＸＯＲゲート２８の出力はゲート２６に
供給され、またピットＳＯがゲート２７に供給される。

信号Ｆ２１及びＦ２１Ｂは、オンとなっているのはゲー
ト２６か、又は２７かを判断する。

ここでは、次に前の入力素子ビット内路のゲート２４の
信号Ｆ２０Ｂ及びＦ２０の構築に従い、ライン１７の入
力をフリップ・７０ツブ２１に対する入力として用いる
ことができることを述べておく必要がある。信号Ｆ１８
及びＦ１７Ｂもこの伝送が可能なものでなければならな
い。信号Ｆ１８も“ＡＬＴ　　ＣＬＩ“、及び“ＣＬＩ
Ｎ入力を、Ｐ点で得られる情報、又は次に前のＱｌ（こ
の図では８１）から得られる情報によりチップ・コア・
ロジックに供給する。

従って、入出力機能の両方の信号セルを用いることによ
り、この設計はレイアウト、異なる設計に対する柔軟性
、多数又は少数の素子による入出力レジスタを備える能
力が容易に得られ、かつこれらのレジスタの位置を予め
定める必要性をなくすものである。この設計も接地のバ
ウンス及び他のアナログ問題をなくすものである。

第２図は本発明の実施例のリング・オシレータ回路を示
す。リング・オシレータ回路４０はＶＬＳＩチップＣの
周辺に展開され、これによってチップの表面に発生する
％１３１工程のバラツキを平均化するようにしている。

リング・オシレータ回路４ｏは、本発明の実施例で使用
している数百もの同じインバータを書き込むのを避ける
ために、本発明に関連する特徴のみを示す。リング・オ
シレータ回路４０は奇数のゲート又はインバータを必要
とし、リング・オシレータ・エネーブル信号ＲＯＥとな
る開始パルスがピンＰから供給される必要がある。開始
パルスが発振を開始させ、その速度が測定される。発振
速度のバラツキは、チップ表面の全般にわたり製造工程
の品質の測定値を与えるものとなる。この測定値は実際
のチップ・パフォーマンスの予測値である。

リング・オシレータ素子に用いられるトランジスタは、
最良の結果を得るためにコア領域で用いられているもの
と同一の寸法であるべきである。

リング・オシレータの従来の設計は、コア領域で用いて
いたものと異なる寸法の回路素子を用いていた。従来の
リング・オシレータの設計は、チップの局部的な狭い領
域のみをサンプリングしており、総合処理特性について
信頼性のない測定値を得るものであった。本発明のリン
グ・オシレータは、局部的な小さなチップ部分のみを試
験をしていた従来可能とするものよりも優れたチップ・
パフォーマンスの測定手段となる。従来はコア領域にお
いて用いられる素子と異なる大きさの素子を用いていた
ので、この理由からも測定値の有用性は制限されたもの
であった。ＮＡＮＤゲート４２の初期入力ＲＯＥは回路
の動作を開始させる起動パルスとなる。奇数のインバー
タ（偶数十ＮＡＮＤゲート４２が回路を連続的に発振さ
せる。発振速度はこれを監視するために用いられるイン
バータに最も近い出力ピンにより監視可能にすることが
できる。この場合は、インバータ４４がピンＰにリング
・オシレータ出力ＲＯＯを供給する。異なるインバータ
出力（ＮＡＮＤゲートを含む）を用いることができるが
、好ましい実施例ではＡＳＩＧの全てのバラツキのため
に特定のピンに近い特定のゲートが選択される。

第１図には、リング・オシレータの素子が示されている
。これは、チップ周辺にＩ１０セルを含む領域から構築
されているためでもある。このリング・オシレータの精
度を改善するために、リングに対して浮遊容量を付加す
る付加的な一組の金属線が回路に付加されることにより
負荷を増加させていることに注意すべきである。これは
、通常更に負荷が重いチップのコア条件をよく近似する
ものである。これらの金属線は、チップ上で他の回路に
接続されていない、簡単な複数本のストリップ、又は複
数枚の金属片、ポリシリコン、又は他の８ＩＮ性材料４
６からなる。

第１図において、ＲＯＥ信号はリング・オシレータをエ
ネーブルする。ＲＯＥ信号はユニットＩ１０セルを使用
していないが、コアに利用可能な入力を供給する。ピン
入力も、好ましい実施例では、走査モードにおいて使用
されいるレジスタの走査モードをエネーブルするために
利用可能であり、又は他の目的に用いることができる。

入力レジスタの　しいオペーン゛　生 木発明を用いたチップの試験では、レジスタの最下位ビ
ットにより入力された「種」を起動させ、これを全入力
レジスタに伝搬させることによって入力レジスタ内に一
連の疑似ランダム数を発生させる。この種はレジスタの
チエイン（ＣＲ−ＩＲ−ＯＲ−又はＩＲ−ＯＲ）介して
伝搬する。チップが疑似ランダム・モードに設定された
ときは、入力レジスタはロード後、次の各クロックでコ
ア・ロジックに新しい疑似ランダム入力を発生する。

従って、入力レジスタは入力オペランドを発生してチッ
プのコア・ロジックに送り込み、当該コア・ロジックの
欠陥について試験する。シーケンシャル・フォールトと
呼ばれる一定の欠陥を検出するために、直列に隣接する
ビットから信号の独立性が必要とされる。例えば、ある
位置の入力オペランドがビット０，０を直列接続してい
るときは、次のクロック・サイクルで第２ビツトは常に
０となっても、第１は常にＯ又は１である。従って、与
られられたクロック・サイクルでは、第２ビツトは前の
クロック・サイクルから第１ビツトの状態から独立して
いる。例えば、０．０の連続的なパターンに、次のクロ
ックによりＯｌｌ、又は１．１が続くことは不可能であ
る。同様に、あるビットにより隔てられているビット間
に連続的な従属性を発見することができ、かつ連続的な
従属性が２クロツク毎に発生する。一般に、この連続的
な従属性をｎクロック・サイクルでｎビットにより隔て
られているフリップ・フロップに見出すことができる。

隣接するビット間における独立性なしには、連続的な一
定のシーケンシャル・フォールトを検出することはでき
ない。

従来技術では、最上位ビット及びあるサブセットの入力
レジスタ・ビットの出力はビットＯ（最下位ビット即ち
第１ビツト）にＸＯＲ（排他的論理和ゲート）ツリーを
介してフィードバックされる。このようなフィードバッ
クの数が大きければ大きい程、ＸＯＲツリーを介して伝
搬させるのに必要なゲート遅延時間が長くなる。入力レ
ジスタにより生成されたオペランドがビットＯで直列的
にのみ独立しているだけなので、必要とする連続的なパ
ターン（例えば、０．０に続くＯｌｌ又は１．１）を生
成することができないという可能性が大きい。本発明に
おいては、接続された４つの連続的なフリップ・フロッ
プ出力を他のフリップ・フロップの約１／４へ、フィー
ドバックする。

これらのフィードバック入力はＳＸ及びその補数のＳＸ
Ｂとして現われる。フリップ・フロップの出力はＱＩで
ある。このフィードバック入力は、Ｉｌｏに関連して全
て前記に説明したフリップ・フロップ２１の出ｂｌＲＸ
と排他時論理和が取られる。オペランド生成に関連する
総合的な構造については、第４図を参照することにより
更に容易に理解することができる。

ここで、本発明の好ましい実施例による解決を示す第３
図を参照すると、入力レジスタ９はサブユニット９ａ、
９ｂ、９ｃ及び９ｄに分割される。

これらの入力レジスタ９部分の長さはｎビットであり、
各セグメントについて異なるｎでなければならない。各
セグメントについて、２°−１回の反復をする前に最大
数列を発生する最大長の多項式を計算する。この多項式
は図示のように、ＸＯＲゲートを介してフィードバック
することにより実行される。長さ６７．６３．６４、及
び５５のセグメントに順に分割された２４９人力レジス
タを有する実施例において、多項式は、セグメント９ａ
のときは（１６進表示で）９．４８００゜ＢＢ２１．１
４４４２．３７０１であり、セグメント９ｂのときは０
４１Ｇ、４５０９．８Ｅ２２．１２１１、セグメント９
Ｃのときは１．４５９４．４４８８、Ｂ１２１．２３５
１セグメント９ｄのときは９４．４０９３．４２４Ａ、
４９４５である。これは、各セグメントの最上位ビット
からのフィードバックが第１セグメント９ａのビットＯ
１３，５，８，１２，１３，１５，２０，２４，２２６
，２７，３０，３５，３９，４１，４５，５０，５４，
５５，５７，５８、及び５９に行き、第２セグメント９
ｂのビット６７．６８．７２．７８．７９．８０．８４
．８８．９０．９５．９８．９９．１０３．１０４．１
０５．１０９．１１３．１１８．１２１、及び１２５に
行き、第３セグメント９Ｃのビット１３０．１３２．１
３６．１３８．１３９．１４２．１４４．１４８．１５
２．１５５．１５９．１６３．１６５．１６６．１７０
．１７３．１７８．１８１．１８５．１８６．１８８、
及び１９０に行き、第４セグメント９ｄのビット１９４
．１９７．１９９．２０３．２１０．２１３．２１６．
２１７．２１９．２２４．２２７．２３０，２３２．２
３５．２３８．２４１．２４３、及び２４７に行くこと
を意味する。（前記において説明したある番号材はビッ
トに行くことは、次に前のビットの出力と排他的論理和
が取られることを意味する。ただし、試験データ入力、
又は設計者が望む矛盾のない他の信号と排他的論理和を
とることが可能なビット０の場合は除く。）一般に、各
セグメントにおいてフリップ・７０ツブの最適なもので
１／３　（又は最適なもので２／３）にフィードバック
することにより、隣接の約１／３　（又は１ビツト／サ
イクル連続した従属性）が破壊される。もつと大きな割
合の高度依存性も破壊される（　２／３を用いたときは
、依存性の再調整のために、同一の結果が得られる）。

勿論、この１／３は偶数ビットでは得られないので、近
似的な１／３を用いる。

フィードバックを説明するのに最大長の多項式を用いる
一連のある数、かつ所定長のセグメントを用い、かつ本
発明の範囲内にあることは可能である。これらの多項式
を発生する方法は誤り訂正符号の技術では一般に知られ
ていることである。

しかし、各セグメントが他のセグメントの２°−１に対
して互いに素である２°−１の数を有しなければならな
いことに注意すべきである。

前述のオペランドの発生を実現させる必要から入力レジ
スタにダミー・ビットが付加される。これらは、本発明
の好ましい実施例において、ピンに非接続の直列シフト
・レジスタとして形成することが可能である。

また、最大の逐次ランダム性を得るためには、先ず最大
セグメントを有することが好ましい。

一定の多項式を介してオペランドを供給することにより
、最大数列２°−１の非反復鎖状態をｎビットレジスタ
について達成可能なことは、既に知られていた。このよ
うな多項式は、いま説明した好ましい実施例の入力レジ
スタのオペランド・ジェネレータについてここで開示し
たものと同じ　゛ような形式の回路に実施されていた。

ＦＣＣ方法では、このようにシフト・レジスタのビット
の１／３か、又は２／３にフィードバックする結果、疑
似ランダム・ジェネレータが最大数列エントロピー（ラ
ンダム性）を有することになるのが既に知られていた。

ここで、従来の設計を示す第４図を参照すると、入力レ
ジスタ９のビットから多数の出力が線ａ１ｂ、ｃ、ｄ、
及びｅを介してＸＯＲツリーｑにフィードバックされて
いる。入力りも図示のように、ＸＯＲツリーｑに供給さ
れる。これらの出力は排他的論理和が取られ、線り上に
ランダムな出力を発生して、入力レジスタ９の最下位ビ
ットＯにフィードバックされる。ＸＯＲゲートを拡張し
たものを第４図に付加した拡大図に示す。この場合は、
ＸＯＲ’／ＩＪ−ＱがＸＯＲゲートＱ１，０２、Ｑ３、
Ｑ４及びＱ５から構成されている。（Ｉｍｈに同じよう
に配置された他の多くのＸＯＲゲートは、その構成を説
明するまでもないので、図示していない。） 本発明では大きなＸＯＲツリーを用いていないので、全
てのＸＯＲ処理が最小ゲート遅延時間（１ゲート遅延）
内で発生することに注意すべきである。これは、入力レ
ジスタ（ＩＲ）をクロッキングすることが可能な、従っ
て試験処理速度を高める最高速度を高めるものである。

レジスタ（ＯＲの　しい　工゛り・サ ム発生機構 出力レジスタは、分析する出力を得る直前で、試験中の
チップ・ロジック素子の出力を保持するために用いられ
る。いくつかのサイクルの出力を、例えば並列的な排他
的論理和処理、加算、引算、又は他の算術処理のような
論理処理により併合したときは、チエツク・サム発生と
して処理が知られている。好ましい実施例では、出力レ
ジスタが一連のシフト・レジスタ・リングにより実現さ
れる（即ち、最上位ビットは最下位ビットにフィードバ
ックされて、各サイクルの出力が最上位ビットに向かっ
て１ビツトだけシフトされることによる前のサイクルの
チエツク・サムと排他的論理和が取られる）。出力レジ
スタの１ビツトがチップ内のロジックにおける誤り、又
は他の何らかの原因による誤りにより誤ったときは、そ
のビットが出力レジスタを介してシフトされているので
、多くのクロック・サイクルで誤ったままとなる。しか
し、また別の誤りが誤りビットを反転させて、いかにも
誤りのない出力信号であるかのようになる可能性もある
。これはエイリアシング（ａｌｌａｓｉｎＱ）として知
られている。（他のエイリアシング問題は、誤りがルー
プバックされたときに発生し、直列のシフト・ループに
より同一位置に戻されたときに、再発生する。）従って
、出力レジスタにおけるチエツク・サム値のエイリアシ
ングをなくすために、この実施例においては出力レジス
タのビット２．１１がＸＯＲツリーによりビット０の入
力として供給され、サイクリック・リダンダンシー処理
が実行される。従って、ビットＯ１２，１１及び中間の
各ビットは出力レジスタのセグメントとして１２ピツト
のサイクリック・リダンダンシー・チエツク・ジェネレ
ータを形成する。最上位ビットもＸＯＲツリーを介して
ビットＯにフィードバックされて、出力レジスタの全体
を一つのリングにする。

従来の設計では、第４図に示したものと同じような巨大
なＸＯＲツリーを用いたサイクリック・リダンダンシー
・チエツク・ジェネレータとして出力レジスタ全体を用
いることにより、この問題を軽減させていた。勿論、こ
こでは、線形かつ直列にシフトされるレジスタである出
力レジスタについて説明している。しかし、これを実現
することにより、この実施例では、サイクリック・リダ
ンダンシー・チエツク（ビットＯ〜１１）を実行するた
めに、出力レジスタの小さな部分のみを必要とするもの
であり、又は線形フィードバック・シフト・レジスタと
して実現するために、２ビツトのフィードバックのみを
用いる。最上位ビットもサイクリック・リダンダンシー
・チエツクのリングを形成するためにフィードバックさ
れる。

第５図はブロック図形式により好ましい実施例を示すも
のであり、出力レジスタ８が３つの部分即ち第１部分８
ａがビット０，１及び２；第２部分８ｂがビット３〜１
１；及び第３部分８Ｃがビット１２〜最上位ビットから
なることを示している。

出力レジスタは、試験データを多数回循環させてから読
み出される。チップ内の試験可能な全てのロジックを介
して必要とする試験データ・パターンを得るためには、
多数のクロック・サイクルを必要である。第１サイクル
においてエイリアシングが発生するのを本発明の好まし
い実施例から発見することはできない。しかし、図示し
たように、前記、又は同じようなサイクリック・リダン
ダンシー・チエツク・ジェネレータを備えることにより
、エイリアシング°のループ・バック形成を減少させる
。更に、同一ビットが再び誤る可能性を減少させること
により、誤りビットがフィードバックされ、排他的論理
和が取られるので、特に第１サイクル後に発生する恐れ
のある全ての個所の不良ビットを見えなくする。

入力又は出力レジスタ機能なしの制御レジスタ第６図に
おいて、制御レジスタの５ビットＣＲＯ，ＣＲ１、ＣＲ
２、ＣＲ３及びＣＲ２３を示す。

それぞれ４人力線、即ちフリップ・７０ツブＬ２から１
本、信号ＣＬＫ１から１本、及びデータ線の２本をそれ
ぞれ有するフリップ・７０ツブＣＲＯ〜ＣＲ２３を示す
。入力Ｘ及びｙはハードウェア結線によるＯ又は１人力
であり、入力２２〜２３はそれぞれＡＳＩＣに固有な０
及び１のチップ識別数列によりハードウェア結線された
ものである。

エネーブル（ＥＮ）入力は選択線であり、ハードウェア
結線の入力線（ｘ、ｙ、又は２　　　）２〜２３ か、又はフリップ・フロップＣＲＯ及びＣＲ１〜ＣＲ２
３の前の制御レジスタのビットの入力としてフリップ・
フロップＴＤＩレジスタの出力を受は取るようにする。

Ｃ２は制御レジスタ・クロック入力である。フリップ・
フロップＣＲＯ〜ＣＲ２３の各出力ｏＱ、０１．０２．
０３、・・・・・・、０２３は、次のフリップ・７０ツ
ブＣＲＯ〜ＣＲ２３に入力されて直列にシフト入力され
る。Ｌ２の出力によりＣＲ２３の出力か、又はＴＤ！レ
ジスタの出力を選択するものでもよい。フリップ・フロ
ップＣＲＯ−ＣＲ２３は「多重化フリップ・フロップ」
と呼ばれるものであり、マルチプレクサにフリップ・フ
ロップが続く。先に説明したように、フリップ・７０ツ
ブとは、例えばラッチ、Ｒ−Ｓフリップ・フロップのよ
うにデータ保持素子を用いたものを表わしている。これ
も特許請求の範囲に含まれる。

入力レジスタ入力（ＩＲＩ）信号はＴＤＩ信号の出力、
又は制御レジスタＣＲ２３の最上位ビットの出力となる
。ＩＲＩ信号は入力レジスタの第１ビツトに対する入力
として利用可能である。

チエツク・サム処理を完了した後の第１クロツク・サイ
クルにおいて、ｘｌｙｌおよびｚ２〜２３上のデータは
シフト・オフ処理の第１クロツクにより制御レジスタに
クロック入力される。シフト・オフ処理とは、出力レジ
スタの最下位ビット、及びＴＯＤ　　ＲＥＧを介して直
列にデータをシフト出力することである。

試験ストローブ・エネーブル信号ＴＳＴはチップからＭ
ＳＩに供給され、その反転信号はマスク・スレーブ・フ
リップ・フロップＭＳ１のマスク部から、クロッキング
信号なしに転送される。

試験クロック・エネーブル信号ＴＣＥはチップからマス
ク・スレーブ・フリップ・フロップＭＳ２に供給され、
その反転信号はクロッキング信号なしにマスク・スレー
ブ・フリップ・７０ツブＭＳ２のマスク部分により転送
される。

これらのＴ　Ｓ　Ｔ　″初期“信号及びＴ　ＣＥ　”初
期“信号は、共にＡＮＤゲート５２の入力となる。

システム・クロックＣＬＫＯのパルスが発生すると、こ
のＡＮＤゲート５２は制御レジスタ・クロックＣＬＫ１
を発生し、制御レジスタの各フリップ・７０ツブＣＲＯ
−ＣＲ２３をクロック駆動する。

ＴＳＴ“初期″信号及びＴＣＥ　　ＣＬＫＯ″初朋″信
号は、他の目的にも利用されてもよい。例えば、コア・
ロジックがこれらの信号を受は取ると、実際の信号を受
は取る前に、その全てを既知状態に初期化することによ
り、コア・ロジックをこの実施例の試験モードに準備さ
せる。

他方のクロック信号ＣＬＫ２はＡＮＤゲート５３が発生
する。このＡＮＤゲート５３は、出力としてハイ信号を
発生するためには、システム・クロック信号ＣＬＫＯ及
び試験クロック・エネーブルＴＯＥ“初期″信号が付勢
されていても、信号ＨＯＬＤ　　ｌＲ１０Ｒが保持ラッ
チＬ３の入力で付勢されていないことが必要である。入
力レジスタの７リツプ・７０ツブ及び他の出力レジスタ
・フリップの７Ｏツブは直列に構築されるが、供給され
るクロック信号はＣＬＫ２であり、制御レジスタ・フリ
ップ・フロップに供給されるクロック信号ＣＬＫＩでは
ない。従って、入力レジスタ及び出力レジスタは、クロ
ック信号ＣＬＫ２がなければ、クロッキングされず、直
列形式で転送されることはない。

次のシステム・クロックＣＬＫＯが発生した後に、マス
ク・スレーブ・フリップ・７０ツブＭＳ１のスレーブか
ら２つのＴＳＴコピー信号が発生する。これらのＴＳＴ
コピー信号のうちの一ツバＮ　Ａ　Ｎ　Ｄゲート６０〜
８３の一方の入力となる。これらのＮＡＮＤゲート６０
〜８３は、出力を付勢させるためには、関連する制御レ
ジスタのビットＣＲＯ−ＣＲ２３が付勢され、第１図の
Ｌｒ　Ｆ　Ｉ＋信号Ｆ　Ｏ−Ｒ２３のラインにｎ　Ｆ“
信号ＦＯ−Ｆ２３を供給することを必要とする。これら
の″Ｆ″信号ＦＯ〜Ｆ２３の利用は、これらの補数ＦＸ
Ｂと共に、第１図に示されている。制御レジスタの制御
信号即ち“Ｆ　ｎ信号ＦＯ−Ｆ２３は、ＮＡＮＤゲート
６０〜８３が発生する（その一部は、図のスペースを節
約するために図示されていない）、以上で説明したよう
に、これらのＮＡＮＤゲート６０〜８３に対する入力は
、それぞれフリップ・７０ツブＣＲＯ−ＣＲ２３の出力
と、マスク・スレーブ・フリップ・フロップＭＳ１のス
レーブ部のＴＳＴコピー信号とである。本発明の好まし
い実施例においては、９Ｆ″信号ＦＯ〜Ｆ１５について
ユーザーが定義可能であり、また設計により必要とする
ＡＳＣＩの機能を制御するために用いることができる。

Ｆ１６は選択的にコア・ロジック出力（ＣＬＯ）を出力
バッファ又は出力レジスタ出力ＱＯを出力バッファＯＢ
に接続する。

信号Ｆ１７ＢはＣＬＩにより入力レジスタの入力（又は
Ｓｔを介する前のビットからの出力）をコア・ロジック
に接続する。信号Ｆ１６、Ｆ１７Ｂ及びＦ２０／Ｆ２０
Ｂは協動して入力レジスタのフリップ・フロップ（Ｑｌ
−８１）間で直列にシフさせる経路、ピンＰから入力レ
ジスタ入力に行く経路（Ｐ−８１）、又は前の出力ＱＩ
（図示していない手段のフリップ・フロップ）からＣＬ
Ｉでコア・ロジックへのＳＩ（第１図には示されていな
い）。に行く経路を与える。入力レジスタの出力ＱＩｔ
ｆｉＣＬＩに接続されていなくとも、ピン入力は存在す
る。信号Ｆ１９は第１図の出力バッファＱＢが試験経路
に入るようにする。これを実効する方法（第１図を参照
されたい。）は、マルチプレクサ３５の出力（通常はＣ
ＬＯからのものである。）が出力バッファ０８を通過し
てピンＰに現われ、ゲート３１に現われる。

信号Ｆ２０は、ゲート２４を閉じることにより、入力レ
ジスタ・フリップ・フロップを隣の線から切り離す。信
号Ｆ２１は出力レジスタにおけるチエツク・サム処理を
可能にさせて、ＳＯ倍信号ゲート２９又は３１の出力と
の排他的論理和を取るようにする。出力レジスタの０ビ
ツトは、Ｉ１０セルにはなく、信号Ｆ２１により付勢さ
れて、前記の出力レジスタのエイリアシング対策に関連
して説明したビット２．１１及び最上位ビットと排他的
論理和を取る。信号Ｆ２２は出力バッファＯＢを切り離
すことにより、出カニネーブル信号ＯＥＮを減勢する。

信号Ｆ２３は出カニネーブル信号ＯＥＮ、又は信号Ｆ２
２と無関係に出力バッファＯＢをオンにする。

これらの試験ストローブ初期信号及び試験クロック初期
エネーブル信号の使用により２つの効果が得られる。

第１に、特殊機能の個別信号路を有することにより、初
期信号が得られない場合に必要となるような大きなバッ
ファを使用する必要はない。従って、負荷が少ない。

第２に、これらの初期信号を用いることにより、例えば
既知の有効ロツジク・レベル（１又はＯ）にある型式の
全メモリ素子をセットするような、一定の回路の初期化
を必要とする種々の機能を実行することができる。

本発明の好ましい実施例においては、これらの初期信号
は、マスタースレーブ・フリップ・フロップ（第１図の
ＭＳｌ、ＭＳ２）のマスク部の出力から取り出される。

換言すれば、入力信号はクロック遅延なしに出力に現わ
れる。

これらの初期信号が初期化入力に導かれたときは、ハー
ドウェア接続による１又Ｏをフリップ・７０ツブに強制
的にセットして初期状態にする。

初期化されたフリップ・フロップはこのような時点から
試験データを受は取ることができる。試験出力として受
は取るべき最初のデータは、初期化ステップにより連続
するＯ又は１の後に、制御レジスタにハードウェア接続
されたチップ識別である。これは、好ましい実施例にお
いて、これらの初期信号、試験クロック・エネーブル（
ＴＣＥ）初期、及び試験ストローブ（ＴＳＴ）初期を入
力する第１の利用である。

クロック・モニタ 通常、モジュール又は回路基板において、全てのチップ
はそのモジュール即ちカード上の一つのファンアウト点
又は多数のファンアウト点から単一クロックが同時に供
給される。モジュール即ちカード内の異なるチップの負
荷量間に大きなバラツキが存在する場合は、カードを介
して伝搬するクロック・パルスに生じるクロック・スキ
ューが同一モジュールのチップ間でかなり異なることが
ある。調和の取れた回路を設計するためには、クロック
・スキューの測定が可能でなければならない。更に、゛
カード即ちモジュールの回路の適正な機能を確保するた
めには、クロック・スキューはあるバラツキ範囲内に収
まっていなければならず、かつ試験可能なものでなけれ
ばならない。従来技術では、クロック・スキューをチッ
プのクロック入力ピンから測定可能とするものであった
。この設計では、その作業に特殊なりロック・モニタ・
ピンを割り付け、単純なりロック遅延の測定、及びチッ
プ・クロック・モニタ出力間におけるスキューにおける
バラツキの測定を可能にする。システム・クロック入力
はクロック・ファンアウト・バスに結線されており、こ
のクロック・ファンアウト・バスはチップ内の深部のコ
ア・ロジックだけでなく、割り付けられたクロック・モ
ニタ・ピンにも接続されている。従って、回路の負荷は
スキューモニタに直接影響する。

第２図に戻るが、ピンＰ３はクロック入力ＣＬＫＯを受
は取り、クロック・バスＣＬＢにクロック・バスＣＬＢ
にパルスを供給する。クロック・スキューはピンＰ４で
測定され、線４９によりクロック・バスＣＬＢに接続さ
れている。これは、信号ＣＬＫＯを受は取るコア・ロジ
ック領域において負荷を原因とするスキューの測定を正
確なものにする。

直列経路レジストレーション 第６図に戻ると、ＴＤＩレジスタが直列データ・ストリ
ームを制御レジスタＣＲＯにクロック入力させ、これが
制御レジスタＣＲＯを介して入力レジスタに直列にクロ
ック入力され、又はＩＲＩコピー又はＩＲＩ入力を介し
て入力レジスタに直接クロック入力してもよいことに注
意すべきである。試験入力フリップ・フロップのＴＤＩ
レジスタはりＯツク駆動されたレジスタであり、そのオ
フ・チップ入力信号に要求されるタイミング仕様の厳密
さを軽減させる。試験人力フリップ・フロップＴＤＩレ
ジスタは、制御レジスタ又は入力レジスタにビットを入
力させる前に、試験データ入力をピンの全長にわたるワ
イヤに供給する代わりに、りＯツク入力させる。これは
、従来技術に存在していたタイミング問題の発生を防止
するものである。゛ 出力レジスタ・ピンの　択的なエ　−プル常時、試験デ
ータ出力ＴＤＯ（通常、試験モート中のみで用いられる
ものであり、直列走査経路の最終フリップ・フロップか
ら出力される。）を介して走査経路の７リツプ・フロッ
プからデータをできるようにするために、出力レジスタ
の最終ビットは制御回路信号と共に、試験データ出力Ｔ
ＤＯの出力レジスタに入力され、かつ試験データ出力ピ
ンに連続的に供給される。

出力レジスタのビットＯＲＯ，ＯＲ２、及び０Ｒ２３７
のロジック図の第７図を参照すると、試験データ出力レ
ジスタＴＤＯＲＥＧを第７図の上端に示す。ＡＬＴ　　
ＴＤＯ信号は直列走査経路の最終レジスタから得られる
試験データ出力信号のコピーであってもよい。ＡＬＴ　
　ＴＤＯ信号はコア・ロジックのどこからでも得ること
ができる。これは、他の走査出力形式を実行するとき、
又は走査経路出力を出力レジスタの出力と排他的論理和
を取るときに特に有用である。これらのレジスタを初期
について説明したが、通常はコア・ロジック内のいずれ
かに、又は周辺に配置される。

ＯＲＯ禁止信号は、線８１の出力（出力レジスタの最上
位ビットの出力）がＮＡＮＤゲート８２を介して試験デ
ータ出力レジスタＴＤＯＲＥＧに到達するのを選択的に
阻止する。コア・ロジックのユーザー構築可能部分はＯ
ＲＯ禁止信号の状態を決定する。

概括 本発明で説明した特徴は、試験性を高めるばかりでなく
、同時に限定されたシリコン実ニステート堡を利用する
ことによりこれを実現している。

ユーザー・カストム化を可能とする設計を開始する前に
、ＡＳＩＧ毎に変更しない方法で試験性を必ず考慮する
ことにより、このようなチップ設計が更に容易になる。

この場合の大きな要素は、チップの周辺の全てのピンに
Ｉ１０セルを備えるこ　４゜とである。これらのピンの
全てが入力レジスタ、出力レジスタ及び制御レジスタに
より利用されるわけではない。これらのうちの一定数（
チップが設計を進めているある応用面と、入力レジスタ
、出力レジスタ及び制御レジスタの仕様とにより必要と
するピン数による）を用いることにより、その応用面の
試験性仕様を満足させるようにしている。この場合に、
１以上のＩ１０セルがチップ上のコア・ロジック領域に
直接出力すること、及び入力することに利用可能である
。全般的に、コア・ロジックはチップ周辺に物理的に含
まれていないが、本発明において詳細に説明した大部分
の回路はこれに配置されている。走査経路試験膜４を、
本発明が使用しているものを除き、付加的なＩ１０ピン
を費やすことなく、本発明で容易に用いることができる
。出力バッファの出力を試験データ出力ピンを介して直
列ストリームに保持することもでき、また出力レジスタ
のピンを介して出力レジスタから並列形式で受は取るよ
うにしてもよい。

【図面の簡単な説明】

第１図は本発明の好ましい実施例において用いられるＩ
１０セルを示す論理図、 第２図は本発明の好ましい実施例において用いられるリ
ング発振器の構造を示す論理図、第３図は本発明の好ま
しい実施例において用いられる入力レジスタの論理図、 第４図は入力レジスタの従来の設計の論理図、第５図は
本発明の好ましい実施例において用いられる出力レジス
タの論理図、 第６図は本発明の好ましい実施例において用いられる制
御レジスタと、これに関連するクロック、ＴＳＴ及びＴ
ＣＥ信号との関連を示す論理図、第７図は試験データ出
力ラツヂ及びこれと出力レジスタとの関連を示す論理図
である。 ８・・・出力レジスタ、 ９・・・入力レジスタ、 ＣＲＯ〜ＣＲ２３・・・フリップ・フロップ、Ｑｌ、ｇ
２、ｑ３、ｑ４・・・ＸＯＲゲート、ＴＤＯＲＥＧ・・
・試験データ出力レジスタ。

Claims (5)

【特許請求の範囲】
1. （１）超大規模集積回路チップにおいて、 チップの周辺に物理的に分散されたイニシエーシヨン・
   ゲートと直列に一つのリングをなすように接続された偶
   数のインバータと、 前記イニシエーシヨン・ゲートに対する入力として接続
   され、前記リングの周辺でパルス発振を開始させるよう
   にイニシエーシヨン・パルスを供給する入力ピンと、 前記ピンの位置で前記イニシエーシヨン・ゲートを除く
   前記リング、及び前記入力ピンを除く一つのピンに接続
   された出力と を有することを特徴とするリング・オシレータ。
2. （２）請求項１記載の超大規模集積回路チップにおいて
   、 前記イニシエーション・ゲートは論理的な ＮＡＮＤであることを特徴とするリング・オシレータ。
3. （３）請求項１記載の超大規模集積回路チップにおいて
   、 前記イニシエーシヨン・ゲートは論理的な ＮＯＲであることを特徴とするリング・オシレータ。
4. （４）請求項１記載の超大規模集積回路チップにおいて
   、 前記リングに導電性材料を接続して前記リングに対して
   寄生容量を付加させることを特徴とするリング・オシレ
   ータ。
5. （５）請求項１記載の超大規模集積回路チップにおいて
   、 前記インバータに用いられたゲートは前記チップのコア
   ・ロジックに用いられているゲートと同一の寸法を有す
   ることを特徴とするリング・オシレータ。