JPH01133413A - 複合形半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、複合形半導体装置に関し、さらに詳しくは
、高速スイッチング性で高耐圧、大電流の電力用複合形
半導体装置の改良に係るものである。 〔従来の技術〕 従来例でのこの種の複合形半導体装置として、こ〜では
、バイポーラトランジスタとパワーＭＯ９ＦＥＴ　（電
界効果トランジスタ）との直列接続によるカスコードバ
イモス形の電力用複合形半導体装置の回路構成を第３図
に示しである。 すなわち、この第３図に示す従来例による回路構成おい
て、符号１はバイポーラ形のトランジスタで、高耐圧、
大電流タイプの素子が用いられており、また、２はパワ
ーＭＯ９ＦＥＴで、大電流（低オン抵抗）の素子、こ−
では、５０Ｖ程度の低耐圧素子が用いられていて、これ
らのバイポーラトランジスタ１とパワーＭＯ９ＦＥＴ２
とは、限定的にバイポーラトランジスタ１のエミッタ端
子側に、パワーＭＯＳ　ＦＥＴ２のドレイン端子側を接
続して使用され、さらに、３は高周波用のフライホイー
ルダイオードであって、その陰極端子をバイポーラトラ
ンジスタ１のコレクタ端子側へ、同陽極端子をパワーＭ
Ｏ３ＦＥＴ２のソース端子側へそれぞれに接続させであ
る。 また、第４図は、前記第３図のカスコードバイモス形の
電力用複合半導体装置の応用例を示しており、このカス
コードバイモスに、さらに、第２のパワーＭＯＳ　ＦＥ
Ｔを追加接続したＦＧＴ（ＦＥＴ　ＧａｔｅｄＴｒａｎ
ｓｉｓｔｏｒ）構造の回路構成であって、４は追加され
た高耐圧、中電流の第２のパワーＭＯ３ＦＥＴであり、
そのドレイン端子を前記バイポーラトランジスタ１のコ
レクタ端子側へ、同ソース端子をベース端子側へそれぞ
れに接続させて、いわゆるダーリントン構造としており
、かつこの第２のパワー　ＮＯ９ＦＩＥＴ４のゲートを
第１のパワーＭＯ５ｔ　ＦＥＴ２のゲートに接続させて
ゲート駆動端子Ｇとし、さらに、５は数Ｖのツェナーダ
イオードであって、その陰極端子をバイポーラトランジ
スタ１のベース端子と第２のパワーＭＯ９ＦＥＴ４のソ
ース端子との中点へ、同陽極端子をパワーＭＯ９ＦＥＴ
２のソース端子側へそれぞれに接続させである。 次に、これらの従来例装置での回路動作について述べる
。 まず、第３図に示すカスコードバイモス形の回路構成に
おいて、コレクタ側端子Ｃに正電位を与えると共に、バ
イポーラトランジスタ！のベース端子Ｂにベース電圧、
パワーＮＯ８ＦＥＴ２のゲート駆動端子Ｇに正の電圧を
印加させることにより、これらの両トランジスタ１．２
がオンして、このカスコードバイモス形の複合素子がタ
ーンオンされる。 そして、このとき、前記バイポーラトランジスタｌのベ
ースを予めバイアスさせておくことにより、この回路を
パワーＭＯＳ　ＦＥＴ２のオン信号だけでターンオンさ
せ得て、このターンオン時間をパワーＭＯＳ　ＦＥＴ２
のターンオン時間のみによって決めることができ、非常
に高速なターンオンが可能になる。また、一方、同回路
でのターンオフは、これらの両トランジスタのベース電
流、ゲート電圧をとり除けばよいが、一般的に、こ−で
は、パワーＭＯ３ＦＥＴ２の方が先にターンオフするた
め、バイポーラトランジスタｌがエミッタカットオフの
状態となり、コレクタ部の残留キャリアがバイポーラト
ランジスタ１のベース端子Ｂから放出されるもので、こ
のようにバイポーラトランジスタ１は、ターンオフ時に
エミッタカットオフとなることから、この回路構成で素
子の耐圧は、ｖＣＢＯとなり１通常のトランジスタの耐
圧であるＶ。ＥＯよりも高耐圧の回路構成が得られる。 また、第４図に示す回路の動作は、前記カスコードバイ
モスの場合とはＣ同様であって、バイポーラトランジス
タ１のベースドライブのために。 ダーリントン構造をとった第２のパワーＭＯ９ＦＥＴ４
を用いおり、従って、この場合、第１および第２の各パ
ワー１１０９　ＦＥＴ２．４のゲート駆動端子Ｇに正の
電圧を印加させることにより、これらの両パワーＮＯ９
ＦＥＴ２．４がターンオンし、かつこれに引き続いて、
バイポーラトランジスタ１がターンオンする。一方、同
回路でのターンオフは、ゲート電圧をとり除けばよく、
これによって、第１および第２の各パワーＭＯ９ＦＥＴ
２．４が共にターンオフし、かつバイポーラトランジス
タ１がエミッタカットオフの状態となり、コレクタ部の
残留キャリアは、非常に短時間（約数ＩＬａ）であるが
、ベース端子を通しツェナーダイオード５に大電流（は
？コレクタ電流と同等の値）が流れてターンオフされる
ことになり、このため、装置全体のターンオフ時間は、
パワーＭＯ８ＦＥＴのターンオフ時間に近づく。 また、一方、第５図（ａ）、（ｂ）には、ＳＩサイリス
タ（静電誘導形サイリスタ）の構成と図記号とを示しで
ある。 このＳＩサイリスタ６は、ｐ′″層直下に形成された電
極を陽極端子Ａ、上部中央のｎ＋層上に形成された電極
を陰極端子に、上部両端のｐＪＥｔ上に形成された電極
をゲート端子Ｇとしだ三端子構造を有しており、こ−で
は、陽極側に負荷７を介して第１の電源Ｅｓの正の電位
を、陰極側に負の電位を印加させると共に、第２の電源
ＥＧの正の電位を陰極側に与え、かつスイッチＳｗを介
して負の電位をゲート側に与えるように接続したもので
ある。 従って、このＳＩサイリスタ８の場合、スイッチＳｗを
オフにした状態では、Ｐ　４Ｈに電流が流れてオン状態
を示し、また、スイッチＳｖをオンにすることによって
、ゲート、陰極間に逆バイアスが印加されて空乏層が拡
がり、それまでの通電領域を覆ってターンオフされる。 そして、この場合、ノーマリオフ形のものは、ｎ＋層の
チャネル幅を数ＪＬｆｆｉにすることによって、ゲート
、陰極間の短絡により７００ｖ程度を阻止できるもので
、このときターンオンのためには、第２の電源ＥＧを逆
方向にし、スイッチＳｗをオンにしておく必要がある。 〔発明が解決しようとする問題点〕 前記したように、電力用複合形半導体装置にあって、従
来例での第３図に示したカスコードバイモス形の回路構
成の場合には、高速スイッチング性が要求されるために
、トランジスタ部にシングルトランジスタを用いており
、従って、そのｈＦＥが自ずから低くなるので、電流駆
動部に大容量のベースドライブ回路が必要とされ、かつ
その分。 飽和電圧もまた高く（２〜３Ｖ）なって、パワーロスが
大きくなると云う不利があり、また、第４図に示した回
路構成の場合にあっても、同様に第２のパワーＭＯ３Ｆ
ＥＴとして、大容量のものが必要とされると云う問題点
を有し、さらに、第５図に示したＳｌサイリスタの場合
にあっては、高速スイッチング性、耐圧に関してこそ特
に問題がないが、その製造上、ノーマリオフ形とノーマ
リオン形との作り分けが困難なものであった。 この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、前記したＳ
ｌサイリスタとパワーＭＯ９ＦＥＴの簡単なドライブ手
段、およびＳｌサイリスタの低オン抵抗の特長を活用す
ることにより、高速スイッチング性を有して、かつ大容
量、高耐圧によるこの種の電力用スイッチングデバイス
、こ−では、複合形半導体装置を提供することである。 〔問題点を解決するための手段〕 前記目的を達成するために、この発明に係る複合形半導
体装置は、少なくとも、低圧、低オン抵抗の電界効果ト
ランジスタと、ノーマリオフ形で低圧、低オン抵抗の静
電誘導形サイリスタとを用い、前記静電誘導形サイリス
タの陰極側に電界効果トランジスタのドレイン側を直列
に接続させると共に、これらの両者のゲート側を相互に
接続させて構成したことを特徴としている。 〔作　　　用〕 すなわち、この発明においては、電界効果トランジスタ
がターンオフ時にエミッタカットオフとなって、静電誘
導形サイリスタのターンオフを促すために、このターン
オフ時間を効果的に短縮できて、その高速スイッチング
性を向上し得るのであり、また、この静電誘導形サイリ
スタのターンオンを少ないゲート電力で行なうことがで
きるのである。 〔実　施　例〕 以下、この発明に係る複合形半導体装置の一実施例につ
き、第１図および第２図を参照して詳細に説明する。 第１図はこの実施例を適用した複合形半導体装置、こへ
では、電力用複合形半導体装置の回路構成を示す結線図
であり、この第１図実施例構成において、前記第３図な
いし第５図従来例構成と同一符号は同一または相当部分
を表わしている。 すなわち、第１図に示す実施例の回路構成において、こ
の電力用複合形半導体装置は、ｎ−チャネルエンハンス
メント形パワーＭＯ９ＦＥＴ（電界効果トランジスタ）
２と、ノーマリオフ形で低圧（約５０Ｖ）　、低オン抵
抗のＳｌサイリスタ（静電誘導形サイリスタ）６と、フ
ライホイールダイオード３とを有しており、Ｓｌサイリ
スタ８の陰極側に、パワー　ＭＯＳ　ＦＥＴ２のドレイ
ン側を直列に接続させると共に、これらの両者のゲート
を相互に接続させ、かつまた、フライホイールダイオー
ド３の陰極側をＳｌサイリスタ６の陽極側に、同陽極側
をパワーＭＯＳ　ＦＥＴ２のソース側にそれぞれ接続さ
せて構成する。 そして、この電力用複合形半導体装置の陽極端子Ａには
、負荷７を介して第１の電源８の正側。 ソース端子Ｓには、同電源８の負側をそれぞれに接続さ
せ、また、ゲート端子Ｇには、スイッチ１０を介して第
２の電源８を接続すると共に、別にゲート端子Ｇ、ソー
ス端子Ｓ間には、ツェナーダイオード１１を接続させ、
このようにして周辺回路を構成したものである。 また、第２図には、この電力用複合形半導体装置の回路
構成を１チツプ上に集積化形成した場合の概要断面を示
しである。 すなわち、まず、底面側から、陽極Ａとなる電極２１を
設けて、その上部に２層２２．ｎ−層２３を順次に配置
させると共に、このｎ−層２３上にあって、拡散などに
より深い９層２４を所定間隔でそれぞれに形成させ、か
つ各２層２４上には、ゲート電極２５を設けることによ
って、前記の９１サイリスタＢが構成される。 ついで、前記各２層２４間での凸形にされたｎ−層２３
を基板部にして、このｎ−暦２３の両側に２層２Ｂをそ
れぞれに拡散形成させると共に、これらの各２層２Ｂ内
にあって、ｎ＋層２７を選択的にそれぞれ拡散形成させ
、かつ各１層２７上には、ソース電極２８を設けた上で
、これらの間にゲーＩｆ縁膜２ｓを介してゲート電極３
０を設けることにより、前記各９層２Ｂの内側部分２（
ｌａにチャネルを形成させるようにして、前記のパワー
ＭＯ９ＦＥＴ２が構成されるのである。 従って、前記のように構成され、かつ周辺回路を配した
この実施例による電力用複合形半導体装置では、スイッ
チ１０をオフにしておくと、パワーＭＯ９ＦＥＴ２およ
びＳｌサイリスタ８が共にオフ状態のま覧であるため、
装置全体がオフ状態に維持される。そして、この状態で
スイッチ１０をオンにすると、第２の電源８からパワー
ＮＯ９ＦＥＴ２およびＳｌサイリスタ８に電圧が印加さ
れ、これらが高速でオン状態に移行してターンオンし、
続いて、再度、スイッチ１０をオフにすると、パワーＭ
Ｏ９ＦＥＴ２がオフされ、これがエミッタカットオフに
なって高速でターンオフされるのである。 つまり、この実施例構成においては、ノーマリオフ形の
９１サイリスタとパワーＭＯ９ＦＥＴとのカスコード構
成、すなわちＳｌサイリスタの陰極側にパワーＭＯ９Ｆ
ＥＴのドレイン側を接続させると共に、双方のゲート側
を相互に接続した構成とし、かつこれに加えて、Ｓｌサ
イリスタの低オン抵抗の特長を効果的に活用することに
より、高速スイッチング性を有して、かつ大容量、高耐
圧によるこの種の電力用スイッチングデバイスを得られ
るのである。 〔発明の効果〕 以上詳述したようにこの発明によれば、低圧。 低オン抵抗の電界効果トランジスタと、ノーマリオフ形
で低圧、低オン抵抗の静電誘導形サイリスタとを用い、
静電誘導形サイリスタの陰極側に電界効果トランジスタ
のドレイン側を直列にカスコード接続させると共に、こ
れらの両者のゲート側を相互に接続させて構成したから
、電界効果トランジスタがターンオフ時にエミッタカッ
トオフとなって、静電誘導形サイリスタのターンオフを
促すために、このターンオフ時間を効果的に短縮できて
、その高速スイッチング性を向上し得るのであり、また
、この静電誘導形サイリスタのターンオンを少ないゲー
ト電力で行なうことができ、従来での特にシングルトラ
ンジスタを用いる場合に比較して、装置のドライブ電圧
を極めて小さくし得るほか、静電誘導形サイリスタのノ
ーマリオフ形を容易に定めることができて、高速スイッ
チング性で、かつ大容量、高耐圧の素子構成を低価格で
実現し得るなどの特長がある。

【図面の簡単な説明】

第１図はこの発明に係る複合形半導体装置の一実施例に
よる回路構成を示す結線図、第２図は同上装置の回路構
成を１チツプ上に集積化形成した場合の概要構成を模式
的に示す断面図であり、また、第３図は従来例でのバイ
ポーラトランジスタとパワーＭＯＳ　ＦＥＴとによるカ
スコード形バイモス構造の回路構成を示す結線図、第４
図は同上第３図回路のバイポーラトランジスタにさらに
高圧のパワーＭＯ９ＦＥＴを接続したＦＧＴ構造の回路
構成を示す結線図、第５図（ａ）、（ｂ）は同上一般的
なＳｌサイリスタ（静電誘導形サイリスタ）の概要構成
を模式的に示す断面説明図、および図記号を示す説明図
である。 ２・・・・パワー１１０９　ＦＥＴ　（電界効果トラン
ジスタ）、３・・・ψフライホイールダイオード、Ｂ・
・・・Ｓｌサイリスタ（静電誘導形サイリスク）、７・
・・・負荷、８．８・・・・第１および第２の電源、Ｉ
Ｏ・・・・スイッチ、１１・・・・ツェナーダイオード
。 Ａ・・・・陽極端子、Ｓ・・・・ソース端子、Ｇ・・・
・ゲート端子。 代理人　　大　　岩　　増　　雄 第１図 ６１　グＪＪｉｉす 第２図 手続補正帯（＠忙） １、事件の表示　　　特願昭６２−２′：？２−７０７
５３、補正をする者 ５、補止の対象 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄

【図面の簡単な説明】

６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり補正する
。 （２）同書２頁１行の「電界効果トランジスタ」を「金
属酸化膜半導体電界効果トランジスタ」と補正する。 （３）同書２頁２行のｒカスコードバイモス形」を「カ
スコードＢＩＭＯＳ　（バイモス）形」と補正する。 （４）同書２頁１８〜１９行および２０行の「バイモス
」をｒＢＩＭＯｓ　Ｊと補正する。 （５）同書３頁１７行の「バイモス」をｒＢＩＭＯｓ　
Ｊと補正する。 （６）同書４頁３行の「バイモス」をｒＢＩＭＯｓ　Ｊ
と補正する。 （７）同書５頁４行の「バイモス」をｒＢＩＭＯｓ　Ｊ
と補正する。 （８）同書６頁１３行および１７行のｒ９ｗＪをｒ　Ｓ
ＷＪと補正する。 （８）同書７頁５行のｒ９ｗＪを［５Ｉｌｌ」と補正す
るΦ（ｌＯ）同書７頁９〜ＬＯ行の「バイモス」をｒＢ
ＩＮ。 Ｓ」と補正する。 （１１）同書８頁１６行の「低圧、」を削除する。 （１２）同書１０頁２〜３行の「低圧（約５０　Ｖ）、
Ｊを削除する。 （１３）同書１３頁５行のｒ低圧、」を削除する。 （１４）同１ｔ　１４頁８　行ｒｌ）　ｒ　ｔ＜　イ％
　スＪ　ｙｋ　ｒＢＩＭＯｓ　Ｊと補正する。 以上 特許請求の範囲 少なくとも、低圧、低オン抵抗の電界効果トランジスタ
と、ノーマリオフ形工蔦オン抵抗の静電誘導形サイリス
タとを用い、前記静電誘導形サイリスタの陰極側に電界
効果トランジスタのドレイン側を直列に接続させると共
に、これらの両者のゲート側を相互に接続させて構成し
たことを特徴とする複合形半導体装置。

Claims (1)

【特許請求の範囲】
1. 　少なくとも、低圧、低オン抵抗の電界効果トランジス
   タと、ノーマリオフ形で低圧、低オン抵抗の静電誘導形
   サイリスタとを用い、前記静電誘導形サイリスタの陰極
   側に電界効果トランジスタのドレイン側を直列に接続さ
   せると共に、これらの両者のゲート側を相互に接続させ
   て構成したことを特徴とする複合形半導体装置。