JPS61107813A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61107813A JPS61107813A JP59230614A JP23061484A JPS61107813A JP S61107813 A JPS61107813 A JP S61107813A JP 59230614 A JP59230614 A JP 59230614A JP 23061484 A JP23061484 A JP 23061484A JP S61107813 A JPS61107813 A JP S61107813A
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- JP
- Japan
- Prior art keywords
- electrode
- diode
- bipolar transistor
- semiconductor device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/0422—Anti-saturation measures
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上利用分野］
この発明は、半導体装置、特に高周波スイッチング用の
３ｆＭ子電力用半導体装置の回ｌ！２ＦＷＩＩ成に関す
る。
３ｆＭ子電力用半導体装置の回ｌ！２ＦＷＩＩ成に関す
る。
［従来の技術］
第２図は、従来の４端子の高周波スイッチング用バイモ
ススイッチングパワーデバイスの回路構成を示す図であ
る。第２図において、ｎチャネルＭＯ３電界効果型トラ
ンジスタ２のドレインとｎｐｎバイポーラトランジスタ
のコレクタとが、またＭＯ８ＦＥＴ２のソースとバイポ
ーラトランジスタ３のエミッタとが互いに接続され、そ
れぞれＣ／Ｄ端子、Ｅ／Ｓ端子となる。また、Ｃ／Ｄ端
子とＥ／Ｓ端子との間にフリーホイル用のダイオード４
が設けられる。ＭＯ８ＦＥＴ２はゲートドライブ用電圧
源１からの電圧パルスにより動作制御され、またバイポ
ーラトランジスタ３はベース電流１！１５からの電流信
号により動作制御される。
ススイッチングパワーデバイスの回路構成を示す図であ
る。第２図において、ｎチャネルＭＯ３電界効果型トラ
ンジスタ２のドレインとｎｐｎバイポーラトランジスタ
のコレクタとが、またＭＯ８ＦＥＴ２のソースとバイポ
ーラトランジスタ３のエミッタとが互いに接続され、そ
れぞれＣ／Ｄ端子、Ｅ／Ｓ端子となる。また、Ｃ／Ｄ端
子とＥ／Ｓ端子との間にフリーホイル用のダイオード４
が設けられる。ＭＯ８ＦＥＴ２はゲートドライブ用電圧
源１からの電圧パルスにより動作制御され、またバイポ
ーラトランジスタ３はベース電流１！１５からの電流信
号により動作制御される。
次にこの回路の動作について説明をする。まず、この半
導体装置のターンオン動作について述べる。
導体装置のターンオン動作について述べる。
ゲートドライブ電圧源１からのゲートに与えられる電圧
パルスによりＭＯ８ＦＥＴ２がオン状態となる。電圧源
１からのドライブ用電圧パルスと同期してベース電流源
５からのドライブ用電流パルスがバイポーラトランジス
タ３のベース電極に与えられ、バイポーラトランジスタ
３がオン状態となる。このことによりＭＯ８ＦＥＴ２と
バイポーラトランジスタ３とがパラレルスイッチング動
作を行なう。ＭＯ８ＦＥＴ２のスイッチング速度はバイ
ポーラトランジスタ３に比べて速いので最初はＣ／Ｄ端
子から流入する負荷電流■、はＭＯ３ＦＥＴ２でバイパ
スされＥ／８＃ｉ１子から流れ出る。
パルスによりＭＯ８ＦＥＴ２がオン状態となる。電圧源
１からのドライブ用電圧パルスと同期してベース電流源
５からのドライブ用電流パルスがバイポーラトランジス
タ３のベース電極に与えられ、バイポーラトランジスタ
３がオン状態となる。このことによりＭＯ８ＦＥＴ２と
バイポーラトランジスタ３とがパラレルスイッチング動
作を行なう。ＭＯ８ＦＥＴ２のスイッチング速度はバイ
ポーラトランジスタ３に比べて速いので最初はＣ／Ｄ端
子から流入する負荷電流■、はＭＯ３ＦＥＴ２でバイパ
スされＥ／８＃ｉ１子から流れ出る。
そのうち、バイポーラトランジスタ３がオン状態となり
飽和状態になると、バイポーラトランジスタ３のコレク
タからエミッタへの電圧降下とＭＯ８ＦＥＴ２のドレイ
ンからソースへの電圧降下の割合に応じてＣ／ＤＩ子か
らＥ／８１１子に流れる電流が分流する。次に、半導体
装置をターンオフするには、電圧源１および電流１５か
らのパルスをネガティブにすることによりＭＯ８ＦＥＴ
２およびバイポーラトランジスタ３がオフ状態となる。
飽和状態になると、バイポーラトランジスタ３のコレク
タからエミッタへの電圧降下とＭＯ８ＦＥＴ２のドレイ
ンからソースへの電圧降下の割合に応じてＣ／ＤＩ子か
らＥ／８１１子に流れる電流が分流する。次に、半導体
装置をターンオフするには、電圧源１および電流１５か
らのパルスをネガティブにすることによりＭＯ８ＦＥＴ
２およびバイポーラトランジスタ３がオフ状態となる。
従来の半導体装置は以上のような動作によりスイッチン
グ動作を行なっていた。
グ動作を行なっていた。
［発明が解決しようとする問題点］
上述の従来の４端子のパラレルバイモススイッチング用
半導体装置の問題点を挙げてみると以下ようになる。ま
ず、第２図の回路に見られるように、ＭＯＳゲートドラ
イブ用電圧ｇｉとバイポーラトランジスタ２のベースド
ライブ用電流ｗ５と２つのドライブ回路が必要であり、
それぞれのドライブ回路もそれなりに大きくなければな
らない。
半導体装置の問題点を挙げてみると以下ようになる。ま
ず、第２図の回路に見られるように、ＭＯＳゲートドラ
イブ用電圧ｇｉとバイポーラトランジスタ２のベースド
ライブ用電流ｗ５と２つのドライブ回路が必要であり、
それぞれのドライブ回路もそれなりに大きくなければな
らない。
したがって、ドライブ回路の大きさに応じて通常よりド
ライブ損失は増加し、装置自体も大きくなる。
ライブ損失は増加し、装置自体も大きくなる。
また、２つのドライブｉ！ｉ１，５に要求される条件と
して、ゲートドライブ用電圧源１からの出力電圧パルス
とベース電流源５からの出力電流パルスとのタイミング
を合わせる必要があるが、かなり困難であり、Ｍ ＯＳ
Ｆ Ｅ Ｔ ２とバイポーラトランジスタ３のオン・
オフの動作タイミングがずれる場合がある。
して、ゲートドライブ用電圧源１からの出力電圧パルス
とベース電流源５からの出力電流パルスとのタイミング
を合わせる必要があるが、かなり困難であり、Ｍ ＯＳ
Ｆ Ｅ Ｔ ２とバイポーラトランジスタ３のオン・
オフの動作タイミングがずれる場合がある。
ざらにバイポーラトランジスタ３が通常のスイッチング
特性（飽和領域で動作）で動作するので、バイポーラト
ランジスタ３のストレージタイムはドライブ条件によっ
て数μＳｅＧにもなり、高周波のスイッチング動作にと
っては応答の遅れをもたらし、大きな欠点となる。
特性（飽和領域で動作）で動作するので、バイポーラト
ランジスタ３のストレージタイムはドライブ条件によっ
て数μＳｅＧにもなり、高周波のスイッチング動作にと
っては応答の遅れをもたらし、大きな欠点となる。
またさらに、バイポーラトランジスタ３がターンオフす
るとき逆バイアスが印加されるが、この逆バイアスによ
り逆方向にベース電流が流れ、バイポーラトランジスタ
３の逆バイアス安全動作領域の限界値を越えることがあ
り（特に、インダクティブ負荷の場合）、バイポーラト
ランジスタの破壊をもたらすことがある。これは、スイ
ッチング用半導体装置としての逆バイアス安全動作領域
の範囲を狭くすることになる。
るとき逆バイアスが印加されるが、この逆バイアスによ
り逆方向にベース電流が流れ、バイポーラトランジスタ
３の逆バイアス安全動作領域の限界値を越えることがあ
り（特に、インダクティブ負荷の場合）、バイポーラト
ランジスタの破壊をもたらすことがある。これは、スイ
ッチング用半導体装置としての逆バイアス安全動作領域
の範囲を狭くすることになる。
それゆえに、この発明の目的は上述の欠点を除去し、１
００ＫＨｚ以上の高周波領域で安全に動作するインバー
タ装置やチョッパ装置用のバイモス構造スイッチング用
半導体装置を提供することである。
００ＫＨｚ以上の高周波領域で安全に動作するインバー
タ装置やチョッパ装置用のバイモス構造スイッチング用
半導体装置を提供することである。
また、この発明における回路は入手の困難な素子や複雑
な回路を用いることなく、できるだけ入手の容易な素子
を用いかつ簡単な回路構成を用いることで容易に実施が
可能となるようにする。
な回路を用いることなく、できるだけ入手の容易な素子
を用いかつ簡単な回路構成を用いることで容易に実施が
可能となるようにする。
［問題点を解決するための手段］
この発明に係る半導体装置においては駆動電源を１つに
し、また、バイポーラトランジスタを不飽和領域（準飽
和または活性領域）で動作させるようにする。その具体
的な手段としてはＭＯＳ ＦＥＴのゲート（制御電極）
とバイポーラトランジスタのベース電極（第３電極）と
の間に、ＭＯＳＦＥＴのゲートから見て逆方向に定電圧
ダイオードを、順方向に高速スイッチングダイオードを
直列に接続する。さらに、定電圧ダイオードと高速スイ
ッチング用ダイオードとの直列体に並列に、ＭＯＳＦＥ
Ｔのゲートから見て逆方向に第２の高速スイッチングダ
イオードを接続する。駆動回路からの信号はＭＯＳＦＥ
Ｔのゲートと、ＭＯＳ ＦＥＴのソース（第２電極）と
バイポーラトランジスタのエミッタ（第５電極）との接
続点に与えられる。
し、また、バイポーラトランジスタを不飽和領域（準飽
和または活性領域）で動作させるようにする。その具体
的な手段としてはＭＯＳ ＦＥＴのゲート（制御電極）
とバイポーラトランジスタのベース電極（第３電極）と
の間に、ＭＯＳＦＥＴのゲートから見て逆方向に定電圧
ダイオードを、順方向に高速スイッチングダイオードを
直列に接続する。さらに、定電圧ダイオードと高速スイ
ッチング用ダイオードとの直列体に並列に、ＭＯＳＦＥ
Ｔのゲートから見て逆方向に第２の高速スイッチングダ
イオードを接続する。駆動回路からの信号はＭＯＳＦＥ
Ｔのゲートと、ＭＯＳ ＦＥＴのソース（第２電極）と
バイポーラトランジスタのエミッタ（第５電極）との接
続点に与えられる。
［作用］
ＭＯＳＦＥＴとバイポーラトランジスタとを同一の駆動
回路で駆動するので駆動信号の動作タイミングを考える
必要がない。また、駆動回路が１個で済むのでドライブ
損失の低減と半導体装置全体の小型化をもたらす。
回路で駆動するので駆動信号の動作タイミングを考える
必要がない。また、駆動回路が１個で済むのでドライブ
損失の低減と半導体装置全体の小型化をもたらす。
さらに、バイポーラトランジスタは、直列に接続される
２つのダイオードによりＭＯＳＦＥＴより遅れてオン状
態となり、バイポーラトランジスタが不飽和領域で動作
することによりストレージタイムが大幅に短縮されると
ともに、逆バイアス安全動作領域が広くなる。
２つのダイオードによりＭＯＳＦＥＴより遅れてオン状
態となり、バイポーラトランジスタが不飽和領域で動作
することによりストレージタイムが大幅に短縮されると
ともに、逆バイアス安全動作領域が広くなる。
［発明の実施例］
第１図はこの発明の一実施例を示す半導体装置の回路図
である。第１図において、ｎチャネルＭＯＳＦＥＴ２の
ドレイン（第１電極）とｎｐｎバイポーラトランジスタ
３のコレクタ（第４電極）とが接続されてＣ／Ｄ端子と
なり、ＭＯＳＦＥＴ２のソース（第２電極）とバイポー
ラトランジスタ３のエミッタ（第５電橋）とが接続され
てＥ／Ｓ端子となる。バイポーラトランジスタ３のエミ
ッタと転流用のフライホイルダイオード４のアノードと
、バイポーラトランジスタ３のコレクタとフライホイル
ダイオード４のカソードとが各々接続される。
である。第１図において、ｎチャネルＭＯＳＦＥＴ２の
ドレイン（第１電極）とｎｐｎバイポーラトランジスタ
３のコレクタ（第４電極）とが接続されてＣ／Ｄ端子と
なり、ＭＯＳＦＥＴ２のソース（第２電極）とバイポー
ラトランジスタ３のエミッタ（第５電橋）とが接続され
てＥ／Ｓ端子となる。バイポーラトランジスタ３のエミ
ッタと転流用のフライホイルダイオード４のアノードと
、バイポーラトランジスタ３のコレクタとフライホイル
ダイオード４のカソードとが各々接続される。
この発明の特徴として、ＭＯＳＦＥＴ２とバイポーラト
ランジスタ３とはともにドライブ回路１により駆動され
るが、駆動回路１からの信号はＭＯＳＦＥＴ２７７）／
７’−ト（制御１１ｔｉ） とＥ／５ｉｌｌ子との間に
与えられる。さらに、ＭＯＳＦＥＴ２とバイポーラトラ
ンジスタ３との間に次の回路が設けられる。すなわち、
ＦＥＴ２のゲートとＦＥＴ２のしきい値電圧を与えるた
めのツェナーダイオード６のカソードとが、ツェナーダ
イオード６のアノードと高速スイッチングダイオード７
のアノードとが、高速スイッチングダイオード７のカソ
ードとバイポーラトランジスタ３のベースとがそれぞれ
接続される。さらに、ダイオード６．７と並列に、逆方
向ベースＮＦＲバイパス用の高速スイッチングダイオー
ド８がＦＥＴ２のゲートから見て逆方向に接続される。
ランジスタ３とはともにドライブ回路１により駆動され
るが、駆動回路１からの信号はＭＯＳＦＥＴ２７７）／
７’−ト（制御１１ｔｉ） とＥ／５ｉｌｌ子との間に
与えられる。さらに、ＭＯＳＦＥＴ２とバイポーラトラ
ンジスタ３との間に次の回路が設けられる。すなわち、
ＦＥＴ２のゲートとＦＥＴ２のしきい値電圧を与えるた
めのツェナーダイオード６のカソードとが、ツェナーダ
イオード６のアノードと高速スイッチングダイオード７
のアノードとが、高速スイッチングダイオード７のカソ
ードとバイポーラトランジスタ３のベースとがそれぞれ
接続される。さらに、ダイオード６．７と並列に、逆方
向ベースＮＦＲバイパス用の高速スイッチングダイオー
ド８がＦＥＴ２のゲートから見て逆方向に接続される。
次に回路の動作について説明する。駆動回路１からＭＯ
ＳＦＥＴ２のゲートとソースの間に与えられる駆動パル
スの電圧レベルがＭＯＳＦＥＴ２のしきい値電圧を越え
ると、ＭＯＳＦＥＴ２がオン状態になる。また、この駆
動パルスのレベルがツェナーダイオード６のツェナー降
伏電圧とダイオード７の順方向電圧降下とバイポーラト
ランジスタ３のベース−エミッタ間の順方向電圧降下と
の和（以下、ゲート−ベース間電圧降下Ｖｃａと記す）
を越えたとき、駆動回路１からの駆動パルスがツェナー
ダイオード６とダイオード７を通ってバイポーラトラン
ジスタ３へのベース電流として与えられる。このベース
電流によってベース−エミッタ間が飽和し、バイポーラ
トランジスタ３がターンオンする。バイポーラトランジ
スタ３にベース電流が流れ始めたときにはＭＯＳＦＥＴ
２は既にオン状態となっているので、Ｃ／Ｄ端子とＥ／
Ｓ端子との間の電圧降下量は少ない。したがって、バイ
ポーラトランジスタ３のベース−コレクタ間に流れるベ
ース電流は通常よりかなり少ないか場合によっては全く
流れない。この結果、バイポーラトランジスタ３が不飽
和領域（準飽和あるいは活性領域）でスイッチング動作
し、ストレ−シタイムは数１０ｎｓｅｃ以下にすること
が十分可能となる。
ＳＦＥＴ２のゲートとソースの間に与えられる駆動パル
スの電圧レベルがＭＯＳＦＥＴ２のしきい値電圧を越え
ると、ＭＯＳＦＥＴ２がオン状態になる。また、この駆
動パルスのレベルがツェナーダイオード６のツェナー降
伏電圧とダイオード７の順方向電圧降下とバイポーラト
ランジスタ３のベース−エミッタ間の順方向電圧降下と
の和（以下、ゲート−ベース間電圧降下Ｖｃａと記す）
を越えたとき、駆動回路１からの駆動パルスがツェナー
ダイオード６とダイオード７を通ってバイポーラトラン
ジスタ３へのベース電流として与えられる。このベース
電流によってベース−エミッタ間が飽和し、バイポーラ
トランジスタ３がターンオンする。バイポーラトランジ
スタ３にベース電流が流れ始めたときにはＭＯＳＦＥＴ
２は既にオン状態となっているので、Ｃ／Ｄ端子とＥ／
Ｓ端子との間の電圧降下量は少ない。したがって、バイ
ポーラトランジスタ３のベース−コレクタ間に流れるベ
ース電流は通常よりかなり少ないか場合によっては全く
流れない。この結果、バイポーラトランジスタ３が不飽
和領域（準飽和あるいは活性領域）でスイッチング動作
し、ストレ−シタイムは数１０ｎｓｅｃ以下にすること
が十分可能となる。
上述のターンオン機構に要求される条件として、ＭＯＳ
ＦＥＴがバイポーラトランジスタより先にターンオンす
る必要があるので、ゲート−ベースｌ５ｉｌＮ圧降下Ｖ
ＧＩＩがＭＯＳＦＥＴ２のゲート−ソース間のしきい値
宵圧より高くなければならない。
ＦＥＴがバイポーラトランジスタより先にターンオンす
る必要があるので、ゲート−ベースｌ５ｉｌＮ圧降下Ｖ
ＧＩＩがＭＯＳＦＥＴ２のゲート−ソース間のしきい値
宵圧より高くなければならない。
次に、ターンオフするためには駆動回路１からの負の電
圧パルスを与えれば、ＭＯＳＦＥＴ２とバイポーラトラ
ンジスタ３はターンオフする。既に説明したように、バ
イポーラトランジスタ３のストレージタイムは非常に短
くなっており、かつターンオフ時に通常の場合流れる逆
方向ベース−コレクタ間電流は、この発明による回路構
成においてはほとんど流れない。したがって、逆バイア
ス安全動作領域も通常のバイポーラトランジスタのそれ
よりも広くなる。
圧パルスを与えれば、ＭＯＳＦＥＴ２とバイポーラトラ
ンジスタ３はターンオフする。既に説明したように、バ
イポーラトランジスタ３のストレージタイムは非常に短
くなっており、かつターンオフ時に通常の場合流れる逆
方向ベース−コレクタ間電流は、この発明による回路構
成においてはほとんど流れない。したがって、逆バイア
ス安全動作領域も通常のバイポーラトランジスタのそれ
よりも広くなる。
［発明の効果］
以上のように、この発明によれば、ＭＯＳＦＥＴとバイ
ポーラトランジスタとを同一の駆動回路で駆動し、かつ
バイポーラトランジスタを不飽和領域（順飽和または活
性領域）で動作する構成にしている。したがって、ＭＯ
ＳＦＥＴとバイポーラトランジスタとの動作タイミング
を考える必要もなく、駆動回路におけるドライブ損失も
少なくて済み、さらに半導体装置の小型化をもたらすこ
とも可能となる。またさらに、バイポーラトランジスタ
のストレージタイムが短くなり、かつ逆バイアス安全動
作領域も広くなり、高電流高電圧の高周波スイッチング
動作も可能な半導体装置が得られる。
ポーラトランジスタとを同一の駆動回路で駆動し、かつ
バイポーラトランジスタを不飽和領域（順飽和または活
性領域）で動作する構成にしている。したがって、ＭＯ
ＳＦＥＴとバイポーラトランジスタとの動作タイミング
を考える必要もなく、駆動回路におけるドライブ損失も
少なくて済み、さらに半導体装置の小型化をもたらすこ
とも可能となる。またさらに、バイポーラトランジスタ
のストレージタイムが短くなり、かつ逆バイアス安全動
作領域も広くなり、高電流高電圧の高周波スイッチング
動作も可能な半導体装置が得られる。
第１図はのこの発明の一実施例である３端子高周波スイ
ッチング用バイモス半導体装置の回路構成を示す図であ
る。第２図は従来の４端子高周波スイッチング用パラレ
ルパイモス半導体［１の回路図である。 図において、１はゲートドライブ用電圧源、２はｎチャ
ネルパワーＭＯ８ＦＥＴ、３はｎｐｎバイポーラトラン
ジスタ、４はフリーホイルダイオード、５はベース電流
源、６はツェナーダイオード、７は高速スイッチングダ
イオード、８は高速スイッチング用ダイオード。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄）♂１
ｚ ２ ηチマン奉しＭ０５ノ？ワートラ〉ジχ７
牛、７リーホイー２レダイオート”３：？ＬＰ九八
イへ−フトランシ゛又夕 ６： ンＬイー
２イオード宸：１し【ヒスイッテン７゛フイオード箕２
図 手続補正書（自発）
ッチング用バイモス半導体装置の回路構成を示す図であ
る。第２図は従来の４端子高周波スイッチング用パラレ
ルパイモス半導体［１の回路図である。 図において、１はゲートドライブ用電圧源、２はｎチャ
ネルパワーＭＯ８ＦＥＴ、３はｎｐｎバイポーラトラン
ジスタ、４はフリーホイルダイオード、５はベース電流
源、６はツェナーダイオード、７は高速スイッチングダ
イオード、８は高速スイッチング用ダイオード。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄）♂１
ｚ ２ ηチマン奉しＭ０５ノ？ワートラ〉ジχ７
牛、７リーホイー２レダイオート”３：？ＬＰ九八
イへ−フトランシ゛又夕 ６： ンＬイー
２イオード宸：１し【ヒスイッテン７゛フイオード箕２
図 手続補正書（自発）
Claims (4)
- （１）同一の駆動回路で駆動される、第１および第２の
電極と制御電極とを有する電界効果型トランジスタと、
第３、第４および第５の電極を有するバイポーラトラン
ジスタとを含む高周波スイッチング用の半導体装置であ
って、 前記第１の電極と前記第４の電極とが接続され、前記第
２の電極と前記第５の電極とが接続され、さらに、前記
制御電極と前記第３の電極との間に、前記制御電極から
見て逆方向に定電圧ダイオードが、順方向に第１のダイ
オードがこの順に直列に接続され、かつ 前記定電圧ダイオードと前記第１のダイオードとの直列
体と並列に前記制御電極から見て逆方向に第２のダイオ
ードが接続される、半導体装置。 - （２）前記第１の電極はドレイン端子であり、前記第２
の電極はソース端子であり、前記第３電極はベース電極
であり、前記第４電極はコレクタ電極であり、および第
５の電極はエミッタ電極である、特許請求の範囲第１項
記載の半導体装置。 - （３）前記バイポーラトランジスタはｎｐｎトランジス
タである、特許請求の範囲第１項または第２項記載の半
導体装置。 - （４）前記半導体装置はさらに第３のダイオードを含み
、 前記第４の電極と前記第３のダイオードのカソードとが
接続され、かつ 前記第５の電極と前記第３のダイオードのアノードとが
接続される、特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230614A JPS61107813A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
| US06/764,591 US4672245A (en) | 1984-10-30 | 1985-08-09 | High frequency diverse semiconductor switch |
| EP85307857A EP0181148B1 (en) | 1984-10-30 | 1985-10-30 | Semiconductor device |
| DE8585307857T DE3581370D1 (de) | 1984-10-30 | 1985-10-30 | Halbleitervorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230614A JPS61107813A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107813A true JPS61107813A (ja) | 1986-05-26 |
Family
ID=16910521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230614A Pending JPS61107813A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4672245A (ja) |
| EP (1) | EP0181148B1 (ja) |
| JP (1) | JPS61107813A (ja) |
| DE (1) | DE3581370D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9419605B2 (en) | 2012-04-06 | 2016-08-16 | Mitsubishi Electric Corporation | Composite semiconductor switching device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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