JPH01125023A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH01125023A JPH01125023A JP63195996A JP19599688A JPH01125023A JP H01125023 A JPH01125023 A JP H01125023A JP 63195996 A JP63195996 A JP 63195996A JP 19599688 A JP19599688 A JP 19599688A JP H01125023 A JPH01125023 A JP H01125023A
- Authority
- JP
- Japan
- Prior art keywords
- base
- npn
- circuit
- output
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 claims description 15
- 239000000284 extract Substances 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 abstract description 2
- 239000002131 composite material Substances 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 102000004207 Neuropilin-1 Human genes 0.000 description 1
- 108090000772 Neuropilin-1 Proteins 0.000 description 1
- 102000004213 Neuropilin-2 Human genes 0.000 description 1
- 108090000770 Neuropilin-2 Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特に、CMOSト
ランジスタ及びバイポーラトランジスタからなる高速で
低消費電力の半導体集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a high-speed, low power consumption semiconductor integrated circuit device comprising CMOS transistors and bipolar transistors.
従来のCMOSトランジスタのみを使用した論理回路を
第1図に示す。ここでは2人力NANDについて示す。FIG. 1 shows a conventional logic circuit using only CMOS transistors. Here, a two-person NAND is shown.
この2人力NAND回路は2つの並列接続されたPMO
Sトランジスタ200,201と2つの直列接続された
NMOSトランジスタ202゜203とから構成される
。入力204と205が共に“1”レベルであるとNM
OSトランジスタ202.203がオン状態になり、P
MOSトランジスタ200,201はオフ状態になる。This two-person NAND circuit consists of two PMOs connected in parallel.
It is composed of S transistors 200 and 201 and two NMOS transistors 202 and 203 connected in series. When both inputs 204 and 205 are at “1” level, NM
OS transistors 202 and 203 are turned on and P
MOS transistors 200 and 201 are turned off.
したかって出力206は“0”レベルとなる。入力20
4あるいは205のどちらか一方が“O”レベルである
とPMoSトランジスタ201あるいは200のどちら
か一方がオン状態になり、NMOSトランジスタ202
あるいは203のどちらか一方がオフ状態になる。した
がって出力206は1′1”レベルとなる。この動作で
判るように入力レベルが“1”か“O”レベルに決まる
と電源207から接地までに導電パスを作ることはない
。Therefore, the output 206 becomes the "0" level. input 20
4 or 205 is at the "O" level, either the PMoS transistor 201 or 200 is turned on, and the NMOS transistor 202 is turned on.
Alternatively, either one of 203 is turned off. Therefore, the output 206 becomes the 1'1" level. As can be seen from this operation, when the input level is set to the "1" or "O" level, no conductive path is created from the power supply 207 to the ground.
故に0M08回路は低消費電力という特長を有している
。しかしMoSトランジスタの伝達コンダクタンスがバ
イポーラトランジスタに比して小さいため、負荷容量が
大きいとその充放電に時間がかかり、スピードが遅くな
る欠点があった。Therefore, the 0M08 circuit has the feature of low power consumption. However, since the transfer conductance of MoS transistors is smaller than that of bipolar transistors, when the load capacitance is large, charging and discharging takes time, resulting in a slow speed.
第2図は従来のバイポーラトランジスタのみによる2人
力NAND回路を示す。FIG. 2 shows a conventional two-person NAND circuit using only bipolar transistors.
この2人力NAND回路はマルチエミッタのNPNトラ
ンジスタ(以後NPNと略す> aOO。This two-person NAND circuit uses a multi-emitter NPN transistor (hereinafter abbreviated as NPN).
NPN301,302,303.ダイオード304゜そ
れに抵抗305,306,307,308から構成され
る。入力309,310が共に“1”レベルの時、NP
N300のベース、エミッタ接合は逆バイアスされるの
で、抵抗305に流れるベース電流はNPN301のベ
ース電流となる。したがってNPN301はオンとなり
、抵抗307の非接地側端子電位が上昇しNPN303
はオンとなるので出力311は“O”レベルとなる。な
お、この時、抵抗306の電源312と反対側の端子電
位が低下するのでNPN302はオフとなる。一方、入
力309,310のうちどちらかが“0”レベルの時は
NPN300のベース、エミッタ接合に順バイアスされ
、抵抗305を流れるベース電流は大部分入力309ま
たは310に流れ込むのでNPN300は飽和状態とな
る。したがってNPN301のベースへは入力309ま
たは310の# OItレベルがほぼそのまま伝達され
、NPN301はオフとなるので、NPN303がオフ
となる。一方抵抗306の電源312と反対側の端子の
電位が上昇するのでNPN302がオンになり′、NP
N302のエミッタ電流が負荷を充電し、出力311は
“1”レベルとなる。NPN301, 302, 303. It consists of a diode 304° and resistors 305, 306, 307, and 308. When inputs 309 and 310 are both at “1” level, NP
Since the base-emitter junction of NPN300 is reverse biased, the base current flowing through resistor 305 becomes the base current of NPN301. Therefore, NPN301 turns on, and the non-grounded terminal potential of resistor 307 rises, causing NPN303
is turned on, so the output 311 becomes "O" level. Note that at this time, the potential of the terminal of the resistor 306 on the side opposite to the power supply 312 decreases, so the NPN 302 is turned off. On the other hand, when either of the inputs 309 and 310 is at the "0" level, the base and emitter junction of the NPN 300 are forward biased, and most of the base current flowing through the resistor 305 flows into the input 309 or 310, so the NPN 300 is in a saturated state. Become. Therefore, the #OIt level of input 309 or 310 is transmitted almost as is to the base of NPN 301, and NPN 301 is turned off, so NPN 303 is turned off. On the other hand, the potential of the terminal of the resistor 306 opposite to the power supply 312 increases, so the NPN 302 turns on, and the NPN
The emitter current of N302 charges the load, and the output 311 becomes "1" level.
この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は0M08回路に比べて
かなり劣る。一方、スピードは高い伝達コンダクタンス
特性のため速いという特徴を有している。Such bipolar transistor circuits have the disadvantage of high power consumption because a large current is passed into and out of the low impedance circuit. Bipolar transistor circuits are also considerably inferior to 0M08 circuits in terms of integration. On the other hand, it is characterized by high speed due to high transfer conductance characteristics.
以上述べてきた0M08回路、バイポーラ回路の欠点を
補うために、第3図に示すようなインバータ回路が知ら
れている。このインバータはPMO350、NPN53
.PNPトランジスタ(以下PNPと略す)54から成
る。入力55が“0”レベ)L/(1)時、PMO85
0はオンとなりNMOS51はオフとなる。したがって
NPN53とPNP54のベース電位が上昇し、NPN
53はオンとなりPNP54はオフとなり、出力56は
“1″レベルとなる。入力55が“1”レベルの時、P
MOS50はオフとなりNMOS51はオンとなる。し
たがつてNPN53はPNP54のベース電位が低下し
、NPN53はオフとなりPNP54はオンとなり、出
力56は0”レベルとなる。In order to compensate for the drawbacks of the 0M08 circuit and bipolar circuit described above, an inverter circuit as shown in FIG. 3 is known. This inverter is PMO350, NPN53
.. It consists of a PNP transistor (hereinafter abbreviated as PNP) 54. When input 55 is at “0” level) L/(1), PMO85
0 is on and NMOS 51 is off. Therefore, the base potential of NPN53 and PNP54 rises, and the NPN
53 is turned on, the PNP 54 is turned off, and the output 56 is at the "1" level. When input 55 is at “1” level, P
MOS50 is turned off and NMOS51 is turned on. Therefore, the base potential of the NPN 53 and the PNP 54 decreases, the NPN 53 is turned off, the PNP 54 is turned on, and the output 56 becomes 0'' level.
しかし、バイポーラトランジスタの1つにPNP54を
用いているため、出力信号56の立下りが遅くなるとい
う欠点があった。これは、PNPはNPNよりも、電流
増幅率等の性能が落ちるためである。However, since a PNP 54 is used as one of the bipolar transistors, there is a drawback that the output signal 56 falls slowly. This is because PNP has lower performance such as current amplification factor than NPN.
また、IEEE Trans Electron、 D
evices vol。Also, IEEE Trans Electron, D
evices vol.
ED−16,Na1l、Nov、1969.p945〜
951のFig、 8には、第14図に示す様なインバ
ータ回路が記載されている。ED-16, Na1l, Nov, 1969. p945~
In Fig. 8 of 951, an inverter circuit as shown in Fig. 14 is described.
このインバータ回路はPMOSトランジスタ401、N
MOSトランジスタ402.第1のNPNトランジスタ
501.第2のNPNトランジスタ502から構成され
る。This inverter circuit consists of PMOS transistors 401, N
MOS transistor 402. First NPN transistor 501. It is composed of a second NPN transistor 502.
このインバータ回路では第1及び第2のNPN501.
502がオフになるとき、ベースに蓄積した寄生電荷を
強制的に抜取る手段がないため該NPN501,502
がオフに切換わる時間が長くなる。そのため第1.第2
のNPN501 。In this inverter circuit, first and second NPN 501.
When the NPN 502 is turned off, there is no means to forcibly remove the parasitic charge accumulated in the base, so the NPN 501, 502
takes longer to switch off. Therefore, the first. Second
NPN501.
502がともにオンとなる状態が長く続き、消費電力が
増加するだけでなくスイッチング時間も遅くなる。502 remain on for a long time, which not only increases power consumption but also slows down the switching time.
さらに、上記文献のFig、 10には、第15図示す
様なインバータ回路が記載されている。第15図のイン
バータ回路は、第14図のインバータ回路に、NMo5
トランジスタ403及びPMOSトランジスタ404を
設けた構成となっている。Furthermore, in FIG. 10 of the above document, an inverter circuit as shown in FIG. 15 is described. The inverter circuit in FIG. 15 has NMo5 in addition to the inverter circuit in FIG. 14.
The configuration includes a transistor 403 and a PMOS transistor 404.
NMO8403は第1(7)NPN501がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、PMO8404は第2のNPN502
がオンからオフになるとき、ベースに蓄積した寄生電荷
を強制的に抜取る手段であり、これらによって第14図
のインバータ回路よりは、若干、高速性が得られるが、
NMO3403とPMOS 404のゲートが共に入力
2Nに接続されるので入力容量が大きくなり、回路の高
速性が得られないという問題がある。また、PMOSト
ランジスタ404は、入力レベルが“0”でオン状態に
なるが、このときのPMO8404のゲート・ソース間
の電位は、第2のNPN502のIVB!(例えば、5
i(7)場合は約0 、7 V)(7)みであるので、
PMO5404のドレイン電流IDは殆んど流れず、第
2のNPN502のベースに蓄積した寄生電荷は、放電
されず、回路の高速性が得られないという問題点も有す
る。The NMO8403 is a means for forcibly extracting the parasitic charge accumulated in the base when the first (7) NPN501 turns from on to off, and the PMO8404 is a means for forcibly extracting the parasitic charge accumulated in the base of the first (7) NPN501.
This is a means for forcibly extracting the parasitic charge accumulated in the base when the inverter turns from on to off, and by these means it can achieve slightly higher speed than the inverter circuit shown in Fig. 14.
Since the gates of the NMO 3403 and the PMOS 404 are both connected to the input 2N, the input capacitance becomes large and there is a problem that the high speed of the circuit cannot be achieved. Further, the PMOS transistor 404 is turned on when the input level is “0”, but at this time, the potential between the gate and source of the PMO 8404 is the IVB! of the second NPN 502! (For example, 5
In the case of i(7), it is only about 0,7 V)(7), so
There is also a problem in that the drain current ID of the PMO 5404 hardly flows, and the parasitic charges accumulated in the base of the second NPN 502 are not discharged, making it impossible to obtain high speed performance of the circuit.
また、米国特許第4,301,383号には、第16図
に示す様なバッファ回路が記載されている。Further, US Pat. No. 4,301,383 describes a buffer circuit as shown in FIG.
PMO3601,603,605,NMO3602゜6
04、NPN701,702で構成される回路であるが
、PMO8601,NMO8602で構成される第1の
インバータ回路の後段に、PMO3603、NMO86
04で構成される第2のインバータ回路であり、NPN
702は2段のインバータ回路を介して駆動されること
になり、遅延が生じて、回路全体としての高速性が得ら
れないという問題点を有する。PMO3601, 603, 605, NMO3602゜6
04, is a circuit composed of NPN701, 702, but after the first inverter circuit composed of PMO8601, NMO8602, PMO3603, NMO86
The second inverter circuit is composed of NPN
Since the circuit 702 is driven through a two-stage inverter circuit, a delay occurs and the high-speed performance of the entire circuit cannot be achieved.
本発明の目的は、以上述べてきた0M08回路、バイポ
ーラトランジスタ回路の欠点を補い、電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力の半導体集積回路装置を提供するにある。An object of the present invention is to compensate for the drawbacks of the 0M08 circuit and the bipolar transistor circuit described above, and to provide a high-speed, low power consumption semiconductor integrated circuit device comprising a field effect transistor and a bipolar transistor.
本発明は、0M08回路の低消費電力特性及びバイポー
ラ回路の高スピード特性に着目し、両ゲートを組合せた
複合回路により高速で低消費電力の回路を得ようとする
ものである。The present invention focuses on the low power consumption characteristics of the 0M08 circuit and the high speed characteristics of the bipolar circuit, and attempts to obtain a high speed and low power consumption circuit using a composite circuit that combines both gates.
そのため、TTLゲートで行われているような2個のN
PNトランジスタを電源端子と接地端子間に直列接続し
たいわゆるトーテムポール型出力段と0M08回路から
なる論理回路、バイポーラトランジスタを駆動する回路
から成り、該駆動回路の相補出力を該出力段のバイポー
ラトランジスタのベースに供給することにより、高入力
インピーダンス、低出力インピーダンス回路を実現する
。Therefore, two N
It consists of a so-called totem pole type output stage in which PN transistors are connected in series between the power supply terminal and the ground terminal, a logic circuit consisting of an 0M08 circuit, and a circuit for driving a bipolar transistor, and the complementary output of the drive circuit is connected to the output stage of the bipolar transistor in the output stage. By supplying it to the base, a high input impedance, low output impedance circuit is realized.
この場合、MOSトランジスタとNPNトランジスタは
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。In this case, the MOS transistor and the NPN transistor are connected in Darlington, and a large transfer conductance can be obtained.
本発明の特徴とするところは、
コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第1の電源端子と出力端子とに接続される
第1のバイポーラトランジスタと。The present invention is characterized by: A first bipolar transistor having a collector, a base, and an emitter, and a collector-emitter current path connected to a first power supply terminal and an output terminal.
コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第2の電源端子とに接続さ
れる第2のバイポーラトランジスタと、
少なくとも一つの入力端子に印加される入力信号に応答
して、上記第1の電源端子から上記第1のバイポーラト
ランジスタのベースへの電流路を形成する少なくとも一
つの一方導電型電界効果トランジスタと、
上記入力端子に印加される上記入力信号に応答して、上
記第1の電源端子から上記第2のバイポーラトランジス
タのベースへの電流−路を形成する少なくとも一つの他
方導電型電界効果トランジスタと、
を具備することにある。a second bipolar transistor having a collector, a base, and an emitter, the collector-emitter current path being connected to the output terminal and a second power supply terminal; and responsive to an input signal applied to the at least one input terminal. at least one single conductivity type field effect transistor forming a current path from the first power supply terminal to the base of the first bipolar transistor; and in response to the input signal applied to the input terminal; and at least one field effect transistor of the other conductivity type forming a current path from the first power supply terminal to the base of the second bipolar transistor.
以下1本発明を実施例によって詳細に説明する。 Hereinafter, the present invention will be explained in detail by way of examples.
(実施例1)
第4図は、トーテムポール出力形インバータ回路を示す
。(Embodiment 1) FIG. 4 shows a totem pole output type inverter circuit.
第4図に於いて、14は、コレクタが電源端子1に、エ
ミッタが出力端子17に接続される第1のNPNバイポ
ーラトランジスタ(以下単に第1のNPNと称す)、1
5は、コレクタが出力端子17に、エミッタが接地電位
GNDである固定電位端子に接続される第2のNPHの
バイポーラトランジスタ(以下単に第2のNPNと称す
)、10は、ゲートが入力端子16に、ソース及びドレ
インがそれぞれ第1のNPNのコレクタとベースとに接
続されるP型線縁ゲート電界効果トランジスタ(以下単
にPMO8と称す)、11は、ゲートが入力端子16に
、ドレイン及びソースが第2のNPNのコレクタとベー
スとに接続されるN型絶縁ゲート電界効果トランジスタ
(以下単にNMO8と称す)、12及び13は、第1.
第2のNPNのベースとエミッタとの間に設けられる抵
抗である。In FIG. 4, 14 is a first NPN bipolar transistor (hereinafter simply referred to as first NPN) whose collector is connected to the power supply terminal 1 and whose emitter is connected to the output terminal 17;
5 is a second NPH bipolar transistor (hereinafter simply referred to as a second NPN) whose collector is connected to the output terminal 17 and whose emitter is connected to a fixed potential terminal having the ground potential GND; 10 is a gate connected to the input terminal 16; , a P-type line-edge gate field effect transistor (hereinafter simply referred to as PMO8) whose source and drain are respectively connected to the collector and base of the first NPN; N-type insulated gate field effect transistors (hereinafter simply referred to as NMO8), 12 and 13, connected to the collector and base of the second NPN, are connected to the collector and base of the first NPN.
This is a resistor provided between the base and emitter of the second NPN.
表1は本実施例の論理動作を示すものである。Table 1 shows the logical operation of this embodiment.
表1
人力16が“O”レベルの時、PMO8IOがオンとな
りNMO5IIがオフとなる。したがって第1のNPN
14のベース電位が上昇し、第1のNPN14はオンと
なる。このとき、NMO311がオフとなるので第2の
NPNのベース15への電流の供給が止るとともに、第
2のNPN15のベース及びNMO3IIに蓄積された
蓄積電荷が抵抗13を介して接地電位CHDへ抜取られ
るめで、第2のNPN15は急速にオフになる。Table 1 When the human power 16 is at "O" level, PMO8IO is turned on and NMO5II is turned off. Therefore the first NPN
The base potential of NPN 14 rises, and the first NPN 14 turns on. At this time, since NMO311 is turned off, the current supply to the base 15 of the second NPN is stopped, and the accumulated charge accumulated in the base of the second NPN 15 and NMO3II is extracted to the ground potential CHD via the resistor 13. As a result, the second NPN 15 is rapidly turned off.
したがって、第1のNPN14のエミッタ電流は図示し
ない容量性負荷を充電し出力17は急速に111”レベ
ルとなる。Therefore, the emitter current of the first NPN 14 charges a capacitive load (not shown), and the output 17 quickly reaches the 111'' level.
入力16が“1”レベルの時、PMO3IOがオフとな
りNMO8IIがオンとなる。このとき、PMO3IO
がオフトなルノテ第1(7) N P N 14のベー
スへの電流の供給が止まるとともに、第1のNPN14
(7)/’C−XB及びPMO8I(l蓄積された蓄積
電荷が抵抗12.NMO8II、NPN15、抵抗13
を介して接地電位GNDへ抜取られるので、第1のNP
N14は急速にオフになる。When the input 16 is at the "1" level, PMO3IO is turned off and NMO8II is turned on. At this time, PMO3IO
At the same time as the current supply to the base of Lenote No. 1 (7) N P N 14 is off, the first NPN 14
(7)/'C-XB and PMO8I (l The accumulated charge is resistor 12.NMO8II, NPN15, resistor 13
Since the first NP is extracted to the ground potential GND through
N14 turns off quickly.
また、NMO8IIがオンとなり、ドレイ゛ンとソース
との間が短絡されるので、第2のNPN15のベースに
は出力17からの電流と、前述した様な第1のNPN1
4のベース及びPMO3IOに蓄積された蓄積電荷の電
流とが共に供給され、第2のNPN15は急速にオンと
なる。したがって、出力17は急速に110”レベルと
なる。Also, NMO8II is turned on and the drain and source are short-circuited, so the base of the second NPN15 receives the current from the output 17 and the first NPN1 as described above.
The base of NPN 4 and the current of the accumulated charges accumulated in PMO3IO are both supplied, and the second NPN 15 is rapidly turned on. Therefore, output 17 quickly reaches the 110'' level.
ここで、抵抗12の働きについて更に述べる。Here, the function of the resistor 12 will be further described.
前述した様に抵抗12は、PMO8IO及び第1のNP
N14がオンからオフに切換るとき、PMO510及び
第1のNPN14のベースに蓄積された蓄積電荷を抜取
り、第1のNPN14を急速にオフさせる働きと、この
抜取った電荷をオンとなったNMO8IIを介して第2
のNPNのベースに供給して、第2のNPNを急速にオ
ンさせる働きとを持つ。As mentioned above, the resistor 12 connects PMO8IO and the first NP
When N14 switches from on to off, it extracts the charge accumulated in the base of PMO510 and the first NPN14, rapidly turns off the first NPN14, and transfers this extracted charge to the NMO8II that is turned on. through the second
It has the function of supplying the second NPN to the base of the second NPN and rapidly turning on the second NPN.
さらに、抵抗12がPMO510のドレインとNMO8
IIのドレインとの間に設けられているので、電源端子
1と接地電位GNDとの間に導電パスが生じることなく
、低消費電力が達成できる。Furthermore, resistor 12 connects the drain of PMO510 and NMO8
Since it is provided between the drain of the power supply terminal 1 and the ground potential GND, low power consumption can be achieved without creating a conductive path between the power supply terminal 1 and the ground potential GND.
つまり、仮に抵抗12がPMO5IOのドレインとGN
Dとを接続する様に設けられた場合、入力16が“0”
レベルのとき、電源端子1とGNDとの間に導電パスが
生じ、常に電流が流れ、消費電力が大きくなるが本実施
例では導電パスが生じない。In other words, if the resistor 12 is connected to the drain of PMO5IO and GN
When connected to D, input 16 is “0”
At the level, a conductive path is created between the power supply terminal 1 and GND, and a current always flows, increasing power consumption, but in this embodiment, no conductive path is created.
また、本実施例に於いては、抵抗12が出力端子17に
も接続されていることによって、入力16が“0”レベ
ルのとき、PMO8IOと抵抗12とを介して、出力1
7の電位を電源端子1の電位の近くまで上昇させること
ができ、出力のフル振幅化が図れノイズマージンを十分
確保できる。In addition, in this embodiment, since the resistor 12 is also connected to the output terminal 17, when the input 16 is at the "0" level, the output 1
7 can be raised to near the potential of power supply terminal 1, the full amplitude of the output can be achieved, and a sufficient noise margin can be ensured.
次に抵抗13の働きについて更に述べる。前述した様に
、抵抗13はNMo511及び第2のNPN15がオン
からオフに切換るとき、NMO3II及び第2のNPN
15のベースに蓄積された蓄積電荷を抜取り、第2のN
PNI5を急速にオフさせる働きを持つ。更に本実施例
に於いては、入力16が111”レヘルノトき抵抗13
とNMo511とを介して、出力17を“0”レベルの
近くまで下降させることができ、出力のフル振幅化が図
れ、ノイズマージンを十分確保できる。Next, the function of the resistor 13 will be further described. As mentioned above, when NMo511 and second NPN15 switch from on to off, resistor 13 connects NMO3II and second NPN
The accumulated charge accumulated in the base of 15 is extracted and the second N
It has the function of rapidly turning off PNI5. Furthermore, in this embodiment, the input 16 is connected to the 111" level resistor 13.
and NMo 511, the output 17 can be lowered to near the "0" level, the full amplitude of the output can be achieved, and a sufficient noise margin can be secured.
また、本実施例に於いては、バイポーラトランジスタは
NPNトランジスタのみを使用するので。Further, in this embodiment, only NPN transistors are used as bipolar transistors.
スイッチング特性を一致させやすい。Easy to match switching characteristics.
また、本実施例によれば、電流増幅率が低いPNP ト
ランジスタを使用していないので、出力信号の立下りが
遅くなることはなくなり、高速動作可能である。Further, according to this embodiment, since a PNP transistor with a low current amplification factor is not used, the fall of the output signal is not delayed, and high-speed operation is possible.
(実施例2)
第5図は本発明の第2の実施例となる2人力NAND回
路である。(Embodiment 2) FIG. 5 shows a two-man powered NAND circuit as a second embodiment of the present invention.
第5図に於いて、26は、コレクタが電源端子1に、エ
ミッタが出力端子29が接続される第1のNPN、27
は、コレクタが出力端子29に、エミッタが接地電位G
NDである固定電位端子に接続される第2のNPN、2
8は2個の入力端子、20及び21は、各ゲートがそれ
ぞれ異なる入力端子28に、各ソース及び各ドレインが
、第1のNPN26のコレクタとベースとの間に並列に
それぞれ接続されるPMO8,22及び23は、各ゲー
トがそれぞれ異なる入力端子28に、各ドレイン及び各
ソースが第2のNPN27のコレクタとベースとの間に
直列にそれぞれ接続されるNMO3,24はPMO52
0,21のドレイン、第1のNPN26(7)ベースと
NMo822(i’)ドレイン、出力端子とを接続する
抵抗、25は第2のNPN27のベースとエミッタとを
接続する抵抗である。In FIG. 5, 26 is a first NPN whose collector is connected to the power supply terminal 1 and whose emitter is connected to the output terminal 29;
The collector is connected to the output terminal 29, and the emitter is connected to the ground potential G.
A second NPN connected to a fixed potential terminal which is ND, 2
8 is two input terminals, 20 and 21 are PMOs 8 whose gates are respectively connected to different input terminals 28, and whose sources and drains are respectively connected in parallel between the collector and base of the first NPN 26; 22 and 23 are NMO 3 and 24 are PMO 52, each gate of which is connected to a different input terminal 28, and each drain and each source of which is connected in series between the collector and base of the second NPN 27.
0 and 21, a resistor connecting the base of the first NPN 26 (7), the drain of NMo822 (i'), and the output terminal, and a resistor 25 connecting the base and emitter of the second NPN 27.
表2は本実施例の論理動作を示すものである。Table 2 shows the logical operation of this embodiment.
表2
まず入力28のどちらかが“0”レベルの時、PMO5
20,21のどちらかがオンとなり、NMo822,2
3のどちらかがオフとなる。したがって第1のNPN2
6のベース電位が上昇し、第1のNPN26はオンとな
る。このとき、NMo322.23のうちどちらかがオ
フとなるので第2のNPN27のベースへの電流の供給
が止るとともに、第2のNPN27のベース及びNMO
S22.23に蓄積された蓄積電荷が抜取られるので、
第2のNPN27は急速にオフになる。Table 2 First, when either input 28 is at “0” level, PMO5
Either 20 or 21 turns on, and NMo822, 2
Either one of 3 is turned off. Therefore the first NPN2
The base potential of NPN 6 rises, and the first NPN 26 turns on. At this time, one of the NMo322.23 is turned off, so the supply of current to the base of the second NPN27 is stopped, and the base of the second NPN27 and the NMo23 are turned off.
Since the accumulated charge accumulated in S22.23 is extracted,
The second NPN 27 turns off quickly.
したがって、第1のNPN26のエミッタ電流は図示し
ない容量性負荷を充電し出力29は、急速に“1″レベ
ルとなる。Therefore, the emitter current of the first NPN 26 charges a capacitive load (not shown), and the output 29 quickly becomes the "1" level.
入力28の両方が“0”レベルの時、PMO820,2
1の両方がオンとなり、NMOS22゜23の両方がオ
フとなる。したがって動作は上記と同じで出力29は“
1”となる。When both inputs 28 are at “0” level, PMO820,2
Both NMOS 22 and 23 are turned on, and both NMOS 22 and 23 are turned off. Therefore, the operation is the same as above and the output 29 is “
1”.
−六入力28の両方が“1”レベルの時、PMOS20
.21の両方がオフとなり、NMOS22゜23の両方
がオンとなる。このとき、PMO320,21が共にオ
フとなるので第1のNPN26のベースへ電流の供給が
止まるとともに、第1のNPN26のベース及びPMO
820,21に蓄積された蓄積電荷が抜取られるので、
第1のNPN26は急速にオフになる。また、NMOS
22,23がオンとなり、ドレインとソースとの間が短
絡されるので、第2のNPN27のベースには出力29
からの電流と、前述した様な第1のNPN26のベース
及びPMO820,21に蓄積された蓄積電荷の電流と
が共に供給され第2のNPN27は急速にオンとなる。- When both of the six inputs 28 are at “1” level, the PMOS 20
.. Both NMOS 21 and 21 are turned off, and both NMOS 22 and 23 are turned on. At this time, since both PMOs 320 and 21 are turned off, the current supply to the base of the first NPN 26 is stopped, and the base of the first NPN 26 and the PMO
Since the accumulated charges accumulated in 820 and 21 are extracted,
The first NPN 26 turns off quickly. Also, NMOS
22 and 23 are turned on, and the drain and source are short-circuited, so the output 29 is connected to the base of the second NPN 27.
The second NPN 27 is rapidly turned on by supplying both the current from the base of the first NPN 26 and the current of the accumulated charges accumulated in the PMOs 820 and 21 as described above.
したがって、出力29は急速に“0”レベルとなる。Therefore, the output 29 quickly becomes the "0" level.
本実施例に於いても、第1の実施例と同様な効果が達成
できる。In this embodiment as well, the same effects as in the first embodiment can be achieved.
尚、本実施例では2人力NAND回路を例にとって説明
したが、3人力NAND、4人力NAND等の一般のに
入力NAND回路(k≧2)に、本発明は適用できる。Although this embodiment has been described using a two-manpower NAND circuit as an example, the present invention can be applied to general input NAND circuits (k≧2) such as three-manpower NAND and four-manpower NAND.
(実施例3)
第6図は本発明の第3の実施例となる2人力NOR回路
である。(Embodiment 3) FIG. 6 shows a two-man power NOR circuit as a third embodiment of the present invention.
第6図に於いて、36は、コレクタが電源端子1に、エ
ミッタが出力端子39に接続される第1のNPN、37
は、コレクタが出力端子39に、エミッタが接地電位G
NDに接続される第2のNPN、38は2個の入力端子
、30及び31は、各ゲートがそれぞれ異なる入力端子
38に、各ソース及び各ドレインが、第1のNPN36
のコレクタとベースとの間に直列にそれぞれ接続される
PMO8,32及び33は、各ゲートがそれぞれ異なる
入力端子88に、各ドレイン及び各ソースが第2のNP
N37のコレクタとベースとの間に並列にそれぞれ接続
されるNMO8,34はPMOS31のドレインとNM
OS32,33(7)ドレイン、出力端子39とを接続
する抵抗、35は第2のNPN37のベースとエミッタ
とを接続する抵抗である。In FIG. 6, 36 is a first NPN whose collector is connected to the power supply terminal 1 and whose emitter is connected to the output terminal 39;
The collector is connected to the output terminal 39, and the emitter is connected to the ground potential G.
The second NPN 38 is connected to ND, 30 and 31 are two input terminals, each gate is connected to a different input terminal 38, each source and each drain are connected to the first NPN 36.
The PMOs 8, 32, and 33 are connected in series between the collector and base of the PMO 8, 32, and 33, respectively, with each gate connected to a different input terminal 88, and each drain and each source connected to a second NP.
NMO8 and 34, which are connected in parallel between the collector and base of N37, are connected to the drain of PMOS31 and NM
A resistor connects the drain of the OS 32, 33 (7) and the output terminal 39, and a resistor 35 connects the base and emitter of the second NPN 37.
表3は本実施例の論理動作を示すものである。Table 3 shows the logical operation of this embodiment.
表3
ます入゛力38の両方が110”レベルの時、PMOS
30.3171両方がオントなり、NMOS32゜33
の両方がオフとなる。したがって第1のNPN36のベ
ース電位が上昇し、第1のNPN36はオンとなる。こ
のとき、NMOS32,33が共にオフとなるので第2
のNPN37のベースへの電流の供給が止るとともに、
第2のNPN37のベース及びNMOS32,33に蓄
積された蓄積電荷が抜取られるので、第2のNPN37
は急速にオフになる。Table 3 When both inputs 38 are at 110” level, PMOS
30.3171 Both are on, NMOS32°33
both are turned off. Therefore, the base potential of the first NPN 36 rises, and the first NPN 36 is turned on. At this time, both NMOS32 and 33 are turned off, so the second
As soon as the current supply to the base of NPN37 stops,
Since the accumulated charges accumulated in the base of the second NPN 37 and the NMOS 32 and 33 are extracted, the second NPN 37
turns off rapidly.
したがって、第1のNPN36のエミッタ電流は図示し
ない容量性負荷を充電し出力39は急速に“1″レベル
となる。Therefore, the emitter current of the first NPN 36 charges a capacitive load (not shown), and the output 39 quickly becomes the "1" level.
入力38のどちらかが1”レベルの時、PMOS30.
31のどちらかがオフとなり、NMOS32 。When either input 38 is at the 1" level, PMOS 30.
31 is turned off, and NMOS32.
33のどちらかがオンとなる。このとき、PMO330
゜31のうちどちらかがオフとなるので第1のNI’N
36のベースへの電流の供給が止まるとともに、第1の
NPN36のベース及びPMO830゜31のうちどち
らかに蓄積された蓄積電荷が抜取られるので、第1のN
PN36は急速にオフになる。また、NMOS32,3
3がオンとなり、それぞれのドレインとソースとの間が
短絡されるので、第2のNPN37のベースには出力3
9からの電流と、前述した様な第1のNPN36のベー
ス及びPMO830,31のうちどちらかに蓄積された
蓄積電荷の電流とが共に供給され、第2のNPN37は
急速にオンとなる。したがって、出力39は急速に“0
”レベルとなる。33 is turned on. At this time, PMO330
゜Since one of 31 is off, the first NI'N
At the same time, the supply of current to the base of the first NPN 36 is stopped, and the accumulated charge accumulated in either the base of the first NPN 36 or the PMO 830° 31 is extracted.
PN36 turns off quickly. Also, NMOS32,3
3 is turned on and the respective drains and sources are shorted, so the output 3 is connected to the base of the second NPN 37.
9 and the current of the accumulated charge accumulated in the base of the first NPN 36 and either of the PMOs 830 and 31 as described above are supplied together, and the second NPN 37 is rapidly turned on. Therefore, the output 39 rapidly becomes “0”.
“It becomes a level.
入力38の両方が“1”レベルの時、PMO530,3
1(71両方がオフとなり、NMOS 32’。When both inputs 38 are at “1” level, PMO530,3
1 (71 both off, NMOS 32'.
33の両方がオンとなる。したがって動作は上記と同じ
で出力39は“0”レベルとなる。33 are both turned on. Therefore, the operation is the same as above, and the output 39 is at the "0" level.
本実施例に於いても、第1の実施例と同様な効果が達成
できる。In this embodiment as well, the same effects as in the first embodiment can be achieved.
尚、本実施例では2人力NOR回路を例にとって説明し
たが、3人力NOR,4人力NOR等の一般のに入力N
OR回路(k≧2)に、本発明は適用できる。Although this embodiment has been explained using a two-man powered NOR circuit as an example, input NOR circuits such as three-man powered NOR, four-man powered NOR, etc.
The present invention can be applied to an OR circuit (k≧2).
(実施例4)
第7図は本発明の第4の実施例となる、出力部に第4図
に示したインバータ回路を使用したラッチを示す。(Embodiment 4) FIG. 7 shows a latch using the inverter circuit shown in FIG. 4 in the output section, which is a fourth embodiment of the present invention.
第7図に於いて、42はラッチパルス401の反転を作
るCMOSインバータ、40はデータ入力400を伝達
するトランスファゲート、43は記憶部を構成するCM
OSインバータ、41はトランスファゲートであり、第
4図と同一符号は同−物及び相当物を示す。In FIG. 7, 42 is a CMOS inverter that inverts the latch pulse 401, 40 is a transfer gate that transmits the data input 400, and 43 is a CM constituting the storage section.
The OS inverter 41 is a transfer gate, and the same reference numerals as in FIG. 4 indicate the same or equivalent parts.
データ人力400をラッチする際にはラッチパルス40
1を“1”にする。するとトランスファゲート40は、
オンとなりトランスファゲート41はオフとなりデータ
が書込まれる。その後ラッチパルス401を((Ohに
するとトランスファゲート40はオフとなり、トランス
ファゲート41はオンとなる。したがってインバータ4
3、トーテムポール出力形インバータ及びトランスファ
ゲート41でデータを保持する。When latching data force 400, latch pulse 40
Set 1 to “1”. Then, the transfer gate 40
It turns on, transfer gate 41 turns off, and data is written. After that, when the latch pulse 401 is set to ((Oh), the transfer gate 40 is turned off and the transfer gate 41 is turned on. Therefore, the inverter 4
3. Data is held by the totem pole output type inverter and transfer gate 41.
本実施例によればCMO8駆動段とバイポーラ出力段2
段の最小構成のラッチ回路が実現でき、バッファ回路を
用いずに高速、低消費電力及び高集積のLSI化が可能
となる。According to this embodiment, the CMO8 drive stage and the bipolar output stage 2
A latch circuit with a minimum stage configuration can be realized, and a high-speed, low power consumption, and highly integrated LSI can be realized without using a buffer circuit.
(実施例5)
第8図は本発明の第5の実施例となるインバータ回路で
ある。(Embodiment 5) FIG. 8 shows an inverter circuit according to a fifth embodiment of the present invention.
本実施例は第4図に示す第1の実施例に於ける抵抗12
を第2のN型絶縁ゲート電界効果トランジスタ(以下単
に第2のNMO8と称す、尚以後NMO8IIを第1の
NMO8と称す)90に置き換えた実施例である。第2
のNMO390のゲートは入力端子16に、ドレイン及
びソースはそれぞれPMOSIOのドレイン、第2のN
PN15のベースとに接続される。第4図と同一符号は
同−物及び相当物を示す、第4図とほぼ同じ動作である
。This embodiment is based on the resistor 12 in the first embodiment shown in FIG.
This is an embodiment in which N-type insulated gate field effect transistor 90 is replaced with a second N-type insulated gate field effect transistor (hereinafter simply referred to as second NMO8, and hereinafter NMO8II will be referred to as first NMO8). Second
The gate of the NMO 390 is connected to the input terminal 16, and the drain and source are connected to the drain of the PMOSIO and the second NMO 390, respectively.
Connected to the base of PN15. The same reference numerals as in FIG. 4 indicate the same or equivalent parts, and the operations are almost the same as in FIG. 4.
第4図の第1の実施例と異なる点は第1のNPN14が
オフになる時、即ち入力16が“1″レベルの時、第2
のNMOS 90がオンになり、第1のNPN14及び
PMOSIOの蓄積電荷を引き抜く点である。第4図で
は抵抗12がこの働きをしているが1本実施例では第2
のNMOS 90のソースを第2のNPN15のベース
に接続することにより、さらにベース電流を増加させて
第2のNPN15がオフからオンになるのを速めている
。The difference from the first embodiment shown in FIG. 4 is that when the first NPN 14 is turned off, that is, when the input 16 is at the "1" level, the second
This is the point at which the NMOS 90 turns on and extracts the stored charge in the first NPN 14 and PMOSIO. In Fig. 4, the resistor 12 has this function, but in this embodiment, the resistor 12 has this function.
By connecting the source of the NMOS 90 to the base of the second NPN 15, the base current is further increased to speed up the second NPN 15 turning from off to on.
更に、第4図の第1の実施例に於いては、PMOSIO
がオフからオンに切換るとき、抵抗12にも電流が流れ
、分流して、第1のNPN14のベース電位の上昇が遅
れ、第1のNPN14がオフからオンへの切換えが、若
干遅れるが、本実施例に於いては、PMOSIOがオフ
からオンに切換るとき、第2のNMO590はオンから
オフになり、第2のNMOS 90のドレインとソース
との間には電流が流れず分流しないので、第1のNPN
14のベース電位が第1の実施例より速く上昇し、第1
のNPN14がオフからオンになるのをより速くするこ
とができる。Furthermore, in the first embodiment shown in FIG.
When switching from off to on, current also flows through the resistor 12 and is shunted, causing a delay in the rise of the base potential of the first NPN 14, and a slight delay in switching the first NPN 14 from off to on. In this embodiment, when the PMOSIO is switched from off to on, the second NMO 590 is switched from on to off, and no current flows between the drain and source of the second NMOS 90, so there is no shunting. , the first NPN
The base potential of No. 14 rises faster than the first example, and the base potential of No. 14 rises faster than that of the first example.
NPN 14 can be turned on from off more quickly.
本実施例によれば、抵抗12を第2のNMO390で置
換したことによって集積度の向上と高速化が図れ、さら
に、第2のNMOS 90のソースを第2のNPN15
のベースに接続することにより、より高速化が達成でき
る。According to this embodiment, by replacing the resistor 12 with the second NMOS 390, it is possible to improve the degree of integration and increase the speed.
Higher speeds can be achieved by connecting to the base of
(実施例6)
第9図は本発明の第6の実施例となるインバータ回路で
ある。(Embodiment 6) FIG. 9 shows an inverter circuit according to a sixth embodiment of the present invention.
本実施例は第8図に示す第5の実施例に於ける抵抗13
を第2のP型電界効果トランジスタであるP型チャネル
接合電界効果トランジスタ(以下PJFETと略す)1
00に置換した例である。This embodiment is based on the resistor 13 in the fifth embodiment shown in FIG.
is a second P-type field-effect transistor, a P-type channel junction field-effect transistor (hereinafter abbreviated as PJFET) 1
This is an example of replacing it with 00.
PJFETlooのゲートは入力端子16にソース及び
ドレインはそれぞれ第2のNPNのベースとエミッタと
に接続される。The gate of PJFETloo is connected to the input terminal 16, and the source and drain are connected to the base and emitter of the second NPN, respectively.
第9図に於いて、第4図及び第8図と同一符号は同−物
及び相当物を示す。In FIG. 9, the same reference numerals as in FIGS. 4 and 8 indicate the same or equivalent parts.
第8図の実施例5と異なる点は第2のNPN15がオン
からオフになる時、即ち入力16が“1”から“0”レ
ベルになる時、第2のNPN15の蓄積電荷をPJFE
Tlooを介して引き抜く点である。蓄積電荷を引き抜
く時にはPJFETlooのオン抵抗が小さくなり、第
2のNPN15を速くオフにする。The difference from Embodiment 5 in FIG.
This is the point of extraction via Tloo. When the accumulated charge is extracted, the on-resistance of PJFETloo becomes small, and the second NPN 15 is quickly turned off.
また、入力16が“O”から“1”レベルになる時には
PJFETlooがオンからオフになり、第2のNPN
15へのベース供給電流が分流されないので第2のNP
N15が速くオフから゛オンになる。Also, when the input 16 goes from "O" to "1" level, PJFETloo turns from on to off, and the second NPN
Since the base supply current to 15 is not shunted, the second NP
N15 goes from off to on quickly.
本実施例によれば、更に高速化の効果がある。According to this embodiment, there is an effect of further speeding up the processing.
(実施例7)
第10図は本発明の第7の実施例となるインバータ回路
である。(Embodiment 7) FIG. 10 shows an inverter circuit according to a seventh embodiment of the present invention.
本実施例は第8図に示す実施例5に於ける抵抗13を第
3のN型絶縁ゲート電界効果トランジスタ(以下単に第
3のNMO8と称す)11oに置換した例であり、第4
図及び第8図と同一符号は同−物及び相当物を示す、第
3のNMOSIIOのゲートは第1のNPN14のベー
スに、ドレイン及びソースはそれぞれ第2のNPN15
のベースとエミッタとに接続される。This example is an example in which the resistor 13 in Example 5 shown in FIG.
The same reference numerals as in FIG. 8 and FIG. 8 indicate the same or equivalent parts.
connected to the base and emitter of.
第8図の実施例5と異なる点は第2のNPN15がオン
からオフになる時、即ち入力16が′1″″から110
”レベルの時、第2のNPN15及び第1のNMO8I
Iの蓄積電荷を第3 (7)NMOSIIOを介して抜
き取る点である。入力16が゛′0ルベルの時には第1
のNPN14の高いベース電位が第3のNMOSIIO
のゲートに加わりこのベース信号に応答して第3のNM
OSIIOがオンとなり、NMOSIIOのドレイン・
ソース間の電流が流れ、第2のNPN15のベース、エ
ミッタ間を短絡し、蓄積電荷をより高速に抜き取る。The difference from Embodiment 5 in FIG. 8 is that when the second NPN 15 is turned from on to off, that is, the input 16 is
” level, the second NPN15 and the first NMO8I
This is the point in which the accumulated charge of I is extracted through the third (7) NMOSIIO. When input 16 is ``0'' level, the first
The high base potential of the NPN14 of the third NMOSIIO
and in response to this base signal, a third NM
OSIIO turns on and the drain of NMOSIIO
A current flows between the sources, short-circuiting between the base and emitter of the second NPN 15, and extracting the accumulated charge at a higher speed.
本実施例によれば、抵抗を使用しないので、更に高集積
化ができる効果がある。According to this embodiment, since no resistor is used, there is an effect that higher integration can be achieved.
また、第15図の従来例と異なり、NMOSIIOのゲ
ートが入力に接続されていないので、入力容量が小さく
なり、回路の高速化が図れる。Further, unlike the conventional example shown in FIG. 15, the gate of NMOS IIO is not connected to the input, so the input capacitance is reduced and the speed of the circuit can be increased.
第8図、第9図、第10図では第4図の変形例としてイ
ンバータ回路について説明したが、第5図等の多大力N
ANDや第6図等の多大力NOR回路や第7図のラッチ
回路等への適用も同様に可能である。In FIGS. 8, 9, and 10, the inverter circuit was explained as a modification of FIG. 4, but the large-power N
It is also possible to apply the present invention to AND circuits, large-power NOR circuits such as those shown in FIG. 6, latch circuits shown in FIG. 7, and the like.
以上、LSIに使用する論理回路について説明してきた
が、LSIの出力を外部へ出す出力回路についても本発
明は適用できる。その実施例を第11図、第12図、第
13図に示す。3つの例はインバータ回路であるが、多
入力NAND回路や多入力NOR回路への適用も同様に
可能である。Although the logic circuit used in the LSI has been described above, the present invention can also be applied to an output circuit that outputs the output of the LSI to the outside. Examples thereof are shown in FIGS. 11, 12, and 13. Although the three examples are inverter circuits, application to multi-input NAND circuits and multi-input NOR circuits is also possible.
(実施例8)
第11図は第8図とほぼ同じ構成で、同様な動作をする
。(Embodiment 8) FIG. 11 has almost the same configuration as FIG. 8, and operates in the same way.
第11図に於いて、第8図と同一符号は同−物及び相i
物を示し、125は第8図等の第1のNPHのベースと
コレクタとの間にショットキーバリヤダイオードを設け
たもの、126は第2のNPNのベースとコレクタとの
間にショットキーバリヤダイオードを設けたもの、12
3はゲートが入力端子16に、ドレイン及びソースがそ
れぞれ電源端子1と第2のNPN126のベースとに接
続される第4のN型電界効果トランジスタ(以下単に第
4のNMO8と称す)である。In FIG. 11, the same reference numerals as in FIG.
125 is a Schottky barrier diode between the base and collector of the first NPH as shown in FIG. 8, and 126 is a Schottky barrier diode between the base and collector of the second NPN. 12
3 is a fourth N-type field effect transistor (hereinafter simply referred to as fourth NMO 8) whose gate is connected to the input terminal 16, and whose drain and source are connected to the power supply terminal 1 and the base of the second NPN 126, respectively.
第8図の、実施例5と異なる第1点はNPN125と1
26をショットキーバリヤダイオード付にしたことであ
る。これはNPNトランジスタが飽和することによって
発生する蓄積電荷を引き抜く時間を短縮するためである
。The first difference from Example 5 in FIG. 8 is that NPN125 and 1
26 is equipped with a Schottky barrier diode. This is to shorten the time required to draw out the accumulated charge generated when the NPN transistor becomes saturated.
異なる第2点は、第4のNMO8123を電源と第2の
NPN126のベース間に設置し、ゲートを入力16と
接続することである。The second point of difference is that the fourth NMO 8123 is installed between the power supply and the base of the second NPN 126, and its gate is connected to the input 16.
これは、出力回路の場合、出力ロウレベルの電圧Vob
でシンク電流Iobを流し込む必要があるので、入力1
6が“1”レベルの時、第2のNPN126のベースに
電流を流し続けておく必要があるためである。In the case of an output circuit, this is the output low level voltage Vob
Since it is necessary to inject the sink current Iob into input 1
This is because it is necessary to keep current flowing through the base of the second NPN 126 when NPN 6 is at the "1" level.
本実施例によれば、高速、低消費電力の出力回路を実現
することができる。According to this embodiment, a high speed, low power consumption output circuit can be realized.
(実施例9)
第12図は第9図に示す実施例6とほぼ同じ構成及び動
作である。第12図に於いて、第9図及び第11図と同
一符号は同−物及び相当物を示し、第11図の抵抗13
を第9図と同様にPJFETlooで置換したものであ
る。第9図と異なる点は実施例8と同様に、第1及び第
2のNPN125,126をショットキーバリヤダイオ
ード付にした事と第2のNPN126のベース電流供給
用の第4のNMO8123を設置したことである。本実
施例によれば、更に高速の出力回路を実現することがで
きる。(Embodiment 9) FIG. 12 has almost the same configuration and operation as Embodiment 6 shown in FIG. In FIG. 12, the same reference numerals as in FIGS. 9 and 11 indicate the same or equivalent parts, and the resistor 13 in FIG.
is replaced with PJFETloo as in FIG. 9. The difference from FIG. 9 is that the first and second NPNs 125 and 126 are equipped with Schottky barrier diodes, and a fourth NMO 8123 is installed to supply the base current of the second NPN 126, as in Example 8. That's true. According to this embodiment, an even faster output circuit can be realized.
(実施例10)
第13図は第10図とほぼ同じ構成及び動作である。第
13図に於いて、第10図及び第11図と同一符号は同
−物及び相当物を示し、第11図の抵抗13を第3のN
MO8IIOで置換したものである。第10図と異なる
点は実施例8と同様に、第1及び第2のNPN125,
126をショットキーバリヤダイオード付にした事と、
第2のNPN126のベース電流供給用の第4のNMO
5123を設置したことである。本実施例によれば、更
に高集積の出力回路を実現することができる。(Embodiment 10) FIG. 13 has almost the same configuration and operation as FIG. 10. In FIG. 13, the same reference numerals as in FIGS. 10 and 11 indicate the same or equivalent parts, and the resistor 13 in FIG.
It is substituted with MO8IIO. The difference from FIG. 10 is that the first and second NPN 125,
126 with a Schottky barrier diode,
Fourth NMO for base current supply of second NPN 126
5123 was installed. According to this embodiment, an even more highly integrated output circuit can be realized.
以上述べた様に本発明によれば、バイポーラトランジス
タの高駆動能力と電界効果トランジスタの低消費電力特
性を兼ね備えた回路を最小段数で構成し、高速、低消費
電力の半導体集積回路装置を得ることができる。As described above, according to the present invention, it is possible to configure a circuit having the high driving ability of a bipolar transistor and the low power consumption characteristic of a field effect transistor with a minimum number of stages, thereby obtaining a high speed, low power consumption semiconductor integrated circuit device. Can be done.
第1図は従来のCMO8回路図、第2図は従来のTTL
回路図、第3図は従来例であるインバータ回路図、第4
図は本発明の第1の実施例であるインバータ回路、第5
図は本発明の第2の実施例である2人力NAND回路、
第6図は本発明の第3の実施例である2人力NOR回路
、第7図は本発明の第4の実施例であるラッチ回路、第
8図は本発明の第5の実施例であるインバータ回路、第
9図は本発明の第6の実施例であるインバータ回路、第
10図は本発明の第7の実施例であるインバータ回路、
第11図は本発明の第8の実施例である反転出力回路、
第12図は本発明の第9の実施例である反転出力回路、
第13図は本発明の第10の実施例である反転出力回路
、第14図、第15図及び第16図は従来例のインバー
タ回路である。
10・・・PMOSトランジスタ、11,90,110
゜123・・・NMo5トランジスタ、12.13・・
・抵抗、14,15・・・NPNトランジスタ、100
・・・PチャネルJFET、125,126・・・ショ
ットキーバリヤダイオード付NPNトランジスタ。
第1図
第3図
Y4回
第7Ili2]
第90
第1(1B2]
享11図
第IZの
第14図
fy t5I21Figure 1 is the conventional CMO8 circuit diagram, Figure 2 is the conventional TTL
Circuit diagram, Figure 3 is a conventional inverter circuit diagram, Figure 4
The figure shows an inverter circuit according to the first embodiment of the present invention, and a fifth embodiment of the inverter circuit.
The figure shows a two-person NAND circuit which is a second embodiment of the present invention.
FIG. 6 shows a two-man NOR circuit according to the third embodiment of the invention, FIG. 7 shows a latch circuit according to the fourth embodiment of the invention, and FIG. 8 shows a fifth embodiment of the invention. An inverter circuit, FIG. 9 shows an inverter circuit according to a sixth embodiment of the present invention, and FIG. 10 shows an inverter circuit according to a seventh embodiment of the present invention.
FIG. 11 shows an inverting output circuit according to an eighth embodiment of the present invention,
FIG. 12 shows an inverting output circuit according to a ninth embodiment of the present invention,
FIG. 13 shows an inverting output circuit according to a tenth embodiment of the present invention, and FIGS. 14, 15, and 16 show conventional inverter circuits. 10...PMOS transistor, 11, 90, 110
゜123...NMo5 transistor, 12.13...
・Resistance, 14, 15...NPN transistor, 100
...P-channel JFET, 125,126...NPN transistor with Schottky barrier diode. Fig. 1 Fig. 3 Y4 No. 7 Ili2] 90th 1st (1B2) Fig. 11 Fig. IZ Fig. 14 fy t5I21
Claims (1)
エミッタ電流路が第1の電源端子と出力端子とに接続さ
れる第1のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第2の電源端子とに接続さ
れる第2のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
して、上記第1の電源端子から上記第1のバイポーラト
ランジスタのベースへの電流路を形成する少なくとも一
つの一方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
記第1の電源端子から上記第2のバイポーラトランジス
タのベースへの電流路を形成する少なくとも一つの他方
導電型電界効果トランジスタと、 を具備することを特徴とする半導体集積回路装置。 2、特許請求の範囲第1項において、 上記入力端子に印加される上記入力信号に応答して、上
記出力端子から上記第2のバイポーラトランジスタのベ
ースへの電流路を形成する少なくとも一つの他の他方導
電型電界効果トランジスタと、 を具備することを特徴とする半導体集積回路装置。 3、特許請求の範囲第1項において、 上記第1のバイポーラトランジスタのベースに接続され
、上記第1のバイポーラトランジスタのベースから蓄積
電荷を引き抜く第1の電荷引抜素子と、 上記第2のバイポーラトランジスタのベースに接続され
、上記第2のバイポーラトランジスタのベースから蓄積
電荷を引き抜く第2の電荷引抜素子と、 を具備することを特徴とする半導体集積回路装置。[Claims] 1. It has a collector, a base, and an emitter;
a first bipolar transistor having an emitter current path connected to a first power supply terminal and an output terminal; a collector, a base, and an emitter; and a collector-emitter current path connected to the output terminal and a second power supply terminal. a second bipolar transistor connected to the base of the first bipolar transistor; one conductivity type field effect transistor; and at least one conductivity type field effect transistor forming a current path from the first power supply terminal to the base of the second bipolar transistor in response to the input signal applied to the input terminal. A semiconductor integrated circuit device comprising: a second conductivity type field effect transistor; 2. According to claim 1, at least one other transistor forming a current path from the output terminal to the base of the second bipolar transistor in response to the input signal applied to the input terminal. A semiconductor integrated circuit device comprising: a second conductivity type field effect transistor; 3. In claim 1, a first charge extraction element connected to the base of the first bipolar transistor and extracts accumulated charge from the base of the first bipolar transistor; and the second bipolar transistor. a second charge extraction element that is connected to the base of the bipolar transistor and extracts accumulated charge from the base of the second bipolar transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195996A JPH01125023A (en) | 1988-08-08 | 1988-08-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195996A JPH01125023A (en) | 1988-08-08 | 1988-08-08 | Semiconductor integrated circuit device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57119815A Division JPH0783252B2 (en) | 1982-07-12 | 1982-07-12 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01125023A true JPH01125023A (en) | 1989-05-17 |
JPH0527284B2 JPH0527284B2 (en) | 1993-04-20 |
Family
ID=16350489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63195996A Granted JPH01125023A (en) | 1988-08-08 | 1988-08-08 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01125023A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103152018A (en) * | 2013-01-23 | 2013-06-12 | 苏州硅智源微电子有限公司 | Push-pull type switch driving circuit without overlapped signals |
-
1988
- 1988-08-08 JP JP63195996A patent/JPH01125023A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103152018A (en) * | 2013-01-23 | 2013-06-12 | 苏州硅智源微电子有限公司 | Push-pull type switch driving circuit without overlapped signals |
Also Published As
Publication number | Publication date |
---|---|
JPH0527284B2 (en) | 1993-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4694202A (en) | Bi-MOS buffer circuit | |
US4829201A (en) | Gate circuit of combined field-effect and bipolar transistors | |
EP0145004A2 (en) | Bipolar Transistor-Field Effect Transistor Composite Circuit | |
JPH0613869A (en) | Driving circuit and driving method | |
JPH0353782B2 (en) | ||
JPH04227317A (en) | Single ended mos-ecl output buffer | |
JPS5979641A (en) | Semiconductor integrated circuit device | |
JPH0337767B2 (en) | ||
JPH01125023A (en) | Semiconductor integrated circuit device | |
JPH0837456A (en) | Emitter coupled logic -cmos level converter | |
JPH0314317A (en) | Bimos logical circuit | |
JPH01125022A (en) | Semiconductor integrated circuit device | |
JP2538986B2 (en) | Logic circuit | |
US5239212A (en) | Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement | |
JPH01125021A (en) | Semiconductor integrated circuit device | |
JPH0629830A (en) | Semiconductor integrated circuit device | |
KR930014768A (en) | Complementary Metal Oxide Semiconductor (CMOS) -Emitter Coupling Logic (ECL) Level Translator | |
KR930007180Y1 (en) | Inverter using cmos and bipolar | |
JPH0531363U (en) | biCMOS logic circuit | |
JPH0563544A (en) | Binmos logic circuit | |
JPS62171319A (en) | Semiconductor integrated circuit | |
JPH05235741A (en) | Gate circuit and semiconductor unit including the circuit | |
JPH05129928A (en) | Semiconductor integrated circuit device | |
JPH01256215A (en) | Semiconductor integrated circuit device | |
JPH04250717A (en) | Logical gate circuit |