JPH01122170A - 保護機能を備えた縦型ｍｏｓｆｅｔ - Google Patents

保護機能を備えた縦型ｍｏｓｆｅｔ

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JPH01122170A JP62279099A JP27909987A JPH01122170A JP H01122170 A JPH01122170 A JP H01122170A JP 62279099 A JP62279099 A JP 62279099A JP 27909987 A JP27909987 A JP 27909987A JP H01122170 A JPH01122170 A JP H01122170A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、保護機能を備えた縦型ＭＯ５ＦＥＴに関し
、主として素子温度の上昇による素子破壊を防止する保
護機能に関する。
〔従来技術〕
従来の縦型ＭＯＳＦＥＴとしては、例えば第５図に示す
ようなものがある（例えば、特開昭６０−２５８９６７
号に記載）。
第５図において、低抵抗基板１１（図ではｎ型の場合を
例示）の上に高抵抗エピタキシャル層１２（図ではｎ型
）が形成されている。また、高抵抗エピタキシャル層１
２の上部の所定の場所に高抵抗エピタキシャル層１２と
異なる導電型のベース領域１３（図ではｐ型）が形成さ
れ、そのベース領域１３内に高抵抗エピタキシャル層１
２と同じ導電型を有するソース領域１４（図ではｎ型）
が形成されている。また、前記ソース領域１４の表面上
の所定の場所にはゲート絶縁膜１６が形成され、そのゲ
ート絶縁膜１６の上にゲート電極１７がソース領域１４
と自己整合的に形成されている。更に、ベース・コンタ
クト領域１５が形成され、ソース領域１４とベース・コ
ンタクト領域１５に跨ってソース電＋＠１８が形成され
ている。
次に、第６図は前記第５図に示した従来の縦型ＭＯＳＦ
ＥＴの安全動作領域（Ａ　Ｓ　Ｏ＝Ａｒｅａ　ｏｆＳａ
ｆｅｔｙ　０ｐｅｒａｔｉｏｎ）を示す図である。
第６図において、２１は最大電流による制限、２２は最
大消費電力による制限、２３は最大電圧による制限を示
す特性線である。
〔発明が解決しようとする問題点〕
前記のごとき従来の縦型ＭＯ３ＦＥＴにおいては、短絡
負荷等のような過負荷の場合に、過大電流が縦型ＭＯＳ
ＦＥＴを流れ、消費電力が安全動作領域を越えてしまう
、そのために素子の温度が上昇し、縦型ＭＯＳＦＥＴが
破壊されることになる。
上記のごとき過負荷による素子の破壊を防止するため、
従来は外部保護回路等を付加する必要があり、コスト高
になると共に素子の取り扱いが困難になるという問題が
あった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、簡単な構成で素子の破壊を防止
する保護機能を備えた縦型ＭＯ５ＦＥＴを提供すること
を目的とする。
〔問題を解決するための手段〕
上記の目的を達成するため１本発明においては。
第１導電型の半導体層の表層部分に設けられた第２導電
型のベース領域と、該ベース領域中に設けられた第１導
電型のソース領域と、該ソース領域と上記ベース領域と
上記半導体層との上に、該ソース領域と上記半導体層と
の間にチャネルを形成するようにゲート絶縁膜を介して
形成されたゲート電極とを有する、いわゆる縦型ＭＯ５
ＦＥＴにおいて、上記ゲート電極と上記ソース領域間で
、かつ上記縦型ＭＯＳＦＥＴと熱接触するように形成さ
れたｐｎ接合またはショットキ接合を備えるように構成
している。
すなわち、本発明においては、上記のｐｎ接合またはシ
ョットキ接合により、過負荷等によって素子温度が上昇
、した際に、縦型ＭＯＳＦＥＴのゲート電極とソース電
極間のリーク電流を増大させ。
それによってゲート電圧を下げることにより、素子に流
れる電流を減少させて、自動的に素子の消費電力を減少
させるように構成したものである。
なお、ゲート電極とソース領域間に挿入されたｐｎ接合
またはショットキ接合のアバランシェ耐圧を制御するこ
とにより、縦型ＭＯＳＦＥＴを過温度による破壊から保
護するのと同時に、縦型ＭＯＳＦＥＴのゲート絶縁膜を
静電破壊から保護することも出来る。
〔発明の実施例〕
第１図は、本発明の第１の実施例の断面図である。
第１図において、低抵抗基板３１（図ではｎ型を例示）
の上に高抵抗エピタキシャル層３２（図ではｎ型）が形
成され、高抵抗エピタキシャル層３２の上部の所定の場
所に高抵抗エピタキシャル層３２と異なる導電型のベー
ス領域３３（図ではｐ型）が形成され、更に、そのベー
ス領域３３内に高抵抗エピタキシャル層３２と同じ導電
型を有するソース領域３４（図ではｎ型）が形成されて
いる。また、ソース領域３４の表面上の所定の場所にゲ
ート絶縁膜３６が形成され、そのゲート絶縁膜３６の上
にソース領域３４と同じ導電型の多結晶シリコン膜３７
（ゲート電極）が自己整合的に形成されている。さらに
、多結晶シリコン膜３７（図ではｎ型）の上に、それと
異なる導電型の多結晶シリコン膜３９（図ではｐ型）が
形成されている。
ベース領域３３の表面部分の所定の場所には、ソース領
域３４と接してベース・コンタクト領域３５が形成され
ている。そしてソース領域３４とベース・コンタクト領
域３５に跨ってソース電極３８が形成され、このソース
電極３８は多結晶シリコン膜３９と電気的に接続されて
いる。その他、Ｇはゲート端子、Ｓはソース端子、Ｄは
ドレイン端子である。
次に作用を説明する。
第２図は、上記第１図に示した縦型ＭＯＳＦＥＴの等価
回路図である。
第２図において、４１は前記第１図の３１〜３８で構成
された縦型ＭＯＳＦＥＴ、４２は前記第１図の多結晶シ
リコン膜３７と多結晶シリコン膜３９とによって構成さ
れた保護用ダイオード、４３はゲート電圧制限用の入力
抵抗（第１図では図示を省略）である。
第１図の構成から判るように、多結晶シリコン膜３７と
多結晶シリコン膜３９とによって構成された保護用ダイ
オード４２は縦型ＭＯＳＦＥＴの素子と熱接触している
ので、過負荷等によって縦型ＭＯＳＦＥＴの素子温度が
上昇した場合、保護用ダイオード４２の接合温度が上昇
する。そして保護用ダイオード４２の接合温度が上昇す
ると、第２図の等価回路における保護用ダイオード４２
を流れるリーク電流Ｉが指数関数的に増大するため、縦
型ＭＯ５Ｆ　Ｅ　Ｔ４１のゲート電圧が減少し、それに
よって縦型ＭＯＳＦＥＴ４１を流れる電流及びその消費
電力が減少するので、素子温度の上昇が防止される。
その結果、縦型ＭＯＳＦＥＴ４１は素子温度上昇による
破壊から保護されることになる。
この実施例における保護用ダイオード４２は、ゲート電
極領域上に形成されているため、縦型ＭＯＳＦＥＴ構造
の外部に保護回路を設ける構造に比べて面積を小さくす
ることが出来、また、素子温度の上昇に対する感度も良
くすることが出来る。
なお、第１図においては、ゲート電極として多結晶シリ
コン膜３７を用いているが、ゲート電極として第５図の
ごとき金属電極（例えば態電極）を用いることも出来る
。その場合は、その金属電極と多結晶シリコン膜３９と
はショットキ接合を形成することになるが、作用は前記
と同様である。
次に、第３図は本発明の第２の実施例の断面図であり、
前記第１図と同符号は同一物を示す。
この実施例は、保護用ｐｎダイオードをベース・コンタ
クト領域上に形成した構造である。
第３図において、ベース・コンタクト領域３５（図では
ｐ型）の上の所定の場所には、そのベース・コンタクト
領域３５と異なる導電型の多結晶シリコン膜４０（図で
はｎ型）が形成されている。そして、この多結晶シリコ
ン膜４０はゲート電極３７′と電気的に接続されている
。
この実施例においては、ベース・コンタクト領域３５と
多結晶シリコン膜４０とによって構成されたダイオード
が前記第２図の保護用ダイオード４２に相当し、素子温
度の上昇に伴って、それを流れるリーク電流工が指数関
数的に増大し、ゲート電圧が減少する。従って、素子の
消費電力が減少し、素子温度の上昇による素子破壊から
縦型ＭＯ５ＦＥＴを保護することができる。
次に、第４図は本発明の第３の実施例の断面図であり、
第３図と同符号は同一物を示す。
第４図においては、前記第３図と同様に、ベース・コン
タクト領域３５上に保護用ｐｎダイオードが形成されて
いる。ただし、この実施例においては、第３図の多結晶
シリコン膜４０の代わりに、ベース・コンタクト領域３
５内にそれと異なる導電型の保護ダイオード形成用領域
４１（図ではｎ型）が形成され、ベース・コンタクト領
域３５と保護ダイオード形成用領域４１とでｐｎ接合が
形成されている。
第４図に示す実施例の作用は、前記第３図の実施例の作
用と同様であり、縦型ＭＯＳＦＥＴを過温度から保護す
ることができる。
なお、この構成においては、保護ダイオード形成領域４
１をソース領域３４と同一工程で形成できるため、プロ
セスやマスクを増やすことなく、容易に実現できるとい
う利点もある。
また、前記第１〜３の実施例において、各実施例のゲー
ト電極とソース領域間に挿入された保護用ダイオード（
第２図に示す等価回路の保護用ダイオード４２に相当す
るもの）のアバランシェ耐圧を制御することにより、縦
型ＭＯＳＦＥＴを過温度による破壊から保護するのと同
時に、縦型ＭＯ５ＦＥＴのゲート絶縁膜を静電破壊から
保護することも出来る。この場合、保護用ダイオード４
２はゲート電圧を制限するためのツェナ・ダイオードと
しても働き、静電荷はこのツェナ・ダイオードを通して
ソースへ流れ出す、従って、ゲート絶縁膜の静電気によ
る破壊を減少させることができる。
〔発明の効果〕　。
以上説明してきたように、この発明によれば、縦型ＭＯ
ＳＦＥＴと熱結合し、そのゲートとソースとの間におけ
るｐｎ接合またはショットキ接合により、過負荷等によ
って素子温度が上昇した際に、縦型ＭＯＳＦＥＴのゲー
ト電極とソース電極間のリーク電流を増大させ、それに
よってゲート電圧を下げることにより、素子に流れる電
流を減少させて、自動的に素子の消費電力を減少させる
ように構成しているので、簡単な構成で縦型ＭＯＳＦＥ
Ｔを過温度による破壊から保護することが出来る。また
、保護部が素子と一体として形成されているため、縦型
ＭＯＳＦＥＴ構造の外部に保護回路を設ける構造に比べ
て面積を小さくすることが出来、また、１７４子温度の
上昇に対する感度も良くすることが出来ると共に取扱が
容易になる。
という効果が得られる。
また、保護用ダイオードのアバランシェ耐圧を制御する
ことによって、縦型ＭＯＳＦＥＴを過温度による破壊か
ら保護するのと同時に縦型ＭＯＳＦＥＴのゲート絶縁膜
を静電破壊から保護することが出来る。という効果も得
られる。
【図面の簡単な説明】 第１図は本発明の一実施例の断面図、第２図は第１図の
装置の等価回路図、第３図及び第４図はそれぞれ本発明
の他の実施例の断面図、第５図は従来装置の一例の断面
図、第６図は縦型ＭＯＳＦＥＴの安全動作領域を示す特
性図である。 〈符号の説明〉 ３１・・・低抵抗基板 ３２・・・高抵抗エピタキシャル層 ３３・・・ベース領域３３ ３４・・・ソース領域 ３５・・・ベース・コンタクト領域 ３６・・・ゲート絶縁膜 ３７・・・多結晶シリコン膜（ゲート電極）３８・・・
ソース電極 ３９・・・多結晶シリコン膜 Ｇ・・・ゲート端子 Ｓ・・・ソース端子 Ｄ・・・ドレイン端子

Claims (1)

    【特許請求の範囲】
  1. 　第１導電型の半導体層の表層部分に設けられた第２導
    電型のベース領域と、該ベース領域中に設けられた第１
    導電型のソース領域と、該ソース領域と上記ベース領域
    と上記半導体層との上に、該ソース領域と上記半導体層
    との間にチャネルを形成するようにゲート絶縁膜を介し
    て形成されたゲート電極とを有する、いわゆる縦型ＭＯ
    ＳＦＥＴにおいて、上記ゲート電極と上記ソース領域間
    で、かつ上記縦型ＭＯＳＦＥＴと熱接触するように形成
    されたｐｎ接合またはショットキ接合を備えたことを特
    徴とする保護機能を備えた縦型ＭＯＳＦＥＴ。
JP62279099A 1987-11-06 1987-11-06 保護機能を備えた縦型ｍｏｓｆｅｔ Expired - Fee Related JPH081956B2 (ja)

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