JPH01119772A - Icテスター - Google Patents
IcテスターInfo
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- JPH01119772A JPH01119772A JP62277966A JP27796687A JPH01119772A JP H01119772 A JPH01119772 A JP H01119772A JP 62277966 A JP62277966 A JP 62277966A JP 27796687 A JP27796687 A JP 27796687A JP H01119772 A JPH01119772 A JP H01119772A
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- Japan
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- pin
- test
- pins
- pmu
- relays
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- 238000012360 testing method Methods 0.000 claims abstract description 68
- 238000007689 inspection Methods 0.000 abstract 1
- 238000005259 measurement Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229920006934 PMI Polymers 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばLSIの特性・機能などの試験に供す
るICテスター、特にそのDC特性測定機構の改善に関
するものである。
るICテスター、特にそのDC特性測定機構の改善に関
するものである。
第4図は従来のICテスターの概略の構成を示すブロッ
ク図であり、図において1はtCテスター、2はICテ
スター1のテストピン、3は各テストピン2を被試験I
C(以下DU丁と記す)4a、4bのピンに接続する接
続ケーブルである。
ク図であり、図において1はtCテスター、2はICテ
スター1のテストピン、3は各テストピン2を被試験I
C(以下DU丁と記す)4a、4bのピンに接続する接
続ケーブルである。
また、5はファンクシコンテスト用のパターン発生およ
びロジック判定を行うファンクションテスト回路、6は
DUT4a、4bとファンクシコンテスト回路5の間で
の信号の変換を行うドライバー・」ンバレーター回路、
7は0LIT4a、4bの試験時にこれらDLIT4a
、4bに電源を供給する検査用電源(以下VPSと記す
)、8はDUT4a、4bのDC特性を測定するDC特
性測定回路(以下PMIJと記す)である。そして、V
PS7と各テストピン2の間は電源接続リレー9により
、またPMLJ8と各テストピン2の間はDC測定リレ
ー10によりそれぞれ接続・FJJ階しを行うように構
成されている。
びロジック判定を行うファンクションテスト回路、6は
DUT4a、4bとファンクシコンテスト回路5の間で
の信号の変換を行うドライバー・」ンバレーター回路、
7は0LIT4a、4bの試験時にこれらDLIT4a
、4bに電源を供給する検査用電源(以下VPSと記す
)、8はDUT4a、4bのDC特性を測定するDC特
性測定回路(以下PMIJと記す)である。そして、V
PS7と各テストピン2の間は電源接続リレー9により
、またPMLJ8と各テストピン2の間はDC測定リレ
ー10によりそれぞれ接続・FJJ階しを行うように構
成されている。
11はこのICテスター1の制御部を構成するCPU、
12は上記したファンクシコンテスト回路5、VPS7
、PMU8などの各テストユニットとCPU11とのイ
ンターフェースであり、上記した電源接続リレー9.D
C測定リレー10は制御信号線13によりインタフェー
ス12に接続され、またVPS7.PMU8はデータ信
号線14によりインタフェース12に接続されている。
12は上記したファンクシコンテスト回路5、VPS7
、PMU8などの各テストユニットとCPU11とのイ
ンターフェースであり、上記した電源接続リレー9.D
C測定リレー10は制御信号線13によりインタフェー
ス12に接続され、またVPS7.PMU8はデータ信
号線14によりインタフェース12に接続されている。
従来のICテスター1は上記のように構成され、DUT
4a、4bの試験は第5図にフロー図で示す手順に従っ
て以下のように行われる。
4a、4bの試験は第5図にフロー図で示す手順に従っ
て以下のように行われる。
先ずCPU11からインタフェース12.制御信号線1
3を通して電源接続リレー9へ制御信号が送られ、これ
によりテストピン2のうち[)UT4a、4bの電源ピ
ンに接続されたピンと■PS7の間が電源接続リレー9
を介して接続される(ステップS1ン。次にCPLll
lからインタフェース12.制御信号線13を通してD
C測定リレー10へ制御信号が送られ、これによりDU
T4aのピンに接続されているテストピン2のうちの1
ピンとPMU8の間がDC測定リレー10を介して接続
され(ステップS2)、PMU8によってDUT4aの
DC特性テストが行われる(ステップS )。次のステ
ップS4では、゛ステップS3で行われたDC特性テス
トがDUT4aの最終ピンについてのものかどうかの確
認が行われ、最終ピンについてのテストでないと判定さ
れるとステップS2に実行が戻り、ここでPMU8はD
UT4aの別の1ピンに切換え接続される。以下ステッ
プS −84の実行が最終ピンに芋るまで繰り返される
。これによりPMU8はDUT4aの各ピンに1ピンず
つ単独に順次切換え接続され、切換え接続されるたびに
そのピンに対するDC特性テストが行われる。
3を通して電源接続リレー9へ制御信号が送られ、これ
によりテストピン2のうち[)UT4a、4bの電源ピ
ンに接続されたピンと■PS7の間が電源接続リレー9
を介して接続される(ステップS1ン。次にCPLll
lからインタフェース12.制御信号線13を通してD
C測定リレー10へ制御信号が送られ、これによりDU
T4aのピンに接続されているテストピン2のうちの1
ピンとPMU8の間がDC測定リレー10を介して接続
され(ステップS2)、PMU8によってDUT4aの
DC特性テストが行われる(ステップS )。次のステ
ップS4では、゛ステップS3で行われたDC特性テス
トがDUT4aの最終ピンについてのものかどうかの確
認が行われ、最終ピンについてのテストでないと判定さ
れるとステップS2に実行が戻り、ここでPMU8はD
UT4aの別の1ピンに切換え接続される。以下ステッ
プS −84の実行が最終ピンに芋るまで繰り返される
。これによりPMU8はDUT4aの各ピンに1ピンず
つ単独に順次切換え接続され、切換え接続されるたびに
そのピンに対するDC特性テストが行われる。
そしてDUT4aの全ピンにわたるDC特性テストが終
了すると、PMU8はDC測定リレー10によりもう一
方のDUT4 bの1ピンに切換え接続され(ステップ
S5)、以下ステップS6によるDC特性テスト、ステ
ップS7による晶柊ピンか否かの判定の各実行をDUT
4aの場合と同様に繰り返すことにより、DUT4 b
についても全ピンにわたってDC特性の測定が行われる
。
了すると、PMU8はDC測定リレー10によりもう一
方のDUT4 bの1ピンに切換え接続され(ステップ
S5)、以下ステップS6によるDC特性テスト、ステ
ップS7による晶柊ピンか否かの判定の各実行をDUT
4aの場合と同様に繰り返すことにより、DUT4 b
についても全ピンにわたってDC特性の測定が行われる
。
上記の手順でDC特性テストが終了すると、次にCPU
11からの制御信号によりDC測定リレー10はすべて
オフとなり、PMU8がテストピン2から切り離される
一方、ドライバー・コンパレーター回路6がCPtJl
lからの制wJlfi号により全テストピン2に接続さ
れる。こ机によりファンクションテスト回路5から全テ
ストピン2に対するテストパターン信号が出力され、こ
の信号がドライバー・コンパレーター回路6でアナログ
信号に変換されたあと、対応するDUT4a、4bの各
ピンに送られる。また、DLIT4a、4bから出力さ
れる信号はドライバー・コンパレーター回路6でディジ
タルパターン信号に変換されてからファンクションテス
ト回路5に入力され、ここでDUT4a、4bのフ1ン
クシコンテスト結果が同時に判定される。その判定デー
タはインタフェース12を通してCPU11に入力され
る(ステップS8)。
11からの制御信号によりDC測定リレー10はすべて
オフとなり、PMU8がテストピン2から切り離される
一方、ドライバー・コンパレーター回路6がCPtJl
lからの制wJlfi号により全テストピン2に接続さ
れる。こ机によりファンクションテスト回路5から全テ
ストピン2に対するテストパターン信号が出力され、こ
の信号がドライバー・コンパレーター回路6でアナログ
信号に変換されたあと、対応するDUT4a、4bの各
ピンに送られる。また、DLIT4a、4bから出力さ
れる信号はドライバー・コンパレーター回路6でディジ
タルパターン信号に変換されてからファンクションテス
ト回路5に入力され、ここでDUT4a、4bのフ1ン
クシコンテスト結果が同時に判定される。その判定デー
タはインタフェース12を通してCPU11に入力され
る(ステップS8)。
第6図は第4図に示したICテスター1におけるPMU
8をDUT4a、4bの数に対応させて複数(ここでは
2つ)設けた他の従来例の概略の構成を示すブロック図
であり、1つのPMU8aと各テストピン2どの間の接
続・切離しはDC測定リレー108により、また他の1
つのPMU8bと各テストピン2との間の接続・切離し
は別のDC測定リレー10bによりそれぞれ行うように
構成されている。そのほかの構成は第4図の場合と同じ
である。
8をDUT4a、4bの数に対応させて複数(ここでは
2つ)設けた他の従来例の概略の構成を示すブロック図
であり、1つのPMU8aと各テストピン2どの間の接
続・切離しはDC測定リレー108により、また他の1
つのPMU8bと各テストピン2との間の接続・切離し
は別のDC測定リレー10bによりそれぞれ行うように
構成されている。そのほかの構成は第4図の場合と同じ
である。
このICテスター1によるDC特性テストでは、VPS
7が各DIJT4a、4bの電源ピンに接続されたあと
、DC測定リレー10aの中からDUT4aの各ピンに
対応するリレーが選ばれる一方、DC測定リレー10b
の中からはDUT4bの各ピンに対応するリレーが選ば
れる。そして、DC測定リレー10aがDUT4aの各
ピンに1ピンずつ切換え接続されてDUT4aのDC特
性テストが順次行われるのと並行して、もう一方のDC
測定リレー10bはDUT4bの各ピンに1ピンずつ切
換え接続されてDUT4bのDC特性テストも同時に順
次行われる。
7が各DIJT4a、4bの電源ピンに接続されたあと
、DC測定リレー10aの中からDUT4aの各ピンに
対応するリレーが選ばれる一方、DC測定リレー10b
の中からはDUT4bの各ピンに対応するリレーが選ば
れる。そして、DC測定リレー10aがDUT4aの各
ピンに1ピンずつ切換え接続されてDUT4aのDC特
性テストが順次行われるのと並行して、もう一方のDC
測定リレー10bはDUT4bの各ピンに1ピンずつ切
換え接続されてDUT4bのDC特性テストも同時に順
次行われる。
第4図に示した従来のtCテスターでtま、1つのPM
U8をDUT4a、4bの全ピンに1ピンずつ順次切換
接続してDC特性テストを行わなければならないので、
テストピン2を複数のDLjT4a、4bに割り当てて
テストする場合でも、1つのOUTに対して行うピン接
続手順をOUTの数だけ繰り返し行う必要があり、その
ためテスト時間が長くなるという問題点があった。
U8をDUT4a、4bの全ピンに1ピンずつ順次切換
接続してDC特性テストを行わなければならないので、
テストピン2を複数のDLjT4a、4bに割り当てて
テストする場合でも、1つのOUTに対して行うピン接
続手順をOUTの数だけ繰り返し行う必要があり、その
ためテスト時間が長くなるという問題点があった。
一方、第6図に示した従来の別のICテスターでは、複
数のDUT4a、4bに対応付けてPM[J8a、8b
が浚数設けられているため、1つのDUTにかかるDC
特性テスト時間の間に複数のDUT4a、4bのDC特
性テストを並行して行うことができ、テスト時間を短縮
できるものの、各PMU8a、8bと各DUT4a、4
bのピンとの間の接続・切離しを行うために、テストピ
ン2に対してDC測定リレー10a、’10bが7トリ
クス状に配置されており、多数のリレーが必要で故障の
原因となり、テストプログラムら複雑になるという問題
点があった。
数のDUT4a、4bに対応付けてPM[J8a、8b
が浚数設けられているため、1つのDUTにかかるDC
特性テスト時間の間に複数のDUT4a、4bのDC特
性テストを並行して行うことができ、テスト時間を短縮
できるものの、各PMU8a、8bと各DUT4a、4
bのピンとの間の接続・切離しを行うために、テストピ
ン2に対してDC測定リレー10a、’10bが7トリ
クス状に配置されており、多数のリレーが必要で故障の
原因となり、テストプログラムら複雑になるという問題
点があった。
この発明は、このような問題点を解潤するためになされ
たもので、複数のDUTのDC特性テストを同時に行う
ことができ、PMUとDIJTのピンの間を接続・切離
しする切換接続手段の構成が簡単で故障発生も少なく、
テストプログラムも容易なICテスターを得ることを目
的とする。
たもので、複数のDUTのDC特性テストを同時に行う
ことができ、PMUとDIJTのピンの間を接続・切離
しする切換接続手段の構成が簡単で故障発生も少なく、
テストプログラムも容易なICテスターを得ることを目
的とする。
この発明に係るICテスターは、DUTの各ピンに接続
される複数のテストピンが隣り合う数ピンごとに区分さ
れて複数のピン群とされるとともに、各ピン群に対応付
けてDtJTのDC特性テストを行う複数のPMUが設
けられ、ざらに、これらのPMUを対応する各ピン群内
のピンに対してそれぞれ順次切換接続する切換接続手段
を設けたものである。
される複数のテストピンが隣り合う数ピンごとに区分さ
れて複数のピン群とされるとともに、各ピン群に対応付
けてDtJTのDC特性テストを行う複数のPMUが設
けられ、ざらに、これらのPMUを対応する各ピン群内
のピンに対してそれぞれ順次切換接続する切換接続手段
を設けたものである。
〔作用〕 。
この発明におけるICテスターでは、テストピンの1つ
のピン群が複数のDUTにまたがって接続されないよう
にしつつ、複数のDUTをテストピンに接続する。そし
て、各PMUが対応する各ピン群に対し1ピンずつ順次
切換接続されることで、複数のDLJTのDC特性テス
トが同時に並行して行われる。
のピン群が複数のDUTにまたがって接続されないよう
にしつつ、複数のDUTをテストピンに接続する。そし
て、各PMUが対応する各ピン群に対し1ピンずつ順次
切換接続されることで、複数のDLJTのDC特性テス
トが同時に並行して行われる。
第1図はこの発明によるICテスターの一実施例の概略
の構成を示すブロック図であり、1〜6゜11〜14は
上記従来装置と全く同一のものである。このICテスタ
ー1では、テストピン2を隣り合う数ピン(0本のピン
)ごとに区分して複数のピン群2a〜2d(Q、1〜Q
、。:・・弓Qd1〜Qdo)とするとともに、これら
のピン群2a〜2dにそれぞれ対応させて複数のPMI
J8a、8b。
の構成を示すブロック図であり、1〜6゜11〜14は
上記従来装置と全く同一のものである。このICテスタ
ー1では、テストピン2を隣り合う数ピン(0本のピン
)ごとに区分して複数のピン群2a〜2d(Q、1〜Q
、。:・・弓Qd1〜Qdo)とするとともに、これら
のピン群2a〜2dにそれぞれ対応させて複数のPMI
J8a、8b。
3c、 8dが設けられている。また、各PMU8a〜
8dとこれらに対応する各ピン群2a、2dの間の接続
・切離しを行う切IA 1m続手段としてそれぞれ別々
のDC測定リレー10a、10b、10c、10dが設
けられている。さらに上記各ピン群2a〜2dにそれぞ
れ対応させて複数のVPS7a、7b、7c、7dが設
けられ、各VPS7a〜7dとこれらに対応する各ピン
群2a〜2dの間の接続・切離しをそれぞれ別々の電源
接続リレー9a、9b、9c、9cjr行つJl:ウニ
hM 成されている。
8dとこれらに対応する各ピン群2a、2dの間の接続
・切離しを行う切IA 1m続手段としてそれぞれ別々
のDC測定リレー10a、10b、10c、10dが設
けられている。さらに上記各ピン群2a〜2dにそれぞ
れ対応させて複数のVPS7a、7b、7c、7dが設
けられ、各VPS7a〜7dとこれらに対応する各ピン
群2a〜2dの間の接続・切離しをそれぞれ別々の電源
接続リレー9a、9b、9c、9cjr行つJl:ウニ
hM 成されている。
上記のように構成されたICテスター1で、複数のDt
JT4a、4bの試験を行う場合の動作は第2図にフロ
ー図で示す手順に従って以下のように行われる。なお、
DUT4a、4bはそれぞれがN本のピンP ・・・
、P ′P 、・・・、PbNをalo aN
′bl 有しており、また、試験を行なう際には、1つのDU丁
4aについてはテストピン2のピン群2aの全ピンとこ
れに隣接するピン群2bの一部ピンを合せたN本分に接
続され、他の1つのDLJT4bについてはピン群2C
の全ピンとこれに隣接するピン群2dの一部ピンを合ゼ
た同じくN本分に接続されているものとする。
JT4a、4bの試験を行う場合の動作は第2図にフロ
ー図で示す手順に従って以下のように行われる。なお、
DUT4a、4bはそれぞれがN本のピンP ・・・
、P ′P 、・・・、PbNをalo aN
′bl 有しており、また、試験を行なう際には、1つのDU丁
4aについてはテストピン2のピン群2aの全ピンとこ
れに隣接するピン群2bの一部ピンを合せたN本分に接
続され、他の1つのDLJT4bについてはピン群2C
の全ピンとこれに隣接するピン群2dの一部ピンを合ゼ
た同じくN本分に接続されているものとする。
先ず、CP U 1.1からインタフェース12.制御
信号線13を通して各電源接続リレー9a〜9dへ制御
信号が送られ、これによりテストピン2のう@DtJT
4a、4bの電源ピンに接続されたピンとVPS7a〜
7dのうちそのピンに対応するものとの間が電源接続リ
レー9a〜9dを介して接続される(ステップ511)
。次にCPU11からインタフェース12.制御信号線
13を通して各DC測定リレー10a〜10dへ制御信
号が送られ、これによりDUT4aの1ピンPa1に接
続されているピン群2aのうちの1ピンQa1とPMU
8aの間がDC測定リレー10aを介して接続される(
ステップS )、、同様に、DUT42a aの1ピンP、(。+1)に接続されているピン群2b
のうちの1ピンQb1とPMLI8t)の間がDC測定
リレーiobを介して、またDUT4bの1ピンPbl
に接続されているピン群2Cのうちの1ピンQC1とP
MU8cの間がDC測定リレー10cを介して、さらに
DIJT4bの1ピンP に接b(n+1) 続されているピン群2dのうちの1ピンQd1とPML
J8dの間がDCWI定リレー10dを介してそれぞれ
並行して接続され(ステップ512b、512C1S1
2d)る。そして、PMU8a、8bによってDLJT
4aのピンP とピンP とに対a1 a
(n+1) するDC特性テストが、またPMU8c、8dによって
DtJT4bのピンPb1とピンPb(。+1)とに対
するDCvI性テストが同時に並行して行われる(ステ
ップS S S S)。
信号線13を通して各電源接続リレー9a〜9dへ制御
信号が送られ、これによりテストピン2のう@DtJT
4a、4bの電源ピンに接続されたピンとVPS7a〜
7dのうちそのピンに対応するものとの間が電源接続リ
レー9a〜9dを介して接続される(ステップ511)
。次にCPU11からインタフェース12.制御信号線
13を通して各DC測定リレー10a〜10dへ制御信
号が送られ、これによりDUT4aの1ピンPa1に接
続されているピン群2aのうちの1ピンQa1とPMU
8aの間がDC測定リレー10aを介して接続される(
ステップS )、、同様に、DUT42a aの1ピンP、(。+1)に接続されているピン群2b
のうちの1ピンQb1とPMLI8t)の間がDC測定
リレーiobを介して、またDUT4bの1ピンPbl
に接続されているピン群2Cのうちの1ピンQC1とP
MU8cの間がDC測定リレー10cを介して、さらに
DIJT4bの1ピンP に接b(n+1) 続されているピン群2dのうちの1ピンQd1とPML
J8dの間がDCWI定リレー10dを介してそれぞれ
並行して接続され(ステップ512b、512C1S1
2d)る。そして、PMU8a、8bによってDLJT
4aのピンP とピンP とに対a1 a
(n+1) するDC特性テストが、またPMU8c、8dによって
DtJT4bのピンPb1とピンPb(。+1)とに対
するDCvI性テストが同時に並行して行われる(ステ
ップS S S S)。
13a’ 13b’ 13C’ 13d次のステ
ップ5sss 14a″14b・14cm 14d では、ステップS13.〜513dで行われたDC特性
テストが各PMU8a〜8dに対応する最終ピンについ
てのものかどうかの確認が行われ、最終ピンについての
テストでないと判定されると各々ステップS −8に
実行が戻り、ここでP12a 12d MtJ8a〜8dは、それぞれが次のピン、すなわちQ
(P ) 、 Q62(P8(。、2)) 、
Qo2(Pl、2)a2 a2 およびQd2 (Pb(n+2))へとそれぞれ切換え
接続される。
ップ5sss 14a″14b・14cm 14d では、ステップS13.〜513dで行われたDC特性
テストが各PMU8a〜8dに対応する最終ピンについ
てのものかどうかの確認が行われ、最終ピンについての
テストでないと判定されると各々ステップS −8に
実行が戻り、ここでP12a 12d MtJ8a〜8dは、それぞれが次のピン、すなわちQ
(P ) 、 Q62(P8(。、2)) 、
Qo2(Pl、2)a2 a2 およびQd2 (Pb(n+2))へとそれぞれ切換え
接続される。
以下ステップS −812dからステップS142a
〜S までの実行が最終ピンに至るまで、ずa
14d なわちPMtJ8aについてはピンQ、。(P、。)に
、PM(J8bについてはピンQbk(PaN)に、P
MU8cについてはQ an (P bn)に、PMt
J8dについてはQdk(PbN)に至るまで繰り返さ
れる。
14d なわちPMtJ8aについてはピンQ、。(P、。)に
、PM(J8bについてはピンQbk(PaN)に、P
MU8cについてはQ an (P bn)に、PMt
J8dについてはQdk(PbN)に至るまで繰り返さ
れる。
これによりPMU8a1.tDUT4aのピンP、1か
らピンPanまで、PMU8bはDUT4aのピンPa
(n+1)からピンP几Nまで、P M tJ 8 C
j、t D U T4bのピンPb1からピンPbnま
で、PMtJ8dはDtJT4bのピンPbc。+1)
からピンPb−でそれぞれ1ピンずつ甲独に順次切換え
接続され、切換え接続されるたびにそのピンに対するD
C特性テストが行われる。
らピンPanまで、PMU8bはDUT4aのピンPa
(n+1)からピンP几Nまで、P M tJ 8 C
j、t D U T4bのピンPb1からピンPbnま
で、PMtJ8dはDtJT4bのピンPbc。+1)
からピンPb−でそれぞれ1ピンずつ甲独に順次切換え
接続され、切換え接続されるたびにそのピンに対するD
C特性テストが行われる。
そしてDUT4a、4bの全ピンにわたるDC特性テス
トが終了すると、次にcpui”+がらの制御信号によ
りDC測定リレー10a〜10dはすべてオフとなり、
各PMU8a〜8dがテストピン2から切り離される一
方、ドライバー・コンパレーター回路6がCPtJll
からの制御信号により全テストピン2に接続される。こ
れにより従来のICテスターの場合と同様にして、DU
T4a、4bのファンクションテストが行われる(ステ
ップ515)。
トが終了すると、次にcpui”+がらの制御信号によ
りDC測定リレー10a〜10dはすべてオフとなり、
各PMU8a〜8dがテストピン2から切り離される一
方、ドライバー・コンパレーター回路6がCPtJll
からの制御信号により全テストピン2に接続される。こ
れにより従来のICテスターの場合と同様にして、DU
T4a、4bのファンクションテストが行われる(ステ
ップ515)。
なお、上記実施例ではPML18a〜8dと同様にテス
トピン2の各ピン群2a〜2dに対応させて複数のVP
S7a〜7dを設けたものを示したが、第3図に示すよ
うに1つのV P S 7−Qまかなうようにしても同
様の礪能を与えることができる。
トピン2の各ピン群2a〜2dに対応させて複数のVP
S7a〜7dを設けたものを示したが、第3図に示すよ
うに1つのV P S 7−Qまかなうようにしても同
様の礪能を与えることができる。
以上のようにこの発明によれば、数ピンごとに区分した
テストピンの各ピン群にそれぞれ対応するように複数の
PMLIを設け、各PMtJと対応する各ピン群の間を
それぞれ切換接続手段で1ピン宛切換接続するように構
成したので、複数のDUTのDC特性テストを同時に並
行して行うことができテスト時間を短縮できるとともに
、PMUとテストピンの間を切換接続する切換接続手段
の構成も簡単になって故障も少なく、テストプログラム
も容易になるなどの効果がある。
テストピンの各ピン群にそれぞれ対応するように複数の
PMLIを設け、各PMtJと対応する各ピン群の間を
それぞれ切換接続手段で1ピン宛切換接続するように構
成したので、複数のDUTのDC特性テストを同時に並
行して行うことができテスト時間を短縮できるとともに
、PMUとテストピンの間を切換接続する切換接続手段
の構成も簡単になって故障も少なく、テストプログラム
も容易になるなどの効果がある。
第1図はこの発明によるICテスターの一実施例を示す
ブロック図、第2図はその動作を示すフロー図、第3図
はこの発明の他の実施例を示すブロック図、第4図は従
来のICテスターの一例を示すブロック図、第5図はそ
の動作を示すフロー図、第6図は従来のICテスターの
他の一例を示すブロック図である。 図において、2はテストピン、2a〜2dはピン群、8
a〜8dはPMLJ (DC特性測定回路)、108〜
10dはDC測定リレー(切換接続手段)である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第5図
ブロック図、第2図はその動作を示すフロー図、第3図
はこの発明の他の実施例を示すブロック図、第4図は従
来のICテスターの一例を示すブロック図、第5図はそ
の動作を示すフロー図、第6図は従来のICテスターの
他の一例を示すブロック図である。 図において、2はテストピン、2a〜2dはピン群、8
a〜8dはPMLJ (DC特性測定回路)、108〜
10dはDC測定リレー(切換接続手段)である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第5図
Claims (1)
- (1)被試験ICの各ピンに接続される複数のテストピ
ンが隣り合う数ピンごとに区分されて複数のピン群とさ
れるとともに、各ピン群に対応付けて被試験ICのDC
特性を測定する複数のDC特性測定回路が設けられ、さ
らに、これらのDC特性測定回路を対応する前記各ピン
群内のピンに対してそれぞれ順次切換接続する切換接続
手段が設けられたことを特徴とするICテスター。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62277966A JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Icテスター |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62277966A JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Icテスター |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01119772A true JPH01119772A (ja) | 1989-05-11 |
Family
ID=17590751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62277966A Pending JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Icテスター |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01119772A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036577U (ja) * | 1989-06-09 | 1991-01-22 | ||
JP2002207066A (ja) * | 2001-01-09 | 2002-07-26 | Advantest Corp | 自己診断回路及びシステムlsiテスタ |
CN107024612A (zh) * | 2017-04-26 | 2017-08-08 | 中国电子科技集团公司第四十四研究所 | Ccd器件漏电流测试装置的控制方法 |
CN107132395A (zh) * | 2017-04-26 | 2017-09-05 | 中国电子科技集团公司第四十四研究所 | 用于检测ccd器件漏电流的测试装置 |
-
1987
- 1987-11-02 JP JP62277966A patent/JPH01119772A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036577U (ja) * | 1989-06-09 | 1991-01-22 | ||
JP2002207066A (ja) * | 2001-01-09 | 2002-07-26 | Advantest Corp | 自己診断回路及びシステムlsiテスタ |
CN107024612A (zh) * | 2017-04-26 | 2017-08-08 | 中国电子科技集团公司第四十四研究所 | Ccd器件漏电流测试装置的控制方法 |
CN107132395A (zh) * | 2017-04-26 | 2017-09-05 | 中国电子科技集团公司第四十四研究所 | 用于检测ccd器件漏电流的测试装置 |
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