JPH01119772A - Ｉｃテスター - Google Patents
ＩｃテスターInfo
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- JPH01119772A JPH01119772A JP62277966A JP27796687A JPH01119772A JP H01119772 A JPH01119772 A JP H01119772A JP 62277966 A JP62277966 A JP 62277966A JP 27796687 A JP27796687 A JP 27796687A JP H01119772 A JPH01119772 A JP H01119772A
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- JP
- Japan
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- pin
- test
- pins
- pmu
- relays
- Prior art date
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- 238000012360 testing method Methods 0.000 claims abstract description 68
- 238000007689 inspection Methods 0.000 abstract 1
- 238000005259 measurement Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229920006934 PMI Polymers 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばＬＳＩの特性・機能などの試験に供す
るＩＣテスター、特にそのＤＣ特性測定機構の改善に関
するものである。
るＩＣテスター、特にそのＤＣ特性測定機構の改善に関
するものである。
第４図は従来のＩＣテスターの概略の構成を示すブロッ
ク図であり、図において１はｔＣテスター、２はＩＣテ
スター１のテストピン、３は各テストピン２を被試験Ｉ
Ｃ（以下ＤＵ丁と記す）４ａ、４ｂのピンに接続する接
続ケーブルである。
ク図であり、図において１はｔＣテスター、２はＩＣテ
スター１のテストピン、３は各テストピン２を被試験Ｉ
Ｃ（以下ＤＵ丁と記す）４ａ、４ｂのピンに接続する接
続ケーブルである。
また、５はファンクシコンテスト用のパターン発生およ
びロジック判定を行うファンクションテスト回路、６は
ＤＵＴ４ａ、４ｂとファンクシコンテスト回路５の間で
の信号の変換を行うドライバー・」ンバレーター回路、
７は０ＬＩＴ４ａ、４ｂの試験時にこれらＤＬＩＴ４ａ
、４ｂに電源を供給する検査用電源（以下ＶＰＳと記す
）、８はＤＵＴ４ａ、４ｂのＤＣ特性を測定するＤＣ特
性測定回路（以下ＰＭＩＪと記す）である。そして、Ｖ
ＰＳ７と各テストピン２の間は電源接続リレー９により
、またＰＭＬＪ８と各テストピン２の間はＤＣ測定リレ
ー１０によりそれぞれ接続・ＦＪＪ階しを行うように構
成されている。
びロジック判定を行うファンクションテスト回路、６は
ＤＵＴ４ａ、４ｂとファンクシコンテスト回路５の間で
の信号の変換を行うドライバー・」ンバレーター回路、
７は０ＬＩＴ４ａ、４ｂの試験時にこれらＤＬＩＴ４ａ
、４ｂに電源を供給する検査用電源（以下ＶＰＳと記す
）、８はＤＵＴ４ａ、４ｂのＤＣ特性を測定するＤＣ特
性測定回路（以下ＰＭＩＪと記す）である。そして、Ｖ
ＰＳ７と各テストピン２の間は電源接続リレー９により
、またＰＭＬＪ８と各テストピン２の間はＤＣ測定リレ
ー１０によりそれぞれ接続・ＦＪＪ階しを行うように構
成されている。
１１はこのＩＣテスター１の制御部を構成するＣＰＵ、
１２は上記したファンクシコンテスト回路５、ＶＰＳ７
、ＰＭＵ８などの各テストユニットとＣＰＵ１１とのイ
ンターフェースであり、上記した電源接続リレー９．Ｄ
Ｃ測定リレー１０は制御信号線１３によりインタフェー
ス１２に接続され、またＶＰＳ７．ＰＭＵ８はデータ信
号線１４によりインタフェース１２に接続されている。
１２は上記したファンクシコンテスト回路５、ＶＰＳ７
、ＰＭＵ８などの各テストユニットとＣＰＵ１１とのイ
ンターフェースであり、上記した電源接続リレー９．Ｄ
Ｃ測定リレー１０は制御信号線１３によりインタフェー
ス１２に接続され、またＶＰＳ７．ＰＭＵ８はデータ信
号線１４によりインタフェース１２に接続されている。
従来のＩＣテスター１は上記のように構成され、ＤＵＴ
４ａ、４ｂの試験は第５図にフロー図で示す手順に従っ
て以下のように行われる。
４ａ、４ｂの試験は第５図にフロー図で示す手順に従っ
て以下のように行われる。
先ずＣＰＵ１１からインタフェース１２．制御信号線１
３を通して電源接続リレー９へ制御信号が送られ、これ
によりテストピン２のうち［）ＵＴ４ａ、４ｂの電源ピ
ンに接続されたピンと■ＰＳ７の間が電源接続リレー９
を介して接続される（ステップＳ１ン。次にＣＰＬｌｌ
ｌからインタフェース１２．制御信号線１３を通してＤ
Ｃ測定リレー１０へ制御信号が送られ、これによりＤＵ
Ｔ４ａのピンに接続されているテストピン２のうちの１
ピンとＰＭＵ８の間がＤＣ測定リレー１０を介して接続
され（ステップＳ２）、ＰＭＵ８によってＤＵＴ４ａの
ＤＣ特性テストが行われる（ステップＳ ）。次のステ
ップＳ４では、゛ステップＳ３で行われたＤＣ特性テス
トがＤＵＴ４ａの最終ピンについてのものかどうかの確
認が行われ、最終ピンについてのテストでないと判定さ
れるとステップＳ２に実行が戻り、ここでＰＭＵ８はＤ
ＵＴ４ａの別の１ピンに切換え接続される。以下ステッ
プＳ −８４の実行が最終ピンに芋るまで繰り返される
。これによりＰＭＵ８はＤＵＴ４ａの各ピンに１ピンず
つ単独に順次切換え接続され、切換え接続されるたびに
そのピンに対するＤＣ特性テストが行われる。
３を通して電源接続リレー９へ制御信号が送られ、これ
によりテストピン２のうち［）ＵＴ４ａ、４ｂの電源ピ
ンに接続されたピンと■ＰＳ７の間が電源接続リレー９
を介して接続される（ステップＳ１ン。次にＣＰＬｌｌ
ｌからインタフェース１２．制御信号線１３を通してＤ
Ｃ測定リレー１０へ制御信号が送られ、これによりＤＵ
Ｔ４ａのピンに接続されているテストピン２のうちの１
ピンとＰＭＵ８の間がＤＣ測定リレー１０を介して接続
され（ステップＳ２）、ＰＭＵ８によってＤＵＴ４ａの
ＤＣ特性テストが行われる（ステップＳ ）。次のステ
ップＳ４では、゛ステップＳ３で行われたＤＣ特性テス
トがＤＵＴ４ａの最終ピンについてのものかどうかの確
認が行われ、最終ピンについてのテストでないと判定さ
れるとステップＳ２に実行が戻り、ここでＰＭＵ８はＤ
ＵＴ４ａの別の１ピンに切換え接続される。以下ステッ
プＳ −８４の実行が最終ピンに芋るまで繰り返される
。これによりＰＭＵ８はＤＵＴ４ａの各ピンに１ピンず
つ単独に順次切換え接続され、切換え接続されるたびに
そのピンに対するＤＣ特性テストが行われる。
そしてＤＵＴ４ａの全ピンにわたるＤＣ特性テストが終
了すると、ＰＭＵ８はＤＣ測定リレー１０によりもう一
方のＤＵＴ４ ｂの１ピンに切換え接続され（ステップ
Ｓ５）、以下ステップＳ６によるＤＣ特性テスト、ステ
ップＳ７による晶柊ピンか否かの判定の各実行をＤＵＴ
４ａの場合と同様に繰り返すことにより、ＤＵＴ４ ｂ
についても全ピンにわたってＤＣ特性の測定が行われる
。
了すると、ＰＭＵ８はＤＣ測定リレー１０によりもう一
方のＤＵＴ４ ｂの１ピンに切換え接続され（ステップ
Ｓ５）、以下ステップＳ６によるＤＣ特性テスト、ステ
ップＳ７による晶柊ピンか否かの判定の各実行をＤＵＴ
４ａの場合と同様に繰り返すことにより、ＤＵＴ４ ｂ
についても全ピンにわたってＤＣ特性の測定が行われる
。
上記の手順でＤＣ特性テストが終了すると、次にＣＰＵ
１１からの制御信号によりＤＣ測定リレー１０はすべて
オフとなり、ＰＭＵ８がテストピン２から切り離される
一方、ドライバー・コンパレーター回路６がＣＰｔＪｌ
ｌからの制ｗＪｌｆｉ号により全テストピン２に接続さ
れる。こ机によりファンクションテスト回路５から全テ
ストピン２に対するテストパターン信号が出力され、こ
の信号がドライバー・コンパレーター回路６でアナログ
信号に変換されたあと、対応するＤＵＴ４ａ、４ｂの各
ピンに送られる。また、ＤＬＩＴ４ａ、４ｂから出力さ
れる信号はドライバー・コンパレーター回路６でディジ
タルパターン信号に変換されてからファンクションテス
ト回路５に入力され、ここでＤＵＴ４ａ、４ｂのフ１ン
クシコンテスト結果が同時に判定される。その判定デー
タはインタフェース１２を通してＣＰＵ１１に入力され
る（ステップＳ８）。
１１からの制御信号によりＤＣ測定リレー１０はすべて
オフとなり、ＰＭＵ８がテストピン２から切り離される
一方、ドライバー・コンパレーター回路６がＣＰｔＪｌ
ｌからの制ｗＪｌｆｉ号により全テストピン２に接続さ
れる。こ机によりファンクションテスト回路５から全テ
ストピン２に対するテストパターン信号が出力され、こ
の信号がドライバー・コンパレーター回路６でアナログ
信号に変換されたあと、対応するＤＵＴ４ａ、４ｂの各
ピンに送られる。また、ＤＬＩＴ４ａ、４ｂから出力さ
れる信号はドライバー・コンパレーター回路６でディジ
タルパターン信号に変換されてからファンクションテス
ト回路５に入力され、ここでＤＵＴ４ａ、４ｂのフ１ン
クシコンテスト結果が同時に判定される。その判定デー
タはインタフェース１２を通してＣＰＵ１１に入力され
る（ステップＳ８）。
第６図は第４図に示したＩＣテスター１におけるＰＭＵ
８をＤＵＴ４ａ、４ｂの数に対応させて複数（ここでは
２つ）設けた他の従来例の概略の構成を示すブロック図
であり、１つのＰＭＵ８ａと各テストピン２どの間の接
続・切離しはＤＣ測定リレー１０８により、また他の１
つのＰＭＵ８ｂと各テストピン２との間の接続・切離し
は別のＤＣ測定リレー１０ｂによりそれぞれ行うように
構成されている。そのほかの構成は第４図の場合と同じ
である。
８をＤＵＴ４ａ、４ｂの数に対応させて複数（ここでは
２つ）設けた他の従来例の概略の構成を示すブロック図
であり、１つのＰＭＵ８ａと各テストピン２どの間の接
続・切離しはＤＣ測定リレー１０８により、また他の１
つのＰＭＵ８ｂと各テストピン２との間の接続・切離し
は別のＤＣ測定リレー１０ｂによりそれぞれ行うように
構成されている。そのほかの構成は第４図の場合と同じ
である。
このＩＣテスター１によるＤＣ特性テストでは、ＶＰＳ
７が各ＤＩＪＴ４ａ、４ｂの電源ピンに接続されたあと
、ＤＣ測定リレー１０ａの中からＤＵＴ４ａの各ピンに
対応するリレーが選ばれる一方、ＤＣ測定リレー１０ｂ
の中からはＤＵＴ４ｂの各ピンに対応するリレーが選ば
れる。そして、ＤＣ測定リレー１０ａがＤＵＴ４ａの各
ピンに１ピンずつ切換え接続されてＤＵＴ４ａのＤＣ特
性テストが順次行われるのと並行して、もう一方のＤＣ
測定リレー１０ｂはＤＵＴ４ｂの各ピンに１ピンずつ切
換え接続されてＤＵＴ４ｂのＤＣ特性テストも同時に順
次行われる。
７が各ＤＩＪＴ４ａ、４ｂの電源ピンに接続されたあと
、ＤＣ測定リレー１０ａの中からＤＵＴ４ａの各ピンに
対応するリレーが選ばれる一方、ＤＣ測定リレー１０ｂ
の中からはＤＵＴ４ｂの各ピンに対応するリレーが選ば
れる。そして、ＤＣ測定リレー１０ａがＤＵＴ４ａの各
ピンに１ピンずつ切換え接続されてＤＵＴ４ａのＤＣ特
性テストが順次行われるのと並行して、もう一方のＤＣ
測定リレー１０ｂはＤＵＴ４ｂの各ピンに１ピンずつ切
換え接続されてＤＵＴ４ｂのＤＣ特性テストも同時に順
次行われる。
第４図に示した従来のｔＣテスターでｔま、１つのＰＭ
Ｕ８をＤＵＴ４ａ、４ｂの全ピンに１ピンずつ順次切換
接続してＤＣ特性テストを行わなければならないので、
テストピン２を複数のＤＬｊＴ４ａ、４ｂに割り当てて
テストする場合でも、１つのＯＵＴに対して行うピン接
続手順をＯＵＴの数だけ繰り返し行う必要があり、その
ためテスト時間が長くなるという問題点があった。
Ｕ８をＤＵＴ４ａ、４ｂの全ピンに１ピンずつ順次切換
接続してＤＣ特性テストを行わなければならないので、
テストピン２を複数のＤＬｊＴ４ａ、４ｂに割り当てて
テストする場合でも、１つのＯＵＴに対して行うピン接
続手順をＯＵＴの数だけ繰り返し行う必要があり、その
ためテスト時間が長くなるという問題点があった。
一方、第６図に示した従来の別のＩＣテスターでは、複
数のＤＵＴ４ａ、４ｂに対応付けてＰＭ［Ｊ８ａ、８ｂ
が浚数設けられているため、１つのＤＵＴにかかるＤＣ
特性テスト時間の間に複数のＤＵＴ４ａ、４ｂのＤＣ特
性テストを並行して行うことができ、テスト時間を短縮
できるものの、各ＰＭＵ８ａ、８ｂと各ＤＵＴ４ａ、４
ｂのピンとの間の接続・切離しを行うために、テストピ
ン２に対してＤＣ測定リレー１０ａ、’１０ｂが７トリ
クス状に配置されており、多数のリレーが必要で故障の
原因となり、テストプログラムら複雑になるという問題
点があった。
数のＤＵＴ４ａ、４ｂに対応付けてＰＭ［Ｊ８ａ、８ｂ
が浚数設けられているため、１つのＤＵＴにかかるＤＣ
特性テスト時間の間に複数のＤＵＴ４ａ、４ｂのＤＣ特
性テストを並行して行うことができ、テスト時間を短縮
できるものの、各ＰＭＵ８ａ、８ｂと各ＤＵＴ４ａ、４
ｂのピンとの間の接続・切離しを行うために、テストピ
ン２に対してＤＣ測定リレー１０ａ、’１０ｂが７トリ
クス状に配置されており、多数のリレーが必要で故障の
原因となり、テストプログラムら複雑になるという問題
点があった。
この発明は、このような問題点を解潤するためになされ
たもので、複数のＤＵＴのＤＣ特性テストを同時に行う
ことができ、ＰＭＵとＤＩＪＴのピンの間を接続・切離
しする切換接続手段の構成が簡単で故障発生も少なく、
テストプログラムも容易なＩＣテスターを得ることを目
的とする。
たもので、複数のＤＵＴのＤＣ特性テストを同時に行う
ことができ、ＰＭＵとＤＩＪＴのピンの間を接続・切離
しする切換接続手段の構成が簡単で故障発生も少なく、
テストプログラムも容易なＩＣテスターを得ることを目
的とする。
この発明に係るＩＣテスターは、ＤＵＴの各ピンに接続
される複数のテストピンが隣り合う数ピンごとに区分さ
れて複数のピン群とされるとともに、各ピン群に対応付
けてＤｔＪＴのＤＣ特性テストを行う複数のＰＭＵが設
けられ、ざらに、これらのＰＭＵを対応する各ピン群内
のピンに対してそれぞれ順次切換接続する切換接続手段
を設けたものである。
される複数のテストピンが隣り合う数ピンごとに区分さ
れて複数のピン群とされるとともに、各ピン群に対応付
けてＤｔＪＴのＤＣ特性テストを行う複数のＰＭＵが設
けられ、ざらに、これらのＰＭＵを対応する各ピン群内
のピンに対してそれぞれ順次切換接続する切換接続手段
を設けたものである。
〔作用〕 。
この発明におけるＩＣテスターでは、テストピンの１つ
のピン群が複数のＤＵＴにまたがって接続されないよう
にしつつ、複数のＤＵＴをテストピンに接続する。そし
て、各ＰＭＵが対応する各ピン群に対し１ピンずつ順次
切換接続されることで、複数のＤＬＪＴのＤＣ特性テス
トが同時に並行して行われる。
のピン群が複数のＤＵＴにまたがって接続されないよう
にしつつ、複数のＤＵＴをテストピンに接続する。そし
て、各ＰＭＵが対応する各ピン群に対し１ピンずつ順次
切換接続されることで、複数のＤＬＪＴのＤＣ特性テス
トが同時に並行して行われる。
第１図はこの発明によるＩＣテスターの一実施例の概略
の構成を示すブロック図であり、１〜６゜１１〜１４は
上記従来装置と全く同一のものである。このＩＣテスタ
ー１では、テストピン２を隣り合う数ピン（０本のピン
）ごとに区分して複数のピン群２ａ〜２ｄ（Ｑ、１〜Ｑ
、。：・・弓Ｑｄ１〜Ｑｄｏ）とするとともに、これら
のピン群２ａ〜２ｄにそれぞれ対応させて複数のＰＭＩ
Ｊ８ａ、８ｂ。
の構成を示すブロック図であり、１〜６゜１１〜１４は
上記従来装置と全く同一のものである。このＩＣテスタ
ー１では、テストピン２を隣り合う数ピン（０本のピン
）ごとに区分して複数のピン群２ａ〜２ｄ（Ｑ、１〜Ｑ
、。：・・弓Ｑｄ１〜Ｑｄｏ）とするとともに、これら
のピン群２ａ〜２ｄにそれぞれ対応させて複数のＰＭＩ
Ｊ８ａ、８ｂ。
３ｃ、 ８ｄが設けられている。また、各ＰＭＵ８ａ〜
８ｄとこれらに対応する各ピン群２ａ、２ｄの間の接続
・切離しを行う切ＩＡ １ｍ続手段としてそれぞれ別々
のＤＣ測定リレー１０ａ、１０ｂ、１０ｃ、１０ｄが設
けられている。さらに上記各ピン群２ａ〜２ｄにそれぞ
れ対応させて複数のＶＰＳ７ａ、７ｂ、７ｃ、７ｄが設
けられ、各ＶＰＳ７ａ〜７ｄとこれらに対応する各ピン
群２ａ〜２ｄの間の接続・切離しをそれぞれ別々の電源
接続リレー９ａ、９ｂ、９ｃ、９ｃｊｒ行つＪｌ：ウニ
ｈＭ 成されている。
８ｄとこれらに対応する各ピン群２ａ、２ｄの間の接続
・切離しを行う切ＩＡ １ｍ続手段としてそれぞれ別々
のＤＣ測定リレー１０ａ、１０ｂ、１０ｃ、１０ｄが設
けられている。さらに上記各ピン群２ａ〜２ｄにそれぞ
れ対応させて複数のＶＰＳ７ａ、７ｂ、７ｃ、７ｄが設
けられ、各ＶＰＳ７ａ〜７ｄとこれらに対応する各ピン
群２ａ〜２ｄの間の接続・切離しをそれぞれ別々の電源
接続リレー９ａ、９ｂ、９ｃ、９ｃｊｒ行つＪｌ：ウニ
ｈＭ 成されている。
上記のように構成されたＩＣテスター１で、複数のＤｔ
ＪＴ４ａ、４ｂの試験を行う場合の動作は第２図にフロ
ー図で示す手順に従って以下のように行われる。なお、
ＤＵＴ４ａ、４ｂはそれぞれがＮ本のピンＰ ・・・
、Ｐ ′Ｐ 、・・・、ＰｂＮをａｌｏ ａＮ
′ｂｌ 有しており、また、試験を行なう際には、１つのＤＵ丁
４ａについてはテストピン２のピン群２ａの全ピンとこ
れに隣接するピン群２ｂの一部ピンを合せたＮ本分に接
続され、他の１つのＤＬＪＴ４ｂについてはピン群２Ｃ
の全ピンとこれに隣接するピン群２ｄの一部ピンを合ゼ
た同じくＮ本分に接続されているものとする。
ＪＴ４ａ、４ｂの試験を行う場合の動作は第２図にフロ
ー図で示す手順に従って以下のように行われる。なお、
ＤＵＴ４ａ、４ｂはそれぞれがＮ本のピンＰ ・・・
、Ｐ ′Ｐ 、・・・、ＰｂＮをａｌｏ ａＮ
′ｂｌ 有しており、また、試験を行なう際には、１つのＤＵ丁
４ａについてはテストピン２のピン群２ａの全ピンとこ
れに隣接するピン群２ｂの一部ピンを合せたＮ本分に接
続され、他の１つのＤＬＪＴ４ｂについてはピン群２Ｃ
の全ピンとこれに隣接するピン群２ｄの一部ピンを合ゼ
た同じくＮ本分に接続されているものとする。
先ず、ＣＰ Ｕ １．１からインタフェース１２．制御
信号線１３を通して各電源接続リレー９ａ〜９ｄへ制御
信号が送られ、これによりテストピン２のう＠ＤｔＪＴ
４ａ、４ｂの電源ピンに接続されたピンとＶＰＳ７ａ〜
７ｄのうちそのピンに対応するものとの間が電源接続リ
レー９ａ〜９ｄを介して接続される（ステップ５１１）
。次にＣＰＵ１１からインタフェース１２．制御信号線
１３を通して各ＤＣ測定リレー１０ａ〜１０ｄへ制御信
号が送られ、これによりＤＵＴ４ａの１ピンＰａ１に接
続されているピン群２ａのうちの１ピンＱａ１とＰＭＵ
８ａの間がＤＣ測定リレー１０ａを介して接続される（
ステップＳ ）、、同様に、ＤＵＴ４２ａ ａの１ピンＰ、（。＋１）に接続されているピン群２ｂ
のうちの１ピンＱｂ１とＰＭＬＩ８ｔ）の間がＤＣ測定
リレーｉｏｂを介して、またＤＵＴ４ｂの１ピンＰｂｌ
に接続されているピン群２Ｃのうちの１ピンＱＣ１とＰ
ＭＵ８ｃの間がＤＣ測定リレー１０ｃを介して、さらに
ＤＩＪＴ４ｂの１ピンＰ に接ｂ（ｎ＋１） 続されているピン群２ｄのうちの１ピンＱｄ１とＰＭＬ
Ｊ８ｄの間がＤＣＷＩ定リレー１０ｄを介してそれぞれ
並行して接続され（ステップ５１２ｂ、５１２Ｃ１Ｓ１
２ｄ）る。そして、ＰＭＵ８ａ、８ｂによってＤＬＪＴ
４ａのピンＰ とピンＰ とに対ａ１ ａ
（ｎ＋１） するＤＣ特性テストが、またＰＭＵ８ｃ、８ｄによって
ＤｔＪＴ４ｂのピンＰｂ１とピンＰｂ（。＋１）とに対
するＤＣｖＩ性テストが同時に並行して行われる（ステ
ップＳ Ｓ Ｓ Ｓ）。
信号線１３を通して各電源接続リレー９ａ〜９ｄへ制御
信号が送られ、これによりテストピン２のう＠ＤｔＪＴ
４ａ、４ｂの電源ピンに接続されたピンとＶＰＳ７ａ〜
７ｄのうちそのピンに対応するものとの間が電源接続リ
レー９ａ〜９ｄを介して接続される（ステップ５１１）
。次にＣＰＵ１１からインタフェース１２．制御信号線
１３を通して各ＤＣ測定リレー１０ａ〜１０ｄへ制御信
号が送られ、これによりＤＵＴ４ａの１ピンＰａ１に接
続されているピン群２ａのうちの１ピンＱａ１とＰＭＵ
８ａの間がＤＣ測定リレー１０ａを介して接続される（
ステップＳ ）、、同様に、ＤＵＴ４２ａ ａの１ピンＰ、（。＋１）に接続されているピン群２ｂ
のうちの１ピンＱｂ１とＰＭＬＩ８ｔ）の間がＤＣ測定
リレーｉｏｂを介して、またＤＵＴ４ｂの１ピンＰｂｌ
に接続されているピン群２Ｃのうちの１ピンＱＣ１とＰ
ＭＵ８ｃの間がＤＣ測定リレー１０ｃを介して、さらに
ＤＩＪＴ４ｂの１ピンＰ に接ｂ（ｎ＋１） 続されているピン群２ｄのうちの１ピンＱｄ１とＰＭＬ
Ｊ８ｄの間がＤＣＷＩ定リレー１０ｄを介してそれぞれ
並行して接続され（ステップ５１２ｂ、５１２Ｃ１Ｓ１
２ｄ）る。そして、ＰＭＵ８ａ、８ｂによってＤＬＪＴ
４ａのピンＰ とピンＰ とに対ａ１ ａ
（ｎ＋１） するＤＣ特性テストが、またＰＭＵ８ｃ、８ｄによって
ＤｔＪＴ４ｂのピンＰｂ１とピンＰｂ（。＋１）とに対
するＤＣｖＩ性テストが同時に並行して行われる（ステ
ップＳ Ｓ Ｓ Ｓ）。
１３ａ’ １３ｂ’ １３Ｃ’ １３ｄ次のステ
ップ５ｓｓｓ １４ａ″１４ｂ・１４ｃｍ １４ｄ では、ステップＳ１３．〜５１３ｄで行われたＤＣ特性
テストが各ＰＭＵ８ａ〜８ｄに対応する最終ピンについ
てのものかどうかの確認が行われ、最終ピンについての
テストでないと判定されると各々ステップＳ −８に
実行が戻り、ここでＰ１２ａ １２ｄ ＭｔＪ８ａ〜８ｄは、それぞれが次のピン、すなわちＱ
（Ｐ ） 、 Ｑ６２（Ｐ８（。、２）） 、
Ｑｏ２（Ｐｌ、２）ａ２ ａ２ およびＱｄ２ （Ｐｂ（ｎ＋２））へとそれぞれ切換え
接続される。
ップ５ｓｓｓ １４ａ″１４ｂ・１４ｃｍ １４ｄ では、ステップＳ１３．〜５１３ｄで行われたＤＣ特性
テストが各ＰＭＵ８ａ〜８ｄに対応する最終ピンについ
てのものかどうかの確認が行われ、最終ピンについての
テストでないと判定されると各々ステップＳ −８に
実行が戻り、ここでＰ１２ａ １２ｄ ＭｔＪ８ａ〜８ｄは、それぞれが次のピン、すなわちＱ
（Ｐ ） 、 Ｑ６２（Ｐ８（。、２）） 、
Ｑｏ２（Ｐｌ、２）ａ２ ａ２ およびＱｄ２ （Ｐｂ（ｎ＋２））へとそれぞれ切換え
接続される。
以下ステップＳ −８１２ｄからステップＳ１４２ａ
〜Ｓ までの実行が最終ピンに至るまで、ずａ
１４ｄ なわちＰＭｔＪ８ａについてはピンＱ、。（Ｐ、。）に
、ＰＭ（Ｊ８ｂについてはピンＱｂｋ（ＰａＮ）に、Ｐ
ＭＵ８ｃについてはＱ ａｎ （Ｐ ｂｎ）に、ＰＭｔ
Ｊ８ｄについてはＱｄｋ（ＰｂＮ）に至るまで繰り返さ
れる。
１４ｄ なわちＰＭｔＪ８ａについてはピンＱ、。（Ｐ、。）に
、ＰＭ（Ｊ８ｂについてはピンＱｂｋ（ＰａＮ）に、Ｐ
ＭＵ８ｃについてはＱ ａｎ （Ｐ ｂｎ）に、ＰＭｔ
Ｊ８ｄについてはＱｄｋ（ＰｂＮ）に至るまで繰り返さ
れる。
これによりＰＭＵ８ａ１．ｔＤＵＴ４ａのピンＰ、１か
らピンＰａｎまで、ＰＭＵ８ｂはＤＵＴ４ａのピンＰａ
（ｎ＋１）からピンＰ几Ｎまで、Ｐ Ｍ ｔＪ ８ Ｃ
ｊ、ｔ Ｄ Ｕ Ｔ４ｂのピンＰｂ１からピンＰｂｎま
で、ＰＭｔＪ８ｄはＤｔＪＴ４ｂのピンＰｂｃ。＋１）
からピンＰｂ−でそれぞれ１ピンずつ甲独に順次切換え
接続され、切換え接続されるたびにそのピンに対するＤ
Ｃ特性テストが行われる。
らピンＰａｎまで、ＰＭＵ８ｂはＤＵＴ４ａのピンＰａ
（ｎ＋１）からピンＰ几Ｎまで、Ｐ Ｍ ｔＪ ８ Ｃ
ｊ、ｔ Ｄ Ｕ Ｔ４ｂのピンＰｂ１からピンＰｂｎま
で、ＰＭｔＪ８ｄはＤｔＪＴ４ｂのピンＰｂｃ。＋１）
からピンＰｂ−でそれぞれ１ピンずつ甲独に順次切換え
接続され、切換え接続されるたびにそのピンに対するＤ
Ｃ特性テストが行われる。
そしてＤＵＴ４ａ、４ｂの全ピンにわたるＤＣ特性テス
トが終了すると、次にｃｐｕｉ”＋がらの制御信号によ
りＤＣ測定リレー１０ａ〜１０ｄはすべてオフとなり、
各ＰＭＵ８ａ〜８ｄがテストピン２から切り離される一
方、ドライバー・コンパレーター回路６がＣＰｔＪｌｌ
からの制御信号により全テストピン２に接続される。こ
れにより従来のＩＣテスターの場合と同様にして、ＤＵ
Ｔ４ａ、４ｂのファンクションテストが行われる（ステ
ップ５１５）。
トが終了すると、次にｃｐｕｉ”＋がらの制御信号によ
りＤＣ測定リレー１０ａ〜１０ｄはすべてオフとなり、
各ＰＭＵ８ａ〜８ｄがテストピン２から切り離される一
方、ドライバー・コンパレーター回路６がＣＰｔＪｌｌ
からの制御信号により全テストピン２に接続される。こ
れにより従来のＩＣテスターの場合と同様にして、ＤＵ
Ｔ４ａ、４ｂのファンクションテストが行われる（ステ
ップ５１５）。
なお、上記実施例ではＰＭＬ１８ａ〜８ｄと同様にテス
トピン２の各ピン群２ａ〜２ｄに対応させて複数のＶＰ
Ｓ７ａ〜７ｄを設けたものを示したが、第３図に示すよ
うに１つのＶ Ｐ Ｓ ７−Ｑまかなうようにしても同
様の礪能を与えることができる。
トピン２の各ピン群２ａ〜２ｄに対応させて複数のＶＰ
Ｓ７ａ〜７ｄを設けたものを示したが、第３図に示すよ
うに１つのＶ Ｐ Ｓ ７−Ｑまかなうようにしても同
様の礪能を与えることができる。
以上のようにこの発明によれば、数ピンごとに区分した
テストピンの各ピン群にそれぞれ対応するように複数の
ＰＭＬＩを設け、各ＰＭｔＪと対応する各ピン群の間を
それぞれ切換接続手段で１ピン宛切換接続するように構
成したので、複数のＤＵＴのＤＣ特性テストを同時に並
行して行うことができテスト時間を短縮できるとともに
、ＰＭＵとテストピンの間を切換接続する切換接続手段
の構成も簡単になって故障も少なく、テストプログラム
も容易になるなどの効果がある。
テストピンの各ピン群にそれぞれ対応するように複数の
ＰＭＬＩを設け、各ＰＭｔＪと対応する各ピン群の間を
それぞれ切換接続手段で１ピン宛切換接続するように構
成したので、複数のＤＵＴのＤＣ特性テストを同時に並
行して行うことができテスト時間を短縮できるとともに
、ＰＭＵとテストピンの間を切換接続する切換接続手段
の構成も簡単になって故障も少なく、テストプログラム
も容易になるなどの効果がある。
第１図はこの発明によるＩＣテスターの一実施例を示す
ブロック図、第２図はその動作を示すフロー図、第３図
はこの発明の他の実施例を示すブロック図、第４図は従
来のＩＣテスターの一例を示すブロック図、第５図はそ
の動作を示すフロー図、第６図は従来のＩＣテスターの
他の一例を示すブロック図である。 図において、２はテストピン、２ａ〜２ｄはピン群、８
ａ〜８ｄはＰＭＬＪ （ＤＣ特性測定回路）、１０８〜
１０ｄはＤＣ測定リレー（切換接続手段）である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第５図
ブロック図、第２図はその動作を示すフロー図、第３図
はこの発明の他の実施例を示すブロック図、第４図は従
来のＩＣテスターの一例を示すブロック図、第５図はそ
の動作を示すフロー図、第６図は従来のＩＣテスターの
他の一例を示すブロック図である。 図において、２はテストピン、２ａ〜２ｄはピン群、８
ａ〜８ｄはＰＭＬＪ （ＤＣ特性測定回路）、１０８〜
１０ｄはＤＣ測定リレー（切換接続手段）である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第５図
Claims (1)
- （１）被試験ＩＣの各ピンに接続される複数のテストピ
ンが隣り合う数ピンごとに区分されて複数のピン群とさ
れるとともに、各ピン群に対応付けて被試験ＩＣのＤＣ
特性を測定する複数のＤＣ特性測定回路が設けられ、さ
らに、これらのＤＣ特性測定回路を対応する前記各ピン
群内のピンに対してそれぞれ順次切換接続する切換接続
手段が設けられたことを特徴とするＩＣテスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277966A JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Ｉｃテスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277966A JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Ｉｃテスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119772A true JPH01119772A (ja) | 1989-05-11 |
Family
ID=17590751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277966A Pending JPH01119772A (ja) | 1987-11-02 | 1987-11-02 | Ｉｃテスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119772A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036577U (ja) * | 1989-06-09 | 1991-01-22 | ||
| JP2002207066A (ja) * | 2001-01-09 | 2002-07-26 | Advantest Corp | 自己診断回路及びシステムｌｓｉテスタ |
| CN107024612A (zh) * | 2017-04-26 | 2017-08-08 | 中国电子科技集团公司第四十四研究所 | Ccd器件漏电流测试装置的控制方法 |
| CN107132395A (zh) * | 2017-04-26 | 2017-09-05 | 中国电子科技集团公司第四十四研究所 | 用于检测ccd器件漏电流的测试装置 |
-
1987
- 1987-11-02 JP JP62277966A patent/JPH01119772A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036577U (ja) * | 1989-06-09 | 1991-01-22 | ||
| JP2002207066A (ja) * | 2001-01-09 | 2002-07-26 | Advantest Corp | 自己診断回路及びシステムｌｓｉテスタ |
| CN107024612A (zh) * | 2017-04-26 | 2017-08-08 | 中国电子科技集团公司第四十四研究所 | Ccd器件漏电流测试装置的控制方法 |
| CN107132395A (zh) * | 2017-04-26 | 2017-09-05 | 中国电子科技集团公司第四十四研究所 | 用于检测ccd器件漏电流的测试装置 |
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