JPH011192A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に読み出し動作時
にビット線間に生じる電位差を充分に大きくすることに
よりセンスアンプの誤動作を防止できるようにした半導
体記憶装置に関する。

〔従来の技術〕

第４図は従来の半導体記憶装置を示す回路図である。

メモリセルアレイ１は、多数のメモリセル２ａ。

２ｂ・・・を備えている。例えば、メモリセル２ａは、
キャパシタ３ａとＮ　ｃｈ＜　Ｎチャネル）−ＭＯＳＦ
ＥＴ４ａからなり、第１ビット線５ａとワード線６ａに
接続されている。また、メモリセル２ｂは、キャパシタ
３ｂとＮｃｈ−ＭＯＳＦＥＴ４ｂからなり、第２ビット
線５ｂとワード線６ｂに接続されている。第１ビット線
５ａおよび第２ビット線５ｂは互いに相補的な関係にあ
り、読み出し／再書き込み動作の初期段階では常に同電
位１／２Ｖｏｏにブリ￥ヤージされる。

センスアンプ７は、第１ビット線５ａと第２ビット線５
ｂとの間に接続されており、直列接続されたＮｃｈ−Ｍ
ＯＳＦＥＴ８ａ、８ｂで構成された第１ラッチ回路９と
、直列接続されたＰｃｈ（Ｐチャネル）−ＭＯ８ＦＥＴ
Ｉ　Ｏａ、１ｏｂｒ構成すれた第２ラッチ回路１１を備
える。この場合、Ｎｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ８　ａは
、クロック信号φ１が印加される端子１２と第１ビット
線５ａ間に介装され、Ｎｃｈ−ＭＯＳＦＥＴａｂは、端
子１２と第２゜ピット線５ｂ間に介装される。また、Ｐ
ｃｈ−ＭＯＳＦＥＴ１０ａはクロック信号φ２が印加さ
れる端子１３と第１ビット線５ａ間に介装され、Ｐｃｈ
−ＭＯＳＦＥＴ１０ｂは、端子１３と第２ビット線５ｂ
間に介装される。そして、Ｎｃｈ−ＭＯＳＦＥＴ８ａの
ゲートとＰｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０　ａのゲー
トとが互いに接続されて、その接続点が第２ビット線５
ｂに接続されるとともに、Ｎ　ｃｈ−Ｍ　０８ＦＥＴ８
ｂのゲートとＰｃｈ−ＭＯＳＦＥＴ１０ｂのゲートとが
互いに接続されて、その接続点が第１ビット線５ａに接
続されている。

次に、この従来の半導体記憶装置における読み出し／再
書き込み動作を説明する。

いま、メモリセル２ａのキャパシタ３ａに電位Ｖｏが保
持されているものとして、その内容を読み出す場合につ
いて説明する。各Ｎｃｈ−ＭＯ３ＦＥＴ８ａ、８ｂの閾
値電圧を■　　、各Ｐ　ｃｈ−ＶｔｈＨ Ｏ８ＦＥＴ１０ａ、１０ｂの閾値電圧をＶ　　とｔｈｐ する。

■　まず、第１ビット線５ａおよび第２ビット線５ｂを
それぞれ１／２Ｖｃｃにプリチャージする。

このとき、端子１２に入力するクロック信号φ１は、φ
１　＝　”２■ＣＣ−ＶｔｈＮ　’端子１３に入力する
クロック信号φ２は、φ２　＝　１／２ＶＣＣ＋　ＩＶ
　　　１テアル。コツトき、Ｎｃｈ−ＭＯＳＦＥＴｈｐ ８ａのゲートと端子１２間の電位差は、１／２Ｖｃｃ−
（１／２Ｖｏｏ−ＶＢ、Ｈ）　＝■ｔｈｓ　、　Ｎｃｈ
−ＭＯＳＦＥＴ８ｂのゲートと端子１２間の電位差は１
／２Ｖｃｃ−（１／２Ｖｏｃ−ＶｔｈＨ）−Ｖ、ｈＮｌ
ＰＣｈ−ＭＯＳＦＥＴ１０ａのゲートと端子１３間の電
位差は１／２Ｖ　　−（１／２Ｖ　　＋ｌＶ　　Ｉ）−
−ｌｃｃ　　　　　　ｃｃ　　　　ｔｈｐ Ｖｔｌ、ｐ　ｌ　、Ｐｃｈ−ＭＯ８ＦＥＴＩ　Ｏｂのゲ
ートと端子１３間の電位差は１／２Ｖｏｏ−（１／２Ｖ
Ｃｏ＋ｌＶ　　　１）＝−ＩＶ　　　Ｉであり、Ｎｃｈ
−ＭＯ８ｔｈｐ　　　　　　　ｔｈｐ ＦＥＴ８ａ、８ｂおよびＰｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　
１０ａ、　１ＱｂはすべてＯＦＦである。

■　ワード線６ａを“ＨＴｌレベルに立ち上げると、第
１ビット線５ａａの電位は、 １　＋　Ｃａ　／　Ｃ５ だけ変化する。ここで、Ｃ８は第１ビット線５ａの浮遊
容量、Ｃ８はキャパシタ３ａの静電容量である。すなわ
ち、キャパシタ３ａの電位と第１ビット線５ａの電位と
が均衡し、第１ビット線５ａの電位は、１／２■ｃｃか
ら（１７２Ｖｃｏ＋ΔＶ）に変化する。Ｖ　　＞　１／
２ＶＣＣのとき例えばＶＤ＝ＶＣＣのときには、Δ■〉
０であるから、第１ビット線５ａの電位は（１／２Ｖｏ
。＋ΔＶ）まで上昇する。

これに対して第２ビット線５ｂの電位は１／２■ｏ。

のままである。

このとき、Ｎｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ８　ａのゲート
電位は第２ビット線５ｂの電位１／２■ｏｏと等しく、
またクロック信号φ１の電位は（１／２Ｖｏｃ−■　　
）であるから、Ｎｃｈ−ＭＯＳＦＥＴ８ａのｔｈＮ ゲートと端子１２間の電位差は、１／２Ｖｏ。−（１／
２ｖ　−■　　）＝■　　となる。マタＮｃｈ−ＣＣｔ
ｈＮ　　　　　　　ｔｈＮ ＭＯ８ＦＥＴ８ｂのゲート電位は第１ビット線５ａの電
位（１／２Ｖｃｃ＋ΔＶ）と等しいから、そのゲートと
端子１２間の電位差は、（１７２Ｖｏｏ＋Δｖ）−（１
７２Ｖｏｏ−■ｔｈＮ）＝へＶ　十Ｖ　ｔｔ＋Ｎとなる
。一方、Ｐｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０　ａのゲー
ト電位は第２ビット線５ｂの電位１／２Ｖｏｏと等しく
、またクロック信号φ　の電位が（１／２ＶＣ，＋１Ｖ
　　　ｌ）であるから、そのゲートと端子１３間ｈｐ の電位差は、１／２Ｖｏ。−（１／２Ｖｃｃ＋ｌ　■ｔ
ｈｐ　　ｌ　）＝−ＩＶ　　　ｌとなる。また、Ｐｃｈ
−ＭＯ８ＦＥｈｐ Ｔ１０ｂのゲート電位は第１ビット線５ａの電位（１／
２Ｖｏｏ＋ΔＶ）と等しいから、そのゲートと端子１３
間の電位差は、（１／２Ｖｏ。＋ΔＶ）−（１／２Ｖ　
　＋ｌＶ　　　ｌ）＝ΔＶ−ＩＶ　　　ｌとｃｃ　　　
　　　ｔｈｐ　　　　　　　　　　　　　　　ｔｈｐな
る。

■　次に上記■の動作の直後に、クロック信号φ　の電
位を（１／２Ｖ　　−Ｖ　　　）’からＯボルトＩ　　
　　　　　　　ＣＣｔｈＮ に降下するとともに、クロック信号φ２の電位を（１／
２Ｖ＋ｌ’Ｖ　　　ｌ）からＶｃｃに上昇させる。

ｃｃ　　　　　　ｔｈｐ すると、■で述べたＮｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ８　ａ
におけるソース・ゲート間電圧とＮｃｈ−ＭＯ８ＦＥＴ
８ｂにおけるソース・ゲート間電圧の関係からＮｃｈ−
ＭＯＳ、ＦＥＴ８ｂがＮｃｈ−ＭＯ３ＦＥＴ８ａより強
くオン状態になる一方、同じ＜Ｐｃｈ−ＭＯＳＦＥＴ１
０ａにおけるソース・ゲート間電圧とＰｃｈ−ＭＯＳ　
Ｆ　Ｅ　Ｔ　１０　ｂにおけるソース・ゲート間電圧の
関係からＰｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０　ａがＰｃ
ｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０　ｂより強くオン状態に
なる。その結果、第２ビット線５ｂはＮ’ｃｈ−ＭＯ３
ＦＥＴ８ｂを介してＯボルトに放電されるとともに、第
１ビット線５ａはＰｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０ａ
を介して電源電位Ｖ。０に充電される。

以上のように、第１ビット線５ａの電位がＶ。０に上昇
するのに対し、第２ビット線５ｂの電位がＯボルトとな
り、両ビット線５ａ、５ｂ間の電位差がΔ■から■。０
まで増大するため、センスアンプ７からは高い電圧が出
力される。

一方、第１ビット線５ａの電位がＶ。０に上昇したこと
から、メモリセル２ａにおけるキャパシタ３ａの電位は
元の■。Ｃまで復帰する。すなわち、メモリセル２ａの
読み出しのためにワード線６ａを゛Ｈ″レベルにした初
期においてはキャパシタ３ａの電位はＶＤ＝ＶＣＣから
（１／２Ｖｃｃ＋ΔＶ）に降下してしまうが、それにも
かかわらず、センスアンプ７の機能によってこのキャパ
シタ３ａは再び元の電位Ｖ。０まで上昇復帰し、再書き
込みが行なわれ、その記憶内容が保持される。

次に、メモリセル２ａのキャパシタ３ａの電位ｖｏとし
て０が保持されていたときも、上記とほぼ同様の動作が
行なわれる。ただし、Ｖ、＝Ｏの場合は、メモリセル２
ａの読み出しによって第１ビット線５ａの電位が、１／
２ＶｏｏからΔＶだけ降下する。一方、第２ビット線５
ｂの電位は１／２■ｏｏに保持されたままである。その
結果、クロック信号φ　の電位を（１／２Ｖ　　−Ｖ　
　　）からＯＩ　　　　　　　　　ＣＣｔｈＮ ボルトに降下するとともに、クロック信号φ２の電位を
（１／２　Ｖｃｃ＋　ｌ　■ｔｈｐ　ｌ　）からＶｃｃ
に上昇させると、上記の場合とは逆にＮｃｈ−ＭＯ８Ｆ
ＥＴＳａがＮｃｈ−ＭＯ３ＦＥＴ８ｂより強くオン状態
になる一方、Ｐｃｈ−ＭＯＳＦＥＴ１０ｂがＰｃｈ−Ｍ
ＯＳＦＥＴ１０ａより強くオン状態になる。

ソノ結果、第１ビット線５ａ１．ｔＮｃｈ−ＭＯ８ＦＥ
Ｔ８ａを介してＯボルトに放電されるとともに、第２ビ
ット線５ｂはＰｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１０　ｂを
介して電源電位■。０に充電される。こうしてセンスア
ンプ７により、両ビット線５ａ、５ｂの電位がΔ■から
Ｖ。０まで増大されて出力される。なお、第１ビット線
５ａがＯボルトに下降復帰した時点で、メモリセル２ａ
の再書き込みが行なわれ、キャパシタ３ａにＯボルトが
保持される。

〔発明が解決しようとする問題点〕

上記のような従来の半導体記憶装置においては、センス
アンプ７の動作の初期において、ラッチ回路９を構成し
ている２個のＮｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ８ａ、８ｂ１
３よびラッチ回路１１を構成している２個のＰｃｈ−Ｍ
ＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲートとソース
間の電位がΔＶだけ異なること、すなわち、対のＭＯＳ
ＦＥＴのドレインのコンダクタンスが異なることを利用
してその初期動作を行なわせている。したがって、セン
スアンプ７に誤動作を起こさせないためには、センスア
ンプ７に与えるべき電位差として所定値以上のビット線
間電位差（上側の場合はΔ■）を確保する必要がある。

ところが、半導体記憶装置が高集積化し、セル面積が小
さくなると、キャパシタの容量Ｃ８が減少したり、ビッ
ト線に接続されるメモリセルの数が増加してビット線の
浮遊客足Ｃ８が増加したりするので、既述の（１）式で
表われるビット線間電位差 １千ＣＢ／Ｃ８ が小さくなってしまう。この場合、従来では、所定値の
ビット線間電位差へＶを確保するために、メモリセルと
して３次元構造のメモリセルを使用し、キャパシタの溝
をより深くすることによってキャパシタ容量Ｃ８を増加
させたり、メモリセルアレイを分割してビット線の長さ
をより短くしてビット線の浮遊容量Ｃ８を小さくしたり
する必要があった。

しかしながら、半導体チップにキャパシタとして深い溝
を掘ると製造工程が非常に複雑になるという不都合や、
メモリセルを分割すると、分割したアレイごとにセンス
アンプを作る必要があってチップ面積が増大するという
不都合が生じるという問題があった。

この発明は、このような問題点を解決するためになされ
たもので、高集積化のためにセル面積が小さい場合でも
、読み出し時に生じるビット線間電位差、すなわち、セ
ンスアンプに与えるべき電位差を、キャパシタ容量の増
大とかビット線浮遊容量の減少とかの手段以外の手段に
よって所定値以上に確保でき、セル面積が小さい場合で
あってもセンスアンプの誤動作を防止できる半導体記憶
装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルアレイか
ら導出されて互いに相補する第１ビット線および第２ビ
ット線とを備え、これら両ビット線間に接続され、メモ
リセルに対する読み出し信号の印加時に前記両ビット線
間に生じる電位差を増幅するとともに、読み出しに伴う
前記メモリセルへの再書き込みレベルを保証するセンス
アンプを備えた半導体記憶装置の構成を前提とする。そ
して、このような半導体記憶装置において、読み出し信
号印加時の両ビット線間に生じる電位差を増幅してセン
スアンプに出力するプリアンプをメモリセルアレイとセ
ンスアンプとの一間に挿入しである。

加えて、プリアンプを次のように構成しである。

すなわち、プリアンプは、第１ビット線電位を昇圧する
昇圧用キャパシタと、第２ビット線電位を降圧する降圧
用キャパシタと、昇圧用キャパシタおよび降圧用キャパ
シタのそれぞれを第１ビット線と第２ビット線との間に
接続する第１のスイッチング手段と、昇圧用キャパシタ
をセンスアンプの一方の入力端子に対して正方向に直列
接続するとともに降圧用キャパシタをセンスアンプの他
方の入力端子に対して負方向に直列接続する第２のスイ
ッチング手段とから構成されている。

（作用〕 この発明においては、読み出し信号印加時に、プリアン
プにおける昇圧用キャパシタが正方向に充電されるとと
もに、降圧用キャパシタが負方向に充電される。次いで
、充電された昇圧用キャパシタがセンスアンプの一方の
入力端子に対して正方向に接続され、センスアンプの一
入力端子の電位を昇圧用キャパシタの充電電圧分だけ上
界させるとともに、充電された降圧用キャパシタがセン
スアンプの他の一入力端子に対して負方向に接続され、
センスアンプの他の一入力端子の電位を降圧用キャパシ
タの充電電圧分だけ降下させる。

すなわち、センスアンプの一入力端子を昇圧するだけで
なく、他の一入力端子を降圧するため、読み出し信号印
加初期のビット線間電位差よりも大きな電位差をセンス
アンプの両端に与えることになり、センスアンプの両端
の電位差が従来例に比べて大幅に増加する。したがって
、高集積化のためにセル面積が小さい場合でも、キャパ
シタ容吊の増大とかビット線浮遊容量の減少とかの手段
によらず、センスアンプに与えるべき両端電位差として
所定値以上の電位差が確保される。

〔実施例〕

′第１図はこの発明の一実施例を示す半導体記憶装置の
回路図であり、第１図において、従来例に係る第４図に
示した符号と同一の符号は、この実施例においても、そ
の符号が示す部品１部分等と同様のものを指す。また、
特記しない限り、配置。

接続関係等についてもこの実施例と従来例とは同様の構
成を有している。この実施例において、従来例と異なっ
ている構成は、次のとおりである。

メモリセルアレイ１内のいずれかのメモリセルに対して
読み出し信号を印加したときに第１ビット線５ａと第２
ビット線５ｂとの間に生じる電位差ΔＶを増幅してセン
スアンプ７に出力するプリアンプ１４がメモリセルアレ
イ１とセンスアンプ７との間に挿入されている。

このプリアンプ１４の構成を説明すると、プリアンプ１
４は、第１ビット線５ａの電位を昇圧するための１つの
昇圧、用キャパシタＣ１と、第２ビット線５ｂの電位を
降圧するための２つの降圧用キャパシタＣ２，Ｃ３と、
昇圧用キャパシタＣ１と直列に接続されて第１ビット線
５ａと第２ビット線５ｂとの間に介装される第１スイツ
チング素子Ｓ　と、降圧用キャパシタＣ２の両側に直列
に接続されて両ビット線５ａ、５ｂ間に介装される第２
．第３のスイッチング素子Ｓ、Ｓ３．！：、もう１つの
降圧用キャパシタＣ３と直列に接続されて両ビット線５
ａ、５ｂ間に介装される第４スイツチング素子Ｓ４と、
メモリセルアレイ１とプリアンプ１４とを継断するため
に第１ビット線５ａ。

第２ビット線５ｂにおのおの挿入された第５．第６のス
イッチング素子Ｓ　、Ｓ　と、メモリセル２ａと第５ス
イツチング素子Ｓ５との接続点と昇圧用キャパシタＣ１
の負極端子との間に挿入された第７スイツチング素子Ｓ
７と、メモリセル２ｂと第６スイツチング素子Ｓ６との
接続点と降圧用キャパシタＣ２の正極端子との間に挿入
された第８スイツチング素子Ｓ８と、降圧用キャパシタ
Ｃの負極端子と降圧用キャパシタＣ３の正極端子との間
に挿入された第９スイツチング素子Ｓ９とから構成され
ている。第１ないし第９のスイッチング素子ｓ　　−ｓ
９はいずれもＮｃｈ−ＭＯ８ＦＥＴで構成されている。

第１ないし第６のスイッチング素子８１〜Ｓ６のゲート
には、クロック信号φ３を入力する制御線１５ａが共通
に接続され、第７ないし第９のスイッチング素子＄７〜
Ｓ９のゲートには、クロック信号φ４を入力する制御Ｗ
ａ１５ｂが共通に接続されている。

図中、１６ａ、１６ｂはセンスアンプ７の第１゜第２の
入力端子、１７ａ、１７ｂはセンスアンプ７の第１．第
２の出力端子、Ｃ６はメモリセルアレイ１側における第
１．第２のビット線５ａ、５ｂの浮遊容置、ＯＡはセン
スアンプ７の入力容量である。ビット線５ａ、５ｂの浮
遊容量ＣＢは、昇圧用キャパシタＣ１、降圧用キャパシ
タＣ２゜Ｃ３の各静電容量に比べて充分に大きく、また
、センスアンプ７の入力容量ＣＡは押圧用キャパシタＣ
１、降圧用キャパシタＣ２，Ｃ３の各静電容量に比べて
充分に小さい。

その他の構成は従来例と同様であるので、説明を省略す
る。

次に動作を説明する。

メモリセルアレイ１およびセンスアンプ７の動作は基本
的には従来例と同様である。

半導体記憶装置におけるプリアンプ１４の動作について
第２図および第３図に基づいて説明する。

第２図（ａ）、　（ｂ）はプリアンプ１４の動作説明図
、第３図は動作説明に供するタイムチャートである。

なお、メモリセル２ａのキャパシタ３ａに電位Ｖｏが記
憶されているものとし、その内容を読み出す場合につい
て説明する。各Ｎｃｈ−ＭＯ８ＦＥＴの閾値電圧をＶｔ
ｈＮ１各Ｐｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔの閾値電圧をＶｔ
ｈｐとする。

■　まず、第１ビット線５ａおよび第２ビット線５ｂを
それぞれＶ、（例えば１／２ＶＣＣ）にプリチャージす
る。このとき、端子１２に入力するクロック信号φ１は
、φ１　＝　”２ＶＣＣ−ＶｔｈＮ　１端子１３に入力
するクロック信号φ２は、φ２＝１／２Ｖ＋ｌＶ　　　
ｌである。このとき、Ｎ　ｃｈ−ｃｃ　　　　　　ｔｈ
ｐ ＭＯ８ＦＥＴ８ａ、８ｂおよびＰｃｈ−ＭＯ８ＦＥＴ１
０ａ、１０ｂはすべて０ＦＩ４ある。

■　時刻で１において、ワード線６ａを゛Ｈ″レベルに
立ち上げて、キャパシタ３ａに記憶されている情報を読
み出す。このときクロック信号φ３は゛Ｈ′°レベルで
あるから、第２図（ａ）に示すように、Ｎｃｈ−ＭＯＳ
ＦＥＴである第１ないし第６のスイッチング素子８１〜
Ｓ６は導通している。また、クロック信号φ４は゛ビル
レベルであるから、第７ないし第９のスイッチング素子
８７〜Ｓ９は非導通状態である。

上記の読み出し動作により、第１ビット線５ａおよびセ
ンスアンプ７の第１入力端子１６ａの電位は■、からｖ
Ｐ＋ΔＶに変化する。一方、第２ビット線５ｂおよびセ
ンスアンプ７の第２入力端子１６ｂの電位は、■、に保
持されたままである。

ところで、昇圧用キャパシタＣ１の正極端子は第５スイ
ツチング素子Ｓ５を介して第１ビット線５ａに接続され
ており、負極端子は第１スイツチング素子Ｓ　および第
６スイツチング素子Ｓ６を介して第２ビット線５ｂに接
続されている。したがって、第１ビット線５ａ（７）電
位がＶＰ＋ΔＶに変化すると、第２ビット線５ｂの電位
が■、であり、かつ、Ｃ（昇圧用キャパシタＣ１の容ｆ
Ｍｃｃ８であることから、その電位差ΔＶｔ−Ｕ圧用キ
ャパシタＣ１が充電される。

また、降圧用キャパシタＣ２の正極端子は第２スイツチ
ング素子Ｓ２および第５スイツチング素子Ｓ５を介して
第１ビット線５ａに接続されており、負極端子は第３ス
イツチング素子Ｓ３および第６スイツチング素子Ｓ６を
介して第２ビット線５ｂに接続されている。したがって
、降圧用キャパシタＣ２もビット線間電位差ΔＶで充電
される。

また、降圧用キャパシタＣ３の正極端子は第４スイツチ
ング素子Ｓ４および第５スイツチング素子Ｓ５を介して
第１ビット線５ａに接続されており、負極端子は第６ス
イツチング素子Ｓ６を介して第２ビット線５ｂに接続さ
れている。したがって、降圧用キャパシタＣ３もビット
線間電位差Δ■で充電される。

■　次に時刻ｔ２において、クロック信号φ３を“Ｌ　
Ｉ＋レベルにする。このときクロック信号φ４も“Ｌ”
レベルであるから、スイッチング素子８１〜Ｓ９のすべ
てが非導通となる。

■　次いで、時刻ｔ３において、クロック信号φ４のみ
を“Ｈ”レベルにすると、第２図（ｂ）に示すように、
第７ないし第９のスイッチング素子＄７〜Ｓ９が導通す
る。第７スイツチング素子Ｓ７の導通によってセンスア
ンプ７の第１出力端子１６ａは、昇圧用キャパシタＣ１
および第７スイツチング素子Ｓ７を介して第１ビット線
５ａに°直列に接続される。第１ビット線５ａの電位は
■Ｐ＋ΔＶであり、昇圧用キャパシタＣ１の充電電圧は
Δ■であり、その充電電圧Δ■の方向はセンスアンプ７
に対して正方向である。したがって、センスアンプ７の
第１出力端子１６ａの電位は（ＶＰ＋Δ■）＋へＶ＝Ｖ
、＋２Δ■となる。−方、第８および第９のスイッチン
グ素子Ｓ８゜Ｓ９の導通によってセンスアンプ７の第２
出力端子１６ｂは、降圧用キャパシタＣ３、第９スイツ
チング素子Ｓ９、降圧用キャパシタＣ２および第８スイ
ツチング素子Ｓ８を介して第２ビット線５ｂに直列に接
続される。第２ビット線５ｂの電位は■Ｐであり、雨降
圧用キャパシタＣ２，Ｃ３の充電電圧はおのおのΔ■で
、その合成電圧は２ΔＶである。その合成電圧２ΔＶの
方向はセンスアンプ７に対して負方向である。したがっ
て、センスアンプ７の第２の出力端子１６ｂの電位はＶ
。

−２ΔＶとなる。

その結果、センスアンプ７が増幅すべき初期のビット線
間電位差は（ＶＰ＋２ΔＶ）−（Ｖ、−２Δｖ）＝４Δ
Ｖとなる。すなわち、読み出し信号印加のために生じた
ビット線間電位差ΔＶがプリアンプ１４によって４倍に
増幅されてセンスアンプ７に入力される。

したがって、高集積化のためにセル面積が小さくなり、
キャパシタの容量Ｃ８が減少したり、ビット線に接続さ
れるメモリセルの数が増加してビット線の浮遊容ｆｆ１
Ｃ８が増加し、その結果、読み出し時におけるビット線
間電位差へＶの値が小さくなっても、それを４倍に増幅
してセンスアンプ７に入力するため、センスアンプ７の
動作を確実なものとし、誤動作を生じさせない。

したがって、従来例のように、キャパシタ容量の増加の
ためにキャパシタ溝を深くする結果、製造工程の複雑を
招いたり、ビット線浮遊容量の減少を図るためにメモリ
セルアレイを分割してビット線の長さを短くする結果、
分割したアレイごとにセンスアンプを作らなければなら
なくてチップ面積が増大するといった不都合を招かずに
すむ。

なお、時刻ｔ４以降の動作は従来とほぼ同様である。す
なわち時刻ｔ４においてクロック信号φ１が０ボルトに
降下するとともにクロック信号φ　が■。０に上昇する
と、△■が正の場合には、センスアンプ７のＮ’ｃｈ−
ＭＯ８ＦＥＴａｂとＰｃｈ−ＭＯＳＦＥＴ１０ａが導通
して、第１入力端子１６ａが電ｍ電位Ｖ。０に充電され
るとともに第２入力端子１６ｂがＯボルトに放電され、
逆に△■が負の場合には、センスアンプ７のＮｃｈ−Ｍ
Ｏ５ＦＥＴ８ａとＰｃｈ−ＭＯＳＦＥＴ１０ｂが導通し
て、第１入力端子１６　ａ　ｈ＜　Ｏボルトに放電され
るとともに、第２入力端子１６ｂが電源電位■。０に充
電される。この後、時刻ｔ５においてクロック信号φ３
を「１」」レベルに立ち上げクロック信号φ４をｒＬＪ
レベルに立ち下げると、第１ないし第６のスイッチング
素子＄１〜Ｓ６が導通し、第７ないし第９のスイッチン
グ素子８７〜Ｓ９が非導通となるため、第１ビット線５
ａの電位が電源電位■ｃｏ（△Ｖが正の場合）又はＯボ
ルト（△■が負の場合）となり、キャパシタセル３ａに
元の記憶内容が再書き込みされる。この後、時刻ｔ６に
おいて、ワード線６ａがｒＬＪレベルに立ち下がると、
メモリセル２ａのＭＯ８ＦＥＴ４ａが非導通状態となり
、初期状態に復帰する。

ところで、センスアンプ７の初期増幅時においては、第
４図に示す従来例では、ΔＶが正の場合、第１ピツト線
５ａはＶ、＋△Ｖ、第２ビット１５ｂはｖＰであって、
ｎｃｈ−ＭＯ８ＦＥＴ８ａ、８ｂのソース・ゲート間電
圧はそれぞれＶ　　と△ｈＮ Ｖ　＋　Ｖ　ｔｈＮとなり、ｎｃｈ−ＭＯ８ＦＥＴａｂ
がオンとなるが、Ｐｃｈ　　ＭＯＳＦＥＴ１０ａ、１０
ｂのソース・ゲート間電圧はそれぞれ−ＩＶ　　　Ｉむ
ｈｐ と（ΔＶ−ＩＶ　　　ｌ）となり、両方ともオンしｈＤ ない。これに対し、本実施例では、△■が正の場合、第
１入力端子１６ａはｖ、＋２ΔＶ、第２入力端子１６ｂ
はＶＰ−２Δ■であって、ｐｃｈ−ＭＯＳＦＥＴ１０ａ
、１０ｂのソース・ゲート間電圧がそれぞれ−（２Δｖ
＋１ｖｔｈｐ１）と（２ΔＶ−ＩＶ　　　ｌ）となり、
Ｐｃｈ−ＭＯＳ　Ｆ　Ｅ　Ｔ　１ｔｈρ ＯａがオンでＰｃｈ−ＭＯ８ＦＥＴＩ　Ｏｂがオフ状態
となる。すなわち、センスアンプの初期増幅時において
、ｎｃｈ−ＭＯ８ＦＥＴ８ａ、８ｂで構成されるラッチ
回路とｎｃｈ−ＭＯ８ＦＥＴＩ　Ｏａ。

１０ｂで構成されるラッチ回路の両方が動作するのでセ
ンス動作が高速化されるという利点も得られる。△■が
負の場合も、上記と同様にセンス動作の高速化が図れる
。

なお、この発明は、そのプリアンプとしては、第１図に
示した回路構成のものだけでなく、読み出し信号印加時
の両ビット線間に生じる電位差に基づいて、センスアン
プの一入力端子に対しては昇圧し、他の一入力端子に対
しては降圧するものであればどのようなものであっても
よい。また、ビット線間電位差の増幅度は４倍である必
要はなく、高集積化に対応した倍率を定めればよい。ま
た、昇圧用キャパシタおよび降圧用キャパシタの個数は
任意に定めることができるとともに、降圧用キャパシタ
の個数は必ずしも昇圧用キャパシタの個数の２倍にする
必要はない。ただし、２倍にした場合には、センスアン
プの一入力端子の昇圧値と他の一入力端子の降圧値とを
等しくできる。

さらにセンスアンプとしては、ビット線間電圧差の増幅
によって動作の高速化が行なわれるものが好ましいが、
これに限るものではない。また、メモリセルやプリアン
プにおいてＮｃｈ−ＭＯＳＦＥＴを用いたが、Ｐｃｈ−
ＭＯＳＦＥＴを用いて逆相のクロックでドライブしても
よい。

〔発明の効果〕

この発明は以上説明したとおり、第１ビット線電位を昇
圧する昇圧用キャパシタと、第２ビット線電位を降圧す
る降圧用キャパシタと、昇圧用キャパシタおよび降圧用
キャパシタのそれぞれを第１ビット線と第２ビット線と
の間に接続する第１のスイッチング手段と、昇圧用キャ
パシタをセンスアンプの一入力端子に対して正方向に直
列接続するとともに降圧用キャパシタをセンスアンプの
他の一入力端子に対して負方向に直列接続する第２のス
イッチング手段とからなるセンスアンプを設けることに
より、センスアンプの一入力端子を昇圧用キャパシタの
充電電圧分界圧するだけでなく、他の一入力端子を降圧
用キャパシタの充電電圧分降圧するため、読み出し信号
印加初期のビット線間電位差よりも大きな電位差をセン
スアンプの両端に与えることができ、センスアンプの両
端の電位差を大幅に増加させることができる。したがっ
て、キャパシタ容量の増大とかビット線浮遊容量の減少
とかの手段によらなくても、センスアンプに与えるべき
電位差（ビット線間電位）として充分大きな値の電位差
を確保して、セル面積が小さい場合であってもセンスア
ンプの誤動作を防止でき、結局、半導体記憶装置の顕著
な高集積化を促進することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置の回
路図、第２図はプリアンプの動作説明図、第３図は動作
説明に供するタイムチャート、第４図は従来の半導体記
憶装置の回路図である。 図において、１はメモリセルアレイ、２ａはメモリセル
、５ａは第１ビット線、５ｂは第２ビット線、７はセン
スアンプ、１４はプリアンプ１、Ｃ１は昇圧用キャパシ
タ、０２は降圧用キャパシタ、Ｃは降圧用キャパシタ、
Ｓｌは第１スイッチング素子、Ｓ２は第２スイツチング
素子、Ｓ３は第３スイツチング素子、Ｓ４は第４スイツ
チング素子、Ｓ５は第５スイツチング素子、Ｓ６は第６
スイツチング素子、Ｓ７は第７スイツチング素子、Ｓ　
は第８スイツチング素子、Ｓ９は第９スイツチング素子
である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイから導出されて互いに相補する
   第１ビット線および第２ビット線と、これら両ビット線
   間に接続され、メモリセルに対する読み出し信号の印加
   時に前記両ビット線間に生じる電位差を増幅するととも
   に、読み出しに伴う前記メモリセルへの再書き込みレベ
   ルを保証するセンスアンプと、 前記メモリセルアレイと前記センスアンプとの間に挿入
   され、前記読み出し信号印加時の両ビット線間に生じる
   電位差を増幅して前記センスアンプに出力するプリアン
   プとを備えた半導体記憶装置において、 前記プリアンプが、 前記第１ビット線電位を昇圧する昇圧用キャパシタと、
   前記第２ビット線電位を降圧する降圧用キャパシタと、
   前記昇圧用キャパシタおよび降圧用キャパシタのそれぞ
   れを前記第１ビット線と前記第２ビット線との間に接続
   する第１のスイッチング手段と、前記昇圧用キャパシタ
   を前記センスアンプの一方の入力端子に対して正方向に
   直列接続するとともに前記降圧用キャパシタを前記セン
   スアンプの他方の入力端子に対して負方向に直列接続す
   る第２のスイッチング手段とから構成されていることを
   特徴とする半導体記憶装置。
2. （２）前記降圧用キャパシタの個数が前記昇圧用キャパ
   シタの２倍である特許請求の範囲第１項記載の半導体記
   憶装置。