JPH01115155A - クロツク・モニタを有する超大規模集積回路チップ - Google Patents
クロツク・モニタを有する超大規模集積回路チップInfo
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- 238000012360 testing method Methods 0.000 claims description 58
- 238000012544 monitoring process Methods 0.000 claims description 4
- 238000013461 design Methods 0.000 abstract description 28
- 239000000872 buffer Substances 0.000 abstract description 11
- 230000006870 function Effects 0.000 abstract description 11
- 238000004891 communication Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 7
- 125000004122 cyclic group Chemical group 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000011068 loading method Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000666896 Homo sapiens V-type immunoglobulin domain-containing suppressor of T-cell activation Proteins 0.000 description 1
- 102100030140 Thiosulfate:glutathione sulfurtransferase Human genes 0.000 description 1
- 102100038282 V-type immunoglobulin domain-containing suppressor of T-cell activation Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- IJJVMEJXYNJXOJ-UHFFFAOYSA-N fluquinconazole Chemical compound C=1C=C(Cl)C=C(Cl)C=1N1C(=O)C2=CC(F)=CC=C2N=C1N1C=NC=N1 IJJVMEJXYNJXOJ-UHFFFAOYSA-N 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
- 230000003902 lesion Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- IBBLRJGOOANPTQ-JKVLGAQCSA-N quinapril hydrochloride Chemical compound Cl.C([C@@H](C(=O)OCC)N[C@@H](C)C(=O)N1[C@@H](CC2=CC=CC=C2C1)C(O)=O)CC1=CC=CC=C1 IBBLRJGOOANPTQ-JKVLGAQCSA-N 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
め要約のデータは記録されません。
Description
の改良に関する。
造者、回路基板上にチップを構築するオリジナル装置製
造者、及びエンド・ユーザーが集積回路の特定の一片に
ついでの適正さを決定し、その設81目的であったタス
クを実行するための能力を高める超大規模集積回路の改
良といってもよい考え方である。
、変化している環境条件におけるスルーブツトの整合性
、特定の論理ゲート及び組合わせ論理構造の正しいパフ
ォーマンス、指定した論理設計特性に合っているか否か
の点における物理的な設計の適正さ等のパフォーマンス
特性を含む、いくつかの要素が含まれるということがで
きる。本発明で説明している改善及び特徴は、試験性を
改善すると共に、利用可能な半導体の領域(“シリコン
実ニステート“)をより効果的に利用するシステムとし
て協動することである。チップ・レベルにおける試験性
は、モジュール、基板、又はシステム・レベルの試験性
に寄与するものとなる。
び超大規模集積(VLSI)回路のチップには異なった
種々の試験システムが構築されていた。特定例として、
誤りが組合わせ論理処理ストリームに発生する初期にデ
ータ誤りを検出するように特に構成したりオン(L17
On)に付与された米国特許第4.660.198号が
ある。これは、発見した最初の誤りに基づく処理ストリ
ームにおけるあらゆる点のデータ出力を捕捉することに
より、不良ロジックを発見するものである。
米国特許第4.357.703号には、チップに試験性
を構築するための別の機構が説明されている。
力を制御し、分析するためにかつその出力を導出してト
ランスミッション・ゲート1o123.13及び32と
、オペランド・ジェネレータ及びアキュムレータ22と
、出カシエネレータ及びアキュムレータ34とを制御す
るコントロール・レジスタを使用することを意図するも
のである。
試験は試験制御入力を介して制御される。
ントにより進行するので、チップが史に複雑になり、か
つ大きくなるに従って、試験オペランドを保持するため
に特殊化したフリップ・70ツブのようなものを備える
と助かることになる。
説明されている。
のを除き、この発明により用いることができ、またピン
を付加することなく、容易に実施することができる、走
査設計の説明については、マツクラスキー(HcClu
sky)著、セミコンダクターφインターナショナル(
Sea tconctuctorInternatio
nal )社発行、1985年9月、第118頁〜第1
23頁の「セミカスタム・ロジックの試験(TeSti
n!It Sel’F−Custom LO(tic
’) J 、及びの組込み方法(Built In 5
elf Te5t Techniques )」を参照
すべきである。
つかは、1986年6月、rLVLsIシテスム設計(
VLSI System (lesiOn) Jにおい
て、ロン・レイク(Ron Lake)による[オン・
チップと、1986年5月26日、エレクトロニツクス
(t+ectronics )に発表したデビット・ア
ール・レスニック(Oavid R,曹5nick )
による「標準試験装置によるVLSIの検査(Chec
king outVLSI 14ith 5tanda
rd Te5t Gear) Jと、1983年3/4
月号のrVLsI設計」におけるこれもデビット・アー
ル・レスニックによる「新しい6にゲート・アレーによ
る試験性及び保守性(Testability and
Haintainability 14ith aN
ew 6にGate Array ) Jという論文に
より説明されている。ここでは、これらの論文において
説明されている情報を前記引用により関連させるものと
する。
計が益々特殊用とになるのに従って、簡単かつ確実な試
験性の必要性は、益々重要となって来た。
するプロセス特性(例えは静電容量及び抵抗のバラツキ
)も試験可能であり、試験されるべきものである。
図した装置を説明するものである。当該装置の全ての部
品は、パフォーマンスを改善し、柔軟性を増加させ、か
つ機能を付は加えるように協動する。VLSI特性の周
辺に分散され、パフォーマンス特性が測定されるリング
発撮器と、各信号ピンに接続され、かつ直列に接続され
た入力レジスタ(IR)、及び出力レジスタ(OR)(
この順序で接続されている。)を構築している周辺に配
置されたユニットI/Oセル設計と、付加的なレジスタ
の7リツプ・70ツブ(そのうちのいくつかはレジスタ
の長さを増加させるための「ダミー」即ち「フィラー」
フリップ・70ツブであり、またそのうちのいくつかは
制御レジスタ・フリップ・フロップである。)を直列経
路に設けたのが特徴である。前記入力レジスタ及び出力
レジスタは直列接続され、境界走査試験構造を形成し、
前記入力レジスタ及び出力レジスタに供給されるクロッ
クは、前記制御レジスタのクロックから切り離されてい
る。更に、チップに対する試験ストローブ(TEST)
及び試験クロック・エネーブル(TCE)入力もラッチ
に設けられ、強化した機能を初期に形成する。クロック
・スキューの測定は、クロック監視ピンを用いてユーザ
ーのカスタム化可能な中央ロジック領域(コア・ロジッ
ク領域ともいう。)内で行なわれる。入力レジスタから
最適化したオペランド発生機構を説明する。出力レジス
タの新しいチエツク・サム発生機構を説明する。さらに
、オン・チップ試験及び保守機能を制御する制御レジス
タの使用についても説明する。
計について説明した種々の種類のスタティック・フリッ
プ・フロップ若しくはダイナミック・フリップ・フロッ
プ、又はラッチにより、本発明を実施することができる
。
Oセル構 及びチップ のチップの外部と、本発明の
好ましい実施例のチップの内部との通信は、標準的な入
出力ロジックを示す第1図のピンPのようなピンを介し
て行なわれる。入出力ロジック(I/Oセル)は、この
試験装置の主要部品である。入力レジスタ及び出力レジ
スタはこれらから作られる。本発明の好ましい実施例を
含む特定用途向は集積回路 。
り、およそユーザー・カスタム化可能の20.000ゲ
ートと等価である。ASIGはピンを取り付けるために
240ユニツトI/Oセルを使用し、また249人力レ
ジスタ(IR)ビット及び241出力レジスタ(OR)
ビットを有するように構築される。
入力ピンに接続されている。制御レジスタ(CR)は入
力レジスタ(IR)の最下位ビット即ち第1ビツトに直
列に接続されている。
は物理的な寸法のチップでは、本発明の示唆から逸脱す
ることなく、ここで説明した特定の構造に関連して説明
したピン又はレジスタ素子が更に多くなるか、又は更に
少ないものになる。ユニットI/Oセルに接続されてい
る各ピンを第1図のPとして説明することができ、その
入力は入力バッファIBによりバッファリングされてい
る。
m能の通信はこれらのユニットI/Oセルを介して行な
われる。従って、ASIC設計者が作業を開始可能とな
る前に、シリコンにこれらの制限を盛り込む他のシステ
ムの場合のように、単に入力したり、出力したりするの
ではなく、全ての信号ピンにより入出力することができ
るので、システム設計が容易となる。本発明の好ましい
実施例では、更に、ユニットI/Oセルを使用しない試
験に割り付けられた8ピン(VISTAピンと呼ぶ)が
ある。これらのピンは、テスト・クロック・エネーブル
(TCE)、テスト・ストローブ(TST) 、システ
ム・クロック入力(バツフアリフグ後はCLKOと呼ぶ
。)、リング・オシレータ出力(ROO)、リング・オ
シレータ・エネーブル(ROE)、クロック・モニタ(
CKM) 、テスト・データ入力<TO1) 、及びテ
スト・データ出力(TDO)である。これらの機能につ
いては以下で説明する。
0ピン、VISTピン用に8ピン、電源及び接地用にそ
れぞれ24ピン、総計296ピンを使用する。
ロジック入力(CLI)を介し、チップのコア・ロジッ
クに入力を導くものであり、コアー0シツクからの出力
を回路/Oへのコア・ロジック出力(CLO)の入力点
で受け取る。入力レジスタ素子及び出力レジスタ素子を
回路/Oのサブユニット/Oi及び/O0として示す。
示すために、拡大用の挿入11及び12が設けられてお
り、この機能はロジックを試験し、設計の機能性を確認
するために、我々のソフトウェアを使用することができ
ないものである。第1図の左側のF信号は個々に動作し
、またその数々の機能を実行するために、協動して回路
/Oを機能的に付勢させる。F信号はI11wJレジス
タ<OR)の出力から導かれたものである。これら信号
Fの詳細な説明は以下の制御レジスタの橢能についての
詳細な説明で行なう。
を介するコア・ロジック出力(CLO)をエネーブルす
るために、機能F16及びF16B(F16の逆論理)
、信号F22及びF23B。
ならない。同様に、コア・ロジック入力(CLI)に到
達するようにピンPからの入力をエネーブルするために
、信号F18を付勢しなければならない。
列入力を表わすものである。回路20は情報を記憶した
入力レジスタのビットと見做してもよい。フリップ・7
0ツブ2)に続く回路20の残りは、排他的論理和(X
OR)ゲートを動作させ、IRX又はSxのみを01に
おける出力信号として通過させる。XORゲートの構造
は対応する以下の項で説明するオペランド発生機構を実
現するために用いられている。SX及びSXB入力は入
力レジスタ(IR)の上位ピットから受け取ったデータ
出力か、又はIRオペランド発生機構の項で詳細に説明
するSXの付勢/SXBの減勢としてハードウェア接続
されている。′X“の符号は割り付けてない特定のレジ
スタ・ビット番号を示す。
の素子に対する出力を表わすことに注意すべきである。
−)から導出したか、又は直列に接続されたレジスタの
上位1ビツトから導出されたものであるので、この規約
には従わない。
XBはそれぞれトランスミッション・ゲート22及び2
3に行く。これらのトランスミッション中ゲート22.
23は、ゲート24や、同じようなシンボル設計の一他
のゲートと共に、上位(制御I)入力が負即ち0のとき
、及び下位の制御入力が正即ち1のときは、付勢されて
いる(データ入力が前方向に進行可能)ものとする。ト
ランスミッション・ゲート22に対するデータ入力もI
Rとしてオン・チップ・ロジックに供給することができ
る。反転出力が次の入力レジスタに対する直列入力とし
てゲート24の後の01に供給されている。
ァOBからのオフ・チップ出力がピンPで得られる。出
力バッファOBに対する″エネーブル“が付勢されたと
きは、回路35からの出力はピンPに現われる。ピンP
の出力が出力レジスタの素子回路30の出力であれば、
QO比出力信号F16Bによりゲート出力される。フリ
ップ・フロップ即ちレジスタ素子は回路25であり、反
転出力もQOBから得られる。信号F2)及びF2)B
は、ゲート26及び26を制御する信号であり、回路2
5の入力に供給される。ゲート29及び31は、信号F
19及びF19Bに基づいて、XOR(排他的論理和〉
ゲート28の一方の選択的な入力となる。次に前の出力
レジスタのビット(So)は、XORゲート28の他方
の入力である。XORゲート28の出力、はゲート26
に供給され、またビットSoがゲート27に供給される
。
ト26か、又は27かを判断する。
信号F20B及びF20の構築に従い、ライン17の入
力をフリップ・フロツブ2)に対する入力として用いる
ことができることを述べておく必要がある。信号F18
−及びF’17Bもこの伝送が可能なものでなければな
らない。信号F18も”ALT CLI”、及び“C
LI“入力を、P点で得られる情報、又は次に前のQl
(この図ではSI)から得られる情報によりチップ・コ
ア・ロジックに供給する。
り、この設計はレイアウト、異なる設計に対する柔軟性
、多数又は少数の素子による人出力レジスタを備える能
力が容易に得られ、かつこれらのレジスタの位置を予め
定める必要性をなくすものである。この設計も接地のバ
ウンス及び他のアナログ問題をなくすものである。
す。リング・オシレータ回路40はVLSIチップCの
周辺に展開され、これによってチップの表面に発生する
製造工程のバラツキを平均化するようにしている。リン
グ・オシレータ回路40は、本発明の実M例で使用して
いる数百もの同じインバータを書き込むのを避けるため
に1、本発明に関連する特徴のみを示す。リング・オシ
レータ回路40は奇数のゲート又はインバータを必要と
し、リング・オシレータ・エネーブル信号ROEとなる
開始パルスがピンPから供給される必要がある。開始パ
ルスが発振を開始させ、その速度が測定される。発振速
度のバラツキは、チップ表面の全般にわたり製造工程の
品質の測定値を与えるものとなる。この測定値は実際の
チップ・パフォーマンスの予測値である。
最良の結果を得るためにコア領域で用いられているもの
と同一の寸法であるべきである。
いたものと異なる寸法の回路素子を用いていた。従来の
リング・オシレータの設計は、チップの局部的な狭い領
域のみをサンプリングしており、総合処理特性について
信頼性のない測定値を得るものであった。本発明のリン
グ・オシレータは、局部的な小さなチップ部分のみを試
験をしていた従来可能とするものよりも優れたチップ・
パフォーマンスの測定手段となる。従来はコア領域にお
いて用いられる素子と異なる大きさの素子用いていたの
で、この理由からも測定値の有用性はill限されたも
のであった。NへNOゲート42の初期人力ROEは回
路の動作を開始させる起動パルスとなる。奇数のインバ
ータ(偶数+NANDゲート42が回路を連続的に発振
させる。発振速度はこれを監視するために用いられるイ
ンバータに最も近い出力ピンにより監視可能にすること
ができる。この場合は、インバータ44がピンPにリン
グ・オシレータ出力ROOを供給する。異なるインバー
タ出力(NANDゲートを含む)を用いることができる
が、好ましい実施例ではASICの全てのバラツキのた
めに特定のピンに近い特定のゲートが選択される。
。これは、チップ周辺にI/Oセルを含む領域から構築
されているためでもある。このリング・オシレータの精
度を改善するために、リングに対して浮遊容量を付加す
る付加的な一組の金属線が回路に付加されることにより
負荷を増加させていることに注意すべきである。これは
、通常更に9荷が重いチップのコア条件をよく近似する
ものである。これらの金属線は、チップ上で他の回路に
接続されていない、簡単な複数本のストリップ、又は複
数枚の金属片、ポリシリコン、又は他の導電性材料46
からなる。
ネーブルする。ROE信号はユニット■/Oセルを使用
していないが、コアに利用可能な入力を供給する。ピン
入力も、好ましい実施例では、走査モードにおいて使用
されいるレジスタの走査モードをエネーブルするために
利用可能であり、又は他の目的に用いることができる。
ットにより入力された「種」を起動させ、これを全入力
レジスタに伝搬させることによって入力レジスタ内に一
連の疑似ランダム数を発生させる。この種はレジスタの
チエイン(CR−IR−OR−又はIR−OR)介して
伝搬する。チップが疑似ランダム・モードに設定された
ときは、入力レジスタはロード後、次の各クロックでコ
ア・ロジックに新しい疑似ランダム入力を発生する。
プのコア・ロジックに送り込み、当該コア・ロジックの
欠陥について試験する。シーケンシャル・フォールトと
呼ばれる一定の欠陥を検出するために、直列に隣接する
ビットから信号の独立性が必要とされる。例えば、ある
位置の入力オペランドがビット0、Oを直列接続してい
るときは、次のクロック・サイクルで第2ビツトは常に
0となっても、第1は常にO又は1である。従って、与
られられたクロック・サイクルでは、第2ビツトは前の
クロック・サイクルから第1ビツトの状態から独立して
いる。例えば、0、Oの連続的なパターンに、次のクロ
ックによりOll、又は1.1が続くことは不可能であ
る。同様に、あるビットにより隔Tら←ているビット間
に連続的な従属性を発見することができ、かつ連続的な
従属性が2クロツク毎に発生する。一般に、この連続的
な従属性をnクロック・サイクルでnビットにより隔て
られているフリップ・フロップに見出すことができる。
定のシーケンシャル・フォールトを検出することはでき
ない。
レジスタ・ビットの出力はビット0(最下位ビット即ち
第1ビツト)にXOR(排他的論理和ゲート)ツリーを
介してフィードバックされる。このようなフィードバッ
クの数が大きければ大きい程、XORツリーを介して伝
搬させるのに必要なゲート遅延時間が長くなる。入力レ
ジスタにより生成されたオペランドがビットOで直ダ1
的にのみ独立しているだけなので、必要とする連続的な
パターン(例えば、0.0に続く011又は1.1)を
生成することができないという可能性が大きい。本発明
においては、接続された4つの連続的なフリップ・フロ
ップ出力を他のフリップ・フロップの約1/4へ、フィ
ードバックする。
Bとして現われる。フリップ・フロップの出力はQlで
ある。このフィードバック人力は、Iloに関連して全
て前記に説明したフリップ・フロップ2)の出力IRX
と排他時論理和が取られる。オペランド生成に関連する
総合的な構造については、第4図を参照することにより
更に容易に理解することができる。
図を参照すると、入力レジスタ9はサブユニット9a、
9b、9c及び9dに分割される。
各セグメントについて異なるnでなければならない。各
セグメントについて、2°−1回の反復をする前に最大
数列を発生する最大長の多項式を計冑する。この多項式
は図示のように、XORゲートを介してフィードバック
することにより実行される。長さ67.63.64、及
び55のセグメントに順に分割された249人力レジス
タを有する実施例において、多項式は、セグメント9a
のときは(16進表示で)9.4800、BB2).1
4442.3701であり、セグメント9bのときはC
41C,4509,8E22.12)1、セグメント9
Cのときは1.4594、4488.812).235
1セグメント9dのときは94.4093.424A、
4945である。これは、各セグメントの最上位ビット
からのフィードバックが第1セグメント9aのビット0
13.5.8.12.13.15.20.24.226
.27.30,35.39.41,45.50.54.
55.57.58、及び5つに行き、第2セグメント9
bのビット67.68.72.78.79.80.84
.88.90,95.98.99./O3./O4./
O5./O9.113.118.12)、及び125に
行き、第3セグメント9Cのビット130.132.1
36.138.139.142.144.148.15
2.155.159.163.165.166.170
.173.178.181.185.186.188、
及び190に行き、第4セグメント9dのビット194
.197.199.203.2)0.2)3.2)6.
2)7.2)9.224.227.230.232.2
35.238.24]、243、及び247に行くこと
を意味する。(前記において説明したある番号付はビッ
トに行くことは、次に前のビットの出力と排他的論理和
が取られることを意味する。ただし、試験データ入力、
又は設計者が望む矛盾のない他の信号と排他的論理和を
とることが可能なビット0の場合は除く。)一般に、各
セグメントにおいてフリップ・70ツブの最適なもので
1/3 (又は最適なもので2/3)にフィードバック
することにより、隣接の約1/3(又は1ビツト/サイ
クル連続した従属性)が破壊される。もつと大きな割合
の高度依存性も破壊される(2/3を用いたときは、依
存性の再調整のために、同一の結果が得られる)。勿論
、この1/3は偶数ビットでは得られないので、近似的
な17′3を用いる。
一連のある数、かつ所定長のセグメントを用い、かつ本
発明の範囲内にあることは可能である。これらの多項式
を発生する方法は誤り訂正符号の技術では一般に知られ
ていることである。
して互いに素である2n−1の数を有しなければならな
いことに注意すべきである。
スタにダミー・ビットが付加される。これらは、本発明
の好ましい実施例において、ピンに非接続の直列シフト
・レジスタとして形成することが可能である。
セグメントを有することが好ましい。
、最大数列2°−1の非反復値状態をnヒツトレジスタ
について達成可能なことは、既に知られていた。このよ
うな多項式は、いま説明した好ましい実施例の入力レジ
スタのオペランド・ジェネレータについてここで開示し
たものと同じような形式の回路に実施されていた。FC
C方法では、このようにシフト・レジスタのビットの1
/3か、又は2/3にフィードバックする結果、疑似ラ
ンダム・ジェネレータが最大数列エントロピー(ランダ
ム性)を有することになるのが既に知られていた。
ジスタ9のビットから多数の出力が線a1bSc、d、
及びeを介してXORツリーqにフィードバックされて
いる。入力りも図示のように、XORツリー〇に供給さ
れる。これらの出力は排他的論理和が取られ、線り上に
ランダムな出力を発生して、入力レジスタ9の最下位ビ
ット0にフィードバックされる。XORゲートを拡張し
たも−のを第4図に付加した拡大図に示す。この場合は
、XORツリー9がXORゲート01.02、g3、g
4及びg5から構成されている。(線りに同じように配
置された他の多くのXORゲートは、その構成を説明す
るまでもないので、図示していない。) 本発明では大きなXORツリーを用いていないので、全
てのx OR処理が最小ゲート遅延時間(1ゲート遅延
)内で発生することに注意すべきである。これは、入力
レジスタ(IR)をクロッキングすることが可能な、従
って試験処理速度を高める最高速度を高めるものである
。
構 出力レジスタは、分析する出力を得る直前で、試験中の
チップ・ロジック素子の出力を保持するために用いられ
る。いくつかのサイクルの出力を、例えば並列的な排他
的論理和処理、加算、引算、又は他の算術処理のような
論理処理により併合したときは、チエツク・サム発生と
して処理が知られている。好ましい実施例では、出力レ
ジスタが一連のシフト・レジスタ・リングにより実現さ
れる(即ち、最上位ビットは最下位ビットにフィードバ
ックされて、各サイクルの出力が最上位ビットに向かっ
て1ビツトだけシフトされることによる前のサイクルの
チエツク・サムと排他的論理和が取られる)。出力レジ
スタの1ビツトがチップ内のロジックにおける誤り、又
は他の何らかの原因による誤りにより誤ったときは、そ
のビットが出力レジスタを介してシフトされているので
、多くのクロック・サイクルで誤ったままとなる。しか
し、また別の誤りが誤りビットを反転させて、いかにも
誤りのない出力信号であるかのようになる可能性もある
。これはエイリアシング(altasino>として知
られている。(他のエイリアシング問題は、誤りがルー
プバックされたときに発生し、直列のシフト・ループに
より同一位置に戻されたときに、再発生する。)従って
、出力レジスタにおけるチエツク・サム値のエイリアシ
ングをなくすために、この実施例においては出力レジス
タのビット2.11がXORツリーによりビット0の入
力として供給され、サイクリック・リダンダンシー処理
が実行される。従って、ビット0.2.11及び中間の
各ビットは出力レジスタのセグメントとして12ビツト
のサイクリック・リダンダンシー・チエツク・ジェネレ
ータを形成する。最上位ビットもXORツリーを介して
ビット0にフィードバックされて、出力レジスタの全体
を一つのリングにする。
なXORツリーを用いたサイクリック・リダンダンシー
・チエツク・ジェネレータとして出力レジスタ全体を用
いることにより、この問題を軽減させていた。勿論、こ
こでは、線形かつ直列にシフトされるレジスタである出
力レジスタについて説明している。しかし、これを実現
することにより、この実施例では、サイクリック・リダ
ンダンシー・チエツク(ビット0〜11)を実行するた
めに、出力レジスタの小さな部分のみを必要とするもの
であり、又は線形フィードバック・シフト・レジスタと
して実現するために、2ビツトのフィードバックのみを
用いる。最上位ビットもサイクリック・リダンダンシー
・チエツクのリングを形成するためにフィードバックさ
れる。
のであり、出力レジスタ8が3つの部分即ち第1部分8
aがビット0,1及び2;第2部分8bがビット3〜1
1:及び第3部分8cがビット12〜最上位ビットから
なることを示している。
み出される。チップ内の試験可能な全てのロジックを介
して必要とする試験データ・パターンを得るためには、
多数のクロック・サイクルを必要である。第1サイクル
においてエイリアシングが発生するのを本発明の好まし
い実施例から発見することはできない。しかし、図示し
たように、前記、又は同じようなサイクリック・リダン
ダンシー◆チエツク・ジェネレータを備えることにより
、エイリアシングのループ・バック形成を減少させる。
より、誤りビットがフィードバックされ、排他的論理和
が取られるので、特に第1サイクル後に発生する恐れの
ある全ての個所の不良ビットを見えなくする。
1、CR2、CR3及びCR23を示す。
本、信@CLKIから1本、及びデータ線の2本をそれ
ぞれ有するフリップ・フロップCRO〜0R23を示す
。入力X及びyはハードウェア結線によるO又は1人力
であり、入力22〜23はそれぞれASICに固有なO
及び1のチップ識別数列によりハードウェア結線された
ものである。
結線の入力線(x、y、又は22〜23)か、又はフリ
ップφ70ツブCRO及びOR1〜CR23の前の制御
レジスタのビットの入力としてフリップ・70ツブTD
Iレジスタの出力を受け取るようにする。C2は制御レ
ジスタ・クロック入力である。フリップ・フロップCR
O〜CR23の各出力o0.o1、C2、C3、・・・
・・・、023は、次の7リツプ・フロップCRO〜C
R23に入力されて直列にシフト入力される。L2の出
力により0R23の出力か、又はTDIレジスタの出力
を選択するものでもよい。フリップ・フロップCRO〜
CR23は「多重化フリップ・70ツブ」と呼ばれるも
のであり、マルチプレクサにフリップ・フロップが続く
。先に説明したように、フリップ・70ツブとは、例え
ばラッチ、R−Sフリップ・フロップのようにデータ保
持素子を用いたものを表わしている。これも特許請求の
範囲に含まれる。
又は制御レジスタCR23の最上位ビットの出力となる
。IRI信号は入力レジスタの第1ビツトに対する入力
として利用可能である。
クルにおいて、xly、および22〜23上のデータは
シフト・オフ処理の第1クロツクにより制御レジスタに
クロック入力される。シフト・オフ処理とは、出力レジ
スタの最下位ビット、及びTOD REGを介して直
列にデータをシフト出力することである。
SIに供給され、その反転信号はマスク・スレーブ・フ
リップ・70ツブMSIのマスク部から、クロッキング
信号なしに転送される。
ク・スレーブ・フIJツブ・フロップMS2に供給され
、その反転信号はクロッキング信号なしにマスク・スレ
ーブ・フリップ・70ツブMS2のマスク部分により転
送される。
、共にANDゲート52の入力となる。
のANDゲート52はIIJtlllレジスタ・クロッ
クCLK1を発生し、制御レジスタの各フリップ・フロ
ップCRO〜CR23をクロック駆動する。
期″信号は、他の目的にも利用されてもよい。例えば、
コア・ロジックがこれらの信号を受け取ると、実際の信
号を受け取る前に、その全てを既知状態に初期化するこ
とにより、コア・ロジックをこの実施例の試験モードに
準備させる。
する。このANDゲート53は、出力としてハイ信号を
発生するためには、システム・クロック信号CLKO及
び試験クロック・エネーブルTCE“初期″信号が付勢
されていても、信号HOLD lR/ORが保持ラッ
チL3の入力で付勢されていないことが必要である。入
力レジスタの7リツプ・70ツブ及び他の出力レジスタ
・フリップのフロップは直列に構築されるが、供給され
るクロック信号はCLK2であり、制御レジスタ・フリ
ップ・フロップに供給されるり0ツク信号CL、 K
1ではない。従って、入力レジスタ及び出力レジスタは
、りOツク信号CLK2がなければ、クロッキングされ
ず、直列形式で転送されることはない。
ク・スレーブ・フリップ・フロップMSIのスレーブか
ら2つのTSTコピー信号が発生する。これらのTST
コピー信号のうちの一つはN A N D、ゲート60
〜83の一方の入力となる。これらのNANDゲート6
0〜83は、出力を付勢させるためには、関連する制御
レジスタのビットCRO〜CR23が付勢され、第1図
の“F n信号FO−R23のラインにII F I+
倍信号O−F23を供給することを必要とする。これら
のF“信号FO−F23の利用は、これらの補数FXB
と共に、第1図に示されている。制御レジスタの制御信
号即ちn F n信号FO〜F23は、NΔNDゲート
60〜83が発生する(その一部は、図のスペースを節
約するために図示されていない)。以上で説明したよう
に、これらのNANOゲート60〜83に対する入力は
、それぞれフリップ・フロップCRO−CR23の出力
と、マスク・スレーブ・フリップ・70ツブMS1のス
レーブ部のTSTコピー信号とである。本発明の好まし
い実施例においては、9F″信号FO〜F15について
ユーザーが定義可能であり、また設計により必要とする
ASCIの機能を制御するために用いることができる。
バッファ又は出力レジスタ出力QOを出力バッファOB
に接続する。
81を介する前のビットからの出力)をコア・ロジック
に接続する。信号F16、F17B及びF20/F20
Bは協動して入力レジスタの7リツプ・フロップ(QI
−31)間で直列にシフさせる経路、ピンPから入力レ
ジスタ入力に行く経路(P−81)、又は前の出力Ql
(図示していない手段のフリップ・70ツブ)からCL
Iでコアφロジックへの81(第1図には示されていな
い)。に行く経路を与える。入力レジスタの出力Qlが
CLIに接続されていなくとも、ピン入力は存在する。
るようにする。これを実効する方法(第1図を参照され
たい。)は、マルチプレクサ35の出力(通常はCLO
からのものである。)が出力バッファ08を通過してピ
ンPに現われ、ゲート31に現われる。
ジスタ・フリップ・70ツブを隣の線から切り離す。信
号F2)は出力レジスタにおけるチエツク・サム処理を
可能にさせて、SO倍信号ゲート29又は31の出力と
の排他的論理和を取るようにする。出力レジスタの0ビ
ツトは、I/Oセルにはなく、信号F2)により付勢さ
れて、前記の出力レジスタのエイリアシング対策に関連
して説明したビット2.11及び最上位ビットと排他的
論理和を取る。信号F22は出力バッファOBを切り離
すことにより、出カニネーブル信号OENを減勢する。
2と無関係に出力バッファOBをオンにする。
エネーブル信号の使用により2つの効果が得られる。
期信号が得られない場合に必要となるような大きなバッ
ファを使用する必要はない。従って、負荷が少ない。
既知の有効ロジック・レベル(1又はO)にある型式の
全メモリ素子をセットするような、一定の回路の初期化
を必要とする種々の機能を実行することができる。
は、マスタースレーブ・フリップ・フロップ(第1図の
MSl、MS2)のマスク部の出力から取り出される。
れる。
ドウェア接続による1又Oをフリップ・フロップに強制
的にセットして初期状態にする。
試験データを受け取ることができる。試験出力として受
け取るべき最初のデータは、初期化ステップにより連続
するO又は1の後に、制御レジスタにハードウェア接続
されたチップ識別である。これは、好ましい実施例にお
いて、これらの初期信号、試験クロック・エネーブル(
TCE)初期、及び試験ストローブ(T、、ST)初期
を入力する第1の利用である。
はそのモジュール即もカード上の一つのファンアウト点
又は多数のファンアウト点から単一クロックが同時に供
給される。モジュール即ちカード内の異なるチップの負
荷量間に大きなバラツキが存在する場合は、カードを介
して伝搬するクロック・パルスに生じるクロック・スキ
ューが同一モジュールのチップ間でかなり異なることが
ある。調和の取れた回路を設計するためには、クロック
・スキューの測定が可能でなければならない。更に、カ
ード即ちモジュールの回路の適正な礪能を確保するため
には、クロック・スキューはあるバラツキ範囲内に収ま
っていなければならず、かつ試験可能なものでなければ
ならない。従来技術では、クロック・スキューをチップ
のクロック入力ピンから測定可能とするものであった。
ンを割り付け、単純なりロック遅延の測定、及びチップ
・クロック・モニタ出力間におけるスキューにおけるバ
ラツキの測定を可能にする。システム・クロック入力は
クロック・ファンアウト・バスに結線されており、この
クロック・ファンアウト拳バスはチップ内の深部のコア
・ロジックだけでなく、割り付けられたクロック・モニ
タ・ピンにも接続されている。従って、回路の負荷はス
キューモニタに直接影響する。
け取り、クロック・バスCLBにクロック・バスCLB
にパルスを供給する。クロック・スキューはピンP4で
測定され、線49によりクロック・バスCLBに接続さ
れている。これは、信号0LKOを受け取るコア・ロジ
ック領域において負荷を原因とするスキューの測定を正
確゛なものにする。
ームを制御レジスタCROにクロック入力させ、これが
制御レジスタCROを介して入力レジスタに直列にクロ
ック入力され、又はIRIコピー又はIRI入力を介し
て入力レジスタに直接クロック入力してもよいことに注
意すべきである。試験人力フリップ・フロップのTDI
レジスタはクロック駆動されたレジスタであり、そのオ
フ・チップ入力信号に要求されるタイミング仕様の厳密
さを軽減させる。試験人力フリップ・70ツブTDIレ
ジスタは、制御レジスタ又は入力レジスタにビットを入
力させる前に、試験データ入力をピンの全長にわたるワ
イヤに供給する代わりに、クロック入力させる。これは
、従来技術に存在していたタイミング問題の発生を防止
するものである。
ータ出力TDO(通常、試験モート中のみで用いられる
ものであり、直列走査経路の最終フリップ・70ツブか
ら出力される。)を介して走査経路の7リツプ・70ツ
ブからデータをできるようにするために、出力レジスタ
の最終ビットは制御回路信号と共に、試験データ出力T
DOの出力レジスタに入力され、かつ試験データ出力ピ
ンに連続的に供給される。
のロジック図の第7図を参照すると、試験データ出力レ
ジスタTDOREGを第7図の上端に示す。ALT
TDO信号は直列走査経路の最終レジスタから得られる
試験データ出力信号のコピーであってもよい。ALT
TDO信号はコア・ロジックのどこからでも得ること
ができる。これは、他の走査出力形式を実行するとき、
又は走査経路出力を出力レジスタの出力と排他的論理和
を取るときに特に有用である。これらのレジスタを初期
について説明したが、通常はコア・ロジック内のいずれ
かに、又は周辺に配置される。
位ビットの出力)がNANDゲート82を介して試験デ
ータ出力レジスタTDOREGに到達するのを選択的に
阻止する。コア・ロジックのユーザー構築可能部分はO
RO禁止信号の状態を決定する。
、同時に限定されたシリコン実ニステート量を利用する
ことによりこれを実現している。
、ASTC毎に変更しない方法で試験性を必ず考慮する
ことにより、このようなチップ設計が更に容易になる。
I/Oセルを備えることである。これらのピンの全てが
入力レジスタ、出力レジスタ及び制御レジスタにより利
用されるわけではない。これらのうちの一定数(チップ
が設計を進めているある応用面と、入力レジスタ、出力
レジスタ及び制御レジスタの仕様とにより必要とするピ
ン数による)を用いることにより、その応用面の試験性
仕様を満足させるようにしている。この場合に、1以上
のI/Oセルがチップ上のコア・ロジック領域に直接出
力すること、及び入力することに利用可能である。全般
的に、コア・ロジックはチップ周辺に物理的に含まれて
いないが、本発明において詳細に説明した大部分の回路
はこれに配置されている。走査経路試験段重を、本発明
が使用しているものを除き、付加的なI/Oピンを費や
すことなく、本発明で容易に用いることができる。出力
バッファの出力を試験データ出力ピンを介して直列スト
リームに保持することもでき、また出力レジスタのピン
を介して出力レジスタから並列形式で受け取るようにし
てもよい。
/Oセルを示す論理図、 第2図は本発明の好ましい実施例において用いられるリ
ング発振器の構造を示す論理図、第3図は本発明の好ま
しい実施例において用いられる入力レジスタの論理図、 第4図は入力レジスタの従来の設計の論理図、第5図は
本発明の好ましい実施例において用いられる出力レジス
タの論理図、 第6図は本発明の好ましい実施例において用いられる制
御レジスタと、これに関連するクロック、TST及びT
CE信号との関連を示す論理図、第7図は試験データ出
力ラッチ及びこれと出力レジスタとの関連を示す論理図
である。 8・・・出力レジスタ、 9・・・入力レジスタ、 CRO〜CR23・・・フリップ・70ツブ、ql a
2、g3、g4−X ORゲート、TDOREG・・・
試験データ出力レジスタ。
Claims (3)
- (1)システム・クロック入力のピンと、内部に設けら
れ、前記システム・クロック入力を分配するシステム・
クロック・バスと、クロック・スキューを監視する手段
とを有するチップにおいて、前記システム・クロック入
力を受け取るように接続されピンを除き、前記システム
・クロック・バスと電気的に接続されたピンを備えてい
ることを特徴とするチップ。 - (2)システム・クロック入力のピンと、内部に設けら
れ、前記システム・クロック入力を分配すると共に、コ
ア・ロジック領域に配置されたシステム・クロック・バ
スと、クロック・スキューを監視する手段とを有するチ
ップにおいて、 前記システム・クロック入力を受け取るように接続され
ピンを除き、前記システム・クロック・バスと電気的に
接続されたピンを備えていることを特徴とするチップ。 - (3)超大規模集積回路において、請求項1に記載のク
ロック・スキューを監視する手段を有するユニットI/
Oセルを介して転送されるほぼ全ての信号入力及び出力
を有する組込みオン・チップ試験システムを有すること
を特徴とする超大規模集積回路。
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ID=22346529
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Country | Link |
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A977 | Report on retrieval |
Effective date: 20060608 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 3 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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