JPH01114122A - Digital frequency synthesizer - Google Patents

Abstract

PURPOSE:To improve a lockup time by restoring an output numeral at the next clock input when the output numeral reaches a maximum numeral or over, and restarting the updating by a numeral K each from the succeeding clock input. CONSTITUTION:A frequency control data K is inputted to an adder 11 in a phase accumulator 10, and a holding circuit 12 holds and outputs the output of the adder 11 in receiving a clock of a frequency Fe. Thus, the accumulator 10 outputs the added numeral output by a numeral K every time a clock Fc is received as a phase data. On the other hand, an absolute maximum numeral is set in the accumulator 10, and when the phase data numeral reaches a scheduled maximum value or over, the numeral output is restored to the scheduled minimum numeral by the next clock input and the numeral K each is restarted for updating from the succeeding clock input. The output of the accumulator 10 is acquired by a phase latch 41 and a corresponding analog level is outputted from a D/A converter 42.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は周波数シンセサイザに関し、特にデジタル的な
データ処理ないし加工により、所要周波数を所要ステッ
プで得るデジタル周波数シンセサイザの改良に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a frequency synthesizer, and more particularly to an improvement in a digital frequency synthesizer that obtains a desired frequency in a desired step through digital data processing or processing.

〈従来の技術） 周波数シンセサイザと言って最も一般的、古典的なもの
は、いわゆるＰＬＬと略称されるフェイズ・ロックド・
ループである。(Prior art) The most common and classic frequency synthesizer is the phase-locked synthesizer, abbreviated as PLL.
It's a loop.

こうしたＰＬＬ自体の構成は余りに周知であるので図示
しないが、出力周波数の最小可変ステップ幅、すなわち
周波数分解能はループ内の位相比較器に与えられる基準
周波数により決定され、実際に周波数をステップさせる
には系内のプログラマブル・デバイダの分周比を可変さ
せる。The configuration of such a PLL itself is not shown because it is well known, but the minimum variable step width of the output frequency, that is, the frequency resolution, is determined by the reference frequency given to the phase comparator in the loop, and it is necessary to actually step the frequency. The division ratio of the programmable divider in the system is varied.

したがって、細かな周波数ステップが要求される場合に
は、当該基準周波数自体を相当程度、低い周波数値に抑
え込まねばならないが、このようにするとまた、これも
良く知られているように、Ｃ／Ｎ比の劣化やロック・ア
ップ・タイムの増長を招き、望ましい結果は得られない
。この点は、信号処理部分に例えばマルチ・プレクサそ
の外、各種デジタル回路系を導入した昨今のＰＬＬにお
いても同様である。Therefore, when fine frequency steps are required, the reference frequency itself must be suppressed to a considerably low frequency value, but this also reduces the C/ This results in deterioration of the N ratio and increase in lock-up time, making it impossible to obtain desirable results. This point also applies to recent PLLs in which, for example, a multiplexer and various other digital circuit systems are introduced in the signal processing section.

そこで従来例からも、ＰＬＬに代わる周波数シンセサイ
ザとして、第６図に示されるように、デジタル・データ
を操作ないし加工し、所要周波数を所要ステップで得る
デジタル周波数シンセサイザ（Ｄ　Ｆ　Ｓ　：　ｐｅｇ
ｉｔ、ａｌ　Ｆｒｅｑｕｅｎｃｙ　５ｙｎｔｈｅｓｉｚ
ｅｒ）が提案された。Therefore, as a frequency synthesizer to replace the PLL, a conventional frequency synthesizer (DFS: peg
It, al Frequency 5ynthesiz
er) was proposed.

これにつき説明すると、位相アキュムレータ１０があり
、これは加減算器１６と、周波数ｆｃのクロックを受け
るたびにこの加減算器出力をラッチする保持回路１２と
から成り、保持回路１２の出力は加減算器１６の被加減
算数入力に帰還されるようになっている。To explain this, there is a phase accumulator 10, which consists of an adder/subtractor 16 and a holding circuit 12 that latches the output of the adder/subtracter every time it receives a clock of frequency fc. It is designed to be fed back to the augend input.

以後、記号ｆｃはクロック信号の符号としても、またそ
の周波数値としても用いるが、こうした回路構成である
と、加減算器１６の加減算数入力に所定の数Ｋを入力し
て置くことにより、保持回路１２にクロックｆｃが与え
られるたびにその出力値０がＫづつ更新される関係を得
ることができる。Hereinafter, the symbol fc will be used both as the sign of the clock signal and as its frequency value, but with such a circuit configuration, by inputting a predetermined number K to the addition/subtraction number input of the adder/subtractor 16, the holding circuit A relationship can be obtained in which the output value 0 is updated by K each time the clock fc is applied to the clock fc.

そこでこの従来回路では、まず、加減算器１６に与えら
れているビット数が実効的にしてあった場合、数値範囲
として±２しを考え、（実際には正負極性表示器等との
兼用により０〜＋２Ｌに抑えられるが）、第７図（Ａ）
に示されるように、当該加減算器１６の出力■をその当
初はクロックｆｃの入力ごとに入力数値にづつ、加算方
向に増大させ、その結果、加減算器１６に許されている
最大数値２Ｌ以上となると、次のクロック入力では加減
算器１６の動作をして減算方向に転換させ、以降、クロ
ック入力を受けるたびごとのＫづつの減算結果が一２Ｌ
に至るまで、当該にづつの減算を行わせて、−２Ｌを下
回った以降は再度、加算方向に転換させ、以後、これを
繰返すようにしている。Therefore, in this conventional circuit, first, if the number of bits given to the adder/subtractor 16 is effectively set, the numerical range is ±2 (in reality, it is 0 because it is also used as a positive/negative polarity indicator, etc.). Although it can be suppressed to ~+2L), Fig. 7 (A)
As shown in , the output ■ of the adder/subtractor 16 is initially increased in the addition direction by the input numerical value each time the clock fc is input, and as a result, it increases to the maximum value 2L or more allowed to the adder/subtractor 16. Then, at the next clock input, the adder/subtractor 16 operates to switch to the direction of subtraction, and from then on, each time the clock input is received, the result of subtraction by K is 12L.
Subtraction is performed one by one until the value reaches -2L, and after the value falls below -2L, the direction is changed to addition again, and this process is repeated thereafter.

このようにすると、保持回路１２の出力■に表れる数値
信号列は、第７図（Ａ）の時系列波形に見られるように
、得るべき信号の各位相データの集合となり、したがっ
て第６図示の従来回路では、次いでこれを各対応した振
幅情報に変換する。In this way, the numerical signal string appearing at the output (■) of the holding circuit 12 becomes a collection of each phase data of the signal to be obtained, as seen in the time series waveform of FIG. Conventional circuits then convert this into respective corresponding amplitude information.

すなわち、そのときどきの位相データでアドレスされる
ＲＯＭ１３内の番地にあらかじめ書込んである振幅情報
■を取り出し、これをデジタル−アナログ・コンバータ
（Ｄ／Ａ）１４で所定のアナログ量０に変換した後、ロ
ー・パス・フィルタ（ＬＰＦ）１５に通し、第７図（Ｂ
）に示されているように、デジタル−アナログ・コンバ
ータ１４の出力包絡線■として、当該ロー・パス・フィ
ルタ１５の出力に所望周波数ｆ。ＵＴのアナログ信号を
得るのである。That is, after extracting the amplitude information ■ previously written in the address in the ROM 13 that is addressed by the phase data at that time and converting it to a predetermined analog value 0 using the digital-to-analog converter (D/A) 14. , passed through a low pass filter (LPF) 15, and as shown in FIG.
), the desired frequency f at the output of the low pass filter 15 as the output envelope ■ of the digital-to-analog converter 14. The UT analog signal is obtained.

こうしたメカニズムから明らかなように、位相アキュム
レータ１０内の加減算器１６の加減算数入力に与えられ
る数値には、結局はその値をいくつかづつ可変すること
により、対応的な周波数ステップでアナログ出力ｆ。Ｕ
Ｔの周波数を可変できるから、これを位相データとして
も、周波数ステップ制御データとしても観念することが
できる。As is clear from this mechanism, the numerical value applied to the addition/subtraction number input of the adder/subtractor 16 in the phase accumulator 10 is eventually changed several times to produce an analog output f in corresponding frequency steps. U
Since the frequency of T can be varied, it can be thought of as phase data or frequency step control data.

〈発明が解決しようとする問題点〉 確かに、それまでの通常の古典的なＰＬＬ回路によるよ
りは、第６．７図示のデジタル周波数シンセサイザ２０
は融通性が高く、開ループである割には安定性も良く、
またＣ／Ｎ比等においても有利ではある。<Problems to be Solved by the Invention> It is true that the digital frequency synthesizer 20 shown in Fig. 6.7 is better than the conventional classical PLL circuit.
is highly flexible and has good stability considering it is an open loop.
It is also advantageous in terms of C/N ratio and the like.

しかし、明らかなように、そのときどきの位相データを
振幅データに変換するためのＲＯＭ１３やＤ／Ａコンバ
ータ１４はクロック周波数ｆｃで動作しなければならず
、したがって逆に、用い得るクロック周波数ｆｃは、そ
うした回路部品１３　、１４に許されている最高動作速
度で限定されてしまう恨みがある。However, as is clear, the ROM 13 and D/A converter 14 for converting the phase data into amplitude data must operate at the clock frequency fc, and therefore, conversely, the usable clock frequency fc is Unfortunately, such circuit components 13 and 14 are limited by the maximum operating speed allowed.

一方、当該クロック周波数ｆｃは、スプリアス特性を良
好に採るためには、通常、得るべき出力周波数ｆ。ｕ丁
の五倍程度以上の周波数に選定しなければならないこと
もあって、実際にもこの従来例によった場合、デジタル
周波数シンセサイザ２０としての最高動作周波数もせい
ぜいｌＯＭＨｚ程度が限度であり、この種の周波数シン
セサイザの常として各種の通信分野に利用されるにして
も、この値は未だ決して満足し得るものではなかワた。On the other hand, the clock frequency fc is normally the output frequency f that should be obtained in order to obtain good spurious characteristics. In practice, if this conventional example is used, the maximum operating frequency of the digital frequency synthesizer 20 is limited to about 100 MHz at most. Even though these frequency synthesizers are used in various communication fields, this value is still far from satisfactory.

また、量子化された振幅信号Ｏをロー・パス・フィルタ
１５で正弦波に変換しているため、どうしても量子化雑
音の問題から逃れ得す、この影習を低減するには当該ロ
ー・パス・フィルタ１５に良質、高価なものを要する。Furthermore, since the quantized amplitude signal O is converted into a sine wave by the low-pass filter 15, it is inevitable to avoid the problem of quantization noise. The filter 15 needs to be of good quality and expensive.

さらに、他の電子回路装置と同様、この種の回路系にお
いても集積回路化が願われているが、第６図示のような
構成ではＲＯＭ１３やロー・パス・フィルタ１５がある
ため、本質的にこれが難しいという欠点もある。Furthermore, like other electronic circuit devices, integrated circuits are desired for this type of circuit system, but the configuration shown in Figure 6 has a ROM 13 and a low-pass filter 15, so essentially The drawback is that this is difficult.

ただし、従来のこうしたデジタル周波数シンセサイザを
用いても、必要に応じ、取扱える周波数値を例えば１０
０ＭＨｚ以上にまで高めるには、第８図示のように、古
典的なＰＬＬ構成を援用した方式も提案されていた。However, even if such a conventional digital frequency synthesizer is used, the frequency values that can be handled can be increased to, for example, 10
In order to increase the frequency to 0 MHz or higher, a method using a classic PLL configuration as shown in FIG. 8 has also been proposed.

しかしこの回路は、換言すれば、単に基準周波数源が通
常の水晶発振器等から第６．７図示のデジタル周波数シ
ンセサイザ２０に代わっているだけで、まさしく通常の
ＰＬＬ２５そのものであり、電圧制御発振器（ＶＣＯ）
２３の発する出力信号周波数ｆＰＬＬを分周器（ＤＩＶ
）２４で分周した周波数と当該デジタル周波数シンセサ
イザ２０の発する基準周波数ｆ。ｏ７とを位相比較器（
Ｐ／Ｄ）２１にて比較し、その周波数差に応じた電圧出
力をロー・パス・フィルタ（ＬＰＦ）２２の出力に得、
これで電圧制御発振器２３を制御して出力周波数ｔ’ｐ
ｔ、ｔ、を所定の周波数にロックせんとしているに過ぎ
ない。However, in other words, this circuit is just a normal PLL 25 itself, with the reference frequency source simply being replaced with the digital frequency synthesizer 20 shown in Figure 6.7 from a normal crystal oscillator, etc., and a voltage controlled oscillator (VCO). )
The output signal frequency fPLL generated by the frequency divider (DIV
) 24 and the reference frequency f generated by the digital frequency synthesizer 20. o7 and the phase comparator (
P/D) 21 to obtain a voltage output corresponding to the frequency difference as the output of a low pass filter (LPF) 22,
This controls the voltage controlled oscillator 23 and outputs the frequency t'p.
It is merely trying to lock t, t, to a predetermined frequency.

もちろん、こうした回路構成自体がいつも必ず、不都合
であるということはない。Of course, this circuit configuration itself is not necessarily disadvantageous.

しかし、デジタル周波数シンセサイザ単体として考えた
場合、上記のように、たかだか１０ＭＨｚ程度の周波数
までしか動作周波数を上げられないということが問題な
のであり、良く使われる帯域でさえ、すてにＰＬＬ構成
を使用しなければならないということが不具合なのであ
る。However, when considered as a single digital frequency synthesizer, the problem is that the operating frequency can only be raised to a frequency of about 10 MHz at most, as mentioned above, and even in commonly used bands, PLL configurations are already used. The problem is that you have to do it.

もちろん、第８図示のような構成を採用した場合には、
集積向路化はもとより厄介になる外、デジタル周波数シ
ンセサイザ２０の内部でロー・パス・フィルタ１５によ
り一旦、アナログ信号に変換した後、位相比較器２１に
これを印加する構成は複雑、高価になり、どう考えても
合理的ではないし、ＰＬＬ構成にしたからと言って、ク
ロック周波数ｆｃを上げることにより周波数引き込み範
囲を広げ得る訳でもなく、先に述べたデジタル周波数シ
ンセサイザ単体としての欠点がなくなるはずもない。Of course, if the configuration shown in Figure 8 is adopted,
Not only is the integration process complicated, but the configuration of converting the signal into an analog signal using the low-pass filter 15 inside the digital frequency synthesizer 20 and then applying it to the phase comparator 21 is complicated and expensive. , it is not rational no matter how you look at it, and even if you use a PLL configuration, it does not mean that you can widen the frequency pull-in range by increasing the clock frequency fc, and the drawbacks of a single digital frequency synthesizer mentioned earlier should be eliminated. Nor.

本発明はこうした従来の実情に鑑みて成されたもので、
高いクロック周波数でも動作可能であり、動作最高周波
数を上げること力！できるが故にＣ／Ｎ比やロックアツ
プ・タイムを向上し得、さらに周波数引き込み範囲（プ
ルイン・レンジ）も広げ得る外、場合により集積回路化
も容易な、新たな原理に従うデジタル周波数シンセサイ
ザを提供せんとするものである。The present invention has been made in view of these conventional circumstances.
It can operate even at high clock frequencies and has the power to increase the maximum operating frequency! Therefore, we would like to provide a digital frequency synthesizer based on a new principle that can improve the C/N ratio and lock-up time, widen the frequency pull-in range, and, in some cases, can be easily integrated into an integrated circuit. It is something to do.

く問題点を解決するための手段〉 上記目的を達成するため、本発明はまず第一発明として
、以下に列記する必須構成子（ｉ）〜（ｖ）から成るデ
ジタル周波数シンセサイザを提供する。Means for Solving the Problems> In order to achieve the above object, the present invention provides, as a first invention, a digital frequency synthesizer comprising essential components (i) to (v) listed below.

（ｉ）　　周波数制御データ入力とクロック入力とを有
し、該クロックを受けるたびに上記周波数制御データに
印加されている数値にづつ、−方向に更新された数値出
力を位相データとして出力し、該出力数値が予定の絶対
最大数値以上となった場合には次のクロック入力にて該
出力数値を予定の絶対最低数値に戻した後、さらに次の
クロック入力から上記数値にづつの更新を再度始める位
相アキュムレータ。(i) It has a frequency control data input and a clock input, and each time it receives the clock, it outputs a numerical output updated in the - direction as phase data according to the numerical value applied to the frequency control data, and If the output value exceeds the planned absolute maximum value, the output value will be returned to the planned absolute minimum value at the next clock input, and then the above-mentioned value will be updated again from the next clock input. Phase accumulator.

（ｉ　ｉ）　　ラッチ入力にラッチ指令信号を受けたと
きに上記位相アキュムレータの上記出力に表れている出
力数値をラッチするラッチ回路。(ii) A latch circuit that latches the output value appearing at the output of the phase accumulator when a latch command signal is received at the latch input.

（ｉ　ｉ　ｉ）ラッチ回路の出力に接続され、上記ラッ
チ出力数値に対応するアナログ・レベルを出力するデジ
タル−アナログ変換器。(i i i) A digital-to-analog converter connected to the output of the latch circuit and outputting an analog level corresponding to the latch output value.

（ｉｖ）　　該アナログ・レベル出力により制御され、
対応する周波数を発振する電圧制御発振器。(iv) controlled by said analog level output;
A voltage controlled oscillator that oscillates the corresponding frequency.

（ｖ）　　該電圧制御発振器が発振する出力周波数を所
定の分周比で分周し、該出力周波数信号中にあって常に
同一の位相で上記ラッチ回路の上記ラッチ入力に上記ラ
ッチ指令信号を印加する分周回路。(v) Divide the output frequency oscillated by the voltage controlled oscillator by a predetermined frequency division ratio, and apply the latch command signal to the latch input of the latch circuit at the same phase in the output frequency signal. frequency divider circuit.

またさらに本発明は、第二発明として、上記必須要件（
ｉ）〜（Ｖ）の外、次の構成で定義されるスリップ・デ
ィテクタを付加したデジタル周波数シンセサイザをも提
供する。Furthermore, the present invention, as a second invention, provides the above-mentioned essential requirements (
In addition to i) to (V), a digital frequency synthesizer with an additional slip detector defined by the following configuration is also provided.

（ｖｉ）　　上記ラッチ回路によりサンプルされた上記
位相アキュムレータの出力数値に関し、零から所定の数
値までの最低レンジ内または上記絶対最大数値以下、所
定の数値までの最大レンジ内に該出力数値が入った場合
には、それ以降、上記ラッチ入力へのラッチ指令信号の
印加時にも、該最低レンジからその上の次の所定数値幅
の準最低レンジ以外、および上記最大レンジからその下
の次の所定数値幅の準最大レンジ以外への遷移は該ラッ
チ回路をしてこれをラッチさせないようにし、所定の最
低または最大数値、あるいは前ラッチ数値を維持させる
スリップ・ディテクタ。(vi) With respect to the output value of the phase accumulator sampled by the latch circuit, the output value falls within the lowest range from zero to a predetermined value or within the maximum range from below the above absolute maximum value to a predetermined value. In this case, from then on, when a latch command signal is applied to the latch input, the range other than the quasi-minimum range of the next predetermined numerical value range from the lowest range to the next predetermined numerical value range from the maximum range to the next predetermined numerical value below it. A slip detector which prevents the latch circuit from latching on a transition to a width other than the sub-maximum range and maintains a predetermined minimum or maximum value, or a previously latched value.

〈作用および効果〉 本発明のデジタル周波数シンセサイザを構成する各構成
要件中、（ｉ）位相アキュムレータは、周波数制御デー
タ入力とクロック入力とを有し、クロックを受けるたび
に周波数制御データに印加されている数値にづつ、一方
向に更新された数値出力を位相データとして出力する。<Operations and Effects> Among the constituent elements constituting the digital frequency synthesizer of the present invention, (i) the phase accumulator has a frequency control data input and a clock input, and is applied to the frequency control data every time it receives a clock; The numerical value output updated in one direction is output as phase data for each numerical value.

ここで理解の簡単のためには゛、上記更新に関する“一
方向”とは加算方向として良い。For ease of understanding, the "one direction" regarding the above update may be the addition direction.

また一方、この位相アキュムレータには上記更新数値に
関しての絶対最大数値が設定されているが、上記のよう
に更新方向を加算方向と考えれば、絶対最大数値も正の
値と単純に考えて良く、したがって以下では単に最大数
値と呼称する。On the other hand, this phase accumulator is set with an absolute maximum value regarding the update value, but if the update direction is considered as the addition direction as described above, the absolute maximum value can also be simply considered to be a positive value. Therefore, in the following, it will simply be referred to as the maximum value.

具体的にはデジタル信号処理を採ることができるので、
当該位相アキュムレータに設定されているＬビットに対
応して最大数値は２Ｌ、そして数値にの値は例えばＱビ
ット（ただしＱ＜Ｌ）で表される零から最大２°までの
任意の数値とすることができ、より具体的には位相アキ
ュムレータに設定されている最大数はＬ＝２０として２
２０．数値にはＱ＝１０として１０ビツト・オーダの数
とすることができる。Specifically, digital signal processing can be used, so
The maximum numerical value is 2L corresponding to the L bit set in the phase accumulator, and the value of the numerical value is, for example, an arbitrary value from zero to a maximum of 2° expressed by the Q bit (however, Q<L). More specifically, the maximum number set for the phase accumulator is 2 with L=20.
20. The numerical value can be a number on the order of 10 bits, with Q=10.

後に理解されるように、実際上、にの値が本発明におけ
るデジタル周波数シンセサイザの出力周波数ｆ。ＵＴの
値を決定し、またその変化幅が当該出力周波数ｆ。ＵＴ
の周波数ステップないしチャネル幅を決定することにな
るため、この値には事実上、可変にして用いられること
が多いが、ここではまず一定の値、例えばＱビットが全
て立っている２１０であったとしよう。As will be understood later, in practice, the value of is the output frequency f of the digital frequency synthesizer in the present invention. The value of UT is determined, and its variation width is the output frequency f. UT
Since this value determines the frequency step or channel width of the let's.

すると、位相アキュムレータは上記のようにクロックを
受けるたびにその位相データ出力数値をに＝２１°づつ
増して行くが、一方ではまた、そうした維続的な加算結
果としての当該位相データ数値が上記予定の最大数値（
例えば２２０）以上となった場合には、次のクロック入
力にて数値出力を予定の絶対最低数値に戻した後、さら
に次のクロック入力から上記出力数値にづつの更新を再
度始めるようになっているため、当該予定の絶対最低数
値を簡単に、そしてまた一般的に零とすると、Ｋ＝２１
０づつの加算演算を１０２４　（２”／２”−２”）個
のクロック分、行なった後、次のクロックｆｃで数値零
の出力に戻ることになる。Then, the phase accumulator increases its phase data output value by 21 degrees each time it receives the clock as described above, but on the other hand, the phase data value as a result of such continuous addition also increases from the above scheduled value. Maximum number (
For example, if the value exceeds 220), the next clock input returns the numerical output to the expected absolute minimum value, and then the next clock input starts updating the above output numerical value again. Therefore, if we simply and generally assume the absolute minimum value of the schedule to be zero, then K = 21
After the addition operation of 0 is performed for 1024 (2"/2"-2") clocks, the output returns to a numerical value of zero at the next clock fc.

その結果、当該位相アキュムレータの出力に関し、横軸
に時間を、縦軸に数値を採フた場合、クロック周波数を
ｆＣとして、１サイクル長ＴがＴ＝２’／（Ｋ−ｆｃ）
　　　　　　・・・・・・Ｉ）で規定される数値的な階
段波形の繰返しが生ずる。もちろん、上記ｌ）式の逆数
を採れば、位相アキュムレータ出力に表れる当該階段波
形の繰返し周波数となる。As a result, regarding the output of the phase accumulator, if time is plotted on the horizontal axis and numerical value is plotted on the vertical axis, one cycle length T is T=2'/(K-fc) where the clock frequency is fC.
. . . A repetition of the numerical staircase waveform defined by I) occurs. Of course, if the reciprocal of the above equation (1) is taken, it becomes the repetition frequency of the staircase waveform appearing in the phase accumulator output.

しかるに、°この位相アキュムレータの出力は、ラッチ
入力にラッチ指令信号を受けたときに入力数値信号をラ
ッチする上記（ｉｉ）のラッチ回路にて捕えられ、一方
、このラッチされた数値に相当するアナログ・レベルが
上記（ｉｉｉ）のデジタル−アナログ変換器の出力に表
れて、望ましくはこの変換アナログ・レベルを積分する
ロー・バス・フィルタを介する等した後、（ｉｖ）電圧
制御発振器が制御され、そのときどきの当該アナログ・
レベルに対応した周波数ｆ。ＵＴの出力がこの電圧制御
発振器から本デジタル周波数シンセサイザの出力として
外部回路系に発せられる。However, the output of this phase accumulator is captured by the latch circuit (ii) above which latches the input numerical signal when the latch command signal is received at the latch input, while the analog signal corresponding to this latched numerical value is - after the level appears at the output of the digital-to-analog converter of (iii) above, preferably after passing through a low-pass filter that integrates this converted analog level, (iv) a voltage controlled oscillator is controlled; The analog at that time
Frequency f corresponding to level. The output of the UT is issued from this voltage controlled oscillator to the external circuit system as the output of the digital frequency synthesizer.

同時にまた、これに伴い、当該出力周波数ｆ。Ｕアは上
記（Ｖ）の分周器を介し、適当なる分周比Ｍに従い分周
され、ラッチ回路の上記ラッチ入力にラッチ指令信号と
して帰還される。At the same time, the output frequency f. Ua is frequency-divided via the frequency divider (V) according to an appropriate frequency division ratio M, and is fed back to the latch input of the latch circuit as a latch command signal.

ここにおいて当該分周比Ｍは、一般的には正の整数値に
選ばれるが、原理的には少なくとも実数であれば良く、
例えばＭ＝１、すなわち実質的に分周しない場合（した
がってこの場合には具体的な回路は要しない）の外、少
数ないし分数であっても良い（つまり逓倍となる）。Here, the frequency division ratio M is generally selected as a positive integer value, but in principle it may be at least a real number;
For example, in addition to the case where M=1, that is, substantially no frequency division (therefore, no specific circuit is required in this case), it may also be a small number or a fraction (that is, multiplication).

したがって特に、分周比Ｍ＝１の場合には、本発明要旨
構成中に述べられている分周回路は、具体的な回路構成
上、これに相当する回路が見当たらなくても、概念的に
存在していると考えることができ、逆にあえて言うなら
、Ｍ＝１の場合、電圧制御発振器からラッチ回路のラッ
チ入力に至る信号伝搬線路を分周比１の分周回路と考え
ることもできる。Therefore, especially when the frequency dividing ratio M=1, the frequency dividing circuit described in the gist of the present invention is conceptually On the other hand, if M = 1, the signal propagation line from the voltage controlled oscillator to the latch input of the latch circuit can be considered to be a frequency divider circuit with a frequency division ratio of 1. .

いずれにしても、本発明の場合、分周回路出力がラッチ
指令信号として機能するから、もし仮に、電圧制御発振
器の発振周波数信号ｆ。ｔＪＴと、先に位相アキュムレ
ータの出力に与えられる階段波形状信号との間に位相の
同期が取れている場合には、ラッチ回路がラッチ指令信
号を受けるたびにラッチする位相アキュムレータの出力
数値は常に同じになるはずである。In any case, in the case of the present invention, since the frequency divider circuit output functions as a latch command signal, if the oscillation frequency signal f of the voltage controlled oscillator. If the phase is synchronized between tJT and the staircase waveform signal previously applied to the output of the phase accumulator, the output value of the phase accumulator that is latched every time the latch circuit receives the latch command signal is always It should be the same.

したがってその場合には、デジタル−アナログ変換器出
力も同レベルを継続的に保ち、電圧制御発振器出力も一
定周波数で安定する。これは本発明のデジタル周波数シ
ンセサイザにおける周波数ロック状態に相当する。Therefore, in that case, the digital-to-analog converter output also maintains the same level continuously, and the voltage controlled oscillator output also stabilizes at a constant frequency. This corresponds to a frequency locked state in the digital frequency synthesizer of the present invention.

一方、電圧制御発振器の出力周波数信号と、位相アキュ
ムレータの出力する階段波形繰返し信号との間に位相差
が生ずると、ラッチ回路のラッチ入力に電圧制御発振器
の出力に基づくラッチ指令信号が与えられるびに、当該
ラッチ回路のラッチする位相アキュムレータ出力数値は
異なったものとなり、したがってその差分に応じ、デジ
タル−アナログ変換器の出力レベルも変化する。On the other hand, if a phase difference occurs between the output frequency signal of the voltage controlled oscillator and the staircase waveform repetition signal output from the phase accumulator, each time a latch command signal based on the output of the voltage controlled oscillator is applied to the latch input of the latch circuit. , the phase accumulator output values latched by the latch circuit will be different, and the output level of the digital-to-analog converter will also change according to the difference.

そのため当然、この電圧レベルの変化の方向が電圧制御
発振器をして上記差分を補正する方向になるように設計
して置けば（このこと自体は当業者に極めて容易）、当
該電圧制御発振器の発振周波数を位相アキュムレータの
出力周波数にて規定される対応周波数に引き込むことが
できる。Therefore, if the voltage controlled oscillator is designed so that the direction of change in voltage level is the direction in which the voltage controlled oscillator corrects the above difference (this itself is extremely easy for those skilled in the art), the oscillation of the voltage controlled oscillator The frequency can be pulled down to a corresponding frequency defined by the output frequency of the phase accumulator.

逆に、同期状態において周波数制御データにの値を変更
すると、当然、位相アキュムレータの出力周波数と電圧
制御発振器をＭ分周した周波数信号との間には位相差が
生ずるから、上記の機構により、結局は電圧制御発振器
の発振周波数が変更を受け、周波数制御データにのその
ときどきの値により規定される周波数に追従し、安定す
る。Conversely, if the value of the frequency control data is changed in the synchronized state, a phase difference naturally occurs between the output frequency of the phase accumulator and the frequency signal obtained by dividing the voltage control oscillator by M, so the above mechanism allows Eventually, the oscillation frequency of the voltage controlled oscillator is changed and becomes stable, following the frequency defined by the current value of the frequency control data.

本発明は基本的にこのような作用を営むため、次のよう
な顕著なる効果を期待することができる。Since the present invention basically operates as described above, the following remarkable effects can be expected.

■）従来必要であったＲＯＭ等を要しないため、回路が
非常に簡単化され、また原則として集積化を阻む要素も
ない。(2) Since the conventionally required ROM etc. are not required, the circuit is extremely simplified and, in principle, there are no factors that impede integration.

■）ラッチ回路やデジタル−アナログ変換器は従来のよ
うにクロック周波数に応答する必要はなく、電圧制御発
振器の出力周波数ないしこれをＭ分周した出力対波数に
応答すれば良いので、低速動作しかできないものでも十
分有効に使うことができ、したがって逆に十二分にクロ
ック周波数を上げることができる。したがって先に一例
を挙げたような１００ＭＨｚオーダ等の動作速度も実に
簡単に得ることができるのみならず、それ以上、相当に
高い周波数範囲にまで、動作速度を実効的に高め得るも
のとなる。■) Latch circuits and digital-to-analog converters do not need to respond to the clock frequency as in the past, but only need to respond to the output frequency of the voltage controlled oscillator or the output vs. wavenumber obtained by dividing this by M, so they can only operate at low speeds. Even if it cannot be used, it can be used effectively, and therefore the clock frequency can be increased more than enough. Therefore, not only can an operating speed of the order of 100 MHz as mentioned above be easily achieved, but it is also possible to effectively increase the operating speed to a considerably higher frequency range.

■）電圧制御発振器が位相同期状態にあるときにはデジ
タル−アナログ変換器には同一データ値が与えられ、し
たがってその出力値も実際の変動要因を考慮に入れてさ
え、はぼ一定値を保つため、本質的に量子化雑音が少な
い。■) When the voltage controlled oscillator is in phase lock, the same data value is given to the digital-to-analog converter, and therefore its output value also remains approximately constant, even taking into account actual fluctuation factors. Intrinsically low quantization noise.

ｔｖ）上記に伴い、得られるＣ／Ｎ比、ロックアツプ・
タイム、プルイン・レンジ等の諸特性は大幅に向上する
。tv) According to the above, the obtained C/N ratio, lockup
Characteristics such as time and pull-in range are greatly improved.

このような基本機能は本発明第二発明に即し、スリップ
・ディテクタを付加することにより、さらに助長された
ものとなる。Such basic functions are further enhanced by adding a slip detector according to the second aspect of the present invention.

例えば位相アキュムレータの出力に表れる周波数信号と
、電圧制御発振器の発振する周波数信号に基づいてラッ
チ回路のラッチ入力に与えられる周波数信号の間にかな
り大きな位相差があると、あるラッチ指令信号の入力時
にラッチした値が最大数値ないしこれに近い値であった
場合、電圧制御発振器の発する周波数信号の次の一サイ
クルにおけるラッチ指令信号の入力によりサンプルされ
、ラッチされる数値は零に近い値となる等、大きな数値
遷移が起きることがある。For example, if there is a fairly large phase difference between the frequency signal appearing at the output of the phase accumulator and the frequency signal applied to the latch input of the latch circuit based on the frequency signal oscillated by the voltage controlled oscillator, when a certain latch command signal is input, If the latched value is the maximum value or a value close to it, it will be sampled by the input of the latch command signal in the next cycle of the frequency signal generated by the voltage controlled oscillator, and the latched value will be a value close to zero, etc. , large numerical transitions may occur.

これはサイクル・スリップと呼び得るが、これがある程
度の時間ごとに生ずると、デジタル−アナログ変換器の
出力はこの変化に正直に追従するから、これを例えば実
際的に設けられるロー・パス・フィルタで積分された電
圧制御発振器の出力レベル波形においては、上記のよう
に比較される三周波数間で大きな位相差が生じているに
もかかわらず、デジタル−アナログ変換器の出力が平均
される結果、余り大きなレベルにまで上昇し得ないとい
う問題が生ずることもある。This can be called a cycle slip, and if it occurs at regular intervals, the output of the digital-to-analog converter will follow this change exactly, so it can be easily detected by using, for example, a practical low-pass filter. In the integrated output level waveform of the voltage controlled oscillator, even though there is a large phase difference among the three frequencies compared as described above, as a result of averaging the output of the digital-to-analog converter, there is no surplus. A problem may arise that it cannot rise to a large level.

これは逆に、数値零ないしその近傍の値から、次のラッ
チ動作で急に大きな数値がラッチされるサイクル・スリ
ップにおいても同様であり、こうした場合にも電圧制御
変換器の制御電圧は十分に低く落ち込まず、中途半端な
値を採ることがある。Conversely, this also applies to cycle slips, where a large value is suddenly latched from zero or a value close to it in the next latch operation, and even in such cases, the control voltage of the voltage-controlled converter is insufficient. It does not fall too low and sometimes takes a mediocre value.

そこで、第二発明に規定されているような、上記（ｖｉ
）のスリップ・ディテクタを用いる°と、当該サイクル
・スリップを抑制し、最適な制御電圧を得ることができ
る。Therefore, the above (vi) as defined in the second invention
), the cycle slip can be suppressed and an optimal control voltage can be obtained.

簡単に言えば、ラッチされた数値が位相アキュムレータ
に設定されている最大数に対し、そわ以下で、かつ、あ
らかじめ定められている数値までの最大レンジ内に属し
ていた場合、次のラッチ動作においてその直ぐ下の所定
幅の準最大レンジ内への数値更新は許容するが、それ以
外のレンジへの更新は阻止し、同様に、位相アキュムレ
ータに設定されている最低数（一般に零）に対し、それ
以上であるが所定の幅内に留まる最低レンジ内にラッチ
された数値が入ってきた場合には、次ぎのラッチ動作に
おいて、当該最低レンジの直ぐ上の所定幅の準最低しン
ジ内数値への数値更新は許容するが、それ以外の数値領
域への遷移はこれをラッチさせないようにするのである
。Simply put, if the latched value is less than or equal to the maximum number set in the phase accumulator and is within the maximum range up to the predetermined value, then in the next latching operation, Numerical updates within the quasi-maximum range of a predetermined width immediately below it are allowed, but updates to other ranges are blocked.Similarly, for the minimum number (generally zero) set in the phase accumulator, If the latched value falls within the lowest range that is greater than that but remains within the predetermined width, the next latching operation moves the value to the quasi-lowest range of the predetermined width immediately above the lowest range. Numerical updates are allowed, but transitions to other numerical areas are not latched.

そして特に、最大レンジに関して準最低レンジ以外のレ
ンジへの遷移を禁止した場合には、ラッチ回路出力とし
て予定の最大数または前回のラッチ数値を出力させ、・
逆に最低レンジに関して準最低レンジ以外への遷移を阻
番した場合には、ラッチ回路出力として予定の最低数値
または前回のラッチ数値を出力させるようにしている。In particular, when the maximum range is prohibited from transitioning to a range other than the quasi-minimum range, the planned maximum number or the previous latch value is output as the latch circuit output.
Conversely, when a transition to a range other than the quasi-minimum range is blocked with respect to the lowest range, the latch circuit outputs the expected lowest value or the previous latch value.

そのため、上記サイクル・スリップは置きず、デジタル
−アナログ変換器には継続的に大きな値または小さな値
が入力され続け、したがって電圧制御発振器への制御電
圧（アナログ・レベル）も十分に大きいか十分に小さい
値に保持することができ、したがって、 ■）このスリップ・ディテクタを設けた場合、得られる
Ｃ／Ｎ比、ロックアツプ・タイム、プルイン・レンジ等
の諸特性は第一発明にのみ、即する場合に比し、さらに
大きく向上し；具体的に例えば同じ周波数帯域の比較に
おいて、従来のデジタル周波数シンセサイザに対し、本
発明の第二発明に即して構成されたデジタル周波数シン
セサイザのロックアツプ・タイムは、従来、数百１１Ｓ
から一秒程度であフた所のものが、何と数ｍｓから１０
ｍＳ程度と、二指程度も改善される、 という結果を導くことができるのである。Therefore, without the cycle slip mentioned above, a large value or a small value continues to be input to the digital-to-analog converter, and therefore the control voltage (analog level) to the voltage controlled oscillator is also either sufficiently large or sufficiently large. ■) When this slip detector is provided, the obtained characteristics such as C/N ratio, lock-up time, pull-in range, etc. only comply with the first invention. Specifically, for example, when comparing the same frequency band, the lock-up time of the digital frequency synthesizer constructed according to the second aspect of the present invention compared to the conventional digital frequency synthesizer is Previously, several hundred 11S
It takes about 1 second to finish the process, but it takes a few ms to 10 seconds.
This can lead to improvements in mS level and second finger level.

なおこのように、最大および最低（零）数値を含み、そ
の近傍にそれぞれ最大、最低レンジな設定した上で、さ
らにその下に当該最大、最低レンジからの遷移を許す準
最大、準最低レンジを設定するには、簡単には位相アキ
ュムレータの出力に表れ得る数値幅をＮ等分し、当該分
割した１番目のレンジを最低レンジ、２番目を準最低レ
ンジとし、またＮ−１番目のレンジを準最大レンジ、Ｎ
番目を最大レンジとするのが簡単、便宜であるし、また
、上記ラッチ回路の拘束を掛けた動作に関する最大、最
低数値は、先に位相アキュムレータに関して述べられた
最大、最低数値と同じ、すなわち２Ｌと零等であって良
く、これが最も簡単である。しかし、あえてこれらとは
異なった値に意図的に設定しても良い。In addition, in this way, after including the maximum and minimum (zero) values and setting the maximum and minimum ranges in the vicinity thereof, further below, set the semi-maximum and semi-minimum ranges that allow transitions from the maximum and minimum ranges. To set this, simply divide the numerical range that can appear in the output of the phase accumulator into N equal parts, set the first range of the division as the lowest range, the second as the quasi-lowest range, and set the N-1st range as the lowest range. Semi-maximum range, N
It is easy and convenient to set the maximum range as the maximum range, and the maximum and minimum values regarding the constrained operation of the latch circuit are the same as the maximum and minimum values described above regarding the phase accumulator, that is, 2L. and zero, which is the simplest. However, it may be intentionally set to a value different from these.

く実　施　例〉 第１．２図にはそれぞれ、本発明に即して構成されたデ
ジタル周波数シンセサイザ３０の第一、第二実施例が示
されており、第１図示実施例は本発明の第一発明にのみ
、そして第２図示実施例は本発明の第二発明をも用いて
構成されたものとなっている。Embodiments FIG. 1.2 shows first and second embodiments of a digital frequency synthesizer 30 constructed in accordance with the present invention, and the first illustrated embodiment is a digital frequency synthesizer 30 constructed in accordance with the present invention. The second illustrated embodiment is constructed using only the first invention and also the second invention of the present invention.

したがって両者の相違はスリップ・ディテクタ４６があ
るかないかに帰結し、他は静的に同一の構成と考えて良
い。Therefore, the difference between the two results from the presence or absence of the slip detector 46, and the other components can be considered to be statically the same configuration.

共通部分について説明すると、まず、位相アキュムレー
タ１０があり、この中には、これら実施例においては加
算方向にのみ、加算数入力に与えられる数値と被加算入
力に与えられる数値とを加算して行く加算器１１が設け
られていて、加算入力には周波数制御データにが、また
被加算入力には保持回路１２の出力が帰還されている。To explain the common parts, first, there is a phase accumulator 10, which in these embodiments adds the numerical value given to the addend input and the numerical value given to the augend input only in the addition direction. An adder 11 is provided, the frequency control data is fed back to the addition input, and the output of the holding circuit 12 is fed back to the addend input.

加算器１１の出力は保持回路１２の入力に与えられ、保
持回路１２は周波数ｆＣのクロックを受けるたびに加算
器１１の出力を保持し、出力する。The output of the adder 11 is given to the input of a holding circuit 12, and the holding circuit 12 holds and outputs the output of the adder 11 every time it receives a clock of frequency fC.

したがって結局、位相アキュムレータｌＯは、当該クロ
ックｆｃを受けるたびに周波数制御データに印加されて
いる数値にづつ、加算した数値出力を位相データとして
出力する。Therefore, in the end, each time the phase accumulator lO receives the clock fc, the phase accumulator 10 outputs the added numerical value as phase data by the numerical value applied to the frequency control data.

一方、この位相アキュムレータＩＯには上記更新数値に
関しての絶対最大数値が設定されているが、ここでは上
記のように更新方向を加算方向としているので、これに
応じ、絶対最大数値も正の値となっている。On the other hand, the absolute maximum value regarding the update value is set in this phase accumulator IO, but here, as mentioned above, the update direction is the addition direction, so the absolute maximum value is also a positive value accordingly. It has become.

以下、この絶対値における最大数値をここで図示する実
施例の場合、単に最大数値と呼称するが、具体的にはこ
の実施例においてはデジタル信号処理を採っており、当
該位相アキュムレータｌＯに設定されている最大数値は
２Ｌで表される。Ｌはもちろん、位相アキュムレータＩ
Ｏの出力ビツト数であり、これはまた、Ｌ＝２０程度に
設定することができる。Hereinafter, in the case of the embodiment illustrated here, the maximum numerical value in the absolute value will be simply referred to as the maximum numerical value, but specifically, digital signal processing is adopted in this embodiment, and the maximum numerical value is set in the phase accumulator lO. The maximum number that can be used is expressed as 2L. Of course, L is the phase accumulator I.
This is also the number of output bits of O, which can also be set to about L=20.

一方、数値には本発明におけるデジタル周波数シンセサ
イザの出力周波数ｆ。ＬＩＴの値を決定し、またその変
化幅が、当該出力周波数ｆ。ＵＴの周波数ステップない
しチャネル幅を決定することになるが、位相アキュムレ
ータｌＯは上記のようにクロックｆＣを受けるたびにそ
の出力数値をＫづつ増して行くものの、当該位相データ
数値が上記予定の最大数値（例えば２２０）以上となっ
た場合には、次のクロック入力にて数値出力を予定の最
低数値（ここでは−数的に零とする）に戻した後、さら
に次のクロック入力から上記出力数値にづつの更新を再
度始めるようになっている。On the other hand, the numerical value is the output frequency f of the digital frequency synthesizer in the present invention. The value of LIT is determined, and its change width is the output frequency f. The frequency step or channel width of the UT is determined, and although the phase accumulator IO increases its output value by K each time it receives the clock fC as described above, the phase data value does not exceed the scheduled maximum value ( For example, if the value exceeds 220, the next clock input returns the numerical output to the expected minimum value (in this case - numerically zero), and then the output value changes from the next clock input to the above output value. Updates will start again one by one.

したがって例えば、現に加算器１１に入力している加算
数Ｋが２凰０であったとすると、上記加算演算を１０２
４（−２”）個のクロック分、行なった後、次のクロッ
クで数値零の出力に戻ることになる。Therefore, for example, if the addition number K currently input to the adder 11 is 2 0, the above addition operation is 102
After performing this for 4 (-2'') clocks, the output returns to a numerical value of zero at the next clock.

その結果、第３図中の最上段波形に示されるように、当
該位相アキュムレータ１０の出力波形（符号■）に関し
、横軸に時間を、縦軸に保持回路１２の出力数値を採っ
た場合、クロック周波数をｆｃとして、１サイクル長Ｔ
が Ｔ＝２’／（Ｋ−ｆｃ）　　　　　　　−−−−−−１
）で規定される数値的な階段波形の繰返しが生ずる。各
階段の各ステップが値にである。また、これを周波数表
示に変換すれば、位相アキュムレータ出力■の周波数ｆ
Ａは ｔＡ＝　（に−ｆｃ）、／２し　　　　　　　　　　　
　　　　＠　＊　＊　＃　＊　−２）となる。As a result, as shown in the top waveform in FIG. 3, regarding the output waveform (symbol ■) of the phase accumulator 10, when the horizontal axis is time and the vertical axis is the output value of the holding circuit 12, When the clock frequency is fc, one cycle length T
is T=2'/(K-fc) ------1
) results in a repeating numerical staircase waveform defined by Each step of each staircase is a value. Also, if this is converted to a frequency display, the frequency f of the phase accumulator output ■
A is tA = (to - fc), /2
@ * * # * -2).

しか゛るに、この位相アキュムレータＩＯの出力は、ラ
ッチ入力にラッチ指令信号を受けたときに入力数値信号
をラッチする位相ラッチ４１にて捕えられ、一方、この
ラッチされた数値に相当するアナログ・レベルがデジタ
ル−アナログ変換器（Ｄ／Ａ）４２の出力に表れる。However, the output of this phase accumulator IO is captured by the phase latch 41 which latches the input numerical signal when the latch command signal is received at the latch input, while the analog signal corresponding to this latched numerical value is The level appears at the output of digital-to-analog converter (D/A) 42.

そしてさらに、実際上は設けられていることが望ましい
ロー・パス・フィルタ（ＬＰＦ）４３により、この変換
アナログ・レベルが積分された後、このロー・パス・フ
ィルタ（ＬＰＦ）４３の出力に表れるアナログ・レベル
（制御電圧）にて電圧制御発振器（ＶＣＯ）４４が制御
され、そのときどきの当該アナログ・レベルに対応した
周波数ｆ。ＵＴのアナログ出力が当該電圧制御発振器４
４から本デジタル周波数シンセサイザ３０の出力として
、これを利用する外部回路系に発せられる。Furthermore, after this converted analog level is integrated by a low pass filter (LPF) 43 which is preferably provided in practice, the analog level appearing at the output of this low pass filter (LPF) 43 is - The voltage controlled oscillator (VCO) 44 is controlled by the level (control voltage), and the frequency f corresponds to the analog level at that time. The analog output of the UT is the voltage controlled oscillator 4.
4 to the external circuit system that utilizes it as the output of the digital frequency synthesizer 30.

一方ではまた、当該出力周波数ｆ。Ｕアは固定の分周比
Ｍで良い分周器（ＤＩＶ）４５を介し、適当なる周波数
レンジにまで分周された後、これが位相ラッチ４１の上
記ラッチ入力にラッチ指令信号として帰還されるこの実
施例においては、当該分周比Ｍは一般的な正の整数であ
る。On the one hand, also the output frequency f. Ua is frequency-divided to an appropriate frequency range via a frequency divider (DIV) 45 with a fixed frequency division ratio M, and then fed back to the latch input of the phase latch 41 as a latch command signal. In the embodiment, the frequency division ratio M is a general positive integer.

こうした構成に加え、第２図に示される第二実施例の場
合には、位相ラッチ４１の出力はさらにスリップ・ディ
テクタ４６にも印加され、当該スリップ・ディテクタ４
６がセット信号を発したときにはそれ以降のラッチ入力
の如何にかかわらず、位相アキュムレータ１０の出力に
得られる最大数値のラッチ状態に維持させ、逆にリセッ
ト信号が発せられたときには、最低数値、この場合、数
値零の値の保持状態を維持させる。これについては便宜
上、後の説明に回し、まず、第一、第二実施例のいずれ
にも共通する動作から説明する。In addition to this configuration, in the second embodiment shown in FIG. 2, the output of the phase latch 41 is also applied to a slip detector 46,
6 issues a set signal, the output of the phase accumulator 10 is maintained in the latched state of the maximum value obtained, regardless of the subsequent latch input, and conversely, when a reset signal is issued, the minimum value, this value, is maintained at the output of the phase accumulator 10. In this case, the value of zero is maintained. For convenience, this will be explained later, and the operation common to both the first and second embodiments will be explained first.

先に述べたように、分周回路４５の出力（第１〜３図中
、符号■）はラッチ指令信号として位相ラッチ４１のラ
ッチ入力に与えられているが、この波形■は、結局、電
圧制御発振器４４の発する本デジタル周波数シンセサイ
ザ出力としてのアナログ出力周波数ｆＯＵＴと当然、位
相同期関係にある。As mentioned earlier, the output of the frequency divider circuit 45 (indicated by the symbol ■ in Figures 1 to 3) is given to the latch input of the phase latch 41 as a latch command signal, but this waveform ■ is ultimately a voltage Naturally, it is in phase synchronization with the analog output frequency fOUT as the digital frequency synthesizer output generated by the controlled oscillator 44.

今、用いている位相ラッチ４１が、ラッチ入力に与えら
れる波形■のような信号に関し、その各論理“Ｈ”への
立ち上がりで数値入力に与えられている数値（位相アキ
ュムレータの出力数値■）をラッチするものとすると、
もし仮に、電圧制御発振器４４の発振周波数信号ｆ。Ｕ
Ｔと、先に位相アキュムレータ１０の出力に与えられる
階段波形状信号との間に位相の同期が取れている場合、
すなわち、先に２）式で示した位相アキュムレータ１０
の出力周波数ｆＡと分周回路４５の出力周波数ｆ。ＬＩ
Ｔ／Ｍとが同一の周波数であフて、式で表せば ｆｏＬｒｒ／Ｍ＝ｆＡ＝　（に・ｆｃ）／２し　　　　
　　　　　　　　　　　　　・・・・・・３）が成立し
ている場合には、周波数ｆ。ＵＴ／Ｍの矩形波信号の各
立ち上がりとして有意なラッチ指令信号を受けるたびに
、当該位相ラッチ４１がラッチする位相アキュムレータ
１０の出力数値は、常に同じになるはずである。The phase latch 41 being used now calculates the value given to the numerical input (output value of the phase accumulator ■) at each rise to logic "H" regarding a signal such as the waveform ■ given to the latch input. Assuming it latches,
If the oscillation frequency signal f of the voltage controlled oscillator 44. U
If the phase is synchronized between T and the staircase waveform signal previously given to the output of the phase accumulator 10,
That is, the phase accumulator 10 shown in equation 2) above
The output frequency fA of the frequency divider circuit 45 and the output frequency f of the frequency divider circuit 45. L.I.
If T/M is the same frequency, it can be expressed as foLrr/M=fA= (ni・fc)/2.
...If 3) holds true, the frequency f. Whenever a significant latch command signal is received as each rising edge of the UT/M rectangular wave signal, the output value of the phase accumulator 10 latched by the phase latch 41 should always be the same.

したがってその場合には、デジタル−アナログ変換器４
２の出力も同レベルを継続的に保ち、もって電圧制御発
掘器４４の出力も一定周波数で安定すること゛になる。Therefore, in that case, the digital-to-analog converter 4
The output of the voltage control excavator 44 is also kept at the same level continuously, so that the output of the voltage control excavator 44 is also stabilized at a constant frequency.

これが本デジタル周波数シンセサイザにおける周波数ロ
ック状態となる。This becomes a frequency lock state in this digital frequency synthesizer.

しかし一方、第３図に示されている状態のように、電圧
制御発振器４４の出力周波数ｆ。ＩＪＴと位相アキュム
レータｌＯの出力周波数ｆＡとの間に周波数差が生ずる
と、これに伴う位相差の存在により、位相ラッチ４１の
ラッチ入力に電圧制御発振器４４の出力に基づく分周回
路からの信号■がラッチ指令信号として与えられるびに
、当該位相ラッチのラッチする位相アキュムレータ１０
の出力数値は異なったものとなり、したがってその差分
に応じ、図中、記号■で示されるデジタル−アナログ変
換器４４の出力レベルも変化する。However, on the other hand, as in the situation shown in FIG. 3, the output frequency f of the voltage controlled oscillator 44. When a frequency difference occurs between the IJT and the output frequency fA of the phase accumulator IO, the existence of the accompanying phase difference causes a signal from the frequency divider circuit based on the output of the voltage controlled oscillator 44 to be input to the latch input of the phase latch 41. is given as a latch command signal, the phase accumulator 10 latches the phase latch.
The output numerical values of will be different, and accordingly, the output level of the digital-to-analog converter 44, indicated by the symbol ■ in the figure, will also change according to the difference.

この経時的な変化の状態は第３図中、最下段とその上の
段に示されており、最下段が第２図示実施例のようにス
リップ・ディテクタ４６を設けた場合、その上の段がス
リップ・ディテクタ４６のない・場合である。This state of change over time is shown in the bottom row and the row above it in FIG. is the case without the slip detector 46.

しかし、いずれの場合にも共通して甘えることは、上記
のようにして周波数制御データににより決定される位相
アキュムレータ出力周波数ｆＡに対し、電圧制御発振器
４４の出力周波数が異なってくると、上記のようにデジ
タル−アナログ変換器４２の出力には経時的に変化する
アナログ出力■が表れるので、これをロー・パス・フィ
ルタ４３を通して電圧制御発揚器４４に与えるに際し、
当該制御電圧波形の変化の方向が、これを受ける電圧制
御発振器４４をして上記周波数の差分を補正する方向に
動作するよう設計すれば、図示されている構成により、
周波数引き込み機能ないしは追従機能が発揮されること
が分かる。However, a common point in all cases is that if the output frequency of the voltage controlled oscillator 44 differs from the phase accumulator output frequency fA determined by the frequency control data as described above, the above-mentioned As shown in the figure, the output of the digital-to-analog converter 42 shows an analog output (2) that changes over time.
If the design is such that the direction of change in the control voltage waveform is such that the voltage controlled oscillator 44 receiving the control voltage waveform operates in a direction that corrects the difference in frequency, the configuration shown in the figure can be obtained.
It can be seen that the frequency pull-in function or follow-up function is exhibited.

もちろん、上記ロー・パス・フィルタ４３の出力電圧変
化に対応して所期の方向に電圧制御発振周波数ｆ。ＵＴ
を補正する構成自体は、すでにこの種の技術分野で確立
している技術なので、当業者には極めて容易に組むこと
ができる。Of course, the voltage-controlled oscillation frequency f changes in the desired direction in response to changes in the output voltage of the low-pass filter 43. UT
The configuration itself for correcting is a technology that has already been established in this type of technical field, and therefore can be very easily constructed by those skilled in the art.

また逆に、周波数ロック状態において周波数制御データ
にの値を変更すると、当然、位相アキュムレータ１０の
出力周波数ｆＡと電圧制御発振器をＭ分周した周波数信
号との間には位相差が生ずるから、上記のメカニズムに
より、結局は電圧制御発振器４４の発振周波数ｆ。ＵＴ
が変更を受け、周波数制御データにのそのときどきの値
により規定される周波数にて安定する。Conversely, if the value of the frequency control data is changed in the frequency locked state, a phase difference naturally occurs between the output frequency fA of the phase accumulator 10 and the frequency signal obtained by dividing the voltage controlled oscillator by M. Due to this mechanism, the oscillation frequency f of the voltage-controlled oscillator 44 will eventually change. UT
undergoes a change and stabilizes at the frequency defined by the current value of the frequency control data.

このような基本機能は図示されている第一、第二実施例
のいずれにおいても期待し得ること、明らかであるが、
さらに第二実施例におけるようにスリップ・ディテクタ
４６が付加されていると、より望ましい結果を得ること
ができる。It is clear that such basic functions can be expected in both the first and second embodiments illustrated;
Furthermore, if a slip detector 46 is added as in the second embodiment, more desirable results can be obtained.

例えば位相アキュムレータｌＯの出力■に表れる周波数
信号ｆＡと、電圧制御発振器４４の発振する周波数に基
づいて位相ラッチ４１のラッチ入力に与えられる周波数
ｆＯＵＴ７Ｍの間にかなり大きな位相差があると、第３
図最上段の四つ目の階段波形部分と六つ目のそれとの関
係に見られるように、あるラッチ指令信号の入力時にラ
ッチした値が最大数値ないしこれに近い値であった場合
、電圧制御発振器４４の発する周波数信号の次の一サイ
クルにおけるラッチ指令信号の入力によりサンプルされ
、ラッチされる数値は零に近い値となる等、大きな数値
遷移が起きることがある。For example, if there is a fairly large phase difference between the frequency signal fA appearing at the output of the phase accumulator lO and the frequency fOUT7M applied to the latch input of the phase latch 41 based on the oscillation frequency of the voltage controlled oscillator 44, the third
As seen in the relationship between the fourth staircase waveform part and the sixth one at the top of the figure, if the value latched when a certain latch command signal is input is the maximum value or a value close to this, the voltage control A large numerical transition may occur, such as the numerical value sampled and latched by the input of the latch command signal in the next cycle of the frequency signal generated by the oscillator 44, becoming close to zero.

これは第３図中にデジタル−アナログ変換器４２の出力
■に関し矢印を付して併記のように、サイクル・スリッ
プと呼び得るが、これがある程度の時間ごとに生ずると
、デジタル−アナログ変換器４２の出力はこの変化に正
直に追従するから、これをロー・バス・フィルタ４３に
通過させると、当該ロー・バス・フィルタ４３の電圧出
力レベル波形■は、第４図（Ａ）に示されるように、上
記比較される三周波数ｆＡ、　ｆｏｕｒ／Ｍ間で大きな
位相差が生じているにもかかわらず、デジタル−アナロ
グ変換器出力が平均される結果、余り大きなレベルにま
で上昇し得ないという問題が生じ得る。This can be called a cycle slip, as shown with an arrow in FIG. Since the output of 1 follows this change honestly, when this is passed through the low-pass filter 43, the voltage output level waveform of the low-pass filter 43 becomes as shown in FIG. 4(A). Another problem is that even though there is a large phase difference between the three frequencies fA and four/M compared above, the digital-to-analog converter output is averaged and cannot rise to a very large level. may occur.

これは逆に、数値零ないしその近傍の値から、次のラッ
チ動作で急に大きな数値がラッチされるサイクル・スリ
ップにおいても同様であり、こうした場合にも電圧制御
変換器４４への制御電圧■は十分に低く落ち込まず、中
途半端な値を採ることがある。Conversely, this also applies to cycle slips in which a large value is suddenly latched from zero or a value close to it in the next latching operation, and in such cases, the control voltage to the voltage control converter 44 is may not fall sufficiently low and take a mediocre value.

そこで、第二発明に従い、第二実施例に示されているよ
うなスリップ・ディテクタ４６を用いると、当該サイク
ル・スリップを抑制し、最適な制御電圧■を得ることが
できる。Therefore, according to the second invention, if a slip detector 46 as shown in the second embodiment is used, the cycle slip can be suppressed and an optimum control voltage (2) can be obtained.

第２図に示されているように、位相ラッチ４１の出力は
この第二実施例の場合、スリップ・ディテクタ４６にも
与えられており、またスリップ・ディテクタ４６からは
、セット信号とリセット信号が位相ラッチ４１に与えら
れるようになっている。As shown in FIG. 2, the output of the phase latch 41 is also given to a slip detector 46 in this second embodiment, and from the slip detector 46 a set signal and a reset signal are sent. The signal is applied to the phase latch 41.

スリップ・ディテクタ４６は、位相ラッチ４１の出力に
表れ得る数値範囲をこの場合、第３図最下段に示されて
いるように、Ｎ個の範囲に分割して監視し、数値零から
数値２シ／Ｎまでの１番目の数値範囲を最低レンジ、そ
の次の同じ数値幅部分を準最低レンジとすると共に、最
大数を含んでそれから上記Ｎ分割幅の一つに相当する数
値領域を最大レンジ、その下の同じ数値幅レンジを準最
大レンジとしている。そこでまず、位相ラッチ４１から
与えられる数値が最低レンジに入った場合には、その次
に与えられる数値が当該最低レンジおよび準最低レンジ
以外の領域に属するものであるとリセット信号を発し、
位相ラッチ４１の出力を強制的に零にしで、デジタル−
アナログ変換器４２をして最低レベルの数値を出力させ
るようにする。In this case, the slip detector 46 monitors the numerical range that can appear in the output of the phase latch 41 by dividing it into N ranges, as shown in the bottom row of FIG. The first numerical range up to /N is the lowest range, the next same numerical range is the quasi-minimum range, and the numerical range that includes the maximum number and corresponds to one of the above N division widths is the maximum range. The same numerical width range below that is set as the quasi-maximum range. Therefore, first, when the numerical value given from the phase latch 41 falls within the lowest range, a reset signal is issued to indicate that the next numerical value belongs to a region other than the lowest range and the quasi-lowest range.
By forcing the output of the phase latch 41 to zero, the digital
The analog converter 42 is made to output the lowest level value.

逆にまた、位相ラッチ４１から与えられる数値が最大レ
ンジに入った場合には、その次に与えられる数値が当該
最大レンジおよび準最大レンジ以外の領域に属するもの
であるとセット信号を発し、位相ラッチ４１の出力を強
制的に最大数２しに付け（全ビットを立て）、デジタル
−アナログ変換器４２をして最大数値出力状態とさせる
。Conversely, when the numerical value given from the phase latch 41 falls within the maximum range, a set signal is issued indicating that the next numerical value belongs to an area other than the maximum range and the semi-maximum range, and the phase The output of the latch 41 is forcibly set to the maximum number 2 (all bits are set), and the digital-to-analog converter 42 is set to the maximum number output state.

このようにすると、第３図最上段の保持回路１２の出力
■と、上から二番目の段の分周回路４５からのラッチ指
令信号■との関係で示されているようなサイクル・スリ
ップが生じても、デジタル−アナログ変換器４２の出力
からは当該サイクル・スリップの影響を実質的に排除す
ることができ、第４図（Ｂ）に示されるように、ロー・
バス・フィルタ４３の出力■の電圧値も十分に高めるこ
とができる。In this way, a cycle slip as shown in the relationship between the output ■ of the holding circuit 12 at the top of FIG. 3 and the latch command signal ■ from the frequency dividing circuit 45 at the second stage from the top can be prevented. Even if a cycle slip occurs, the effect of the cycle slip can be substantially eliminated from the output of the digital-to-analog converter 42, and as shown in FIG.
The voltage value of the output (2) of the bus filter 43 can also be sufficiently increased.

その結果はもちろん、電圧制御発振器４４をしての急速
かつ確実な設定周波数への引き込みを可能にし得るもの
となる。The result, of course, is that the voltage controlled oscillator 44 can be pulled into the set frequency quickly and reliably.

なお、第３図中のスリップ・ディテクタのある場合の波
形に沿ってｒ状態“１”遷移１として記した部分は、図
示の場合、Ｎ番目のレンジから一つだけ違うレンジ、つ
まりＮ−１番目のレンジに数値遷移が起きたときにはス
リップ・ディテクタ４６が禁止条件を生成せず（セット
信号を出さ、ず）、位相ラッチ４１をして当該入力数値
のラッチを許していることを表しており、これは当然、
１番目から２番目への数値範囲への数値遷移に対しても
、位相ラッチ４１は同様にこれをラッチすることを示し
ている。In addition, the part marked as r state "1" transition 1 along the waveform when there is a slip detector in FIG. 3 is a range that differs by one from the Nth range, that is, N-1 This indicates that when a numerical transition occurs in the th range, the slip detector 46 does not generate a prohibition condition (does not issue a set signal), but rather allows the phase latch 41 to latch the input numerical value. , this is of course,
It is shown that the phase latch 41 similarly latches a numerical transition from the first to the second numerical range.

このようにして、すでに作用、効果の項において述べた
ように、本発明に所期の効果が得られるが、なお、本発
明のデジタル周波数シンセサイザにおける上記位相比較
特性を図で示すと、それは第５図示のようになる。In this way, the desired effects of the present invention can be obtained as already mentioned in the section of operations and effects. 5 It will look like the illustration.

本図に示されているように、位相差零でロー・バス・フ
ィルタ出力は零、位相差２πで最大値を取るが、例えば
上記した分割数Ｎを８と仮定して簡単化した場合、位相
アキュムレータＩＯないしその保持回路１２からの出力
数値が最大レンジＮ＝８中の最大数、この場合の２Ｌを
越えると、その一つ下のレンジ７になる位相差３．５％
以下にまで、比較される内周波数位相差が低下してこな
い中は、当該ロー・パス・フィルタ出力値は最大値を取
り得、また逆に最低レンジであるレンジ１を下回った場
合には、レンジ２になる位相差−１，５Ｋまでは最小値
を取り得る。As shown in this figure, the low-pass filter output is zero when the phase difference is zero, and takes the maximum value when the phase difference is 2π. However, for example, if the above-mentioned division number N is assumed to be 8 and simplified, If the output value from the phase accumulator IO or its holding circuit 12 exceeds the maximum number in the maximum range N = 8, in this case 2L, the phase difference will be 3.5% in the next lower range, 7.
As long as the internal frequency phase difference being compared does not decrease, the low-pass filter output value can take the maximum value, and conversely, if it falls below range 1, which is the lowest range, The minimum value can be taken up to -1.5K, which is a phase difference of 2.

ただし、確かに、上記した最大レンジ、準最大レンジ、
および最低レンジ、準最低レンジを決めるのに、全数値
変動幅をＮ分割することが回路設計上は最も簡便であり
、実際上、位相アキュムレータｌＯないし保持回路１２
の出力におけるＭＳＢを含む上位数ビットとＬＳＢを含
む下位数ビットを監視することで目的が果たせるが、こ
れは限定的なものではなく、原理的には本発明の要旨構
成中に記載されている条件さえ、守れば良い。However, it is true that the maximum range, semi-maximum range, and
In order to determine the minimum range and the quasi-minimum range, it is easiest from a circuit design point of view to divide the total numerical fluctuation width into N, and in practice, the phase accumulator lO or the holding circuit 12
The purpose can be achieved by monitoring the upper few bits including the MSB and the lower several bits including the LSB in the output of As long as you follow the conditions.

同様に、図示実施例におけるスリップ・ディテクタ４６
は、サイクル・スリップを検出したとき、セット信号ま
たはリセット信号を発し、これに応じて位相ラッチ４１
はそれに設定されている最大数値または零を選択的に出
力するようにしであるが、これに限らず、これとは異な
る予定の最大、最低値を出力するような回路を組んだり
、あるいはまた、サイクル・スリップを検出したときの
ラッチングを無効化し、前回のラッチ数に維持させるよ
うにしても良い。Similarly, slip detector 46 in the illustrated embodiment
generates a set or reset signal when it detects a cycle slip, and responds to the phase latch 41.
is designed to selectively output the maximum value or zero that is set on it, but it is not limited to this, and it is possible to construct a circuit that outputs a different scheduled maximum or minimum value, or alternatively, It is also possible to disable the latching when a cycle slip is detected and maintain the previous number of latches.

なお、上記実施例中、分周器４５に関する分周比Ｍは一
般的に正の整数と考えたが、先にも述べたように、本発
明の原理上は少なくとも実数であれば良く、Ｍ＝１、す
なわち実質的に分周しない場合（したがってこの場合に
は具体的な回路は要しない）のほか、少数ないし分数で
あっても良い（つまり逓倍となる）。なお特に、あえて
言うなら、Ｍ＝１のような場合には電圧制御発振器から
位相ラッチのラッチ入力に至る信号伝搬線路を分周比１
の分周回路と考えることにでもなる。In the above embodiments, the frequency division ratio M for the frequency divider 45 was generally considered to be a positive integer, but as stated earlier, in principle of the present invention, it is sufficient that the frequency division ratio M is at least a real number; = 1, that is, there is no substantial frequency division (therefore, no specific circuit is required in this case), or it may be a small number or a fraction (that is, multiplication). In particular, if I had to say it, in a case like M=1, the signal propagation line from the voltage controlled oscillator to the latch input of the phase latch should be set to a frequency division ratio of 1.
You can also think of it as a frequency divider circuit.

また、位相ラッチ４１とデジタル−アナログ変換器４２
、さらに加えてスリップ・ディテクタ４６の部分は、既
述の動作からして位相検出部４０と一括的に観念するこ
とができ、当該デジタル−アナログ変換器４２の基準電
圧を調整すれば、この回路における利得を容易に調整す
ることもできる。Also, a phase latch 41 and a digital-to-analog converter 42
In addition, the slip detector 46 can be collectively considered as the phase detection section 40 from the above-mentioned operation, and by adjusting the reference voltage of the digital-to-analog converter 42, this circuit can be It is also possible to easily adjust the gain in .

さらに、本発明によるデジタル周波数シンセサイザは、
既述のように、従来のデジタル周波数シンセサイザに比
せば高速動作が可能であり、したがって常用帯域の周波
数に対し、単体で対処することが可能であるが、必要に
応じ、第８図に即して説明したように、さらにＰＬＬ構
成を援用し、その基準周波数源として用いることを否定
するものではない。その場合にももちろん、当該基準周
波数源としての本発明デジタル周波数シンセサイザ部分
は、従来にない効果を呈し得、したがってそうしたＰＬ
Ｌ回路もまた、大きくその性能を向上したものとなる。Furthermore, the digital frequency synthesizer according to the invention comprises:
As mentioned above, it is capable of high-speed operation compared to conventional digital frequency synthesizers, and therefore can handle frequencies in the commonly used band by itself. As explained above, this does not negate the use of a PLL configuration and its use as a reference frequency source. In that case as well, of course, the digital frequency synthesizer part of the present invention as the reference frequency source can exhibit unprecedented effects, and therefore such a PL
The L circuit also has greatly improved performance.

もちろん、上記実施例における位相アキュムレータｌＯ
中の加算機構は減算に換えることもできる。換言すれば
、本発明要旨構成を満たす限り、既述の実施例中の加算
器を減算器に変え、絶対最大数値等々の数値を負の値に
変えた所で、それだけで本発明を逃れ得るものでは決し
てない。Of course, the phase accumulator lO in the above embodiment
The addition mechanism inside can also be replaced with subtraction. In other words, as long as the gist of the present invention is satisfied, it is possible to avoid the present invention by simply changing the adder in the embodiment described above to a subtracter and changing the absolute maximum value etc. to a negative value. It's definitely not a thing.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に従って構成された第一実施例としての
デジタル周波数シンセサイザの概略構成図、第２図は第
二実施例としてスリップ・ディテクタを追加したデジタ
ル周波数シンセサイザの概略構成図、第３図は第１．２
図示実施例の動作説明図、第４図はサイクル・スリップ
が生じた場合における電圧制御発振器制御電圧ないしロ
ー・パス・フィルタ出力電圧の状態を第一、第二実施例
の各々に関し弁別的に説明する説明図、第５図は位相比
較特性の概略を示す説明図、第６図は従来提案されてい
たデジタル周波数シンセサイザの概略構成図、第７図は
当該従来例の動作説明図、第８図は従来のデジタル周波
数シンセサイザを通常のＰＬＬに組合せた場合の説明図
、である。 図中、ＩＯは位相アキュムレータ、１１は加算器、１２
は保持回路、１３はＲＯＭ、１４はデジタル−アナログ
変換器、１５はロー・パス・フィルタ、２０は従来のデ
ジタル周波数シンセサイザ、２５はデジタル周波数シン
セサイザを基準周波数源として用いたＰＬＬ、３０は全
体としての本発明デジタル周波数シンセサイザ、４０は
位相検出部、４１は位相ラッチ（ラッチ回路）、４２は
デジタル−アナログ変換器、４３はロー・バス・フィル
タ、４４は電圧制御発振器、４５は分周回路、４６はス
リップ・ディテクタ、である。 出願人　　　　ユニゾン株式会社 ７′− （，４ｊ’： 代理人　　　弁理士福田信行ζ−FIG. 1 is a schematic configuration diagram of a digital frequency synthesizer as a first embodiment constructed according to the present invention, FIG. 2 is a schematic configuration diagram of a digital frequency synthesizer added with a slip detector as a second embodiment, and FIG. 3 is 1.2
An explanatory diagram of the operation of the illustrated embodiment, FIG. 4 explains the state of the voltage controlled oscillator control voltage or low pass filter output voltage when a cycle slip occurs, with respect to each of the first and second embodiments. 5 is an explanatory diagram showing an outline of the phase comparison characteristics, FIG. 6 is a schematic configuration diagram of a conventionally proposed digital frequency synthesizer, FIG. 7 is an explanatory diagram of the operation of the conventional example, and FIG. is an explanatory diagram when a conventional digital frequency synthesizer is combined with a normal PLL. In the figure, IO is a phase accumulator, 11 is an adder, 12
is a holding circuit, 13 is a ROM, 14 is a digital-to-analog converter, 15 is a low pass filter, 20 is a conventional digital frequency synthesizer, 25 is a PLL using the digital frequency synthesizer as a reference frequency source, and 30 is the whole 40 is a phase detection section, 41 is a phase latch (latch circuit), 42 is a digital-to-analog converter, 43 is a low bus filter, 44 is a voltage controlled oscillator, 45 is a frequency dividing circuit, 46 is a slip detector. Applicant Unison Co., Ltd. 7'- (,4j': Agent Patent attorney Nobuyuki Fukuda ζ-

Claims (2)

【特許請求の範囲】[Claims] （１）周波数制御データ入力とクロック入力とを有し、
該クロックを受けるたびに上記周波数制御データに印加
されている数値Ｋづつ、一方向に更新された数値出力を
位相データとして出力し、該出力数値が予定の絶対最大
数値以上となった場合には次のクロック入力にて該出力
数値を予定の絶対最低数値に戻した後、さらに次のクロ
ック入力から上記数値Ｋづつの更新を再度始める一位相
アキュムレータと； ラッチ入力にラッチ指令信号を受けたときに上記位相ア
キュムレータの上記出力に表れている出力数値をラッチ
するラッチ回路と； 該ラッチ回路の出力に接続され、上記ラッチ出力数値に
対応するアナログ・レベルを出力するデジタル−アナロ
グ変換器と； 該アナログ・レベル出力により制御され、対応する周波
数を発振する電圧制御発振器と；該電圧制御発振器が発
振する出力周波数を所定の分周比で分周し、該出力周波
数信号中にあって常に同一の位相で上記ラッチ回路の上
記ラッチ入力に上記ラッチ指令信号を印加する分周回路
と； から成り、上記電圧制御発振器出力を合成周波数出力と
するデジタル周波数シンセサイザ。(1) Has a frequency control data input and a clock input,
Each time the clock is received, a numerical output updated in one direction by the numerical value K applied to the frequency control data is output as phase data, and if the output numerical value exceeds the planned absolute maximum value, A one-phase accumulator that returns the output value to the expected absolute minimum value at the next clock input, and then starts updating the above-mentioned value K at a time from the next clock input; When a latch command signal is received at the latch input. a latch circuit for latching the output value appearing at the output of the phase accumulator; a digital-to-analog converter connected to the output of the latch circuit and outputting an analog level corresponding to the latch output value; A voltage controlled oscillator that is controlled by an analog level output and oscillates at a corresponding frequency; the output frequency oscillated by the voltage controlled oscillator is divided by a predetermined division ratio, and the output frequency signal is always the same. a frequency divider circuit that applies the latch command signal to the latch input of the latch circuit in phase; and a digital frequency synthesizer that uses the output of the voltage controlled oscillator as a composite frequency output. （２）周波数制御データ入力とクロック入力とを有し、
該クロックを受けるたびに上記周波数制御データに印加
されている数値Ｋづつ、一方向に更新された数値出力を
位相データとして出力し、該出力数値が予定の絶対最大
数値以上となった場合には次のクロック入力にて該出力
数値を予定の絶対最低数値に戻した後、さらに次のクロ
ック入力から上記数値Ｋづつの更新を再度始める位相ア
キュムレータと； ラッチ入力にラッチ指令信号を受けたときに上記位相ア
キュムレータの上記出力に表れている出力数値をラッチ
するラッチ回路と； 該ラッチ回路の出力に接続され、上記ラッチ出力数値に
対応するアナログ・レベルを出力するデジタル−アナロ
グ変換器と； 該アナログ・レベル出力により制御され、対応する周波
数を発振する電圧制御発振器と；該電圧制御発振器が発
振する出力周波数を所定の分周比で分周し、該出力周波
数信号中にあって常に同一の位相で上記ラッチ回路の上
記ラッチ入力に上記ラッチ指令信号を印加する分周回路
と； 上記ラッチ回路によりサンプルされた上記位相アキュム
レータの出力数値に関し、零から所定の数値までの最低
レンジ内または上記絶対最大数値以下、所定の数値まで
の最大レンジ内に該出力数値が入った場合には、それ以
降、上記ラッチ入力ヘのラッチ指令信号の印加時にも、
該最低レンジからその上の次の所定数値幅の準最低レン
ジ以外、および上記最大レンジからその下の次の所定数
値幅の準最大レンジ以外への遷移は該ラッチ回路をして
これをラッチさせないようにし、所定の最低または最大
数値、あるいは前ラッチ数値を維持させるスリップ・デ
ィテクタと； から成り、上記電圧制御発振器出力を合成周波数出力と
するデジタル周波数シンセサイザ。(2) having a frequency control data input and a clock input;
Each time the clock is received, a numerical output updated in one direction by the numerical value K applied to the frequency control data is output as phase data, and if the output numerical value exceeds the planned absolute maximum value, A phase accumulator which, after returning the output value to the expected absolute minimum value at the next clock input, restarts updating the above-mentioned value K at a time from the next clock input; upon receiving a latch command signal at the latch input; a latch circuit that latches the output value represented by the output of the phase accumulator; a digital-to-analog converter that is connected to the output of the latch circuit and outputs an analog level corresponding to the latch output value; - A voltage-controlled oscillator that is controlled by a level output and oscillates a corresponding frequency; the output frequency oscillated by the voltage-controlled oscillator is divided by a predetermined frequency division ratio, and the output frequency signal always has the same phase. a frequency divider circuit that applies the latch command signal to the latch input of the latch circuit; with respect to the output value of the phase accumulator sampled by the latch circuit, within the lowest range from zero to a predetermined value or the absolute maximum If the output value is within the maximum range from below the value to the predetermined value, from then on, when applying the latch command signal to the latch input,
The latch circuit does not latch the transition from the lowest range to a range other than the quasi-minimum range of the next predetermined numerical width above it, and from the maximum range to a quasi-maximum range of the next predetermined numerical width below it. a slip detector for maintaining a predetermined minimum or maximum value, or a pre-latched value;