JPH01106283A - 二次元画像生成方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、 ａ）　画像の各画素に対して前景カラーおよび深度を限
定する組の前景画素データをメモリに記憶するステップ
と、 ｂ）　画像の画素の連続に対してカラーおよび深度を限
定する入力画素データの連続に応じて記憶前景データを
選択的に修正するステップと、Ｃ）　各画素に対して記
憶前景カラーを用いて出力画素データを形成するステッ
プ とを含む三次元シーンを表わす二次元画像を画素のアレ
イの形で生成する方法に関するものである。

さらに、本発明はこの種方法を実施する装置およびこの
種装置を含む電子グラフィックシステムに関するもので
ある。

この種方法および装置に関しては、例えば、米国特許［
ＪＳ−４４７５１０４号に記載されている。この方法は
、パ走査変換″の際に、いわゆる゛深度バッファ　（ｄ
ｅｐｔｈ　ｂｕｆｆｅｒ）”または“Ｚ−バッファ”隠
れ面消去（ｈｉｄｄｅｎ　５ｕｒｆａｃｅ　ｒｅｍｏｖ
ａ’ｌ：略称Ｈ３Ｒ）を実行し、既に変換されたシーン
内の対象物の画像の上に、後で到来した入力画素データ
（実際上は既に記憶されているものの後ろの対象物に対
応する。）が書込まれないようにしている。深度バッフ
ァＨ３Ｒにおいては、入力深度が記憶された前景の深度
より小さい場合にのみ、記憶前景カラーの上に書込まれ
、ついで、入力深度に新しい前景深度として記憶される
。深度バッファ　アルゴリズムに関シテハ、タフりニー
・エム・ニューマン（ＷｏＭ。

Ｎｅｗ＋＋＋ａｎ）およびアール・エフ・スプｏ　−／
ｌ／　（Ｒ９Ｆ。

５ｐｒｏｕｌｌ）による文献゛′プリンシプルズ　オブ
　インタラクティブ　コンピュータ　グラフィックス”
３６９ページにさらに一般的に記載されており、そのと
き走査変換されているもの以外の任意の対象物について
の知識を必要とせず、かつ簡単であるという点で有利で
ある。また、深度バッファに必要とされる大容量メモリ
についても半導体メモリの密度の増大と価格の低下のた
め左程大きな問題とはならなくなりつつある。　　　′ 画像を生成する場合には、映出しようとする対象物にあ
る程度の透明度を割当て得るようにし、透明な対象物の
後ろの対象物のカラーを最終画像内の透明な対象物のカ
ラーと混ぜ合わせることが望まれることが多い。透明さ
の度合いは混合値により限定することができ、既知のシ
ステムにおいては、記憶されたカラーをメモリから読出
し、入力カラーと混合して混合値により重み付けされた
混合カラーを形成した後、その画素に対する新しいカラ
ーを形成するため、混合カラーをメモリに記憶させるよ
うにしている。

透明対象物または部分的に透明な対象物を含むシーンを
映出しうるようにすることは勿論、単一の画素内で前景
および背景対象物のカラーを混ぜ合わせることが望まれ
る他の状態も存在する。ここで、゛透明度（ｔｒａｎｓ
ｐａｒｅｎｃｙ）　’なる語句は透明な対象物を映出す
るため、あるいは他の異なる理由のために必要なすべて
の効果を指すために使用される。この後者のカテゴリー
に入る１つの効果は、画素の方形状アレイ上に異なるカ
ラー領域間の傾斜縁部または彎曲エツジが映出されると
き起こる可能性のある鋸歯状の“階段”効果を取除くい
わゆるアンチ・エイリアシング（ａｎｔｉａｌｏａｓｉ
ｎｇ：折り返し歪除去：サンプル周波数の低周波成分が
画像成分と重なって生ずる歪の除去をいう。）がある。

アンチ・エイリアシングにおいては、境界の画素に対し
て、各画素の領域のどの部分（フラクション）が理想的
には縁部の一方の側にあるべきか、またどの部分がエツ
ジの他の側にあるべきかを計算することにより、縁部に
おける階段状部を隠すようにしている。これらのフラク
ション（合計して１または１００％となる）は画素内で
理想的に映出されるべき２つのカラーの加重平均を形成
するのに使用される混合値を限定する。カラーの領域の
縁部に沿って各画素に対する混合カラーを使用した場合
は、画像を個々の方形状画素のアレイとして記憶させた
場合でも、連続的な傾斜ラインの印象を作り出すことが
できる。

アンチ・エイリアシングに関し、では、例えば、ダブり
ニー・エム・二ニーマン（Ｗ、　Ｍ、　Ｎｅｗｍａｎ）
およびアール・ニス・スプロール（ＲｏＦ、　５ｐｒｏ
ｕｌｌ）　による″プリンシプルズ　オブ　インタラク
ティブコンピュータ　グラフィックス”　４０２〜４０
４ページに記載されている。また混合値を計算するため
の種々のアルゴリズムについても、例えば上述の文献２
３６〜２３９ページにより公知であるので、ここでは詳
細な説明は省略することにする。アンチ・エイリアシン
グは、カラーの種々の領域（例えば多角形）を所定の優
先順位でメモリに書込む場合は、二次元画像または三次
元画像のいずれかに対して使用することができる。三次
元画像（３−Ｄ）への適用の場合、これは、書込まれる
各多角形が既に書込まれたすべての多角形の前方にある
ことを知られるよう、各面にシーン“内″のその深度に
よる優先権を割当てなければならないことを意味する。

これは、書込の開始可能前に３−Ｄモデル″ワールド（
ｗｏｒｌｄ）’″におけるすべての多角形（または少な
くとも所定の走査ラインに関連する多角形）についての
知識を必要とする。

上述の簡単なアンチ・エイリアシング技術および透明さ
を必要とする他の効果は、以前は深度バッファ隠れ面消
去（Ｈ３Ｒ）　　との互換性がなく、これは平均カラー
値を計算した後、他の多角形をシーンの背景または前景
内に書込み、入力カラーを平・均化すべきカラーを変え
ることができることによる。

本発明の目的は透明さを与える一方で、深度バッファＨ
３Ｈの利点をも許容するような方法で三次元シーンを映
出する二次元画像の生成を可能にする方法を提供しよう
とするものである。

この目的を達成するため、前述形式の本発明二次元画像
生成方法は、 −ステップ（ａ）はさらに、各々画像の各画素に対して
背景カラーおよび深度を限定する少なくとも１組の背景
画素データを記憶するステップを含み、 −ステップ（ｂ）は入力画素データに応じて記憶前景デ
ータおよび記憶背景データの双方を選択的に修正するス
テップを含み、 −ステップ（ｃ）はその画素に関連する混合値によりき
められる割合で各画素に対して記憶前景カラーおよび記
憶背景カラーを組合せることにより出力画素データを形
成するステップを含むことを特徴とする。

かくして、前景カラーおよび背景カラーを別々に記憶す
ることにより、異なる深度の新しい対象物が変換される
ごとに、背景カラー（および前景カラー）を反復して変
えることができ、最終的な前景および背景カラーが決定
されたときだけ混合される。前景および背景深度の双方
を記憶させることは入力深度を用いて深度バッファＨ３
Ｒを行なうことを可能にする。

各画素に対する混合値は三次元シーンの所定面の表示内
に落ちるその画素の領域の分数部分に従属させることが
望ましい。このような実施例は、″階段″効果を除去す
るアンチ・エイリアシングを実施しながら深度バッファ
技術の簡単さを保持することができる。また、混合値は
一般にシーン内の対象物の透明さを表わすことができる
。

組の背景画素データの数は設計者の選択の問題である。

各画素に対して１つの背景カラーおよび深度のみを記憶
させた場合は、２つのカラーを混合させるだけで簡単な
実施例における最終画像を作り出すことができる。これ
は単一の透明な面を映出し、または単一カラーの背景に
対して映出される対象物の縁部を平滑化するには適当で
あるが、標準的なシーンにおいては、それに対して理想
的なアンチ・エイリアシングが３つのカラーの混合を必
要とするような手頃の大きさの少数の画素が存在し、こ
れらの状態を忠実に表現するため、第２の組の背景デー
タを記憶させることもできる。

これらのかなり少ない場所におてい画像に改良を与える
ことが他のカラーや深度バッファを与えるコストと見合
うかどうかはシステムの設計者の決める事柄である。同
様に、３つの組の背景データの場合は、４つのカラーを
混合させることができるが、アンチ・エイリアシングが
透明さの唯一のソースであるようなシーンにおいては、
４つのカラーの混合を必要とする場所の数は通常無視で
きる程度である。

本発明方法の一実施例においては、入力画素デ−タは該
連続の各入力画素に対する混合値を含み、また、少なく
とも記憶前景画素データも画像の各画素に対する混合値
を含むようにしている。この実施例においては、例えば
アンチ・エイリアシング　アルゴリズムにより簡単に混
合値を生成することができ、かつシーン内の対象物また
は他の多角形の知識なしに、また優先権区分の必要なし
に各多角形を走査変換することができる。優先権区分は
、混合するための適当なカラーはなにかが判るまで、す
なわちすべての多角形が変換された後まで混合値および
前景を記憶する作用により代替される。

２つのカラー、１つの前景および１つの背景の相対的重
み付けを限定するためには、１つの混合値で充分である
。他の組の背景データを記憶させる場合は付加的混合値
をも記憶させるようにする必要がある。

例えば、アンチ・エイリアシング　アルゴリズムが変換
後の両隣接多角形に関する知識を有する場合には、画素
ごとの混合値を記憶させるを要しない。また、一般に対
象物の透明度を表示するのに混合値を使用する場合は混
合値を記憶させるか、特定の混合値を記憶されている特
定カラーに関連させることができる。後者の場合は、デ
ィスプレイのための出力画素データを生成する時点で混
合値を計算することができる。

また、ステップ（ｂ）において、（深度は概念的なシー
ン観察者から離れる方向に増えるものとしたとき）、 （１）入力深度が記憶前景深度および背景深度より大き
い場合は、記憶前景画素データおよび背景画素データを
不変のまま保持し、 （１１）入力深度が記憶前景深度と記憶背景深度との間
にある場合は、その画素に対する背景データの代わりに
入力画素データを記憶し、 （ｉｉｉ　）入力深度が記憶前景深度および背景深度の
双方より小さい場合は、記憶背景データの代わりにその
画素に対して記憶された現在の前景データを記憶し、現
在の前景データの代わりに入力データを記憶するよう 入力深度に応じて選択的に記憶データを修正するように
している。このように−本方法のステップ（ｂ）を実施
する任意の段階においては、各画素に対する前景データ
はそれまでその場所にプロットされていた最も近い面を
表わし、背景データは次に最も近い面を表わす。したが
って、ステップ（ｂ）の終りには、透明さを必要とする
各場所において混合するため正しい前景カラーと背景カ
ラーが導出される。

しかし、上記（ｉｉ）’のケースでは、記憶または受信
された混合値が、その場所における前景画素が透明でな
いことを示す場合には、背景データは不変のまま保持さ
れる。同様に、（ｉｉｉ　）のケースでは、受信された
混合値により入力画素が透明でないことが示される場合
は、前景データを背景データとして再記憶させるを要し
ない。

例えば、本方法がソフトウェア制御のもとコンピュータ
により行われる場合のように直列的に実施される場合は
、これは無関係の情報を書込まないことにより時間の節
約をもたらす。

入力深度が正確に背景（または前景）深度に等しいケー
スでは、２つの手順（ｉ＞および（ｉｉ）（または（ｉ
ｉ）および（ｉｉｉ））のうちどちらに従うべきかの選
択がなされなければならない。選択は任意に行なうこと
もでき、あるいは特定の履行の性質に適合するよう行な
うこともできる。

一実施例においては、入力深度が記憶された前景深度に
等しいケースでは、受信した混合値により入力画素が記
憶前景画素より透明でないことが示される場合は、ケー
ス（ｉｉｉ）に対する手順に従い、記憶された画素の方
が透明度が小さい場合は、手順（ｉｉ）に従わせるよう
にしている。

関連するケース（ｉ）、　　（ｉｉ）または（ｉｉｉ　
）を決めるためには、前景深度、背景深度および混合値
（必要とする場合）をメモ！Ｊ　（ＲＡλ１）から並列
に読取るようにすることが望ましい。前景カラーは２つ
の深度値と並列にＲＡＭから読取るようにするを可とす
る。ケース（ｉｉ）および（ｉｉｉ　）の場合には、新
しい背景カラーおよび深度値をＲＡＭに並列に書込み、
ケース（ｉｉｉ　）の場合には、新しい前景カラーおよ
び深度値（およびもし記憶されているときは混合値）を
新しい背景値と並列にＲＡＭに書込むようにする。一般
的にＲＡＭへの並列アクセスはスピードに関し大きな利
点を与えることができる。

ステップ（ｃ）においては、前景画素が透明でないこと
を混合値が示す場合は、各画素に対する出力カラーを前
景カラーに直接セットする。この場合には、標準的画像
の多数の画素に対してかなり複雑な平均計算が必要でな
くなるため、速度に関し大きな利点が与えられる。

ステップ（ｃ）においては、記憶された前景カラー、背
景カラーおよび混合値（記憶されている場合）は各画素
に対して並列にメモ！Ｊ　（ＲＡＭ）から読出される。

また、ステップ（ｃ）におていは、・同期表示のため、
出力カラーはラスク走査パターンによるシーケンスで形
成することができる。このように形成された値は一般の
中間的ディスプレイＲＡＭを必要とすることなく陰極線
管（ｃＲＴ）のようなディスプレイ装置に直接供給す、
ることができる。

１つの二次元画像に対してステップ（ｃ）を実行する一
方で、他の画像を対の同じＲＡＭに記憶させるためステ
ップ（ａ）および（ｂ）を実行することも可能である。

これは、シーケンス内の各画像を生成するのに１フレ一
ム周期より長い時間かかることになるが、完全な画像の
連続的表示を可能にする。

また、画像の１つのラインに対してステップ（ａ）およ
び（ｂ）を実行し、次に画像のそのラインに対してステ
ップ（ｃ）を実施して完全な画像用の出力カラーを形成
させ、ラインごとにディスプレイ　メモリに記憶させる
こともできる。各ラインを別々に取扱うことは、ディス
プレイメモリはある時間に画像のすべての画素ごとに前
景および背景のカラーおよび深度（および記憶されてい
、る場合は混合値）を記憶する必要はなく、現在のライ
ンの画素に対してのみ記憶〒ればよいことを意味する。

ステップ（ａ）においては、最初のカラーおよび深度は
画像に対して均一カラー、均一距離の背景を限定するた
め記憶される。

一画像の各画素に対して前景カラーおよび深度を限定す
る組の前景画素データをメモリに記憶する手段と、 一画像の画素の連続に対・してカラーおよび深度を限定
する入力画素データの連続に応じて記憶前景データを選
択的に修正する手段と、 −各画素に対して記憶前景カラーを用いて出力画素デー
タを形成する手段 とを含む三次元シーンを表わす二次元画像を画素のアレ
イの形で生成する本発明装置は、−さらに、各々画像の
各画素に対して背景カラーおよび深度を限定する少なく
とも１組の背景画素データを記憶する手段を含み、 一記憶前景データを選択的に修正する手段は、入力画素
データに応じて記憶背景データを選択的に修正する手段
を含み、 一出力画素データを形成する手段はその画素に関連する
混合値によりきめられる割合で各画素に対して記憶前景
カラーおよび記憶背景カラーを組合せる手段を含む ことを特徴とする。

この場合、各画素に対する混合値は三次元シーンの所定
面の表示内に落ちるその画素の領域の分数部分に従属さ
せることが望ましい。

また、入力画素データは該連続の各入力画素に対する混
合値を含み、また少なくとも記憶前景画素データも画像
の各画素に対する混合値を含むようにするを可とする。

選択的修正手段は、（深度は概念的なシーン観察者から
離れる方向に増え゛るものとしたとき）、（ｉ）入力深
度が記憶前景深度および記憶背景深度より大きい場合は
、記憶前景画素データおよび背景画素データを不変のま
ま保持し、 （ｉｉ）入力深度が記憶前景深度と記憶背景深度との間
にある場合は、その画素に対する背景データの代わりに
入力画素データを記憶し、 （ｉｉｉ　）入力深度が記憶前景深度および記憶背景深
度の双方より小さい場合は、記憶背景データの代わりに
その画素に対して記憶された現在の前景データを記憶し
、現在の前景データの代わりに入力データを記憶するよ
う入力深度に応じて選択的に記憶データを修正するよう
にすることが望ましい。

選択的修正手段は、入力深度を受信する第１入力、記憶
された前景深度をメモＩＪ　（ＲＡＭ）から受信する第
２入力ならびに上述のケース（ｉｉｉ　）を適用するか
どうかを示す論理出力を有する第１デジタルに比較回路
を含む。

さらに、選択的修正手段は、第１比較回路の出力により
駆動され、ケース（ｉｉ）において、入力カラーおよび
深度をＲＡＭの入力に供給し、ケース（ｉｉｉ　）にお
いてＲＡＭの出力を介して読出された記憶前景カラーお
よび深度値をＲＡＭの入力に供給するためのマルチプレ
クサを具える。

第１比較回路の出力は、ケース（ｉｉｉ　）が適用され
るとき、新しい前景カラー、前景深度（および記憶され
ている場合は混合値）を記憶させるため、ＲＡＭの前景
書込み可能入力に接続する。

前記選択的修正手段は、さらに、入力深度を受信する第
１入力、ＲＡＭの出力から記憶背景深度を受信する第２
入力ならびにケース（ｉ＞が適用されるかどうかを示す
論理出力を有する第２デジタル比較回路を含む。前記第
２比較回路の出力は、ケース（ｉｉ）またはケース（ｉ
ｉｉ　）が適用されるとき、新しい背景カラーおよび深
度値を記憶させるため、ＲＡＭの背景書込み入力に接続
する。このような特徴は走査変換ハードウェアの出力に
おいて同期して作動するハードウェア実施例の一部とし
て使用でき、好都合である。

また、本発明は前述形式の二次元画像生成装置を含む電
子グラフィック　システムにも関し、システムはさらに
、前景および背景画素データを記憶するためのメモリを
具える。

さらに、システムは映出すべきシーンを限定するための
入力手段および生成された画像を表示するためのディス
プレイ手段を含む。

また、メモリは前景および背景画素データの双方に並列
にアクセスしうるよう配置するを可とする。また、メモ
！Ｊ　（ＲＡＭ）　は前景画素データおよび深度（およ
びもし記憶されている場合は混合値）を記憶する前景Ｒ
ＡＭおよび少なくとも１組の背景画素データを記憶する
少な（とも１つの背景ＲＡＭを含み、所定の画素に対し
てこれら前景ＲＡＭおよび背景ＲＡＭの内容に並列にア
クセスしろるよう形成する。さらに、ＲＡＭは各画素ご
とに記憶された各々の値（カラー、深度、混合値等）に
対する別個のＲＡＭを具えるを可とする。このような形
状はいくつかの作動を同時に実行することにより、さら
に速い作動を可能にする。

また、ＲＡＭの少なくとも一部はマルチプレクシング手
段を介して接続した２つまたはそれ以上の同−ＲＡＭ、
により形成し、出力画素データを形成する手段を該ＲＡ
Ｍ、０１つに接続し、記憶データを修正する手段を該Ｒ
ＡＭ、の異なる１つに接続するようにする。

出力画素データを形成する手段は、記憶前景カラーを混
合値により限定される重み付は分数部（ｗｅｉｇｈｔｉ
ｎｇ　ｆｒａｃｔｉｏｎ）により乗算するための第１乗
算器と、少なくとも１つの記憶背景カラーを混合値によ
り限定される相補的重み付は分数部により乗算するため
の第２乗算器と、第１および第２乗算器の出力における
値を加算して出力カラー値を生成するための加算手段と
を含む。また、装置は所定の定数から重み付は分数部を
減算して、相補的重み付は小数部を抽出する手段を具え
る。前記各乗算器はデジタル乗算回路により形成するを
可とする。

ここで、各カラーを例えば赤、緑および青の成分のよう
な組の独立した成分により表わす場合、上述のように関
連の重み付は小数部により“カラー値を乗算する”こと
は、各成分値を重み付は小数部で個別に乗算することを
含むものと理解すべきである。

以下図面により本発明を説明する。

第１図は本発明によるグラフィックス　システムのブロ
ック図である。図においてキーボード１およびグラフィ
ック　デジタイザ　タブレット２は使用者から中央処理
ユニッ）（ｃＰＵ）　　３への入力を与える。グラフィ
ック　タブレットは、既知のような方法でシステムによ
り取扱われるべき入力画像を“描写（ｄｒａｉｖｉｎｇ
）”するのに使用することができる。また、ジョン・ス
ティック、トラッカーボールまたは″マウス′”の゛よ
うな他の入力装置を使用できること勿論である。このよ
うな装置は回転（ローチーティング）、ズーミングなど
により作られる像を取扱うのに使用することもできる。

−船釣に、これらの装置は一般のキーボードだけを使用
する場合に比しさらに便利である。

前記ＣＰＵ　３はバス３Ａ　（例えば、ＶＭＥバス）を
介してこれをディスク　メモリ４、ＲＯＭ５およびＲＡ
Ｍ６にも接続する。ディスク　メモリは磁気フロッピィ
　ディスク、ハード　ディスクもしくは光メモリ　ディ
スクにより形成するを可とし、例えば完全像、部分像ま
たは像の連続のようなデータを記憶させるために使用す
る。この場合、これらのデータは再度読出して処理を行
い、所望のように新しい画像を生成することができる。

このようなデータは前の入力セツションからのユーザー
の仕事を含み、また、例えば、インタラクティブ　コン
ピュータ　エイディト　デザインまたはコンピュータ　
シミュレーション用に使用する画像のような商業的に生
成されたデータを含む。この種のデータは三次元対象物
のモデリングを許容するため、一般に二次元画像の形よ
りむしろ多角形モデル　データとして記憶させる。その
場合、データは、標準的に三次元座標空間の多角形平面
（例えば、三角形または四角形平面）のグループに分解
された対象物を含む三次元モデルに対応する。モデル内
の各対象物に関するデータは、その頂点の総体的位置お
よびカラー多角形平面の゛色調（ｔｅｘｔｕｒｅ）　”
もしくは透明度を含む対象物を組立てるに必要なすべて
の多角形の位置および特性を与えるリストを含む。

３−Ｄモデル（三次元モデル）の他の表現法についても
既知であり、同様によく使用されている。例えば、表面
およびそれらの境界を非線形方程式により彎曲面として
限定することもできる。これは彎曲面を多数の個々の平
坦面に分解するを要せずして映像により大きい現実味を
与えることを可能とするが、一般に処理能力に関する要
求が大きい。

ＣＰＵ　３およびシステムの他の構成部分はこの三次元
モデル“ワールド（ｗｏｒｌｄ）”を、ユーザーが任意
の観点から選択するユーザー用の二次元風景（ｖｉｅｗ
）に翻訳する。

ＲＯＭ　５およびＲＡＭ　６はモートローラ社製ＭＣ６
８０２０のようなマイクロプロセッサを含むＣＰＵ３用
のプログラム　メモリおよび作業域を与える。

また、ＣＰ［Ｉ　３が、すべてのしかし最も簡単なモデ
ルを二次元シーンに変換するのに必要な多数の算術演算
を実行するのを支援するため特殊な処理金物７を配置す
るを可とする。標準システムの場合の必要な作動につい
ては、第２図に関し後述する。

ハードウェア７はＴＴＬ算術回路、もしくはカスタムビ
ルト（注文製）またはプログラム可能なデジタル信号処
理（ＤＳＰ）集積回路により形成するを可とし、例えば
ＶＭＢバス接続を介してＣＰＵ　３に接続する。ハード
ウェア７の性質は必要に応じて、速度、解像度、シーン
ごとの多角形の数等に関するシステムの要求に従属させ
るようにする。

ＣＰ［Ｉ　３の出力とディスプレイＲＡＭ　、９の入力
との間には描画金物（ｄｒａｗｉｎｇ　ｈａｒｄｗａｒ
ｅ）　３を接続する。

ＲＡＭ　９はラスク走査フォーマットで画素データを記
憶し、また、データは２つのカラー値および各画素に対
する混合値を含む。記憶される各カラー値は、標準的に
は、所望画像の赤（Ｒ）、緑（Ｇ）および青（Ｂ）の成
分に対応する３つの８ビット成分（合計２４ビツト）に
より形成しているが、他の実施例の場合は、２４ビツト
によりＨ３Ｖ　（色相、彩度、輝度）値として符号化さ
れた同じカラーを限定するようにしている。この後者の
場合は既知のようにライティング（１ｉｇｈｔ　ｉｎｇ
）効果の計算が簡易化される。また、それぞれ、メモリ
要求を減少させ、もしくは色解像度を改善するため、よ
り少ないビット数またはより多いビット数を使用するこ
ともでき、また必要に応じてＹＵｖまたはＹＩＱ（輝度
プラス２つの色差成分）のような他のカラー　コーディ
ング　システムを使用することもできる。モノクロ画像
に対しては、例えば８ビツトの単一の灰色スケール値が
必要とするすべてであること勿論である。

本発明の場合は、ＲＡＭ　９に記憶されたデータをセッ
トアツプし、修正する方法はソフトウェア制御のちとに
実施可能であるが、ハードウェア８は、より高い“画素
書込み速度（ｐｉｘｅｌ　ｗｒｉｔｉｎｇ　ｒａｔｅ）
”を得ることを可能にする多数の画素に対するアドレス
ならびにカラー、深度および混合値を生成するよう形成
したハードウェアの実施例を与える。

ハードウェア８は、後述するような本発明により生成さ
れた各画素上でアンチ・エイリアシング（ａｎｔｉ−ａ
ｌｉａｓｉｎｇ）および隠れ面消去０１ＳＲ）を行なう
ための装置を含む。

タイミング　ユニッ）１０はＲＡＭ　９内に記憶され。

た画素データからの出力カラー値の計算を行い、それら
を表示スクリーン１１に転送するための信号を生成する
。これらの信号に応じて、ＲＡＭ　Ｑ内の記憶場所は行
ごとおよび列ごとに走査され、読出された値は混合器１
２により出力カセー値に変換されるようにする。ＲＧＢ
値が記憶されていない場合はカラー　ルック　アップ　
テーブル（ｃＬＯＴ）　（図示を省略）が必要となる。

いま、カラー　コードが例えばＹ！ＪＶのような線形コ
ードの場合は、ＣＬ［ＩＰは混合器１２の出力における
２４ビツト力ラー信号を等価の３つの８ピツ）　ＲＧＢ
信号に翻訳し、ついでこれらを３つの８ビツト　デジタ
ル　アナログ変換器（ＤＡＣ３）１３Ｒ，１３Ｇ、　１
３Ｂに供給することができる。これに対して、色相（Ｈ
）成分および彩度（’Ｓ）成分がＲ，Ｇおよび已に関し
て非直線性を呈するＨ３Ｖのような非線形コードを使用
する場合は適当な非線形混合回路を配置しないときは、
ＲＧＢへの翻訳は例えばＲＡＭ　９の出力において、混
合前に前景カラー値および背景カラー値の各々に関して
行なう必要がある。

ＤＡＣ５のアナログ出力は陰極線管（ｃＲＴ）表示スク
リーン１１を駆動する。前記表示スクリーン１１は、直
接または間接的に、タイミング　ユニット１０の出力１
４よりのタイミング信号（ＳＹＮＣ）を受信し、かくし
てＣＲＴビームがＲＡＭ　９の走査と調子を合わせて、
ラインごと、画素ごとにスクリーンを走査しろるように
する。他の実施例においては、ディスプレイ要求に応じ
て、ＣＲＴディスプレイの代わりに例えば液晶ディスプ
レイ化ＣＤ）または投映形ディスプレイのような異なる
形式のディスプレイ装置を使用することもできる。

第２図は、多角形モデル　データの形状のデータ入力か
ら画素のフレームを生成するのに必要なプロセス　ステ
ップを示す流れ図である。すなわち、映出しようとする
シーンは多角形の連続として描写され、前記多角形の各
々はその頂点により限定される面のカラーおよび他の属
性に関する情報とともに、その頂点の各々に対する座標
（ｘ。

ｙ、　　ｚ）のリストとして記憶されている。ブロック
１６　（３−Ｄ）　　においては、二次元スクリーン上
のそれらの位置（Ｘ、　Ｙ）およびスクリーンの“中へ
（ｉｎｔｏ）”の深度Ｚを決定するため、モデルのすべ
ての座標（ｘ、　ｙ、　ｚ）に関して三次元の幾何学的
翻訳を行なう。変換は標準的に翻訳、回転（ローテーシ
ョン）および透視を含む。ここで、簡単のため記述目的
用としてＺは最も前の前景において零に等しく距離とと
もに増加するものと仮定する。これは通常採られている
慣例であるが、本発明は深度座標を表わす異なる方式に
対しても容易に適応可能である。例えば実際の例として
は、透視計算が簡単になるということから、しばしばＺ
の逆数を記憶させることが有利である。

次に、ブロック１８　（ｃＯＬ）　　におていは、ライ
ティング値（光線値）を用いて、例えば所定の光線方向
による各多角形のシェージングを変化させる。

ブロック２０　（ｃＬＰ）　にふいては、完全または部
分的にスクリーン境界の外側の位置（Ｘ−Ｙ）　に変換
された多角形をスクリーン境界に″クリップ″シて、過
剰情報を処理するに要する時間の浪費を回避させる。

ブロック２２　（ＳＣ）においては、多角形はディスプ
レイ　メモリ内に書込み得るよう　（ブロック２４（Ｗ
Ｒ））　　”走査変換″”される。走査変換は、ディス
プレイに出力するため全画像が走査されるのと同じよう
な方法で、各多角形によりカバーされる画素が行ごとお
よび画素ごとに書込まれるプロセスである。本実施例に
おいては、混合値はアンチエイリアシング（ａｎｔｉａ
ｌｉａｓｉｎｇ）目的のため走査変換期間中各画素に割
当てられる。多角形の本体内の画素に対しては、この値
は１または１００パーセント　カバレージを表わすが、
多角形の縁部における画素に対しては多角形境界内に落
ちる画素（Ｘ、Ｙ）の領域の部分（ｆ　ｒａｃｔ　１ｏ
ｎ）に比例して減少する。混合値用として使用するビッ
ト数（解像度）は、例えば８ビツトのような最終ディス
プレイの強度解像度より大きくする必要はなく、多くの
場合、４ビツトで充分である。かくして、カラー値およ
び混合値はビデオＲＡＭからディスプレイ画素レートで
行ごとに読出され、混合配置１２を介してデジタル・ア
ナログ変換器に供給され、ＣＲＴスクリーンにディスプ
レイするためビデオ信号に変換される。

走査変換はすべてのアレイに対して同時に行なうか、あ
るいは原理的によく知られているように、走査ライン　
アルゴリズムにしたがって分解（、ブレークダウン）し
て行なう。このような場合には、各走査ライン（各Ｙ）
の下に落ちるすべての多角形を識別するため分類を行っ
た後、走査変換、Ｈ３Ｒおよびアンチエイリアシングを
１ラインに関し一時に行なう。このような方法は、ディ
スプレイＲＡＭに記憶させる前に、小さなライン・バッ
ファＲＡＭ内で前景カラー値および背景カラー値の混合
を行いうるようにした場合は、ディスプレイＲＡＭは大
アレイの各画素に対して１つのカラー値を記憶するだけ
で済むので、大量のメモリを節約することを可能にする
。

ブロック１６ないし２４のすべてまたはいくつかは、コ
ンピュータによるソフトウェア制御を用いて実現するこ
とができるが、高速作動に対しては高速マイクロプロセ
ッサを使用したとしても特殊なハードウェアの支援を必
要とする。例えば、本実施例において、走査変換はリア
ルタイムまたはリアルタイムに近い移動画像の表示（す
なわち毎秒数フレーム）用として充分な速度を得るため
描画（ドローイング）ハードウェア８で行なうようにし
ている。これは、走査変換ブロック２２　（ＳＣ）が複
雑なライティング情報の原因となる対象物のシェージン
グを行い、かつアンチ・エイリアシングおよび隠れ面消
去（）ＩＳＲ）を行なう処理をも含むため特に必要であ
る。

第３図は本発明による二次元画像生成方法の第１部分を
示す。

図に示す方法はステップ３００で始まり、ステップ３０
２において、入力画素のアドレス（Ｘ、　Ｙ）のほか、
入力カラー値ＣＩＮ、深度値ＺＩＮおよび混合値ＭＩＮ
を設定する。混合値ＭＩＮは入力カラー値ＣＩＮに対す
る重み付は分数部（ウェイティング　フラクション）を
限定する。またこれがため、ＭＩＮは０ないし１００パ
ーセントのスケールで直接重み付は分数部を表示するも
のとする。

この場合、ＲＡＭは、既に、前景カラー値ＣＦ、背景カ
ラー値ＣＢ、　ＣＦに対する重み付は分数部（および言
外にＣＢに対する相補的重み付は分数部）を限定する混
合値Ｍ１前景深度値２Ｆおよび背景深度値ＺＢを含む各
画素（Ｘ、　Ｙ）用のデータを有しているものとする。

記憶されたこれらの値は空白スターティング画像を表わ
すよう設定してもよ（、あるいは第３図示方法の前の繰
返しの結果であってもよい。

ステップ３０４においては、入力深度値ＺＩＮをＲＡＭ
から読出された画素（Ｘ、　Ｙ）に対する記憶背景深度
値ＺＢと比較し、ＺＩＮがＺＢより小さくない場合は、
フローチャート上にＡおよびＡ′の記号を付した点間の
セクションが実行され（ただし、この場合、記憶データ
は全熱修正されない）、方法はステップ３０６で終わる
。これに対し、比較ステップ３０４でＺＩＮがＺＢより
小さいと決定された場合は、ステップ３０８において、
他の比較、すなわちＺＩＮと画素（ｘ、　ｙ）に対する
記憶前景深度値ＺＰとの間の比較が行われる。

ステップ３０８における比較の結果、ＺＩＮがＺＦより
小さくないことが判明した場合には、フローチャートに
ＢおよびＢ′で表わしたポイント間のセクションが実行
された後、方法はブロック３０６で終わる。セクション
ＢＢ’はステップ３１０を含み、そこで本実施例の場合
には、ＲＡＭに記憶された画素の前景カラー値ＣＦに対
する重み付は分数部に等しい混合値Ｍをテストする。こ
こで、￥が１００パーセントより小さい場合には、ステ
ップ３１２が実行され、それぞれ画素（ｘ、　ｙ）に対
する新しい背景深度ＺＢおよびカラー値ＣＢとしてＲＡ
Ｍ内に入力値ＺＩＮおよびＣＩＮが記憶される。また、
Ｍが１００％の場合は、ステップ３１２は実行されない
。いずれの場合にもセクションＢＢ′はＢ′で終了し、
前述のように方法はステップ３０６で終わる。

ステップ３０８における比較の結果、ＺＩＮがＺＦより
小さいことが判明した場合には、ポイントＣおよびＣ′
間のセクションが実行される。すなわち、ステップ３１
４においては、入力混合値ＭＩＮが新しい記憶混合値Ｍ
としてＲＡＭに書込まれ、次にステップ３１６において
、Ｍ（前のＭＩＮ）が１００％より小さいかどうかのテ
ストが行われる。Ｍが１００％より小さい場合は、ＲＡ
Ｍ内の前景値２ＦおよびＣＦを転送して、それぞれ新し
い背景値ＺＢおよびｑＢとする。

ステップ３１８が実行される。ついで、ステップ３２０
においてそれぞれ新しい前景値ＺＦおよびＣＦとなる入
力をＲＡＭに書込んだ後、手順ＣＣ′が終了し、方法は
ステップ３０６で終わる。ステップ３１６において、Ｍ
が１００％であることが判った場合はステップ３１８　
は省略されて方法は直接ステップ３２０に進み、ポイン
トＣ′を経由して他の場合と同様に、ステップ３０６で
終了する。

比較ステップ３０４および３０８の目的は、入力画素が
記憶された前景画素および背景画素の双方の後方にあり
（２１Ｎ＞ＺＢ＞ＺＦ＞　　したがって見えないか、２
つの記憶画素の間にあり（，２Ｂ＞ＺＩＮ＞２Ｆ）　、
ｔ、たがって一部が見えるか、もしくは前景画素および
背景画素の双方の前方にあり（ＺＢ＞ＢＦ＞ＺＩＮ）　
、Ｉ、たがって新しい前景画素を構成するかを決定する
ことである。これらのケースは、本明細書の始めの部分
で区分したように、それぞれケース（１）。

（ｉｉ）および（ｉｉｉ　）とほぼ同じものであるが、
２つの“ボーダーライン”ケースＺＩＮ＝ＺＢ　（ケー
ス（ｉ＞の一部として取扱われる）およびＺＩＮ＝ＺＦ
（ケース（ｉｉ）の一部として取扱われる）をも含むも
のとδ２識される。これらのボーダーラインケースの起
こる可能性はきわめて低く、それらをいかに取扱うかに
ついてはほぼ任意に決定することができる。第３図に示
す決定は、ボーダーライン　ケースにおいて最も速いオ
プションを選択することにより直列実行実施例において
時間の節約を計ることができるが、これらのケースはき
わめてまれであるので、時間節減は無視できる程度と考
えられる。どのケースを適用するかを決定する他の凝っ
た方法については、第４図に関し後述することにする。

以上の記述から、第３図のフローチャートのセクション
ＡＡ’　、　ＢＢ’　看よびＣＣ′は前述のような本発
明方法のそれぞれケース（ｉ）、　　（ｉｉ）および（
ｉｉｉ　）において実施される手順の実施例を示してい
ることがＳ２識できるが、また、これらのセクションは
、実行すべきセクションを選択する（すなわち、（ｉ）
、　　（ｉｉ）または（ｉｉｉ　）のどのケースを適用
するかを選択する）ための前述の方法が本発明のその部
分の唯一の可能な実施例でないように、それらのプロシ
ーシアの可能な実施例のみを表わすものでないことを理
解すべきである。任意の特定実施例の選択は、方法を完
全に直列的に実行するか、若干の走査を並列的に実行す
るか、あるいはそれをコンピュータによりソフトウェア
制御のもとで行なうか、専用ハードウェアにより行なう
かというようなよく知られている多くの因子により影響
される。

ブロック３１０および３１６において行われるテストは
、Ｍ＝１０．０％の場合、すなわち、像が最終的にディ
スプレイされるとき、前景画素カラーが背景画素カラー
を完全に見えなくするような画素に対して、ブロック３
１２および３１８をバイパスすることにより直列的に実
行される実施例において時間の節減をはかることができ
る。すべての画素の大部分を形成（残りの部分は描写さ
れて形状の縁部における画素だけである）するこのよう
な画素に対しては、生成される画像にそれらが影響を与
えないとき新しい背景値ＺＢおよびＣＢを書込まないよ
うにすることにより、時間を節減することができる。

これに対して、後述するようなハードウェア実施例で行
われるそれのような並列的に実行される実施例の場合に
は、テスティング　ステップ３１４の使用は実際に詩画
の浪費をともなう。Ｍ、　ＺＦおよびＣＦはともかく書
込む必要があり、またＺＢおよびＣＢは時間のペナルテ
ィなしにそれらと並列に書込むことが可能な場合は、ス
テップ３１４を実行する間の遅延を導入するよりむしろ
、不適切であってもＺＢおよびＣＢをも書込むようにす
ることが望ましく、かくして、セクションＣＣ′は単に
ステップ３１４ｉ　３１８および３２０の同時実行とな
る。同様に、必要でないかもしれなくても、書込みステ
ップ用として時間を許容するような作動タイミングとし
、セクションＡＡ’　、　ＢＢ’およびＣＣ′のすべて
が同じ実行時間をとるようにした場合は、テスト　ステ
ップ３１０を実行してもなんにもならず、セクションＢ
Ｂ′は速度のロスなしにステップ３１２のみにより形成
される。さらに、テスト３１０および３１６を省略した
場合は、ＲＡＭから値Ｍを読取る必要がなく、ハードウ
ェアおよび時間を節約することができる。

第４図は、特にボーダーラインのケース２１Ｎ＝ＺＦに
どの手順を行なうべきかを決定する他の方法を示す。こ
のフローチャートにおいて、ステップ４００、４０２．
４０６および４０８は前述の第３図におけるステップ３
００ないし３０８に対応する。また、簡単のため点線で
囲んだボックス４２２．４２４および４２６は、第３図
に詳細に示したと同じセクションＡＡ’　、　ＢＢ’お
よびＣＣ′を表わす。また、前述のそれのようなケース
（ｉ）、　　（ｉｉ）および（ｉｉｉ　）において実行
すべき手順の他の実施例を所望に応じてセクションＡＡ
’　、　ＢＢ’およびＣＣ′に代替できること勿論であ
る。

第４図に示す方法と第３図に示すそれとの違いは、比較
ステップ４０８　によりＺＩＮがＺＦより小さくないこ
とが判明した場合は、さらにステップ４２８で比較を行
ってボーダーラインのケース２１Ｎ＝ＺＦとさらにあり
得るケース２１Ｎ＞ＺＦとを区別することで、後者が適
用されることが判った場合は、前と同じようにセクショ
ンＢＢ’　　（ボックス４２４）が実行され、ボーダー
ライン　ケース（ＺＩＮ＝ＺＦ）が適用される場合は、
方・法はセクションＢＢ’またはＣＣ′のいずれか１つ
を任意に実行することを選択せず、ステップ４３０で入
力混合値（重み付は分数部またはウェイティング　フラ
クション）ＭＩＮを記憶された混合値Ｍと比較し、ＭＩ
ＮがＭより大きい場合はセクションＣＣ′を実行し、Ｍ
ＩＮがＭより小さい場合は、セクションＢＢ’を実行す
る。

このように、ウェイティング　フラクションは、それが
新しい前景画素になるべきか、または丁度新しい背景画
素になるべきかを決定する入力画素の現在の前景画素に
対するかなり重要な尺度として使用される。どのような
任意選択も完全な解決を与えるものではないが、透明度
の少ないカラー、すなわち、より高いウェイティング　
フラクションを有するカラーが新しい前景カラー内に形
成されなかった場合は、全体のシーンにおけるその相対
的な弱さにより認知することができる。

第５図は第３図および第４図に関して前述したような方
法でＲＡＭ内に記憶された画素のアレイの各画素（Ｘ、
　Ｙ）に対する出力カラーＣＤを生成する方法を示す。

ここで、Ｘの値はアレイの一方の側におけるＸＭＩＮか
ら他の側のＸＭＡＸまで進み、Ｙの値はアレイの上部（
または下部）におけるＹＭＩＮから下部（または上部）
におけるＹＭＡＸまで進む。また、値ＸＭＩＮ、　ＸＭ
ＡＸ、　ＹＭＩＮおよびＹＭＡＸハ標準的に最終的ディ
スプレイの境界に対応する。

図に示す方法はステップ５００でスタートした後、ステ
ップ５０２において、現在の画素アドレス（Ｘ、　Ｙ）
を例えば最終画像の左側上部の画素を表わす（ＸＭＩＮ
。

ＹＭＴＮ）　　に等しくなるようセットする。次に、ス
テップ５０４において前景カラーＣＦ用として記憶され
たウェイティング　フラクションをＲＡＭから読出して
Ｍ＝１００％の場合は、ステップ５０６が実行され、画
素Ｘ、Ｙに対する出力カラーＣＤがＲＡＭから読出され
た前景カラーＣＦに等しいことが限定される。Ｍが１０
０％より小さい場合は、ステップ５０８においてＣＯが
分数部（フラクション）Ｍにより重み付けした記憶前景
値ＣＰおよび記憶背景値の平均であることが限定される
。Ｍをパーセンテージとして記憶させた場合、ＣＯに対
する式は次のように表わされる。

ＣＯ＝　　　ＣＭ、　　ＣＦ＋（１００−Ｍ）、　　Ｃ
Ｂ：］　　／１００方法はステップ５０６またはステッ
プ５０８のいずれかからステップ５１０に進み、そこで
カラーＣＤはディスプレイ装置に直接供給゛するか、あ
るいは−般の方法で後刻ディスプレイするためディスプ
レイＲＡＭに記憶させるようにする。ディスプレイへの
直接出力を行なう場合は、第５図示方法の実行には、充
分な画素レートを得るため、第６図、第７図および第９
図に関して後述するような専用のハードウェアを必要と
する。さらに、後述のハードウェア実施例において゛は
、ＣＤの計算は、各画素に対してステップ５０８により
行なうようにしており、またいずれの経路も時間の節減
にならず、Ｍをテスト（ステップ５０４）するのに時間
が浪費されることから、ステップ５０４および５０６を
省略している。またステップ５０４．５０６．５０８．
５１０を含むフローチャートのセクションの始まりを記
号Ｐで、またセクションの終わりを記号Ｐ′で示す。

セクションＰＰ’が実行された後は、ステップ５１２が
実行されてＸが増加され、次の画素がアドレスされる。

ステップ５１４においては、行の画素（行Ｙ）が終わっ
たかどうか、すなわちＸがＸＩ、ＩＡＸを超えたかどう
かをテストするため、ＸをＸＭＡＸと比較し、もしそう
でない場合は、ポイントＰに戻り、新しい画素に対して
ＣＤを計算し、行が終わっている場合は、次の行に最初
の画素をアドレスするため、ステップ５１６　において
ＸをＸＭＩＮにリセットし、Ｙを増加させる。次に、ス
テップ５１８において、ＹをＹＭＡＸと比較し、ＹＭＩ
ＮからＹＭＡＸまでのすべての行が処理されている場合
、すなわち、ＹがＹＭＡＸを超えている場合、方法はス
テップ５２０で終わり、もしそうでない場合は、ポイン
トＰに戻って新しい行の画素に対するＣＤの計算を開始
する。

第６図は本発明による二次元画像生成装置の一部のブロ
ック図で、第１図示システムの描画（ドローイング）ハ
ードウェア８およびディスプレイＲＡＭ　９の一実施例
を含む。ＣＰＩＪ　３　（第６図においては図示を省略
）は画素の連続に対してそれぞれ深度値、カラー値およ
び混合値を計算するため、バス３Ａを介して算術および
論理ユニッ）　（ＡＬＩＩＳ）６００、６０２および６
０４に接続する。また、バスはアドレスＡＬＵ６０６お
よびシーケンサまたは制御ユニット６０８にも接続する
。ＡＬ［１，６００〜６０６はＣＰＵにより既に計算さ
れた値を受信するための簡単なラッチにより形成するこ
とができるが、他の実施例においては、連続（シリーズ
）を限定する１組のパラメータがバス３Ａを介してＣＰ
Ｕ　３から供給された後、シーケンサ６０８の制御のも
と画素の全連続を生成するためのカウンタおよび増分器
によりこれらを形成している。このようなＡＬＵ、の構
造は設計の問題であり、例えば、ロジック　デバイス社
製の１６ビツトＡＬＵ　Ｌ４Ｃ３８１のような専用ＡＬ
Ｕチップを既知の描画（ドローイング）ハードウェアに
使用することもできる。

深度ＡＬＵ６００は入力深度データＺＩＮを隠れ面消去
（Ｈ５Ｒ）制御回路６２０の入力６１１に供給するため
の出力６１０を含む。同様に、カラーＡＬＵ６０２は入
力カラーデータＣＩＮを供給するためＨ３Ｒ回路６２０
の入力６１３に接続した出力６１２を含み、また混合値
ＡＬＵ６０４は入力混合値ＭＩＮを供給するためＨ３Ｒ
回路６２０の入力６１５に接続した出力６１４を含む。

各データ形式に使用するビット数は必要とする解像度に
依存すること勿論であるが、例えば深度値は２４ビツト
　ワイド、カラー値は２４ビツト　ワイド（すなわち、
３つの８ビット数分）とし、また混合値は４ビツト　ワ
イドとすることができる。

Ｈ３Ｒ回路６２０は複数の出力を介してＲＡＭの複数の
データ　ボートに接続する。前記ＲＡＭは本実施例の場
合は独立した深度ＲＡＭ　６２２およびダブルバッファ
　ディスプレイＲＡＭ　６２４により形成している。深
度ＲＡＭ　６２２はそれぞれ前景深度ＲＡＭ　６２６お
よび背景深度ＲＡＭ　６２８に分割する。前記ＲＡＭ６
２６および６２８の各々は、それぞれ記憶した前景深度
データＺＦＯおよび背景深度データＺＢＯを供給し、ま
たそれぞれ新しい深度データＺＦＩ、　ＺＢＩを受信し
てこれらを前景深度ＲＡＭ　６２６および背景深度ＲＡ
Ｍ　６２８に記憶させるためＨ３Ｒ回路６２０　に接続
した出力データ　ボートおよび入力データ　ボートを有
する。

アドレスＡＬＵ６０６は、修正すべき各画素の記憶場所
のアドレスＵＡＤＤを供給するため、深度ＲＡＭ　６２
２のアドレス入力６３０に接続した出力６１６を有する
。

既知のように、標準的に半導体メモリ集積回路により形
成したＲＡＭ回路にアドレス信号を供給する場合には、
ＲＡＭを使用可能にしてアドレスをラッチし、適当なメ
モリ　セルにアクセスさせるため制御信号を供給する必
要がある。このように、アドレス信号の供給にはこれら
のアドレス　ストローブ信号および他の任意の使用可能
信号が必然的に付随することを理解すべきである。した
がって、制御信号はアドレスＬＩＡＤＤに随伴するもの
で、シーケンサ６０８あるいは必要に応じてアドレスＡ
ＬＵ６０６により生成するようにするが、書込み可能信
号ＷεＦ右よびＷＩＥＢはＨ３Ｒ回路により生成し、後
述するようにＲＡＭ　６２２．６２４内のアドレスされ
たどの値を修正すべきかを決定するため、それぞれ出力
６２１および６２３に導出されるようにする。

アドレスＡＬＵ６０６の出力６１６（ＵＡＤＤ）　　は
アドレスマルチプレクサ６３４の第１入力６３２にも接
続する。

前記マルチプレクサ６３４はディスプレイＲＡＭ　６２
４の第１および第２アドレス入力６３６．６３８に接続
した２つのアドレス出力（ＡＤＤＡおよびＡＤＤＢ）を
有する。ディスプレイ　タイミング回路６４０　は現在
ディスプレイされている画素のアドレスＤＡＤＤを供給
するためアドレス　マルチプレクサ６３４の第２入力６
４４に接続した出力６４２を有する。また、シーケンサ
６０８は後述するようなディスプレイＲＡＭ６２４のダ
ブル　バッファリング作用を制御するためマルチプレク
サ６３４０制御入力６４６に接続した出力６１８　（Ｕ
Ａ１０８）を有する。

ディスプレイＲＡＭ　６２４はそれぞれ前景カラー値、
混合値および背景カラー値を記憶する３つの別個のＲＡ
Ｍ　６４８．６５０および６５２を含む。前景カラーＲ
ＡＭ　６４８は、アドレスＵＡＤＤによりアドレスされ
た記憶カラー　データＵＣＦＯをＨ３Ｒ回路の入力６５
５に供給するための出力６５４を有し、一方、Ｈ３Ｒ回
路の出力６５６からＲＡＭ　６４８の入力６５７に新し
いカラー　データＣＦＩを供給するようにする。また、
混合値ＲＡＭ　６５０は記憶混合値データ［１ＭＯをＨ
３Ｒ回路６２０の入力６７５に供給するための出力６７
４を有し、一方、Ｈ３Ｒ回路６２０は新しい混合値デー
タＭｌを混合値ＲＡＭ　６５０の入力６５９に供給する
ための出力６５８ならびに新しい背景カラーデータＣＢ
Ｉを背景カラーＲＡＭ　６５２の入力６６１に供給する
ための出力６６０を有する。

また、ＲＡＭ　６４８　はディスプレイ　アドレスＤＡ
ＤＤによりアドレスされたカラーデータＤＣＦＯを混合
回路６６４の第１入力６６３に供給するための出力６６
２を有し、同様に混合値ＲＡＭ　６５０は混合回路６６
４の第２入力６６７に接続した出力６６６　（ＤＭＯ）
を、また背景カラーＲＡＭ　６５２は混合回路６６４の
第３入力６６９に接続した出力６６８　（ＤＣＢＯ）を
有する。混合回路６６４は出力カラー信号ＲＧＢｏｕｔ
を導出する第６図示回路の出力を形成する出力６７０を
有し、またディスプレイ　タイミング回路６４０はディ
スプレイ同期信号５ＹＮＣを導出する回路の他の出力を
形成する出力６７２を有する。したがって、回路６４０
は第１図のタイミング回ｖ＆１０と類似である。

第７図はディスプレイＲＡＭ　６２４およびマルチプレ
クサ６３４の詳細を示す。ディスプレイＲＡＭ　（６４
８／６５０／６５２）は実際には２つの同じディスプレ
イＲＡＭ、　６４８Ａ／６５０Ａ／６５２Ａおよび６４
８Ｂ／６５０Ｂ／６５２Ｂを含み、２つの完全な画像を
記憶するのに充分な容量を与えている。作動に際しては
、１・つの完全な画像が１つのバンク（例えば”Ｂ”バ
ンク）内にディスプレイのため保持され、他のバンク（
“Ａ”バンク）内に次の画像が組立てられる。バンク“
Ａ′″内の画像が完了すると、バンクは交換されて、新
しい画像がディスプレイされ、バンク“Ｂ”内に他の画
像を形成することができる。この方法は“ダブル　バッ
ファリングとして知られており、ＡＬＵ　６００ないし
６０６ノ制御のもとてノＲＡＭ　６２４へのデータの書
込みとタイミング回路６４０の制御のもとでのＲＡＭ　
６２４からのデータの読出しとの間の衝突を避ける働き
をする。

ダブル　バッファリングは、ある画像がＲＡＭ内でビル
ドアップする１フレ一ム周期より長くかかるような場合
、特に有用である。シングル　バッファ　システムにお
いてはこのような場合、スクリーンは最初背景カラーに
クリアされ、次に画像が組立てられるにしたがって種々
の対象物が現れたり、無くな°ったりするため、ディス
プレイ上に妨害効果をもたらす。これに対して、ダブル
　バッファリングは１つのシーンから他のシーンへのき
れいな瞬時的変化を許容し、例えば、アニメーションを
映出するのに画像が秒あたり数回しか更新されなくても
適当な継続性が与えられるよう機能する。本発明はダブ
ル　バッファ　システムまたはシングル　バッファ　シ
ステムのいずれにも互換系を有すること勿論である。

深度ＲＡＭ　６２２にはダブル　バッファ　システムを
必要としないこと明らかである。これは、そのなかに含
まれる深度値は二次元表示を生成するため走査する必要
がないためであり、それらは各フレームにおけるディス
プレイの前にディスプレイＲＡＭ　６２４の最終内容を
決定するためにのみ使用される。

ダブル　バッファリングを実現するため、第７図示回路
は、１２のマルチプレクサ７００〜７１１を含み、その
各々は第６図示シーケンサ６０８の出力６１８からの信
号５＝ＵＡ／ＵＢを受信するため入力６４６に接続した
制御入力（Ｓ）を有する。最初の２つのマルチプレクサ
７００および７０１は第６図のアドレス　マルチプレク
サ６３４を形成し、その各々は入力６３２　（ｔｌＡ［
ｌＤ）を介してアドレスＡＬ０６０６に接続した第１入
力ならびに入力６４４（ＤＡＤＤ）を介してディスプレ
イ　タイマー６４０に接続した第２入力を有する。マル
チプレクサ７００　はディスプレイＲＡＭの”Ａ”パン
クロ４８Ａ／６５０Ａ／６５２Ａのアドレス入力（Ａ）
に接続した出カフ２０　（ＡＤＤＡ）を有し、マルチプ
レクサ７０１　はディスプレイＲＡＭの“Ｂ”パンクロ
４８Ｂ／６５０Ｂ／６５２Ｂのアドレス入力（Ａ）　　
に接続した出力？２１　（ＡＤＤＢ）を有する。各マル
チプレクサ７００〜７１１内の破線は、制御信号Ｓが低
レベル（論理値“０”）の場合にそのマルチプレクサを
通るデータの通路を示す。これに対し、Ｓが高レベル（
論理値“１”）の場合は他のデータ通路が適用される。

したがって、５＝ＵＡ／ＩＪＢが低レベルの場合、“Ａ
″ＲＡＭはアドレスＵＡＤＤを受信しくＡＤ［］Ａ＝Ｉ
ＪＡＤＤ）、“Ｂ”ＲＡＭはアドレスＤＡＤＤを受信し
くＡＤＤＢ＝Ｄ八〇〇）、へ方５＝ＩＪＡ／ＩＪＢカ高
しヘルノ場合、′Ａ″ＲＡＭはＡＤＤＡ＝ＤＡＤＤを受
信し、”Ｂ”　ＲＡＭ　ハＡＤＤＢ＝ＬＩＡＤＤを受信
する。

また、各ＲＡＭはデータ入力逮−）（１）、データ出力
ポート（０）および書込み可能入力（Ｗ８）を有し、こ
れらのすべてをマルチプレクサを介して第６図示配置の
残りの部分に接続し、ディスプレイＲＡＭの内容を更新
し、読出すための制御信号およびデータ信号の通路が適
当なアドレス信号に同期して“Ａ”から“Ｂ″、あるい
は“Ｂ”から“Ａ″′にすべて交換されるよう形成する
。マルチプレクサ７０２は５−００場合は入力６６１（
ｃＢＩ）を背景カラーＲＡＭ　６５２Ａの入力ポートに
接続し、Ｓ＝１の場合はＲＡＭ　６５２Ｂの入力ポート
に接続する。マルチプレクサ７０３はＨ３Ｒ回路６２０
（第６図）の出力６２３における背景書込み可能信号Ｗ
ＥＢをＲＡＭ　６５２Ａ　（Ｓ＝０）またはＲＡＭ　６
５２’Ｂ　（Ｓ＝１）のＩＩＩＢ入力に接続する。また
、マルチプレクサ７０４はＲＡＭ　６５２Ｂ（Ｓ＝０）
またはＲＡＭ６５２Ａ　（Ｓ＝１）のいずれかのデータ
出力を出力６６８（ｃＢＯ）　に接続する。同様にマル
チプレクサ７０５ないし７１１を用いて、Ｈ３Ｒ回路６
２０の出力６５６から抽出した入力６５７　（ｃＦＩ）
をＲＡＭ　６４８Ａ（Ｓ＝０）またはＲＡＭ　６４８Ｂ
（Ｓ・１）のデータ入力に接続し、ＨＳＲ回路６２０の
出力６５８から抽出した入力６５９　（Ｍｌ）をＲＡＭ
６５０Ａ　（Ｓ＝０）または６５０Ｂ　（Ｓ＝１）のデ
ータ入力に接続し、）ＩＳＲ回路６２０　（Ｄ前景書込
み可能出力６２１　（ＷＥＦ）をＲＡＭ５６４８Ａおよ
び６５０Ａ　（Ｓ＝Ｏ）またはＲＡＭ５６４ＢＢおよび
６５０Ｂ　（Ｓ＝１）の１１８入力に接続し、ＲＡＭ　
６４８Ａ（Ｓ＝Ｑ）またはＲＡＭ　６４８Ｂ（Ｓ＝１＞
のいずれかのデータ出力を出力６５４（ＵＣＦＯ）　！
、：接続し、ＲＡＭ　６４８Ｂ（Ｓ＝０）またはＲＡＭ
　６４８Ａ　（Ｓ＝１）のいずれかのデータ出力を出力
６６２　（ＤＣＦＯ）に接続し、ＲＡＭ　６５０Ａ（Ｓ
＝Ｏ）またはＲＡＭ　６５０Ｂ（Ｓ＝１）のいずれかの
データ出力を出力６７４　（ＵＭＯ）に接続し、またＲ
ＡＭ　６５０Ｂ（Ｓ＝０）または６５０Ａ　（Ｓ＝１）
のいずれかのデータ出力を出力６６６（ＤＭＯ）　に接
続する。

要約すれば、入力信号ＣＨＩ、　ＷＥＢ、　ＣＦＩ、　
ＭＩおよびＩ！ＩＩＥＦならびに出力信号ＵＣＦＯおよ
びＵＭＯはアドレス信号に関連し、したがってＲＡＭ内
で新しい画像を組立てるために使用され、これに対して
出力ＣＢＯ，ＤＣＦＤおよびＤＭＯはアドレス信号ＤＡ
Ｄ［ｌに関連し、したがってＲＡＭにおいて前に組立て
られた画像をディスプレイするのに使用される。

第８図はＨ３Ｒ制御回路６２０および深度ＲＡＭ　６２
２の詳細を示す。回路は第４図に関して前述したように
、各画素がどのケースに当てはまるかを決定する方法を
実行する。

入力画素のアドレスＵＡＤＤはアドレスＡＬＵ６０６　
（１６図）により前景深度ＲＡＭ　６２６および背景深
度ＲＡＭ　６２８のアドレス（Ａ）入力６３０に供給す
るようにする。入力６１１は入力深度値ＺＩＮを受信し
、これをＲＡＭ　６２６の入力ポート８００、第１デジ
タル比較器８０４の第１入力８０２．２入力マルチプレ
クサ８０８の第１入力８０６、および第２デジタル比較
器８１２の第１入力８１０に接続する。データＺＩＮは
画素あたり２４ビツトを含み、適当な２４ピツト比較器
は例えば商品名シダネティックス（Ｓｉｇｎｅｔｉｃｓ
’　）７４８５のような多重ＴＴＬ　４ビツト比較器チ
ツプを用いて作製することができる。２４ピツ）ＲＡＭ
　６２６および６２８は、例えば、６つの６４にパイ４
ビツトＤＲＡＭのバンク内に配置した任意の適当なＲＡ
Ｍチップにより形成することができる。また、前述した
ように、図示のアドレス（Ａ）入力６３０　は、それぞ
れ前景深度ＲＡＭ　６２６および背景深度ＲＡＭ　６２
８の入力８１６および８１８に供給される書込み可能信
号ＷＢＦおよび１１１６Ｂ以外の必要なチップ可能信号
およびアドレス　ストローブ信号を含ム。

前景深度ＲＡＭ　６２６は第１比較器８０４の第２入力
８２２およびマルチプレクサ８０８の第２入力８２４に
記憶深度データ２ＦＯを供給するためのデータ出力８２
０を有する。比較器８０４は２つの論理出力８２６およ
び８２８を有する。値ＺＦＯが入力値ＺＩＮより大きい
とき高レベルとなる出力８２６はこれをＯＲゲート８３
０の第１入力に接続し、ＺＩＮ＝ＺＦＯのとき高レベル
となる比較器８０４の第２出力８２８をＡＮＤゲート８
３２の第１入力に接続し、前記ＡＮＤゲート８３２の出
力８３４をＯＲゲート８３０の第２入力に接続する。

前記ＯＲゲートの出力８３６はｌｌ５Ｒ回路６２０の前
景書込み可能出力６２１　（Ｅｌ！ＩＰ）を形成し、こ
れを前景深度ＲＡＭ　６２６のＷＯＥ入力８１６、マル
チプレクサ８０８の制御入力８３８および第２の２人カ
マルチプレクサ゛８４２の制御入力８４０に接続する。

第１マルチプレクサ８０８の出力８４４は背景深度ＲＡ
Ｍ　６２８のデータ入力８４６に接続し、新しい背景深
度データＺＢＩを搬送する。マルチプレクサ８０８は、
その制御入力８３８が低レベル（ＷＢＦ＝０）の場合、
データＺＢＩ　は入力深度データＺＩＮに等しく、入力
８３８が高レベル１ＩＢＦ＝１）の場合は、記憶前景デ
ータに等しくなるような作動をする。背景深度ＲＡＭ６
２８のデータ出力８４８は記憶された背景データＺＢＯ
を搬送し、これを第２比較回路８１２の第２入力８５０
に接続する。前記比較器８１２の論理出力８５２は背景
書込み可能出力６２３　（ＷＢＢ）を形成し、これを背
景ＲＡＭ　６２８のＷＥ入力８１８に接続する。比較器
出力信号ＷＥＢは、記憶深度データＺＢＯの値が入力深
度データＺＩＮより大きいときは高レベル（論理値“１
”）であり、そうでないときは低レベルとなる。

入力６５５および６１３はそれぞれ記憶前景カラーデー
タＵＣＦＯおよび入力力ラー　データＣＩＮを第２マル
チプレクサ８４２の第１入力８５４および第２入力８５
６に供給する。前記マルチプレクサ８４２の単一の２４
ビツト　データ出力８５８は新しい背景カラー　データ
ＣＢＩを搬送する出力６６０を形成する。

マルチプレクサ８４２は、信号ＷＢＦが低レベルのとき
ＣＢＩ　はＣＩＮに等しく、信号ＷＥＦが高レベルのと
きＣＢＩ　はＵＣＦＯに等しくなるよう作動する。

また、カラー入力６１３（ｃＩＮ）は新しい前景カラー
データＣＦＩを搬送する出力６５６にも直接接続するよ
うにする。混合値入力６１５（ＭＩＮ）は新しい混合値
出力６５８（Ｍｌ）　に直接接続するほか、第３デジタ
ル比較器８６２の第１入力８６０にも接続し、前記比較
器８６２の第２入力８６４をＲＡＭ　６５０から読出さ
れた記憶混合値ＵＭＯを受信する入力６７５に接続する
。

本実施例の場合、混合値は４ビツト　ナンバーであり、
１００％ウェイティング　フラクションは混合値１５（
２進表示、−１１１１）で表わされる。かくして、比較
器８６２は単一の７４８５４ビツト比較器チツプにより
構成することができる。比較器８６２の出力８６６はＡ
ＮＤゲート８３２の第２入力に接続し、それが高レベル
のとき入力混合値ＭＩＮが記憶値ＵＭＯより大きくこと
を報知する。

作動に当たっては、画素（Ｘ、　Ｙ）　に対する入力値
ＵＡＤＤ　（画素７’）ｌ’ｌｚスＸ、Ｙｌ、：：対応
）　、ＣＩＮ、　ＺＩＮ。

ＭＥＮを供給したとき、第８図示装置は第４図に関し前
述した方法にきわめて近い方法を実施する。

この場合、比較ステップ４０４は第２比較器８１２によ
り行われ、比較ステップ４０８および４２８は第１比較
器８０４により行われる。２１Ｎ＞ＺＢ＞ＺＦの場合に
は、書込み可能信号１１８ＢおよびＷＢＦの双方とも低
レベルで、ＲＡＭ　６２２／６２４の内容の修正は行わ
れない。これは第３図および第４図のフローチャートの
セクションＡＡ’の実行に対応する。２Ｂ＞Ｚｌ＞ＺＦ
の場合はＷＥＰ＝ＯであるがＷ８Ｂ＝１であり、データ
ＺＩＮおよびＣＩＮはアドレスＵＡＩＩＩ）においてそ
れぞれ背景深度ＲＡＭ　６２６および背景カラーＲＡＭ
　６５２に書込まれる。これはフローチャートのセクシ
ョンＢＢ′の実行に対応する。

ボーダーライン　ケースＺＢ＞ＺＩＮ＝ＺＦの場合は、
ＷＥＢ＝１であるがＩＩＩＩＥＦの値は第３比較器８６
２の出力に従属し、これは第４図のステップ４３０にお
ける比較結果に対応する。また、ＭＩＮ＜ＵＭＯの場合
は、比較器８６２の出力８６６は低レベルで、ＩＩＩＩ
ＥＦ・０であるので、ＺＢ＞ＺＩＮ＞ＺＦの場合のよう
にセクションＢＢ’赤実行される。ＺＢ＞ＺＦ＞ＺＩＮ
の場合およびボーダーライン　ケースＺＩＮ＝２ＦでＭ
ＩＮ＞ＩＩＭＯの場合には、１１１ＢＢおよびＷＢＦの
双方とも高レベル（論理値“ｌ”）となり、セクション
ＣＣ′が実行される。マルチプレクサ８０８および８４
２はそれぞれ新しい背景値ＣＢＩおよびＺＢ１　に対し
て前に記憶された前景値ＵＣＦＯおよびＺＦＯを選択し
、またＷＥＢ＝１の場合、それらはそれぞれ背景ＲＡＭ
　６５２および６２８に書込まれる。同時に、ＷＥＦ＝
１の場合は、入力値ＣＩＮおよびＺＩＮはそれぞれ前景
ＲＡＭ　６４Ｂおよび６２６に書込まれ、入力値ＭＩＮ
は混合値ＲＡＭ　６５０に書込まれる。

回路の作動は、例えば、シーケンサ６０８（第６図）を
用いて同期させることができるので、比較器およびマル
チプレクサは、それらが生成するデータを用いてＲＡＭ
　６２２および６２４の内容を修正する前に、それらを
正しい状態に固定する時間を有する。一般に、それを必
要とする多数の構成素子に対して１つのシステム　クロ
ック信号が利用可能であり、シーケンサ６０８はこの信
号を使用して回路の正しい作動に必要なタイミング信号
を生成している。シーケンサ６０８は例えば既知のよう
な読取り専用メモ！Ｊ　（ＲＯＭ）またはフィールド　
プログラマブル論理デバイス（ＦＰＬＤ）および状態レ
ジスタを含む。

また、システムは各画像のビルドアップ開始時にメモリ
内容をクリアな背景状態にリセットするための手段（図
示せず）を設けるを可とする。前景カラーＲＡＭ　６４
８を均一な背景カラーにクリアし、ＲＡＭ　６５０内の
混合値を１００パーセントにクリアした場合は、背景カ
ラーＲＡＭ　６５２をクリアするを要しない。一方、深
度ＲＡＭ　６２６および６２８は最も遠い（極端な）距
離を表わす最大深度値にクリアすることが望ましい。こ
のような作動は全く一般的なものであり、例えば、日立
（ｌ（ｉｔａｃｈｉ）社製）ＩＭ５３４６１ＰピテオＤ
ＲＡＭのような若干個のＲＡＭ装置により特殊な高速ブ
ランキング機能を与えることができ、それにより単一書
込みサイクル内に画素の全ラインを均一な値にセットす
ることができる。

第９図はディスプレイＲＡＭ６２４の内容から出力カラ
ー値ＲＧＢｏｕ↑を形成する第６図示温合回路６６４の
詳細を示す。ディスプレイ　タイミング回路６４０は第
７図に関じて前述したアドレスおよびデータ　マルチプ
レクシングを介してディスプレイＲＡＭ６２４へのアク
セスを制御する。回路６４０は、例えば、テキサス　イ
ンスツルメント社製、ビデ、ｔ　　シス７ム：］　ン）
　ｏ−ラ（ＶＳＣ）　ＴＭ　３４０６１ｃ７）ような標
準ビデオ　コントローラ集積回路により形。

成することができる。この集積回路は通常単一のディス
プレイＲＡＭから簡単に最終のＲＧＢまたはＨ８ｖカラ
ー値を直接読出すよう作動し、この場合には、各画素に
対して３つの値ＤＣ’ＦＤ、　ＤＭＯおよびＣＢＯを読
出すよう作動する。前景カラーＲＡＭ６４８、混合値Ｒ
ＡＭ６５０および背景カラーＲＡＭ６５２は並列にアク
セス可能な別個のＲＡＭ５により形成しているので、Ｖ
ＳＣチップにより生成されるアドレスおよびタイミング
信号を３つのすべてのＲＡＭ５に並列に供給することを
要するのみである。

３つの８ビツト出力（Ｒ，Ｇ、　Ｂ）を含むＲＡＭ６４
８の前景カラー出力６６２　（ＤＣＦＤ）　　は、とも
に混合回路６６４の入力６６３を形成する第１トリプル
８ビツトバイ　４ビツト乗算器９００の８ビツト入力に
接続する。ＲＡＭ６５０の混合値出力６６６は、混合回
路６６４の入力６６７を形成する乗算器９０００４ビツ
ト入力９０２に接続する。乗算器９００の出力９０４は
３つの８ビツト値に切捨てた後、トリプル８ビツト加算
器９０８の第１加算入力９０６に供給するようにする。

混合値入力６６７はこれを４ビツト減算器９１２０減算
入力９１０にも接続する。前記減算器９１２の４ビツト
加算入力９１４は１００％混合ファンクション、すなわ
ち１５（２進数１１１１）を表わす一定の４ビツト値に
固定させる。また、減算器９１２の４ビツト出力９１８
は第２トリプル８ビツトバイ　４ビツト乗算器９２２０
４ビット入力９２０に接続する。前記乗算器９２２は第
１乗算器９０２と共通でクロックおよび同期接続９２４
および９２６を介してディスプレイ　タイミング回路６
４０か、ら与えられる信号により制御するようにする。

また、ＲＡＭ６５２の２４ビツト背景カラー出力６６８
　（ｃＢＯ）は混合回路６６４の入力６６９を形成する
第２乗算器９２２の３つの８ビツト入力９２８に接続す
る。

３つの８ビツト値に切捨てられた第２乗算器９２２の出
力９３０は加算器９０８の第２加算入力９３２に接続し
、やはり３つの８ビツト値に切捨てられた加算器９０８
の出力９３４（ｃＯ）　により第６図示配置の最終カラ
ー出力６７０　（ＲＧＢＯＵＴ）　を形成させる。

前記出力６７０　（ＲＧＢｏｕｔ）　は、第１図に関し
て前述したように、必要に応じて、カラー　ルックアッ
プ　テーブルおよびデジタル・アナログ変換器を介して
ディスプレイに接続する。また、ディスプレイ　タイミ
ング回路６４０は第６図に示すように、ディスプレイ同
期出力６７２　（ＳＹＮＣ）を与える。

作動に際して、タイミング回路６４０は、ディスプレイ
出力目的のため、ディスプレイＲＡＭ６２４のどちらの
バンク（“Ａ”または“Ｂ”）が信号ＵＡ１０８により
現在選択されているかについての完全なアクセスを可能
にする。回路６４０はＣＲＴのようなラスク走査ディス
プレイ装置の走査と同期して画像の画素を走査するに必
要なすべてのアドレスを生成する。また、乗算器９００
および９２２はこの作動と同期し、加算器９０８により
組合されて出力カラー値ＣＤを得るため前景カラー値Ｄ
ＣＦ［ｌおよび背景カラー値ＣＢＯの重み付はバージョ
ンを計算する。減算器９１２は前景カラー値用として記
憶されたウェイティング　フラクションＤＭＯを背景カ
ラー値用として必要な相補的ウェイティング　フラクシ
ョン、すなわち１５マイナスＤＭＯの値に変換する。加
算器９０８および減算器９１２は非同期または同期的に
作動可能である。混合回路６６４は注文設計または標準
ＴＴＬまたは８ＣＬ算術＄よび論理素子を用いて構成す
ることができる。また、選択する乗算器はディスプレイ
の回復（リフレッシ５）要求および解像力要求により決
まる所要の出力画素レートにおいて画素あたり少なくと
も１つの乗算（マルチプリケーション）を行いうるよう
なものでなければならない。

カラー値の混合はアナ、ログ領域において行うこともで
きる。ただし、この場合はＤＡＣ５１３Ｒ。

１３　Ｇ、　１３Ｂ　　（第１図参照）を二重にするか
、倍の速さで作動させる必要がある。また、混合値ＯＭ
Ｏは最初これをアナログに変換するを要しない。それは
アナログ信号を４ビツト値で乗算するためのスケーラ（
係数装置）はＣＭＯＳアナログ　スイッチを用いて容易
に構成できることによる。

以上説明した実施例においては、簡単のため１つの組の
背景画素データのみを含むものとし、さらに画素の透明
度についてもアンチ・エイリアシングの関連においての
み記述してきたが、これらの実施例はさらに多くの組の
背景デニタを記憶するよう変形し、もしくは一般目的用
トランスバレンシイを行うよう変形することもできる。

本発明は本明細書記載の実施例に限定されるものでなく
、本発明は他の変形をも包含するものである。

【図面の簡単な説明】

第１図は本発明による電子グラフィックス　システムの
ブロック図、 第２図は電子グラフィックス　システムにおける二次元
画素生成方法を示すフローチャート、第３図は本発明に
よる二次元画像生成方法の第１部分を示すフローチャー
ト、 第４図は第３図示方法の第１部分の他の実施例を示すフ
ローチャート、 第５図は本発明による二次元画像生成方法の第２部分を
示すフローチャート、 第６図は本発明による二次元画像生成装置の一部を示す
ブロック図、 第７図は第６図示装置の一部の詳細図、第８図はランダ
ム　アクセス　メモリに記憶されるデータの修正を制御
する第６図示装置の他の部分の詳細図、 第９図は第６図示装置の上記以外の他の部分の詳細図で
ある。 １・・・キーボード ２・・・グラフィック　デジタル　タブレット３・・・
中央処理ユニット（ｃＰＵ） ３Ａ・・・バス ４・・・ディスク　メモリ ５・・・読取専用メモリ（ＲＯＭ） ６．９・・・ランダム　アクセス　メモリ（ＲＡＭ）７
・・・プロセシング　ハードウェア（処理金物）訃・・
ドローイング　ハードウェア（描画金物）１０、６４０
・・・ディスプレイ　タイミング回路１１・・・ディス
プレイ　スクリーン １２、６６４・・・混合回路 １３Ｂ、　１３Ｇ、　１３Ｒ・・・デジタル・アナログ
変換器６００・・・深度値算術論理ユニット　（深度Ａ
Ｌ［Ｉ）６０２・・・カラー値算術論理ユニット　（カ
ラーＡＬＵ）６０４・・・混合値算出論理ユニット（混
合値ＡＬＵ）６０６・・・アドレス算術論理ユニット　
（アドレスＡＬＵ）６０８・・・制御回路 ６２０・・・隠れ面消去制御回路（Ｈ３Ｒ制御回路）６
２２・・・深度ＲＡＭ ６２４・・・タフルバッファ　ディスプレイＲＡＭ６２
６・・・前景深度ＲＡＭ ６２８・・・背景深度ＲＡＭ ６３４・・・アドレス　マルチプレクサ６４８、６４８
Ａ、　６４８Ｂ・・・前景カラーＲＡん１６５０、６５
０Ａ、　６５０Ｂ・・・混合値ＲＡＭ６５２、６５２Ａ
、　６５２Ｂ・・・背景カラーＲＡＭ７００〜７１１．
８４２．８４４・・・マルチプレクサ８０４、８１２．
８６２・・・比較回路８３０・・・ＯＲ回路 ８３２・・・ＡＮＤ回路 ９００、９２２・・・乗算器 ９０８・・・加算器 ９１２・・・減算器 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、ａ）画像の各画素に対して前景カラーおよび深度を
   限定する組の前景画素データをメモリに記憶するステッ
   プと、 ｂ）画像の画素の連続に対してカラーおよ び深度を限定する入力画素データの連続に応じて記憶前
   景データを選択的に修正するステップと、 ｃ）各画素に対して記憶前景カラーを用い て出力画素データを形成するステップ とを含む三次元シーンを表わす二次元画像を画素のアレ
   イの形で生成する方法において、−ステップ（ａ）はさ
   らに、各々画像の各画素に対して背景カラーおよび深度
   を限定する少 なくとも１組の背景画素データを記憶する ステップを含み、 −ステップ（ｂ）は入力画素データに応じて記憶前景デ
   ータおよび記憶背景データの双方を 選択的に修正するステップを含み、 −ステップ（ｃ）はその画素に関連する混合値によりき
   められる割合で各画素に対して記憶 前景カラーおよび記憶背景カラーを組合せ ることにより出力画素データを形成するス テップを含む ことを特徴とする二次元画像生成方法。 ２、各画素に対する混合値を三次元シーンにおける所定
   面内に落ちるその画素の領域の分数部分（フラクション
   ）に従属させるようにしたことを特徴とする請求項１記
   載の方法。 ３、入力画素データは該連続の各入力画素に対する混合
   値を含み、また、少なくとも記憶前景画素データも画像
   の各画素に対する混合値を含むようにしたことを特徴と
   する請求項１または２に記載の方法。 ４、ステップ（ｂ）において、 （ｉ）入力深度が記憶前景深度および記憶背景深度より
   大きい場合は、記憶前景画素データおよび背景画素デー
   タを不変のまま保持し、（ｉｉ）入力深度が記憶前景深
   度と記憶背景深度との間にある場合は、その画素に対す
   る背景データの代わりに入力画素データを記憶し、（ｉ
   ｉｉ）入力深度が記憶前景深度および記憶背景深度の双
   方より小さい場合は、記憶背景データの代わりにその画
   素に対して記憶された現在の前景データを記憶し、現在
   の前景データの代わりに入力データを記憶する よう入力深度（深度は概念的なシーン観察者から離れる
   方向に増えるものとする）に応じて選択的に記憶データ
   を修正するようにしたことを特徴とする請求項１ないし
   ３のいずれかに記載の方法。 ５、−画像の各画素に対して前景カラーおよび深度を限
   定する組の前景画素データをメモリに記憶する手段と、 −画像の画素の連続に対してカラーおよび 深度を限定する入力画素データの連続に応じて記憶前景
   データを選択的に修正する手段と、−各画素に対して記
   憶前景カラーを用いて 出力画素データを形成する手段 とを含む三次元シーンを表わす二次元画像を画素のアレ
   イの形で生成する装置において、−装置はさらに、各々
   画像の各画素に対し て背景カラーおよび深度を限定する少なくとも１組の背
   景画素データを記憶する手段を含み、 −記憶前景データを選択的に修正する手段 は、入力画素データに応じて記憶背景データを選択的に
   修正する手段を含み、 −出力画素データを形成する手段はその画 素に関連する混合値によりきめられる割合で各画素に対
   して記憶前景カラーおよび記憶背景カラーを組合せる手
   段を含む ことを特徴とする二次元画像生成装置。 ６、各画素に対する混合値を三次元シーンにおける所定
   面の表示内に落ちるその画素の領域の分数部分（フラク
   ション）に従属させるようにしたことを特徴とする請求
   項５記載の装置。 ７、入力画素データは該連続の各入力画素に対する混合
   値を含み、また少なくとも記憶前景画素データも画像の
   各画素に対する混合値を含むようにしたことを特徴とす
   る請求項５または６に記載の装置。 ８、（ｉ）入力深度が記憶前景深度および記憶背景深度
   より大きい場合は、記憶前景画素データおよび背景画素
   データを不変のまま保持し、（ｉｉ）入力深度が記憶前
   景深度と記憶背景深度との間にある場合は、その画素に
   対する背景データの代わりに入力画素データを記憶し、
   （ｉｉｉ）入力深度が記憶前景深度および記憶背景深度
   の双方より小さい場合は、記憶背景データの代わりにそ
   の画素に対して記憶された現在の前景データを記憶し、
   現在の前景データの代わりに入力データを記憶するよう 入力深度（深度は概念的なシーン観察者から離れる方向
   に増えるものとする）に応じて該修正手段により選択的
   に記憶データを修正するようにしたことを特徴とする請
   求項５ないし７のいずれかに記載の装置。 ９、前景および背景画素データを記憶するためのメモリ
   を具えたことを特徴とする請求項５ないし８のいずれか
   に記載の装置を含む電子グラフィックシステム。 １０、前景および背景画素データの双方に並列にアクセ
   スしうるよう該メモリを配置したことを特徴とする請求
   項９記載のシステム。 １１、映出すべきシーンを限定するための入力手段およ
   び生成された画像を表示するためのディスプレイ手段を
   含むことを特徴とする請求項９または１０に記載のシス
   テム。