JPH01102670A - Address bus controller - Google Patents
Address bus controllerInfo
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- JPH01102670A JPH01102670A JP62259585A JP25958587A JPH01102670A JP H01102670 A JPH01102670 A JP H01102670A JP 62259585 A JP62259585 A JP 62259585A JP 25958587 A JP25958587 A JP 25958587A JP H01102670 A JPH01102670 A JP H01102670A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムのバスの制御に関し、特
に、アドレスデータ幅が異なる複数のバスとそれらより
アドレスデータ幅が小さい装置の接続切替えをダイナミ
ックに制御するための、アドレスバス制御装置に崗する
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to bus control in a data processing system, and in particular, to connection switching between multiple buses with different address data widths and devices with smaller address data widths. Develops an address bus control device for dynamic control.
マイクロプロセッサを中心に構成されるデータ処理シス
テムにおいて、マイクロプロセッサとメモリを接続する
バスと、Ｉ／Ｏ群を接続するバスと、これらのバス間に
介在するバッファゲートを有するバス構成が、しばしば
採用される。近年、マイクロプロセッサの高級化が進む
につれて、その取扱えるアドレス空間、すなわちアドレ
スデータの幅（ビット数）が拡大し、最近では、３２ビ
ツト（４ＧＢ）のアドレス空間を取扱えるものが出現し
ている。しかし、このようなアドレス空間は、Ｉ／Ｏ群
にとっては広過ぎる。そこで、システムバスのアドレス
データ幅をそれよりも小さく（例えば２８ビツト、２５
６ＭＢ）設定し、それにより、アドレス信号線とデコー
ダのハードウェアを削減するのが普通である。In data processing systems mainly composed of microprocessors, a bus configuration is often adopted that has a bus connecting the microprocessor and memory, a bus connecting I/O groups, and a buffer gate intervening between these buses. be done. In recent years, as microprocessors have become more sophisticated, the address space that they can handle, that is, the width (number of bits) of address data, has expanded, and recently, microprocessors that can handle 32-bit (4 GB) address space have appeared. . However, such an address space is too large for an I/O group. Therefore, the address data width of the system bus should be made smaller (for example, 28 bits, 25 bits).
6MB), thereby reducing address signal lines and decoder hardware.
ところで、システムバスに接続したい１７０群には、種
々異なるアドレス空間を持つ従来の各種マイクロプロセ
ッサに合わせて開発されたものがあり、中には、前記の
ように設計されたシステムバスのアドレスデータ幅より
も更に小さいアドレスデータ幅を持つ装置も含まれる。By the way, among the 170 groups that you want to connect to the system bus, there are those that were developed to suit various conventional microprocessors that have various address spaces, and some of them are designed to accommodate the address data width of the system bus designed as described above. This also includes devices with address data widths even smaller than the above.
このような装置は、このシステムバスを介してＤＭＡに
よるデータ転送を行なうことができない。そこで、アド
レスビットの不足を補なうバンク設定レジスタを設ける
ことにより、このシステムバスを介してのＤＭＡを可能
にすることが、従来行なわれている。Such a device cannot perform data transfer by DMA via this system bus. Therefore, it has been conventionally done to enable DMA via this system bus by providing a bank setting register to compensate for the shortage of address bits.
なお、中央処理装置専用の内部バスと他の装置も使用す
る外部バスの設置、アドレスデータめ特定ビットのバス
識別情報としての使用、バンク設定レジスタによる不足
アドレスビットの補充等を含むマイクロコンピュータシ
ステムの一例は、特開昭６０−２３２６８号公報に記載
されている。Note that the microcomputer system is equipped with an internal bus dedicated to the central processing unit and an external bus that is also used by other devices, the use of specific bits in address data as bus identification information, and the replenishment of missing address bits using bank setting registers. An example is described in Japanese Patent Application Laid-Open No. 60-23268.
前記のようなバス制御機構では、システムバスよりアド
レスデータ幅が小さい装置にとって、メモリバスとシス
テムバスをダイナミックに選択・切換えて、それらの任
意のものを介するＤＭＡを行なうことは、不可能で゛あ
る。With the bus control mechanism described above, it is impossible for a device whose address data width is smaller than the system bus to dynamically select and switch between the memory bus and the system bus and perform DMA via any of them. be.
本発明の目的は、前記のような制約の除去、すなわち、
システムバスに接続され、アドレスデータ幅がそれより
小さい装置が、システムバス及びそれとアドレスデータ
幅の異なるメモリバスをダイナミックに切替えて、それ
らの任意のものを介してＤＭＡが行なえるような、アド
レスバス制御装置を提供することにある。The object of the present invention is to remove the above-mentioned constraints, namely:
An address bus that allows a device connected to a system bus with a smaller address data width to dynamically switch between the system bus and a memory bus with a different address data width to perform DMA via any of them. The purpose is to provide a control device.
本発明によるアドレスバス制御装置は、第１バス（例え
ばメモリバス）及び第２バス（例えばシ、 ステムバ
ス）のいずれよりもアドレスデータ幅が小さくて第２バ
スに接続された機器から、アドレスデータの予め定めら
れた部分をバス識別情報として受取る手段と、第１バス
及び第２バスの各アドレスデータ幅とバス識別情報を除
く前記機器からのアドレスデータとのデータ幅の差を充
たすデータをそれぞれ保持する第１及び第２データ保持
手段と、バス識別情報に応答して、バス識別情報が第１
バスを示せば、バス識別情報を除く前記機器からのアド
レスデータを第２バスから第１バスの対応部分に転送す
るとともに、第１データ保持手段の内容を第１バスの対
応部分に転送し、また。The address bus control device according to the present invention has a smaller address data width than both the first bus (e.g., memory bus) and the second bus (e.g., system bus), and is capable of transmitting address data from devices connected to the second bus. means for receiving a predetermined portion as bus identification information; and holding data that satisfies the difference in data width between each address data width of the first bus and the second bus and the address data from the device excluding the bus identification information. first and second data holding means that store the bus identification information;
If the bus is indicated, the address data from the device excluding bus identification information is transferred from the second bus to the corresponding portion of the first bus, and the contents of the first data holding means are transferred to the corresponding portion of the first bus; Also.
バス識別情報が第２バスを示せば、第２データ保持手段
の内容を第２バスの対応部分に転送する転送手段とを有
する。これらのデータ保持手段へは。and transfer means for transferring the contents of the second data holding means to a corresponding portion of the second bus if the bus identification information indicates the second bus. To these data retention means.
プロセッサからデータがセットされるようにするのがよ
い。It is better to have the data set by the processor.
バス識別情報が第１バスへのアクセスが要求されている
ことを示していれば、前記機器からのバス識別情報を除
くアドレスデータと第１データ保持手段の内容が連結さ
れて、第１バスに対して定められたデータ幅のアドレス
データを形成し、これが第１バスに送られる。また、バ
ス識別情報が第２バスへのアクセスが要求されているこ
とを示していれば、第２データ保持手段の内容が、第２
バスにおいて、前記機器からのバス識別情報を除くアド
レスデータと組合されて、所要データ幅のアドレスデー
タを形成する。したがって、第１バスを介するＤＭＡと
第２バスを介するＤＭＡの間の切替えを、ダイナミック
に行なうことができる。If the bus identification information indicates that access to the first bus is requested, the address data from the device excluding the bus identification information and the contents of the first data holding means are concatenated and accessed to the first bus. Address data with a predetermined data width is formed for the address data and sent to the first bus. Further, if the bus identification information indicates that access to the second bus is requested, the contents of the second data holding means are
On the bus, the data is combined with address data excluding bus identification information from the device to form address data of a required data width. Therefore, switching between DMA via the first bus and DMA via the second bus can be dynamically performed.
以下、本発明の一実施例を図面を用いて詳細に説明する
。Hereinafter, one embodiment of the present invention will be described in detail using the drawings.
第１図は、本発明の一実施例を含むデータ処理システム
を示すブロック図で、１は３２ビツトのアドレスを使用
するＣＰＵ、２はメモリ、３はパス制御回路、４は３２
ビツトのアドレスのためのメモリバス、５は２８ビツト
のアドレスのためのシステムバス、６はシステムバス５
のうち下位２３ビツトのアドレスバス、７は残る上位５
ビツトのアドレスバス、８はバスを指定するアドレス、
９は２８ビツトのアドレスを使用するスレーブ装置、／
Ｏは２４ビツトのアドレスを使用するマスク装置である
。FIG. 1 is a block diagram showing a data processing system including an embodiment of the present invention, in which 1 is a CPU that uses 32-bit addresses, 2 is a memory, 3 is a path control circuit, and 4 is a 32-bit address.
5 is the system bus for 28-bit addresses; 6 is the system bus for 28-bit addresses;
Of these, the lower 23 bits of the address bus, 7 are the remaining upper 5 bits.
Bit address bus, 8 is the address that specifies the bus,
9 is a slave device using a 28-bit address, /
O is a mask device using 24 bit addresses.
第２図は、バス制御回路３の詳細を示す図で、３．４，
５，６，７．８は第１図で同じ符号が付された要素を示
し、１１はイネーブル信号、１２はＣＰＵＩのデータバ
ス、１３と１４はＡＮＤゲート、１５はＮＯＴゲート、
１６と１７は、ＣＰＵＩのデータバス１２を介して任意
の値に設定が可能な、それぞれ９ビツトと５ビツトのフ
リップフロップ群、１８と１９と２０はドライバゲート
である。FIG. 2 is a diagram showing details of the bus control circuit 3, 3.4,
5, 6, 7.8 indicate elements with the same reference numerals in FIG. 1, 11 is an enable signal, 12 is a CPUI data bus, 13 and 14 are AND gates, 15 is a NOT gate,
16 and 17 are 9-bit and 5-bit flip-flop groups, respectively, which can be set to arbitrary values via the data bus 12 of the CPUI, and 18, 19, and 20 are driver gates.
第３図は、マスタ装置／Ｏがメモリバス４を介してＤＭ
Ａを行う時のアドレスのフローを示す図で、２１はマス
タ装置／Ｏが出力する２４ビツトのアドレス信号ＭＯ−
Ｍ２３．２２はフリップフロップ群１６中の９ビツトの
データＭＦＯ−ＭＦ８．２３はメモリバス４上の３２ビ
ツトのアドレス信号ＭＡＯ〜ＭＡ３１である。また、第
４図は、マスク装置／Ｏがシステムバス５を介してＤＭ
Ａを行う時のアドレスのフローを示す図で、２１は第３
図と同様にマスク装置／Ｏが出力するアドレス信号、２
４はフリップフロップ群１７中の５ビツトのデータ５Ｆ
Ｏ−５Ｆ４．２５はシステムバス５上の２８ビツトのア
ドレス信号ＳＡＯ〜５Ａ２７である。In FIG. 3, the master device/O connects the DM
21 is a 24-bit address signal MO- outputted by the master device /O.
M23.22 is the 9-bit data MFO-MF8.23 in the flip-flop group 16 is the 32-bit address signal MAO-MA31 on the memory bus 4. FIG. 4 also shows that the mask device/O is connected to the DM via the system bus 5.
This is a diagram showing the address flow when performing A, and 21 is the third address.
Similarly to the figure, the address signal output by the mask device/O, 2
4 is 5-bit data 5F in flip-flop group 17
O-5F4.25 is a 28-bit address signal SAO-5A27 on the system bus 5.
第１図において、２４ビツトのアドレスを使用するマス
タ装置／Ｏは、そのアドレスの下位２３ビツトをアドレ
スバス６に送出し、最上位ビットをバス指定アドレス８
としてパス制御回路３に送出する。In FIG. 1, a master device/O using a 24-bit address sends the lower 23 bits of the address to the address bus 6, and sends the most significant bit to the bus specified address 8.
It is sent to the path control circuit 3 as a.
次に、このマスタ装置／Ｏがメモリバス４を介するＤＭ
Ａを行う時のアドレス信号の処理を、第２図と第３図を
用いて説明する。マスク装置／Ｏが出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“Ｏ”の時は、イネ
ーブル信号１１がＡＮＤゲート１３を経てドライバゲー
ト１８をイネーブルし、ＣＰＵＩのデータバス１２を介
して予め任意に設定されたフリップフロップ群１６の９
ビツトのデータＭＦＯＮＭＦ８を、メモリバス４の上位
９ビット位置に出力する。また、ＡＮＤゲート１３を通
ったイネーブル信号１１はドライバゲート２０をイネー
ブルし、アドレスバス６上の２３ビツトＭＯ〜Ｍ２２を
メモリバス４の下位２３ビット位置に出力する６以上に
より、２４ビツトのアドレスを使用するマスク装置／Ｏ
が、３２ビツトのアドレスのためのメモリバス４ （Ｍ
ＡＯ〜ＭＡ３１）を介してアドレッシングを行なうこと
ができ、メモリ２との間でデータ転送ができる。Next, this master device/O receives the DM via the memory bus 4.
Address signal processing when performing A will be explained using FIGS. 2 and 3. When the most significant bit M23 (path designation address 8) outputted by the mask device/O is “O”, the enable signal 11 enables the driver gate 18 via the AND gate 13, and preliminarily sends the signal via the data bus 12 of the CPUI. 9 of arbitrarily set flip-flop group 16
The bit data MFONMF8 is output to the upper 9 bit positions of the memory bus 4. Furthermore, the enable signal 11 that has passed through the AND gate 13 enables the driver gate 20, and outputs the 23 bits MO to M22 on the address bus 6 to the lower 23 bit positions of the memory bus 4. Mask device/O used
But memory bus 4 (M
Addressing can be performed via AO to MA 31), and data can be transferred to and from the memory 2.
他方、マスク装置／Ｏがシステムバス５を介するＤＭＡ
を行う時のアドレス信号の処理については、第２図と第
４図を参照して、マスク装置１゜が出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“１”の時、この信
号をＮＯＴゲート１５を介して受けるＡＮＤゲート１４
を経て、イネーブル信号１１がドライバゲート１９をイ
ネーブルし、ＣＰＵＩのデータバス１２を介して予め任
意に設定されたフリップフロップ群１７の５ビツトのデ
ータ５ＦＯ−５Ｆ４を、システムバス５の上位５ビツト
のアドレスバス７に出力する。これにより、２４ビツト
のアドレスを使用するマスク装置／Ｏが、２８ビツトの
アドレスのためのシステムバス５ （ＳＡＯ−８Ａ２７
）を介してアドレッシングを行なうことができ、スレー
ブ装置９との間でデータ転送ができる。On the other hand, the mask device/O uses DMA via the system bus 5.
Regarding the processing of the address signal when performing this, refer to Figs. AND gate 14 received via NOT gate 15
Then, the enable signal 11 enables the driver gate 19, and transfers the 5-bit data 5FO-5F4 of the flip-flop group 17 arbitrarily set in advance via the data bus 12 of the CPUI to the upper 5 bits of the system bus 5. Output to address bus 7. This allows a mask device/O that uses 24-bit addresses to use system bus 5 (SAO-8A27) for 28-bit addresses.
), and data can be transferred to and from the slave device 9.
本発明によれば、バッファゲートを介して接続された二
つのバスを有するデータ処理システムにおいて、これら
のバスよりもデータ幅の小さいアドレスデータを用いる
機器を一方のバスに直接接続し、この機器によるＤＭＡ
を、使用するバスをダイナミックに切替えながら、行な
わせることができる。この特徴は、拡張されたアドレス
空間を持つ新しいプロセッサを、それより狭いアドレス
空間を持つ在来のＩ／Ｏ群と組合せて、システムを構成
することを容易にする。According to the present invention, in a data processing system having two buses connected through a buffer gate, a device that uses address data having a smaller data width than those buses is directly connected to one bus, and D.M.A.
can be performed while dynamically switching the bus to be used. This feature makes it easy to combine new processors with expanded address spaces with traditional I/Os with narrower address spaces to form systems.
第１図は本発明によるアドレスバス制御装置の実施例を
有するデータ処理システムのブロックダイヤグラム、第
２図は本発明の一実施例である第１図中のバス制御回路
の詳細を示すブロックダイヤグラム、第３図及び第４図
は第２図の回路によるアドレスデータの処理を模式的に
示す図である。
１・・・ＣＰＵ、２・・・メモリ、３・・・アドレスバ
ス制御装置の一列としてのパス制御回路、４・・・３２
ビット幅のアドレスデータバスを持つメモリバス、５・
・・２８ビット幅のアドレスデータバスを持つシステム
バス、６・・・システムバスのアドレスバスの下位２３
ビツト、７・・・システムバスのアドレスバスの上位５
ビツト、１ｏ・・・２４ビット幅のアドレスデータを使
うマスタ装置、８・・・バス識別用アドレスビット、１
３〜１５．１８〜２０・・・バス識別ビットに応答する
転送回路、１６・・・第１データ保持回路、１７・・・
第２データ保持回路。FIG. 1 is a block diagram of a data processing system having an embodiment of an address bus control device according to the present invention, and FIG. 2 is a block diagram showing details of the bus control circuit in FIG. 1 which is an embodiment of the present invention. 3 and 4 are diagrams schematically showing the processing of address data by the circuit of FIG. 2. FIG. DESCRIPTION OF SYMBOLS 1...CPU, 2...Memory, 3...Path control circuit as a line of address bus control devices, 4...32
Memory bus with bit-wide address data bus, 5.
...System bus with a 28-bit width address data bus, 6...Lower 23 of the address bus of the system bus
Bit, 7...Top 5 of address bus of system bus
Bit, 1o... Master device using 24-bit width address data, 8... Address bit for bus identification, 1
3-15. 18-20... Transfer circuit responsive to bus identification bit, 16... First data holding circuit, 17...
Second data holding circuit.
Claims (1)
群を接続する第２バスとを備え、前記Ｉ／Ｏ群は前記第
１バス及び第２バスのいずれよりも小さいデータ幅のア
ドレスデータを使用する機器を含むデータ処理システム
において、前記機器からのアドレスデータの予め定めら
れた部分をバス識別情報として受取る手段と、前記第１
バス及び第２バスの各アドレスデータ幅と前記バス識別
情報を除く前記機器からのアドレスデータのデータ幅の
差を充たすデータをそれぞれ保持する第１及び第２のデ
ータ保持手段と、前記バス識別情報に応答して、バス識
別情報が前記第１バスを示せばバス識別情報を除く前記
機器からのアドレスデータを前記第２バスから前記第１
バスの対応部分に転送するとともに前記第１データ保持
手段の内容を前記第１バスの対応部分に転送し、バス識
別情報が前記第２バスを示せば前記第２データ保持手段
の内容を前記第２バスの対応部分に転送する転送手段と
を有するアドレスバス制御装置。 ２、特許請求の範囲１において、前記第１及び第２デー
タ保持手段に保持されるデータは前記プロセッサから供
給されるアドレスバス制御装置。[Claims] 1. A first bus connecting the processor and memory, and an I/O
a second bus connecting the I/O groups, the I/O group includes devices that use address data with a data width smaller than either the first bus or the second bus; means for receiving a predetermined portion of address data as bus identification information;
first and second data holding means each holding data that satisfies the difference between each address data width of a bus and a second bus and the data width of address data from the device excluding the bus identification information; and the bus identification information. In response, if the bus identification information indicates the first bus, the address data from the device excluding the bus identification information is transferred from the second bus to the first bus.
The contents of the first data holding means are transferred to the corresponding part of the first bus, and if the bus identification information indicates the second bus, the contents of the second data holding means are transferred to the corresponding part of the first data holding means. An address bus control device having a transfer means for transferring data to corresponding portions of two buses. 2. The address bus control device according to claim 1, wherein the data held in the first and second data holding means is supplied from the processor.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259585A JP2612715B2 (en) | 1987-10-16 | 1987-10-16 | Address bus controller |
| GB8824168A GB2211326B (en) | 1987-10-16 | 1988-10-14 | Address bus control apparatus |
| KR1019880013468A KR910005998B1 (en) | 1987-10-16 | 1988-10-15 | Address bus control apparatus |
| DE3835297A DE3835297C2 (en) | 1987-10-16 | 1988-10-17 | Data processing system with an address bus control device |
| US07/711,254 US5148539A (en) | 1987-10-16 | 1991-06-04 | Address bus control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259585A JP2612715B2 (en) | 1987-10-16 | 1987-10-16 | Address bus controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102670A true JPH01102670A (en) | 1989-04-20 |
| JP2612715B2 JP2612715B2 (en) | 1997-05-21 |
Family
ID=17336151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259585A Expired - Lifetime JP2612715B2 (en) | 1987-10-16 | 1987-10-16 | Address bus controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612715B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225422A (en) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | Data controller |
| JPS59206925A (en) * | 1983-05-10 | 1984-11-22 | Panafacom Ltd | Data processing system |
-
1987
- 1987-10-16 JP JP62259585A patent/JP2612715B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225422A (en) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | Data controller |
| JPS59206925A (en) * | 1983-05-10 | 1984-11-22 | Panafacom Ltd | Data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2612715B2 (en) | 1997-05-21 |
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