JPS63225846A - Multiport memory with address conversion mechanism - Google Patents
Multiport memory with address conversion mechanismInfo
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- JPS63225846A JPS63225846A JP5876187A JP5876187A JPS63225846A JP S63225846 A JPS63225846 A JP S63225846A JP 5876187 A JP5876187 A JP 5876187A JP 5876187 A JP5876187 A JP 5876187A JP S63225846 A JPS63225846 A JP S63225846A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチボートメそりに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to multi-boat mesh sleds.
（従来の技術）
近年、マイクロプロセッサ、メモリが安価になったため
、一つの装置を実現するため、複数のプロセッサを使用
する場合が増えている。ここで、複数のプロセッサ間で
データの授受を行なうのにマルチポートメモリがよく使
われる。(Prior Art) In recent years, as microprocessors and memories have become cheaper, multiple processors are increasingly used to implement one device. Here, multiport memory is often used to exchange data between multiple processors.
（発明が解決しようとする問題点〕
しかし、マルチポートメモリのデータの配列はあるプロ
セッサから見れば都合良く並んでいるが、別のプロセッ
サから見れば都合が良いとは限らない。通常は、個々の
プロセッサが自分の都合の良いように自分専用のメモリ
に並べ換え、これを使用している。この並べ換えはプロ
グラムによって行なわれるため、変換に時間がかるとい
う欠点がある。(Problem to be Solved by the Invention) However, although the data in the multiport memory is conveniently arranged from the perspective of one processor, it is not necessarily convenient from the perspective of another processor. The processor rearranges it in its own memory as per its convenience and uses it.This rearrangement is done by a program, so the disadvantage is that it takes time to convert.
本発明のアドレス変換機構付マルチポートメモリは、マ
ルチポートメモリと、マルチポートメモリへのアドレス
信号を人力し、該アドレス信号を変換して出力するアド
レス変換用メモリと、複数のアクセス元からの、アドレ
ス変換用メモリの出力を含むアドレス信号ならびに読出
／書込信号を調停してマルチポートメモリに出力するメ
モリコントローラとを有する。A multiport memory with an address conversion mechanism of the present invention includes a multiport memory, an address conversion memory that manually inputs an address signal to the multiport memory, converts the address signal, and outputs the converted address signal, and a It has a memory controller that arbitrates address signals including the output of the address conversion memory and read/write signals and outputs them to the multiport memory.
したがって、アドレス変換用メモリへ変換すべきアドレ
スを一旦書込んだ後は、通常のメモリと同様の速度で読
出／書込が行なわれ、高速処理が可能となる。Therefore, once the address to be converted is written into the address conversion memory, reading/writing is performed at the same speed as a normal memory, enabling high-speed processing.
なお、本願の先行技術として「共有メモリアクセス方式
」 （特開昭６０−１５１７６６）があるが、これは「
アドレスを上位桁群と下位桁群とに分け、一方のプロセ
ッサは上位桁群のみをつけかえることにより他方のプロ
セッサのアドレス範囲に入るように細工する」方法を採
っている。したがって、一方のプロセッサから他方のプ
ロセッサのメモリアドレスの並びは他方のプロセッサか
ら見た場合同一になり、変換するアドレス内の順番は変
えようがない。これに対し、本発明は、アドレスの許す
範囲内でいかようにもアドレス変換でき、必要であれば
アドレスの重複も可能である。In addition, there is a "shared memory access method" (Japanese Patent Application Laid-Open No. 60-151766) as a prior art to the present application;
The address is divided into a group of high-order digits and a group of low-order digits, and one processor manipulates the address so that it falls within the address range of the other processor by replacing only the group of high-order digits. Therefore, the arrangement of memory addresses from one processor to the other becomes the same when viewed from the other processor, and the order within the addresses to be converted cannot be changed. In contrast, in the present invention, addresses can be converted in any way within the allowable range of addresses, and if necessary, addresses can be duplicated.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のアドレス変換機構付マルチポートメモ
リの一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of a multiport memory with an address translation mechanism according to the present invention.
このアドレス変換機構付マルチポートメモリは、マルチ
ポートメモリ３と、それぞれＡ側、Ｂ側のプロセッサか
らのアドレス信号を保持するアドレスレジスタＩａ、ｌ
ｂと、アドレスレジスタ１ｂのアドレス１０ｂを予め決
められたアドレス信号に変換して出力するアドレス変換
用メモリ５（ＲＡＭ）と、Ａ側の読出信号１１ａ 、書
込信号１２ａ、アドレス信号１０ａとＢ側の読出信号１
１ｂ 。This multi-port memory with an address translation mechanism includes a multi-port memory 3 and address registers Ia and l that hold address signals from processors on the A side and B side, respectively.
b, an address conversion memory 5 (RAM) that converts the address 10b of the address register 1b into a predetermined address signal and outputs it, a read signal 11a on the A side, a write signal 12a, an address signal 10a and the B side. Read signal 1 of
1b.
書込信号１２ｂ、アドレス変換用メモリ５から出力され
たアドレス信号１０ｃを調停して実効読出信号１１ｃ、
書込信号１２ｃ、実効アドレス信号１０ｄとしてマルチ
ポートメモリ３に出力するメモリコントローラ４と、マ
ルチポートメモリ３のＡ側の読出／書込データ１３ａを
保持するデータレジスタ２ａと、マルチポートメモリ３
のＢ側の読出／書込データならびにアドレス変換用メモ
リ５の内容（変換アドレス）を保持するデータレジスタ
２ｂとから構成されている。The write signal 12b and the address signal 10c output from the address conversion memory 5 are arbitrated to produce an effective read signal 11c.
A memory controller 4 that outputs a write signal 12c and an effective address signal 10d to the multiport memory 3, a data register 2a that holds read/write data 13a on the A side of the multiport memory 3, and a multiport memory 3.
The data register 2b holds the read/write data on the B side of the memory 5 and the contents (converted address) of the address conversion memory 5.
まず、アドレス変換用メモリ５に変換アドレスを格納す
る動作について説明する。First, the operation of storing a translated address in the address translation memory 5 will be explained.
■アドレスレジスタ１ｂに設定すべきアドレスを設定す
る。これにより、アドレス信号１０ｂが出力される。(2) Set the address to be set in the address register 1b. As a result, address signal 10b is output.
■データレジスタ２ｂに設定すべき内容（変換アドレス
）を設定する。これにより、設定すべき内容１３ｂが出
力される。(2) Set the content (conversion address) to be set in the data register 2b. As a result, the content 13b to be set is output.
■アドレス変換用メモリ書込信号１４ａをアドレス変換
用メモリ５に与える。(2) Applying the address conversion memory write signal 14a to the address conversion memory 5.
以上により、アドレス変換用メモリ５の該当アドレスに
該当データが書込まれる。As described above, the corresponding data is written to the corresponding address in the address conversion memory 5.
次に、マルチポートメモリ３に対して読出／書込を行な
う動作について説明する。Next, the operation of reading/writing to the multiport memory 3 will be explained.
（１） Ａ側から読出す場合。(1) When reading from the A side.
■アドレスレジスタ１ａに読出すべきアドレスを設定す
る。これにより、アドレス信号１０ａが出力される。(2) Set the address to be read in the address register 1a. As a result, address signal 10a is output.
■読出信号１１ａを与える。(2) Give read signal 11a.
■メモリコントローラ４はＢ側の読出／書込動作が行な
われていないことを確認した後、アドレス信号１０ａを
実効アドレス信号１０ｄとして出力し、読出信号１１ａ
を実効読出信号１１ｃとして出力する。■After confirming that no read/write operation is being performed on the B side, the memory controller 4 outputs the address signal 10a as the effective address signal 10d, and outputs the read signal 11a as the effective address signal 10d.
is output as the effective read signal 11c.
■与えられたアドレス信号１０ｄに対応する内容がマル
チポートメモリ３から読出され、データ信号１３ａとし
て出力される。(2) The contents corresponding to the applied address signal 10d are read from the multiport memory 3 and output as the data signal 13a.
■データレジスタ２ａはデータ信号１３ａを保持する。(2) The data register 2a holds the data signal 13a.
、（２） Ａ側から書込む場合。, (2) When writing from the A side.
これは上記の読出しの場合とほぼ同様であり、類推可能
であるので省略する。This is almost the same as the above-mentioned reading case and can be deduced by analogy, so a description thereof will be omitted.
（３）Ｂ側から読出す場合。(3) When reading from the B side.
■アドレスレジスタ１ｂに読出すべきアドレスを設定す
る。これにより、アドレス変換用メモリ５からアドレス
信号１０ｂが出力される。(2) Set the address to be read in the address register 1b. As a result, address signal 10b is output from address conversion memory 5.
■次に、アドレス変換用メモリ５にアドレス変換用メモ
リ読出信号１４ｂを与える。(2) Next, the address conversion memory read signal 14b is given to the address conversion memory 5.
■アドレス変換用メモリ５からアドレス信号１０ｂに対
応する内容が読出され、アドレス信号１０ｃが出力され
る。(2) The contents corresponding to the address signal 10b are read from the address conversion memory 5, and the address signal 10c is output.
■読出信号１１ｂを与える。(2) Give read signal 11b.
■以下、Ａ側からの読出しの場合と同様にしてマルチポ
ートメモリ３からデータが読出され、データ信号１３ｂ
としてデータレジスタ２ｂに保持される。■Hereafter, data is read from the multiport memory 3 in the same manner as in the case of reading from the A side, and the data signal 13b
It is held in the data register 2b as follows.
（４）Ｂ側から書込む場合。(4) When writing from the B side.
これは上記の読出し場合と同様であり、類推可能である
ので省略する。This is the same as the above-mentioned reading case and can be deduced by analogy, so it will be omitted.
なお、アドレス変換用メモリ５はＦＲＯＭとしてもよい
。また、本実施例では、マルチポートメモリ３はデュア
ルポートであるが、ボートが３つ以上の場合はＢ側の回
路を複数個準備すればよい。逆に、Ａ側、Ｂ側を一つの
プロセッサに組み込むことによって、プログラムにより
アドレスを使い分けるこ′ともできる。さらに、マルチ
ポートメモリがバスにつながっている場合、アドレスレ
ジスタ、データレジスタを一組で済ますことができる。Note that the address conversion memory 5 may be a FROM. Further, in this embodiment, the multi-port memory 3 is a dual port, but if there are three or more ports, a plurality of B-side circuits may be prepared. Conversely, by incorporating side A and side B into one processor, it is also possible to use different addresses depending on the program. Furthermore, if a multiport memory is connected to a bus, only one set of address register and data register is required.
以上説明したように本発明は、マルチポートメモリにア
ドレス変換機構を設けることにより、次のような効果が
ある。As explained above, the present invention has the following effects by providing an address translation mechanism in a multiport memory.
（１）各プロセッサは自らの欲するデータ配列を指定す
ることができるので、効率良く分り易いプログラムを作
成することができる。(1) Since each processor can specify the data arrangement it desires, it is possible to create efficient and easy-to-understand programs.
（２）アドレス変換用メモリに変換アドレスを一旦書込
んだ後は、アドレス変換プログラムを動作させる必要が
ないため、通常のメモリと同様の速度で読出／書込が可
能であり、高速処理に向いている。(2) Once a converted address is written to the address conversion memory, there is no need to run the address conversion program, so reading/writing can be done at the same speed as normal memory, making it suitable for high-speed processing. ing.
（３）−見アドレス変換用メモリが増えていうように見
えるが、実はプログラムにより変換を行なおうとすれば
アドレス変換用メモリの容量以上のメモリが必要である
。したがって、装置のコストダウンにもなフている。(3) - It appears that the memory for address translation is increasing, but in reality, if you try to perform translation by a program, you will need more memory than the memory for address translation. Therefore, it also helps to reduce the cost of the device.
第１図は本発明のアドレス変換機構付マルチポートメモ
リの一実施例のブロック図である。
ｌａ、ｌｂ・・・アドレスレジスタ、
２ａ、２ｂ・・・データレジスタ、
３・・・マルチポートメモリ、
４・・・メモリコントローラ、
５・・・アドレス変換用メモリ、
１０ａ 、 Ｊｏｂ 、 ＩＯｃ ・・・アドレス信号
、１０ｄ−・・実効アドレス信号、
１１ａ、 ｌ１ｂ−読出信号、
＋１ｃｍ・・実効読出信号、
１２ａ、１２ｂ−書込信号、
１２ｃｍ・・実効書込信号、
１３ａ、１３ｂ−データ信号、
１４・・・アドレス変換用メモリ書込／読出信号。FIG. 1 is a block diagram of an embodiment of a multiport memory with an address translation mechanism according to the present invention. la, lb...Address register, 2a, 2b...Data register, 3...Multi-port memory, 4...Memory controller, 5...Memory for address conversion, 10a, Job, IOc... Address signal, 10d--effective address signal, 11a, l1b--read signal, +1cm--effective read signal, 12a, 12b--write signal, 12cm--effective write signal, 13a, 13b--data signal, 14. ...Memory write/read signal for address conversion.
Claims (1)
レス信号を変換して出力するアドレス変換用メモリと、 複数のアクセス元からの、アドレス変換用メモリの出力
を含むアドレス信号ならびに読出／書込信号を調停して
マルチポートメモリに出力するメモリコントローラとを
有するアドレス変換機構付マルチポートメモリ。[Claims] Multi-port memory; Address conversion memory that inputs an address signal to the multi-port memory, converts and outputs the address signal, and outputs the address conversion memory from a plurality of access sources. A multi-port memory with an address conversion mechanism, which has a memory controller that arbitrates address signals and read/write signals including the address signals and outputs them to the multi-port memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5876187A JPS63225846A (en) | 1987-03-16 | 1987-03-16 | Multiport memory with address conversion mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5876187A JPS63225846A (en) | 1987-03-16 | 1987-03-16 | Multiport memory with address conversion mechanism |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63225846A true JPS63225846A (en) | 1988-09-20 |
Family
ID=13093523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5876187A Pending JPS63225846A (en) | 1987-03-16 | 1987-03-16 | Multiport memory with address conversion mechanism |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63225846A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444694A (en) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | Dual port memory device |
| JP5472447B2 (en) * | 2010-03-25 | 2014-04-16 | 富士通株式会社 | Multi-core processor system, memory controller control method, and memory controller control program |
-
1987
- 1987-03-16 JP JP5876187A patent/JPS63225846A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444694A (en) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | Dual port memory device |
| JP5472447B2 (en) * | 2010-03-25 | 2014-04-16 | 富士通株式会社 | Multi-core processor system, memory controller control method, and memory controller control program |
| US8990516B2 (en) | 2010-03-25 | 2015-03-24 | Fujitsu Limited | Multi-core shared memory system with memory port to memory space mapping |
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