JP7499872B2 - 電力用半導体素子の駆動回路、半導体装置および電力変換装置 - Google Patents

Description

本開示は、電力用半導体素子の駆動回路、半導体装置および電力変換装置に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電力用半導体素子においては、短絡状態が発生すると大電流が流れることから、半導体素子が熱破壊する可能性がある。そのため、電力用半導体素子の短絡状態を検知し、電力用半導体素子を保護する機能が必要となる。

また、近年、電力用半導体素子の小型化に伴い短絡耐量が低下しているため、高速な短絡保護が必要となる場合が増加している。高速な短絡保護を実現する短絡保護回路では、応答性の高さに起因して誤動作が発生することがあり、フィルタ等によるノイズ対策が施されている。

特開２０１７－１４３７００号公報（特許文献１）には、短絡時にゲート電圧のミラー期間が消失することを利用して、電力用半導体素子の短絡状態を検出するように構成された短絡検出装置が記載されている。この短絡検出装置は、ゲート電圧が所定時間よりも早く参照電圧へ到達したときに、電力用半導体素子に短絡が生じていることを検出する。この短絡検出装置はさらに、短絡状態を検出した場合においても、所定時間以内にゲート電圧の低下が検出されたときには、電力用半導体素子に短絡が生じていないと判定する。すなわち、特許文献１では、ゲート電圧がノイズ等によって一時的に参照電圧を上回る場合には、短絡が生じていないと判定することにより、短絡の誤検出を抑制する。

特開２０１４－１１７１１２号公報（特許文献２）には、電力用半導体素子のセンスセルに接続された抵抗の端子間電圧に基づいて、電力用半導体素子に流れる短絡電流を検知するように構成された短絡検知回路が記載されている。特許文献２では、短絡検知回路の出力にノイズマスクを接続することによって、短絡検知回路の出力からスイッチングノイズによる高調波を除去し、結果的に短絡の誤検知を抑制する。特許文献２にはさらに、電力用半導体素子の正極側電圧（例えば、ＩＧＢＴの場合はコレクタ電圧）を用いて短絡を検知するように構成された短絡検知回路の出力にノイズマスクを接続する構成が記載されている。

特開２０１７－１４３７００号公報 特開２０１４－１１７１１２号公報

しかしながら、特許文献１に記載される短絡検出装置は、所定時間以内にゲート電圧の低下が検出されたときに短絡が生じていないと判定する。そのため、ゲート電圧以外の物理量（例えば、ゲート電流およびゲート電荷など）を短絡判定に使用する場合または、ゲート電極から得られる複数の物理量の相関関係に基づいて短絡判定を行なう場合には、特許文献１に記載の短絡検出装置を適用できない。

特許文献２に記載される短絡検知回路では、電力用半導体素子のセンスセルに接続された抵抗を用いて短絡電流を検知するため、センスセルが必要となる。そのため、電力用半導体素子にセンスセルが設けられていない場合には適用できない。また、センスセルおよび抵抗を設けることによって、電力用半導体素子および駆動回路が大型化することが懸念される。電力用半導体素子の正極側電圧に基づいて短絡を検知する場合においても、高耐圧ダイオードが必要となるため、電力用半導体素子および駆動回路が大型化することが懸念される。

本開示は、上記課題を解決するためになされたものであって、幅広い電力用半導体素子に適用でき、かつ、電力用半導体素子の短絡状態を簡易に判定可能な駆動回路において、誤った判定による誤動作を抑制することを目的とする。

本開示による電力用半導体素子の駆動回路は、ゲート電極、第１の主電極および第２の主電極を有する電力用半導体素子を駆動する駆動回路である。駆動回路は、外部から受ける指令に基づいて、電力用半導体素子の開閉状態を制御するための制御部と、電力用半導体素子のターンオン動作時において電力用半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を出力する短絡判定部と、短絡判定部から判定信号受け、判定信号の遅延信号を生成して制御部に出力するフィルタとを備える。フィルタにおける遅延時間は、電力用半導体素子のターンオン動作時におけるミラー期間の長さよりも長くなるように設定される。

本開示によれば、幅広い電力用半導体素子に適用でき、かつ、電力用半導体素子の短絡状態を簡易に判定可能な駆動回路において、誤った判定による誤動作を抑制することができる。

実施の形態１に係る電力用半導体素子およびその駆動回路の第１の構成例を示す図である。 実施の形態１に係る電力用半導体素子およびその駆動回路の第２の構成例を示す図である。 電力用半導体素子のターンオン動作時におけるゲート電圧、ゲート電流、判定信号および遅延信号の時間変化を概略的に示す波形図である。 電力用半導体素子のターンオン動作中にゲート電極にノイズが印加された場合における、ゲート電圧、ゲート電流、判定信号および遅延信号の時間変化を概略的に示す波形図である。 電力用半導体素子のターンオン動作中にターンオフ動作が開始された場合における、ゲート電圧、ゲート電流、判定信号および遅延信号の時間変化を概略的に示す波形図である。 フィルタの第１の構成例を示す図である。 フィルタの第２の構成例の一部分を示す図である。 フィルタの第２の構成例を示す図である。 短絡判定部の第１の構成例を示す図である。 ゲート電圧の微分信号およびゲート電荷の時間変化を概略的に示す波形図である。 電力用半導体素子のターンオン動作中にターンオフ動作が開始された場合における、ゲート電圧の微分信号およびゲート電荷の時間変化を概略的示す波形図である。 短絡判定部の第２の構成例を示す図である。 実施の形態６に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。また、以下で説明する各実施の形態および変形例は、適宜組み合わされてもよい。

実施の形態１．
図１は、実施の形態１に係る駆動回路を有する半導体装置の第１の構成例を示す図である。図１に示すように、第１の構成例に係る半導体装置は、電力用半導体素子１（以下、単に「半導体素子１」という）と、駆動回路１００とを備える。

半導体素子１は、第１の主電極、第２の主電極およびゲート電極を有する。半導体素子１には、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、ＧａＮ（ガリウムナイトライド）およびＧａ_２Ｏ_３（酸化ガリウム）のいずれかを材料としたデバイスを適用することができる。

図１の例では、半導体素子１としてＩＧＢＴを例示しているが、必ずしもＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴなどの自己消弧型半導体素子であってもよい。半導体素子１は、直流電力を交流電力に変換する逆変換器、交流電力を直流電力に変換する順変換器などの電力変換器に含まれている。

半導体素子１は、コレクタ電極１ｃ、エミッタ電極１ｅおよびゲート電極１ｇを有する。コレクタ電極１ｃにはエミッタ電極１ｅよりも高い電圧が印加される。ゲート電極１ｇは「ゲート電極」に対応し、コレクタ電極１ｃは「第１の主電極」に対応し、エミッタ電極１ｅは「第２の主電極」に対応する。

駆動回路１００は、半導体素子１のゲート電極１ｇに接続され、半導体素子１を駆動する。駆動回路１００は、制御部２と、短絡判定部３と、フィルタ４とを有する。

制御部２は、外部指令を受けて半導体素子１の開閉状態を制御する。具体的には、制御部２は、外部からオン指令が入力されると、半導体素子１を閉状態（オン状態）に遷移（以下、「ターンオン」という）させるためのゲート電圧Ｖｇ（以下、「オンゲート電圧Ｖｇ＿ｏｎ」という）を半導体素子１のゲート電極１ｇに印加する。これにより、半導体素子１がターンオンし、閉状態となる。

制御部２は、外部からオフ指令が入力されると、半導体素子１を開状態（オフ状態）に遷移（以下、「ターンオフ」という）させるためのゲート電圧Ｖｇ（以下、「オフゲート電圧Ｖｇ＿ｏｆｆ」という）を半導体素子１のゲート電極１ｇに印加する。これにより、半導体素子１がターンオフし、開状態となる。

短絡判定部３は、半導体素子１のゲート電極１ｇに接続されており、ゲート電極１ｇにおいて検出される物理量に基づいて半導体素子１が短絡状態であるか否かを判定する。ここで、「短絡状態」とは、半導体素子１の周辺部品の故障または誤動作などの要因により、半導体素子１が電圧源に低抵抗で接続され、過大な短絡電流が流れる状態のことである。

ゲート電極１ｇから取得される物理量には、ゲート電極１ｇおよびエミッタ電極１ｅ間のゲート電圧Ｖｇ、およびゲート電極１ｇに流入するゲート電流Ｉｇが含まれる。短絡判定部３は、正常時と短絡時とで、ターンオン動作時における物理量の波形が異なる点を利用することにより、半導体素子１の短絡状態を判定する。

具体的には、正常時、ターンオン動作時のゲート電圧Ｖｇの波形には、オンゲート電圧Ｖｇ＿ｏｎに達するまでの間に、ゲート電圧Ｖｇが一定になる期間である「ミラー期間」が現れる。一方、短絡時には、ゲート電圧Ｖｇの波形にはミラー期間が現れることなく、ゲート電圧Ｖｇがオンゲート電圧Ｖｇ＿ｏｎまで一気に上昇する。

短絡判定部３は、短絡時にはターンオン動作時のゲート電圧Ｖｇにおいてミラー期間が消失することを利用して、半導体素子１の短絡状態を判定するように構成される。短絡判定部３は、判定結果を示す判定信号Ｓｊを出力する。具体的には、短絡判定部３は、半導体素子１が正常であるときに「Ｌ（論理ロー）」ベルの判定信号Ｓｊを出力し、半導体素子１が短絡状態であるときに「Ｈ（論理ハイ）」レベルの判定信号Ｓｊを出力する。すなわち、短絡判定部３は、半導体素子１が短絡状態であると判定されると、Ｈレベルの判定信号Ｓｊを出力する。短絡判定部３の具体的な構成については後述する。

フィルタ４は、短絡判定部３から出力される判定信号Ｓｊを遅延させた遅延信号Ｓｄを生成し、生成した遅延信号Ｓｄを制御部２へ出力する。フィルタ４は、半導体素子１が有するミラー期間Ｔ＿ｍｉｌｌｅｒよりも長い遅延時間を有している。フィルタ４の具体的な構成については後述する。

半導体素子１のターンオン動作時において、ミラー期間中にゲート電極１ｇにノイズが印加された場合、または、ミラー期間中にターンオフ動作が開始された場合には、ゲート電極１ｇの物理量が急峻に変化することがある。ミラー期間中に物理量が急峻に変化したことによって、短絡判定部３は、半導体素子１が短絡状態であると誤って判定する可能性がある。そこで、実施の形態１に係る駆動回路１００では、フィルタ４の遅延時間をミラー期間よりも長くなるように設定することにより、短絡判定部３から出力される誤った判定信号Ｓｊを、フィルタ４によって減衰または遮断することを可能とする。

図２は、実施の形態１に係る駆動回路を有する半導体装置の第２の構成例を示す図である。第２の構成例に係る半導体装置は、第１の構成例に係る半導体装置と比較して、駆動回路１００の構成が異なる。第２の構成例に係る駆動回路１００は、図１に示した駆動回路１００に対してバッファ回路５、オンゲート抵抗６ａおよびオフゲート抵抗６ｂを追加したものである。駆動回路１００のその他の構成は、第１の構成例に係る駆動回路１００と同じであるため、ここでの詳細な説明は繰返さない。

バッファ回路５は、制御部２から入力されるオンゲート電圧Ｖｇ＿ｏｎをオンゲート抵抗６ａを介して半導体素子１のゲート電極１ｇに印加する。バッファ回路５は、制御部２から入力されるオフゲート電圧Ｖｇ＿ｏｆｆをオフゲート抵抗６ｂを介して半導体素子１のゲート電極１ｇに印加する。

次に、図３から図５を用いて、実施の形態１に係る駆動回路１００におけるフィルタ４の動作について説明する。

図３は、半導体素子１のターンオン動作時におけるゲート電圧Ｖｇおよびゲート電流Ｉｇの時間変化を概略的に示す波形図である。図３では、正常時におけるゲート電圧Ｖｇおよびゲート電流Ｉｇの波形を実線で示すとともに、短絡時におけるゲート電圧Ｖｇおよびゲート電流Ｉｇの波形を破線で示している。

まず、正常時におけるターンオン動作時のゲート電圧Ｖｇおよびゲート電流Ｉｇについて説明する。

図３に示すように、時刻ｔ０にて制御部２に入力される指令がオフ指令からオン指令に変化すると、制御部２は、半導体素子１のゲート電極１ｇにオンゲート電圧Ｖｇ＿ｏｎを印加する。これにより、半導体素子１のゲート電圧Ｖｇは、オフゲート電圧Ｖｇ＿ｏｆｆからオンゲート電圧Ｖｇ＿ｏｎへの遷移を開始する。

具体的には、時刻ｔ０以降、制御部２からゲート電極１ｇにゲート電流Ｉｇが流れ込むことによって、ゲート電極１ｇおよびエミッタ電極１ｅ間に発生する寄生容量成分（以下、「ゲート・エミッタ間容量Ｃｇｅ」という）が充電されるため、ゲート電圧Ｖｇは徐々に上昇する。時刻ｔ０～ｔ１の期間は、ゲート・エミッタ間容量Ｃｇｅの充電期間に相当する。

次に、時刻ｔ１にてゲート電圧Ｖｇが閾値電圧を超えると、半導体素子１がオンし始める。半導体素子１がオンになると、コレクタ電極１ｃおよびエミッタ電極１ｅ間にコレクタ電流が流れ始め、コレクタ電極１ｃの電位が下がり始める。これにより、ゲート電極１ｇおよびコレクタ電極１ｃ間に発生する寄生容量成分（以下、「ゲート・コレクタ間容量Ｃｇｃ」という）に蓄えられた電荷が放電される。時刻ｔ１～ｔ４の期間、ほとんどのゲート電流Ｉｇがゲート・コレクタ間容量Ｃｇｃを流れ、ゲート・エミッタ間容量Ｃｇｅには流れないため、ゲート電圧Ｖｇは上昇せずに一定の状態を維持する。

なお、時刻ｔ１～ｔ４の期間のように、ゲート電圧Ｖｇが一定になる期間を「ミラー期間」という。また、この一定の電圧値（図中のＶｍに相当）を「ミラー電圧」という。ミラー期間は、ゲート・コレクタ間容量Ｃｇｃに蓄えられた電荷を放電するための期間である。ゲート・コレクタ間容量Ｃｇｃは、半導体素子１における帰還容量に相当する。ミラー期間の長さＴ＿ｍｉｌｌｅｒおよびミラー電圧Ｖｍの大きさは、半導体素子１のコレクタ電極１ｃおよびエミッタ電極１ｅ間の電圧Ｖｃｅおよびコレクタ電流などの動作条件によって変化する。

ゲート・コレクタ間容量Ｃｇｃの放電が終了すると、ゲート・エミッタ間容量Ｃｇｅを充電しながらゲート電圧Ｖｇは再び上昇し、オンゲート電圧Ｖｇ＿ｏｎに到達する。このとき、ゲート・コレクタ間容量Ｃｇｃ（帰還容量）はターンオン動作前とは逆向きに充電された状態となる。半導体素子１のオン状態への遷移が完了すると、ゲート電流Ｉｇはゼロとなる。

次に、短絡時におけるターンオン動作時のゲート電圧Ｖｇおよびゲート電流Ｉｇについて説明する。

時刻ｔ０にて、制御部２は、外部から入力されるオン指令に応答して半導体素子１のゲート電極１ｇにオンゲート電圧Ｖｇ＿ｏｎを印加する。これにより、半導体素子１のゲート電圧Ｖｇは、オフゲート電圧Ｖｇ＿ｏｆｆからオンゲート電圧Ｖｇ＿ｏｎへの遷移を開始する。このとき、制御部２から半導体素子１のゲート電極１ｇへゲート電流Ｉｇが流入する。

半導体素子１が短絡状態である場合には、半導体素子１のコレクタ電極１ｃに接続された周辺回路が短絡することにより、コレクタ電極１ｃおよびエミッタ電極１ｅ間に大電圧が印加される。これにより、半導体素子１のコレクタ電極１ｃの電位がゲート電極１ｇの電位よりも大きくなり、ゲート・コレクタ間容量Ｃｇｃ（帰還容量）が充電されないため、ゲート電圧Ｖｇにミラー期間が現れることがない。その結果、ゲート電圧Ｖｇはオンゲート電圧Ｖｇ＿ｏｎまで一気に上昇する。帰還容量を充電するためのゲート電流Ｉｇも流れないため、ゲート電流Ｉｇは、時刻ｔ０直後に上昇した後、正常時よりも早い段階でゼロに収束する。

ここで、ミラー期間の長さＴ＿ｍｉｌｌｅｒは、ゲート・コレクタ間容量Ｃｇｃに蓄えられている電荷量をＱｇｃとし、かつ、ミラー期間中のゲート電流Ｉｇを一定と仮定すると、Ｔ＿ｍｉｌｌｅｒ＝Ｑｇｃ／Ｉｇで表わすことができる。

なお、第２の構成例（図２参照）のように、制御部２がオンゲート抵抗６ａを用いてゲート電極１ｇに印加するオンゲート電圧Ｖｇ＿ｏｎを制御している場合、ゲート電流Ｉｇは、Ｉｇ＝（Ｖｇ＿ｏｎ－Ｖｍ）／Ｒｇ＿ｏｎを用いて算出することができる。ただし、Ｒｇ＿ｏｎはオンゲート抵抗６ａの抵抗値である。これによると、Ｔ＿ｍｉｌｌｅｒは次式（１）のように表すことができる。

ゲート・コレクタ間容量Ｃｇｃ（帰還容量）はゲート電極１ｇおよびコレクタ電極１ｃ間の電圧に対する依存性を有しているため、Ｃｇｃ（Ｖ）とすると、電荷量Ｑｇｃは次式（２）で表すことができる。

最後に、判定信号Ｓｊおよび遅延信号Ｓｄについて説明する。
図３には、判定信号Ｓｊおよび、判定信号Ｓｊを遅延させた遅延信号Ｓｄの波形がさらに示されている。実線は正常時における判定信号Ｓｊおよび遅延信号Ｓｄの波形であり、破線は短絡時における判定信号Ｓｊおよび遅延信号Ｓｄの波形である。遅延信号Ｓｄは、フィルタ４の内部構成に応じて、第１または第２の出力例のような波形となり得る。

図３に示すように、短絡判定部３は、ターンオン動作中の時刻ｔ２にて、ゲート電圧Ｖｇにおけるミラー期間の消失を検出すると、Ｈレベルの判定信号Ｓｊを出力する。図３の例では、短絡判定部３は、ミラー期間の消失が検出された時刻ｔ２から時刻ｔ５までの予め定められた期間、Ｈレベルの判定信号Ｓｊを出力するように構成されている。ただし、短絡判定部３は、ミラー期間の消失が検出された時刻ｔ２以降、Ｈレベルに固定された判定信号Ｓｊを出力する構成してもよい。

フィルタ４の第１の出力例では、遅延信号Ｓｄは、判定信号ＳｊがＬレベルからＨレベルに遷移した時刻ｔ２から緩やかに立ち上がる。遅延信号Ｓｄはさらに、判定信号ＳｊがＬレベルに遷移した時刻ｔ５から緩やかに立ち下がる。なお、遅延信号Ｓｄの立ち上がり時間および立ち下がり時間は、フィルタ４の遅延時間によって決まる。遅延信号ＳｄがＨレベルとなる期間は、判定信号ＳｊがＨレベルとなる期間に比べて短くなる。

フィルタ４の第２の出力例は、第１の出力例に係る遅延信号Ｓｄを整形したものである。具体的には、フィルタ４の内部において、第１の出力例に係る遅延信号Ｓｄは比較器に入力され、比較器において予め定められた基準値ＲＥＦと比較される。比較器は、第１の出力例に係る遅延信号Ｓｄが基準値ＲＥＦ以上である場合にＨレベルの遅延信号Ｓｄを出力し、遅延信号Ｓｄが基準値ＲＥＦよりも小さい場合にＬレベルの遅延信号Ｓｄを出力するように構成されている。

その結果、第２の出力例では、遅延信号Ｓｄは、判定信号Ｓｊと同様に、一定期間Ｈレベルを示すパルス状の信号となる。ただし、遅延信号ＳｄがＨレベルに立ち上がるタイミングおよびＬレベルに立ち下がるタイミングはそれぞれ、判定信号ＳｊがＨレベルに立ち上がるタイミングおよびＬレベルに立ち下がるタイミングよりも遅くなる。

フィルタ４は、生成した遅延信号Ｓｄを制御部２に出力する。制御部２は、Ｈレベルの遅延信号Ｓｄに基づいて、半導体素子１が短絡状態であることを検出する。制御部２は、半導体素子１が短絡状態であることが検出されると、外部からの指令によらず、オフゲート電圧Ｖｇ＿ｏｆｆを生成して半導体素子１のゲート電極１ｇに印加する。これにより、半導体素子１が高速にオフ状態に制御されるため、半導体素子１を高速に保護することができる。

実施の形態１に係る短絡判定部３によれば、半導体素子のセンスセルを必要としないため、センスセルおよび抵抗が付加されていない半導体素子に対しても適用することができ、かつ、半導体素子の短絡状態を簡易に判定することができる。さらに、半導体素子１が短絡している場合には、ターンオン動作中にミラー期間が存在しないため、ターンオン動作を開始してから速やかに半導体素子１の短絡状態を判定することができる。以上により、短絡判定部３は、幅広い半導体素子に適用でき、半導体素子１の短絡状態を簡易かつ高速に検出することができる。

ここで、ターンオン動作中、半導体素子１のゲート電極１ｇにノイズが印加される場合がある。あるいは、ターンオン動作中に制御部２が外部からオフ指令を受けたことに応答して半導体素子１のターンオフ動作が開始される場合がある。いずれの場合においても、ゲート電極１ｇにおいては、半導体素子１の正常時に取得される物理量とは異なる物理量が取得される。このような場合、短絡判定部３は、ゲート電圧Ｖｇにおけるミラー期間が消失したものと判定し、誤ってＨレベルの判定信号Ｓｊを出力することが起こり得る。

図４は、半導体素子１のターンオン動作中にゲート電極１ｇにノイズが印加された場合における、ゲート電圧Ｖｇ、ゲート電流Ｉｇ、判定信号Ｓｊおよび遅延信号Ｓｄの時間変化を概略的に示す波形図である。なお、図４において、遅延信号Ｓｄの第１の出力例は、図３に示した第１の出力例と同一のフィルタ４の出力信号に相当する。遅延信号Ｓｄの第２の出力例は、図３に示した第２の出力例と同一のフィルタ４の出力信号に相当する。

図４の例は、時刻ｔ０にて半導体素子１のターンオン動作が開始された後、時刻ｔ１～ｔ４のミラー期間中にゲート電極１ｇにノイズが印加された場合を想定している。

この場合、ミラー期間中のゲート電圧Ｖｇおよびゲート電流Ｉｇの各々の波形には振動が生じている。この振動がノイズとして短絡判定部３に入力されることによって、短絡判定部３が誤動作を引き起こす可能性がある。

図４の例では、短絡判定部３は、ゲート電圧Ｖｇおよび／またはゲート電流Ｉｇの振動を検出して半導体素子１が短絡状態であると判定し、Ｈレベルの判定信号Ｓｊを出力する。通常、このような場合において短絡判定部３から出力される判定信号Ｓｊは、瞬時的に短絡状態と誤認されたことによって、短パルスの信号となる。このときの判定信号Ｓｊのパルス幅は、ミラー期間の長さＴ＿ｍｉｌｌｅｒよりも短い。

フィルタ４の第１の出力例では、フィルタ４は、短パルスの判定信号Ｓｊを遅延させる。上述したように、フィルタ４は、ミラー期間よりも長い遅延時間を有している。したがって、フィルタ４の遅延時間は、判定信号Ｓｊのパルス幅よりも長い。

遅延信号Ｓｄは、判定信号ＳｊがＬレベルからＨレベルに遷移した時刻ｔ２から緩やかに立ち上がり、判定信号ＳｊがＬレベルに遷移した時刻ｔ３から緩やかに立ち下がる。ただし、判定信号Ｓｊのパルス幅が遅延時間よりも短いため、遅延信号ＳｄはＨレベルに達する前に減衰を開始する。よって、遅延信号Ｓｄにはパルスが見られない。

フィルタ４の第２の出力例では、第１の出力例の遅延信号Ｓｄと基準値ＲＥＦとの比較に基づいて、遅延信号Ｓｄが生成される。第１の出力例の遅延信号Ｓｄは基準値ＲＥＦよりも小さいため、第２の出力例の遅延信号Ｓｄは時刻ｔ２以降においてもＬレベルに保たれている。

このようにミラー期間中に印加されたノイズに起因して誤って出力された判定信号Ｓｊは、フィルタ４によって遅延または遮断される。そのため、誤った判定信号Ｓｊが制御部２に入力されることが阻止される。これにより、制御部２が誤った判定信号Ｓｊに基づいて半導体素子１をオフ状態に制御するという誤動作を防止することができる。

図５は、半導体素子１のターンオン動作中にターンオフ動作が開始された場合における、ゲート電圧Ｖｇ、ゲート電流Ｉｇ、判定信号Ｓｊおよび遅延信号Ｓｄの時間変化を概略的に示す波形図である。なお、図５において、遅延信号Ｓｄの第１の出力例は、図３に示した第１の出力例と同一のフィルタ４の出力信号に相当する。遅延信号Ｓｄの第２の出力例は、図３に示した第２の出力例と同一のフィルタ４の出力信号に相当する。

図５の例は、時刻ｔ０にて半導体素子１のターンオン動作が開始された後、時刻ｔ１～ｔ４のミラー期間中の時刻ｔ２にて、ターンオフ動作が開始された場合を想定している。

この場合、ゲート電圧Ｖｇは、時刻ｔ２以降、ミラー電圧Ｖｍから急峻に減少し、オフゲート電圧Ｖｇ＿ｏｆｆに到達する。ゲート電流Ｉｇは、時刻ｔ２以降、急峻に減少して０に収束する。

なお、オンゲート抵抗６ａとオフゲート抵抗６ｂとを別体とする第２の構成例（図２参照）ではゲート電流Ｉｇは０に収束するが、オンゲート抵抗６ａとオフゲート抵抗６ｂとを共通とした場合には、時刻ｔ２にてターンオフ動作が開始されると、ターンオン動作時とは逆向きにゲート電流Ｉｇが流れることになる。

このようにミラー期間中にターンオフ動作が開始されると、ゲート電圧Ｖｇおよびゲート電流Ｉｇが急峻に変化するため、短絡判定部３は半導体素子１が短絡状態であると判定し、Ｈレベルの判定信号Ｓｊを出力する。図４の例では、ターンオフ動作が開始された瞬間（時刻ｔ２）に判定信号Ｓｊが出力されている。

この判定信号Ｓｊは、短絡判定が実行されるミラー期間中に発生した、物理量の急峻な変化が原因である。そのため、短絡判定の終了後、すなわちミラー期間の終了後にターンオフ動作が開始されても、判定信号Ｓｊは出力されない。

また、短絡判定部３から出力される判定信号Ｓｊは、瞬時的に短絡状態と誤認されたことによって、短パルスの信号となる。このときの判定信号Ｓｊのパルス幅は、ミラー期間の長さＴ＿ｍｉｌｌｅｒよりも短い。

フィルタ４の第１の出力例では、フィルタ４は、短パルスの判定信号Ｓｊを遅延させる。遅延信号Ｓｄは、判定信号ＳｊがＬレベルからＨレベルに遷移した時刻ｔ２から緩やかに立ち上がり、判定信号ＳｊがＬレベルに遷移した時刻ｔ３から緩やかに立ち下がる。ただし、判定信号Ｓｊのパルス幅が遅延時間よりも短いため、遅延信号ＳｄはＨレベルに達する前に減衰を開始する。よって、遅延信号Ｓｄにはパルスが見られない。

フィルタ４の第２の出力例では、第１の出力例の遅延信号Ｓｄと基準値ＲＥＦとの比較に基づいて遅延信号Ｓｄが生成される。第１の出力例の遅延信号Ｓｄは基準値ＲＥＦよりも小さいため、第２の出力例の遅延信号Ｓｄは時刻ｔ２以降においてもＬレベルに保たれている。

このようにミラー期間中のターンオフ動作に起因して誤って出力された判定信号Ｓｊは、フィルタ４によって遅延または遮断されるため、誤った判定信号Ｓｊが制御部２に入力されることが阻止される。これにより、制御部２が誤った判定信号Ｓｊに基づいて半導体素子１をオフ状態に制御するという誤動作を防止することができる。

以上説明したように、ターンオン動作時のミラー期間中にゲート電極１ｇにノイズが印加された場合（図３参照）またはミラー期間中にターンオフ動作が開始された場合（図４参照）には、ゲート電極１ｇにおける物理量の急峻な変化に起因して、短絡判定部３がＨレベルの判定信号Ｓｊを誤って出力することがある。通常、この誤った判定信号Ｓｊは短パルスの信号となり、判定信号ＳｊにおけるＨレベルの期間の長さはミラー期間の長さＴ＿ｍｉｌｌｅｒよりも短い。

実施の形態１に係る駆動回路１００では、短絡判定部３と制御部２との間にフィルタ４を設け、かつ、フィルタ４の遅延時間の長さをミラー期間の長さＴ＿ｍｉｌｌｅｒよりも長くするように構成したことにより、短絡判定部３が誤って出力した判定信号Ｓｊをフィルタ４によって遅延または遮断することができる。すなわち、フィルタ４の遅延時間をτとすると、遅延時間τと、式（１）に示すミラー期間の長さＴ＿ｍｉｌｌｅｒとの間には次式（３）に示す関係が成立している。

実施の形態１に係る駆動回路１００によれば、幅広い半導体素子に適用でき、半導体素子１の短絡状態を簡易かつ高速に検出可能に構成された駆動回路において、誤った判定信号に基づいた誤動作を抑制することができる。

なお、実施の形態１では、短絡判定部３が半導体素子１の正常時にＬレベルの判定信号Ｓｊを出力し、短絡時にＨレベルの判定信号Ｓｊを出力する構成例について説明したが、短絡判定部３は半導体素子１の正常時にＨレベルの判定信号Ｓｊを出力し、短絡時にＬレベルの判定信号Ｓｊを出力する構成としてもよい。

実施の形態２．
実施の形態２では、実施の形態１に係る駆動回路１００（図１および図２参照）に適用されるフィルタ４の第１の構成例を説明する。

図６は、フィルタ４の第１の構成例を示す図である。図６に示すように、第１の構成例に係るフィルタ４は、抵抗Ｒ１およびコンデンサＣ１を有するＲＣ回路である。抵抗Ｒ１およびコンデンサＣ１は、入力端子４１とグランド１１との間に直列に接続される。抵抗Ｒ１およびコンデンサＣ１の接続点は出力端子４２に接続される。入力端子４１は短絡判定部３から判定信号Ｓｊを受ける。出力端子４２は、判定信号Ｓｊの遅延信号Ｓｄを出力する。

第１の構成例では、入力端子４１が受けた入力信号Ａに対し、出力端子４２から出力される遅延信号Ａ’は、次式（４）のように表すことができる。

ただし、Ｒ１は抵抗Ｒ１の抵抗値であり、Ｃ１はコンデンサＣ１の容量値であり、ｔは入力信号Ａを受けた時点からの時間である。

式（４）中のＲ１×Ｃ１はＲＣ回路の時定数に相当する。この時定数（Ｒ１×Ｃ１）をフィルタ４の遅延時間τとして、上記式（３）の関係を満たすようにＲ１，Ｃ１の値を設定することにより、実施の形態１で説明したフィルタ４の動作を実現することができる。なお、フィルタ４は、図６に示した構成に限定されず、複数の抵抗と複数のコンデンサとで構成されていてもよい。

図６の回路構成によれば、図４および図５の第１の出力例に示した遅延信号Ｓｄを生成することができる。さらに図６の回路構成において、抵抗１およびコンデンサＣ１の接続点と出力端子４２との間に比較器を接続することによって、フィルタ４は図４および図５の第２の出力例に示した遅延信号Ｓｄを生成することができる。

実施の形態３．
実施の形態３では、実施の形態１に係る駆動回路（図１および図２参照）に適用されるフィルタ４の第２の構成例を説明する。

図７Ａおよび図７Ｂは、フィルタ４の第２の構成例を示す回路図である。第２の構成例に係るフィルタ４は、少なくとも１つのＲＣ回路と、フォトカプラ７とを有する。図７Ａは、フォトカプラ７を駆動するための回路の構成例を示している。図７Ｂは、図７Ａに示す回路に対して少なくとも１つのＲＣ回路を追加した回路の構成例を示している。

第２の構成例に係るフィルタ４では、判定信号Ｓｊを受ける入力端子４１と、遅延信号Ｓｄを出力する出力端子４２とが電気的に絶縁されている。そのため、フィルタ４は、短絡判定部３と制御部２とを電気的に絶縁しながら、判定信号Ｓｊの遅延信号Ｓｄを制御部２に伝達することができる。

これによると、例えば、電力変換器においてハイサイド側（高電圧側）の半導体素子１のゲート電極１ｇに短絡判定部３が接続されている場合には、短絡判定部３と制御部２とを電気的に絶縁されるため、制御部２が高電圧を受けて破壊されることを防ぐことができる。通常、ハイサイド側の半導体素子１を駆動する場合には、制御部２は絶縁回路を備えることによって、外部からの入力とゲート電圧との電気的絶縁を確保している。そこで、フィルタ４内部にフォトカプラ７を設ける本構成例に代えて、制御部２にさらに判定信号用に絶縁回路を設け、当該絶縁回路がフィルタ４からの遅延信号Ｓｄを受ける構成としてもよい。

図７Ａに示すように、フォトカプラ７の一次側では、抵抗Ｒ２，Ｒ３およびＭＯＳＦＥＴ８は、電源電位ＶＤＤを供給する電源ノード１５とグランド電位ＧＮＤ１を有するグランド１２との間にこの順に直列に接続されている。抵抗Ｒ３の第１端子と第２端子との間には、フォトカプラ７の発光素子（発光ダイオード）が接続されている。抵抗Ｒ４および抵抗Ｒ５は、入力端子４１とグランド１２との間に直列に接続されている。抵抗Ｒ４および抵抗Ｒ５の接続点は、ＭＯＳＦＥＴ８のゲートに接続されている。

フォトカプラ７の二次側において、受光素子は、電源電位ＶＣＣを供給する電源ノード１３とグランド電位ＧＮＤ２を有するグランド１４との間に接続される。受光素子の出力ノード７１は出力端子４２に接続されている。

入力端子４１にＨレベルの判定信号Ｓｊを受けると、ＭＯＳＦＥＴ８がオン状態となり、抵抗Ｒ２および抵抗Ｒ３に電流が流れる。抵抗Ｒ３の端子間電圧が基準電圧以上になると、フォトカプラ７が動作し、電源ノード１３の電源電位ＶＣＣを出力ノード７１に出力する。一方、入力端子４１にＬレベルの判定信号Ｓｊを受けた場合には、ＭＯＳＦＥＴ８がオフ状態となるため、フォトカプラ７は動作しない。この場合、フォトカプラ７は、グランド１４のグランド電位ＧＮＤを出力ノード７１に出力する。すなわち、フォトカプラ７は、Ｈレベルの判定信号Ｓｊを受けたときに電源電位ＶＣＣの信号を出力し、Ｌレベルの判定信号Ｓｊを受けたときにグランド電位ＧＮＤ２の信号を出力する。

図７Ｂに示す回路図では、フォトカプラ７の一次側にはコンデンサＣ２，Ｃ３が接続され、フォトカプラ７の二次側には抵抗Ｒ６およびコンデンサＣ４が接続されている。コンデンサＣ２は抵抗Ｒ３に並列接続される。コンデンサＣ３は抵抗Ｒ５に並列接続される。抵抗Ｒ６およびコンデンサＣ４は、出力ノード７１とグランド１４との間に直列に接続される。抵抗Ｒ６およびコンデンサＣ４の接続点は出力端子４２に接続される。

コンデンサＣ２は、フォトカプラ７の一次側が受ける入力信号を遅延させるものである。入力信号の遅延における時定数はＣ２／（１／Ｒ２＋１／Ｒ３）である。ただし、Ｃ２はコンデンサＣ２の容量値であり、Ｒ２は抵抗Ｒ２の抵抗値であり、Ｒ３は抵抗Ｒ３の抵抗値である。

コンデンサＣ３は、ＭＯＳＦＥＴ８が受ける入力信号を遅延させるものである。入力信号の遅延における時定数はＣ３／（１／Ｒ４＋１／Ｒ５）である。ただし、Ｃ３はコンデンサＣ３の容量値であり、Ｒ４は抵抗Ｒ４の抵抗値であり、Ｒ５は抵抗Ｒ５の抵抗値である。

抵抗Ｒ６およびコンデンサＣ４は、フォトカプラ７の出力ノード７１から出力端子４２に出力される出力信号を遅延させるものである。出力信号の遅延における時定数はＲ６×Ｃ４である。ただし、Ｃ４はコンデンサＣ４の容量値であり、Ｒ６は抵抗Ｒ６の抵抗値である。

図７Ｂの回路構成では、上記３つの時定数を用いてフィルタ４の遅延時間を設定することができる。なお、フィルタ４の遅延時間を設定するための構成は図７Ｂに示される構成に限定されず、上記３つの時定数のうちの少なくとも１つの時定数を用いてフィルタ４の遅延時間を設定するように構成されていてもよい。すなわち、図７Ａに示す回路に対し、コンデンサＣ２，Ｃ３の少なくとも一方、および／または、抵抗Ｒ６およびコンデンサＣ４の直列回路を追加することによって、フィルタ４の遅延時間を設定することができる。

図７Ｂの回路構成によれば、図３の第１の出力例に示した遅延信号Ｓｄを生成することができる。さらに図７Ｂの回路構成において、抵抗６およびコンデンサＣ４の接続点と出力端子４２との間に比較器を接続することによって、図３の第２の出力例に示した遅延信号Ｓｄを生成することができる。

なお、図７Ｂの回路構成から抵抗６およびコンデンサＣ４が除かれた構成では、フォトカプラ７自体が比較器に近い動作をするため、図３の第２の出力例に示した遅延信号Ｓｄを生成することができる。ただし、フォトカプラ７の出力ノード７１と出力端子４２との間に比較器をさらに接続してもよい。

実施の形態４．
実施の形態４では、実施の形態１に係る駆動回路１００に適用される短絡判定部３の第１の構成例を説明する。

図８は、図１に示した短絡判定部３の第１の構成例を示す図である。
図８に示すように、第１構成例に係る短絡判定部３は、ゲート電極物理量演算回路３１（以下、単に「演算回路３１」という）と、短絡判定回路３２とを有する。

演算回路３１は、半導体素子１のゲート電極１ｇに接続され、ゲート電極１ｇにおける物理量を取得する。演算回路３１により取得される物理量は、例えば、ゲート電圧Ｖｇ、ゲート電流Ｉｇ、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇを含む。ゲート電圧Ｖｇの微分信号は、ゲート電圧Ｖｇを時間微分することにより求めることができる。ゲート電荷量Ｑｇは、ゲート電流Ｉｇを時間積分することにより求めることができる。これらの物理量には、遅延処理、微分処理または積分処理がさらに施されてもよい。

短絡判定回路３２は、演算回路３１により取得される物理量に基づいて、半導体素子１が短絡状態であるか否かを判定し、判定結果を示す判定信号Ｓｊをフィルタ４に出力する。

図９を用いて、図８に示した演算回路３１により検出される物理量の一例を説明する。

図９は、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇの時間変化を概略的に示す波形図である。図９では、正常時における波形を実線で示すとともに、短絡時における波形を破線で示している。

正常時のゲート電圧Ｖｇにはミラー期間がみられる（図３参照）。そのため、図９に示すように、正常時の微分信号は、オン指令を受けた時刻ｔ０からミラー期間の開始前まで一定値を維持した後、ミラー期間中に一旦ゼロになる。その後、微分信号は、ミラー期間の終了後に再び上昇してからゼロに収束する。

一方、短絡時のゲート電圧Ｖｇは、時刻ｔ０以降、単調に増大して、オンゲート電圧Ｖｇ＿ｏｎに到達する。そのため、図９に示すように、微分信号は、時刻ｔ０の直後から一定値を保ち、その後に減少してゼロに収束する。

正常時のゲート電流Ｉｇは、オン指令を受けた時刻ｔ０にて急峻に上昇した後、下降に転じる。ゲート電流Ｉｇはミラー期間中に一定値を維持した後、再び下降してゼロに収束する（図３参照）。そのため、図９に示すように、正常時におけるゲート電荷量Ｑｇは、時刻ｔ０以降、徐々に上昇して一定値に収束する。

一方、短絡時のゲート電流Ｉｇは、時刻ｔ０にて急峻に上昇した後、下降に転じてゼロに収束する（図３参照）。そのため、図９に示すように、短絡時におけるゲート電荷量Ｑｇは、時刻ｔ０以降、上昇して一定値に収束するが、その収束値は正常時よりも小さい値となる。

図９に示されるように、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇにおいても、ミラー期間の有無によって波形に差異が現れる。したがって、短絡判定回路３２は、検出した物理量の波形について正常時の波形に対する差異を検出することにより、半導体素子１が短絡状態であると判定することができる。

なお、ミラー期間中にゲート電極１ｇにノイズが印加された場合には、ミラー期間中のゲート電圧Ｖｇおよびゲート電流Ｉｇに振動が生じる（図４参照）。ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇの波形においても、ミラー期間中に振動が生じるため、短絡判定回路３２は、この振動に起因して、半導体素子１が短絡状態であると誤って判定する場合がある。ただし、上述したように、短絡判定回路３２から出力される誤った判定信号Ｓｊは、フィルタ４によって遅延または遮断される。よって、誤った判定信号Ｓｊに基づいた制御部２の誤動作を防止することができる。

図１０は、半導体素子１のターンオン動作中にターンオフ動作が開始された場合における、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇの時間変化を概略的示す波形図である。ミラー期間中の時刻ｔ２にターンオフ動作が開始された場合、ミラー期間中のゲート電圧Ｖｇおよびゲート電流Ｉｇが急峻に減少する（図５参照）。そのため、図１０に示すように、ゲート電圧Ｖｇの微分信号の波形においても、ミラー期間中に急峻な低下が現れる。一方、ゲート電荷量Ｑｇは、時刻ｔ２にて上昇を停止した後、一定値を維持する。

短絡判定回路３２は、微分信号およびゲート電荷量Ｑｇの急峻な変化に起因して、半導体素子１が短絡状態であると誤って判定する場合がある。ただし、上述したように、短絡判定回路３２から出力される誤った判定信号Ｓｊは、フィルタ４によって遅延または遮断される。よって、誤った判定信号Ｓｊに基づいた制御部２の誤動作を防止することができる。

実施の形態５．
実施の形態５では、実施の形態１に係る駆動回路１００（図１および図２参照）に適用される短絡判定部３の第２の構成例を説明する。

図１１は、短絡判定部３の第２の構成例を示す図である。
図１１に示すように、第２の構成例に係る短絡判定部３は、第１ゲート電極物理量演算回路３１ａ（以下、単に「第１演算回路３１ａ」という）と、第２ゲート電極物理量演算回路３１ｂ（以下、単に「第２演算回路３１ｂ」という）と、第１比較器３３ａと、第２比較器３３ｂと、論理積（ＡＮＤ）回路３４とを有する。

第１演算回路３１ａは、半導体素子１のゲート電極１ｇに接続され、ゲート電極１ｇにおける第１の物理量を取得する。第１演算回路３１ａにより取得される第１の物理量は、例えば、ゲート電圧Ｖｇ、ゲート電流Ｉｇ、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇのうちのいずれかである。

第１比較器３３ａは、第１演算回路３１ａにより取得された第１の物理量と、第１基準値ＲＥＦ１とを比較し、比較結果を示す信号Ｓｃ１を出力する。例えば、第１の物理量がゲート電圧Ｖｇの微分信号である場合、第１比較器３３ａは、第１の物理量が第１基準値ＲＥＦ１より大きい場合、Ｈレベルの信号Ｓｃ１を出力し、第１の物理量が第１基準値ＲＥＦ１以下の場合、Ｌレベルの信号Ｓｃ１を出力する。

第２演算回路３１ｂは、半導体素子１のゲート電極１ｇに接続され、ゲート電極１ｇにおける第２の物理量を取得する。第２演算回路３１ｂにより取得される第２の物理量は、第１の物理量とは異なる物理量であり、例えば、ゲート電圧Ｖｇ、ゲート電流Ｉｇ、ゲート電圧Ｖｇの微分信号およびゲート電荷量Ｑｇのうちのいずれかである。

第２比較器３３ｂは、第２演算回路３１ｂにより取得された第２の物理量と、第２基準値ＲＥＦ２とを比較し、比較結果を示す信号Ｓｃ２を出力する。例えば、第２の物理量がゲート電荷量Ｑｇである場合、第２比較器３３ｂは、第２の物理量が第２基準値ＲＥＦ２より小さい場合、Ｈレベルの信号Ｓｃ２を出力し、第２の物理量が第２基準値ＲＥＦ２以上の場合、Ｌレベルの信号Ｓｃ２を出力する。

ＡＮＤ回路３４は、第１比較器３３ａの出力信号Ｓｃ１と、第２比較器３３ｂの出力信号Ｓｃ２との論理積を演算することにより、判定信号Ｓｊを生成する。第１比較器３３ａの出力信号Ｓｃ１および第２比較器３３ｂの出力信号Ｓｃ２がともにＨレベルである場合、ＡＮＤ回路３４は、半導体素子１が短絡状態であると判定し、Ｈレベルの判定信号Ｓｊを出力する。それ以外の場合、ＡＮＤ回路３４は、Ｌレベルの判定信号Ｓｊを出力する。本構成例では、ゲート電圧Ｖｇの微分信号が第１基準値ＲＥＦ１より大きく、かつ、ゲート電荷量Ｑｇが第２基準値ＲＥＦ２より小さい場合に、ＡＮＤ回路３４は、半導体素子１が短絡状態であると判定し、Ｈレベルの判定信号Ｓｊを出力する。なお、ＡＮＤ回路３４は、ＮＡＮＤ回路の組合せによって構成されていてもよい。

このように第２の構成例に係る短絡判定部３は、第１および第２の物理量の双方が予め定められた条件を満たしたときに（信号Ｓｃ１，Ｓｃ２がともにＨレベルのときに）、半導体素子１が短絡状態であると判定する。すなわち、短絡判定部３は、第１および第２の物理量の相関関係に基づいて、半導体素子１の短絡状態を判定するように構成されている。

なお、第２の構成例に係る短絡判定部３においても、ターンオン動作時のミラー期間中にノイズが印加される、または、ターンオフ動作が開始されることによって、上記２つの物理量の相関関係が急峻に変化した場合、誤った判定信号Ｓｊを出力する可能性がある。この誤った判定信号Ｓｊは、後段のフィルタ４によって減衰または遮断されるため、制御部２に入力されることが阻止される。これにより、制御部２が誤った判定信号Ｓｊに基づいて半導体素子１をオフ状態に制御するという誤動作を防止することができる。

実施の形態６．
実施の形態６は、実施の形態１に係る半導体装置を電力変換装置に適用したものである。以下、三相インバータに本開示を適用した場合について説明する。

図１２は、実施の形態６に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１２に示すように、電力変換システムは、電源１０００と、電力変換装置２０００と、負荷３０００とを備える。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々の物で構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができる。あるいは、電源１０００を、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から供給される力流電力を負荷３０００が使用可能な電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相インバータであり、電源１０００から供給された直流電力を三相の交流電力に変換して負荷３０００に供給する。電力変換装置２０００は、図１２に示すように、直流電力を交流電力に変換する主変換回路２０１０と、主変換回路２０１０を制御するための制御信号を主変換回路２０１０に出力する制御回路２０３０とを有する。

負荷３０００は、電力変換装置２０００から供給される交流電力によって駆動される三相の電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーターもしくは空調機向けの電動機として用いられる。

以下、電力変換装置２０００の詳細を説明する。主変換回路２０１０は、スイッチング素子を備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２０１０の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１０は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１０は、各スイッチング素子および各スイッチング素子を駆動する駆動回路を有する半導体装置２０２０を備える。半導体装置２０２０に備えられる各スイッチング素子および各駆動回路は、上述した実施の形態１に係る半導体装置が有する半導体素子１および駆動回路１００である。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１０の３つの出力端子は、負荷３０００に接続される。

制御回路２０３０は、負荷３０００に所望の電力が供給されるよう主変換回路２０１０のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２０１０の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１０を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１０が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子のゲート電極にオン信号又はオフ信号を駆動信号として出力する。

実施の形態６による電力変換装置では、主変換回路２０１０を構成する半導体装置２０２０として実施の形態１に係る半導体装置を適用するため、実施の形態１と同様、半導体素子の短絡状態を簡素な回路で検出することができる。

実施の形態６では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態６では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本開示を適用することも可能である。

また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 電力用半導体素子、１ｃ コレクタ電極、１ｅ エミッタ電極、１ｇ ゲート電極、２ 制御部、３ 短絡判定部、４ フィルタ、５ バッファ回路、６ａ オンゲート抵抗、６ｂ オフゲート抵抗、７ フォトカプラ、８ ＭＯＳＦＥＴ、１１，１２，１４ グランド、１３，１５ 電源ノード、３１ ゲート電極物理量演算回路、３１ａ 第１ゲート電極物理量演算回路、３１ｂ 第２ゲート電極物理量演算回路、３２ 短絡判定回路、３３ａ 第１比較器、３３ｂ 第２比較器、３４ ＡＮＤ回路、４１ 入力端子、４２ 出力端子、１００ 駆動回路、１０００ 電源、２０００ 電力変換装置、２０１０ 主変換回路、２０２０ 半導体装置、２０３０ 制御回路、３０００ 負荷、Ｒ１～Ｒ６ 抵抗、Ｃ１～Ｃ４ コンデンサ。

Claims (9)

1. ゲート電極、第１の主電極および第２の主電極を有する電力用半導体素子を駆動する駆動回路であって、
   外部から受ける指令に基づいて、前記電力用半導体素子の開閉状態を制御するための制御部と、
   前記電力用半導体素子のターンオン動作時において前記電力用半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を出力する短絡判定部と、
   前記短絡判定部から前記判定信号を受け、前記判定信号の遅延信号を生成して前記制御部に出力するフィルタとを備え、
   前記フィルタにおける遅延時間は、前記電力用半導体素子のターンオン動作時におけるミラー期間の長さよりも長くなるように設定される、電力用半導体素子の駆動回路。
2. 前記制御部と前記ゲート電極との間に接続されるオンゲート抵抗をさらに備え、
   前記フィルタの前記遅延時間をτとし、前記制御部から前記ゲート電極に印加されるオンゲート電圧をＶｇ＿ｏｎとし、前記電力用半導体素子のミラー電圧をＶｍとし、前記ゲート電極および前記第１の主電極間の寄生容量に蓄積される電荷量をＱｇｃとし、前記オンゲート抵抗の抵抗値をＲｇ＿ｏｎとすると、前記遅延時間は下記式（１）で表される関係式を満足する、請求項１に記載の電力用半導体素子の駆動回路。
   

   
3. 前記フィルタは、抵抗およびコンデンサを有するＲＣ回路を含み、
   前記遅延時間は、前記ＲＣ回路の時定数を用いて設定される、請求項１または２に記載の電力用半導体素子の駆動回路。
4. 前記フィルタは、
   前記判定信号を受ける入力端子と、
   前記遅延信号を出力する出力端子と、
   前記入力端子および前記出力端子との間に接続されるフォトカプラとをさらに含み、
   前記抵抗および前記コンデンサは、前記入力端子と前記フォトカプラとの間、および前記フォトカプラと前記出力端子との間の少なくとも一方に接続される、請求項３に記載の電力用半導体素子の駆動回路。
5. 前記短絡判定部は、前記ゲート電極に接続されており、前記ターンオン動作時に前記ゲート電極において取得される少なくとも１つの物理量に基づいて、前記電力用半導体素子が短絡状態か否かを判定する、請求項１から４のいずれか１項に記載の電力用半導体素子の駆動回路。
6. 前記少なくとも１つの物理量は、第１の物理量および第２の物理量を含み、
   前記短絡判定部は、前記第１の物理量および前記第２の物理量の相関関係に基づいて、前記電力用半導体素子が短絡状態か否かを判定する、請求項５に記載の電力用半導体素子の駆動回路。
7. 前記電力用半導体素子は、シリコン、シリコンカーバイド、ガリウムナイトライド、および酸化ガリウムのいずれかを材料とする素子である、請求項１から６のいずれか１項に記載の電力用半導体素子の駆動回路。
8. 請求項１から７のいずれか１項に記載の駆動回路および電力用半導体素子を備える、半導体装置。
9. 請求項１から７のいずれか１項に記載の駆動回路および電力用半導体素子を有し、入力される電力を変換して出力する主変換回路と、
   前記主変換回路を制御するための制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。

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