WO2018229856A1 - 半導体素子の駆動回路 - Google Patents

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WO2018229856A1
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semiconductor element
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delay
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貴志 益原
堀口　剛司
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三菱電機株式会社
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    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
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    • H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/18—Modifications for indicating state of switch

Definitions

  • the present invention relates to a drive circuit for a semiconductor element, and more particularly to a drive circuit having a function of determining a short circuit state of a semiconductor element.
  • a short circuit occurs, a large current flows and the semiconductor element may be thermally destroyed. Therefore, a function for determining the short-circuit state of the semiconductor element is required.
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Patent Document 1 The driving circuit described in Japanese Patent Laid-Open No. 2013-123329 (Patent Document 1) is used when the collector current of a semiconductor element is larger than a preset reference value and the gate current flowing through the semiconductor element is smaller than a preset reference value. It is determined that the semiconductor element is short-circuited.
  • the collector current flowing in the semiconductor element is detected from the voltage across the shunt resistor connected to the sense cell of the semiconductor element, a high voltage is applied between the positive terminal and the negative terminal of the semiconductor element. In this case, it is possible to determine the short circuit state without increasing the breakdown voltage of the circuit.
  • Patent Document 2 The drive circuit described in Japanese Patent Laying-Open No. 2009-225506 (Patent Document 2) detects the gate current flowing from the drive circuit to the semiconductor element, and within the short-circuit detection period from the moment when the gate current becomes larger than the positive reference value. When the gate current becomes smaller than the negative reference value, it is determined that the semiconductor element is short-circuited. When a large current such as a short circuit current flows through the semiconductor element, the gate voltage becomes higher than the voltage controlled by the drive circuit, and a current flows from the semiconductor element to the drive circuit. That is, a current flows in a direction opposite to the gate current for turning on. Therefore, it is possible to determine the short-circuit state by confirming whether the gate current at the time of turning on is positive or negative.
  • the present invention has been made to solve the above-described problems, and does not require a sense cell of a semiconductor element, can be applied to a wide range of semiconductor elements, and is a semiconductor element capable of easily and quickly determining a short-circuit state of a semiconductor element.
  • An object is to provide a driving circuit.
  • the semiconductor element drive circuit of the present invention includes a control unit, a gate voltage detection unit, a gate current detection unit, a signal generation circuit, a first comparator, a second comparator, and a short-circuit determination unit.
  • the control unit controls the open / close state of the semiconductor element based on a command received from the outside.
  • the gate voltage detection unit detects the gate voltage of the semiconductor element and generates a voltage detection signal indicating the detected gate voltage.
  • the gate current detection unit detects a current flowing into the gate electrode of the semiconductor element.
  • the signal generation circuit includes a first differential amplification signal of the voltage detection signal and the first delay signal of the voltage detection signal, a second differential amplification signal of the first delay signal and the second delay signal of the voltage detection signal, and a voltage One of the differential signals of the detection signals is generated as an output signal.
  • the first comparator compares the value of the output signal with the first reference value.
  • the second comparator compares the current detection value obtained by the gate current detection unit with the second reference value.
  • the short circuit determination unit determines whether or not the semiconductor element is in a short circuit state based on the comparison result of the first comparator and the comparison result of the second comparator, and generates a determination signal indicating the determination result.
  • a sense cell of a semiconductor element is not required, and it can be applied to a wide range of semiconductor elements, and the short-circuit state of the semiconductor element can be easily and quickly determined.
  • FIG. 1 is a diagram illustrating a configuration of a drive circuit for a semiconductor element according to a first embodiment. It is a figure which shows an example of a structure of a delay circuit. It is a figure which shows an example of a structure of a differential amplifier circuit. It is the schematic which shows the voltage detection signal Vg in the case of turning on a semiconductor element. It is the schematic which shows the time change of the voltage value E which shows the gate current value Ig in the case of turning on the semiconductor element 1.
  • FIG. It is the schematic which shows the voltage detection signal Vg produced
  • FIG. 4 is a diagram illustrating a configuration of a drive circuit according to a second embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a drive circuit according to a third embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a drive circuit according to a fourth embodiment. It is a figure which shows the differential signal Sdi with respect to the voltage detection signal Vg shown in FIG.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a fifth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a sixth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a seventh embodiment. It is a figure which shows the structure of the drive circuit which combined the differentiation circuit of Embodiment 4, and the gate current detection part of Embodiment 5.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a fifth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a sixth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of a gate current detection unit according to a seventh embodiment. It is a figure which shows the structure of the drive circuit which combined the differentiation circuit of Embodiment 4, and the gate current detection part of Embodiment 5.
  • FIG. 1 is a diagram showing a configuration of a drive circuit 100 of the semiconductor element 1 according to the first embodiment.
  • the semiconductor element 1 is an IGBT, and a gate electrode is connected to the drive circuit 100.
  • the collector electrode of the semiconductor element 1 receives a positive voltage via the peripheral circuit and becomes a positive electrode.
  • the emitter electrode of the semiconductor element 1 is connected to the ground and becomes a negative electrode.
  • the semiconductor element 1 may be another power semiconductor element such as a power MOSFET.
  • the drive circuit 100 is connected to the gate electrode of the semiconductor element 1 and drives the semiconductor element 1.
  • the drive circuit 100 includes a gate voltage detection unit 2, a signal generation circuit 50, a gate current detection unit 5, comparators 6 a and 6 b, a short-circuit determination unit 8, a signal holding unit 9, and a control unit 10. .
  • the control unit 10 controls the open / close state of the semiconductor element 1 based on an input command received from the outside.
  • the control unit 10 When receiving an off command from the outside, the control unit 10 outputs an off-gate voltage for setting the semiconductor element 1 to an off state (open state) to the gate electrode of the semiconductor element 1. Further, when receiving an on command from the outside, the control unit 10 outputs an on-gate voltage for turning on the semiconductor element 1 (closed state) to the gate electrode of the semiconductor element 1.
  • the gate voltage detector 2 detects the gate voltage (gate electrode voltage) of the semiconductor element 1 and generates a voltage detection signal Vg indicating the detected gate voltage.
  • the voltage detection signal Vg is indicated by a change in voltage value.
  • the gate voltage detector 2 may generate the gate voltage value of the semiconductor element 1 as it is as the voltage detection signal Vg, or may generate a constant multiple of the gate voltage value as the voltage detection signal Vg.
  • the gate voltage detection unit 2 outputs the generated voltage detection signal Vg to the signal generation circuit 50.
  • the signal generation circuit 50 generates and outputs an output signal related to the gate voltage of the semiconductor element 1.
  • the signal generation circuit 50 generates a differential amplification signal Sa of the voltage detection signal Vg and the delay signal Sd1 of the voltage detection signal Vg as an output signal.
  • the signal generation circuit 50 includes a delay circuit 3a and a differential amplifier circuit 4a.
  • the delay circuit 3a receives the voltage detection signal Vg and generates a delay signal Sd1 of the voltage detection signal Vg.
  • the delay circuit 3a outputs the generated delay signal Sd1 to the differential amplifier circuit 4a.
  • FIG. 2 is a diagram showing an example of the configuration of the delay circuit 3a.
  • delay circuit 3a includes a resistor R0 and a capacitor C0, for example.
  • the resistor R0 is connected between the input terminal 31 and the output terminal 32 of the delay circuit 3a.
  • One end of the capacitor C0 is connected to the ground 15 and has the same potential as the emitter electrode that is the negative electrode of the semiconductor element 1.
  • the other end of the capacitor C0 is connected to the output terminal 32.
  • the configuration shown in FIG. 2 is generally known as a kind of filter.
  • the delayed signal A ′ output from the output terminal 32 with respect to the input signal A received by the input terminal 31 can be expressed as the following equation (1).
  • the resistance value of the resistor R0 is r0
  • the capacitance value of the capacitor C0 is c0
  • the time from the time when the input signal A is received is t.
  • the delay circuit 3a is not limited to the configuration shown in FIG. 2, and may be configured with a plurality of resistors and a plurality of capacitors.
  • the differential amplifier circuit 4a generates and generates a differential amplified signal Sa of the voltage detection signal Vg generated by the gate voltage detector 2 and the delayed signal Sd1 output from the delay circuit 3a.
  • the differential amplified signal Sa is output to the comparator 6a.
  • FIG. 3 is a diagram showing an example of the configuration of the differential amplifier circuit 4a.
  • the differential amplifier circuit 4a includes, for example, resistors R1 to R4, an operational amplifier 20, input terminals 41 and 42, and an output terminal 43.
  • the output terminal 43 is connected to the output terminal of the operational amplifier 20.
  • the resistor R1 is connected between the inverting input terminal of the operational amplifier 20 and the input terminal 41.
  • the resistor R ⁇ b> 2 is connected between the inverting input terminal of the operational amplifier 20 and the output terminal 43.
  • the resistor R3 is connected between the non-inverting input terminal of the operational amplifier 20 and the input terminal 42.
  • the resistor R4 is connected between the non-inverting input terminal of the operational amplifier 20 and the ground 15.
  • the voltage value Vc of the output terminal 43 is expressed by the following equation (3).
  • Sa can be obtained from the output terminal 43.
  • the comparator 6a compares the value of the differential amplified signal Sa generated by the differential amplifier circuit 4a with the first reference voltage value Vref1, and generates a signal Sc1 indicating the comparison result.
  • the comparator 6a generates a high-level signal Sc1 when the value of the differential amplification signal Sa is larger than the first reference voltage value Vref1.
  • the comparator 6a generates a low-level signal Sc1 when the differential amplification signal Sa is equal to or lower than the first reference voltage value Vref1.
  • the comparator 6a outputs the generated signal Sc1 to the short circuit determination unit 8.
  • the gate current detection unit 5 detects a current (gate current) flowing from the control unit 10 to the gate electrode of the semiconductor element 1, and a voltage (voltage value E (current detection value)) corresponding to the detected gate current value Ig. Is output to the comparator 6b.
  • the comparator 6b compares the voltage value E received from the gate current detection unit 5 with the second reference voltage value Vref2, and generates a signal Sc2 according to the comparison result.
  • the comparator 6b generates a high-level signal Sc2 when the voltage value E is smaller than the second reference voltage value Vref2.
  • the comparator 6b generates a low-level signal Sc2 when the voltage value E is equal to or higher than the second reference voltage value Vref2.
  • the comparator 6b outputs the generated signal Sc2 to the short circuit determination unit 8.
  • the short circuit determination unit 8 determines whether or not the semiconductor element 1 is in a short circuit state by taking a logical product of the signal Sc1 received from the comparator 6a and the signal Sc2 received from the comparator 6b.
  • the “short circuit state” is a state in which the semiconductor element 1 is connected to the voltage source with a low resistance due to a failure or malfunction of peripheral components of the semiconductor element 1 and an excessive short circuit current flows.
  • the short circuit determination unit 8 determines that the semiconductor element 1 is in a short circuit state, and the high level The determination signal Sj is output.
  • the short circuit determination unit 8 outputs a low level determination signal Sj. In other words, when the value of the differential amplified signal Sa received from the differential amplifier circuit 4a is larger than the first reference voltage value Vref1, and the voltage value E received from the gate current detector 5 is smaller than the second reference voltage value Vref2. The short circuit determination unit 8 determines that the semiconductor element 1 is in a short circuit state.
  • the signal holding unit 9 holds the high-level determination signal Sj when the short circuit determination unit 8 determines that the semiconductor element 1 is in a short circuit state. Specifically, when the signal holding unit 9 receives a low-level determination signal Sj indicating that the semiconductor element 1 is not in a short circuit state from the short circuit determination unit 8, the signal holding unit 9 outputs the determination signal Sj to the control unit 10 as it is. When the signal holding unit 9 receives the high-level determination signal Sj indicating that the semiconductor element 1 is in the short-circuit state from the short-circuit determination unit 8, the signal holding unit 9 receives the high-level determination signal Sj until the reset command is received from the outside. The high-level determination signal Sj is output to the control unit 10.
  • the signal holding unit 9 When the signal holding unit 9 receives a reset command from the outside while holding the high level determination signal Sj, the signal holding unit 9 stops holding the high level determination signal Sj and receives the determination signal Sj received from the short circuit determination unit 8. Is output to the control unit 10 as it is.
  • the control unit 10 controls the open / close state of the semiconductor element 1 in response to an external input command while receiving the low-level determination signal Sj from the signal holding unit 9. While receiving the high-level determination signal Sj from the signal holding unit 9, the control unit 10 sets the off-gate voltage to the semiconductor in order to turn off the semiconductor element 1 regardless of an external input command. Output to the gate electrode of the element 1.
  • FIG. 4 is a schematic diagram showing the voltage detection signal Vg when the semiconductor element 1 is turned on.
  • FIG. 5 is a schematic diagram showing a time change of the voltage value E indicating the gate current value Ig when the semiconductor element 1 is turned on. 4 and 5, the waveform at normal time is indicated by a solid line, and the waveform when a short-circuit state occurs (hereinafter referred to as “at the time of short-circuit”) is indicated by a broken line.
  • the normal voltage detection signal Vg and voltage value E will be described.
  • the voltage detection signal Vg starts transition from the off gate voltage Vg_off to the on gate voltage Vg_on.
  • a gate current flows from the control unit 10 to the gate electrode of the semiconductor element 1.
  • a period in which the gate voltage becomes constant appears during the transition from the off-gate voltage Vg_off to the on-gate voltage Vg_on. In general, this period is called a mirror period, and the gate voltage in the mirror period is called a mirror voltage Vm.
  • the capacitance existing between the gate electrode and the positive collector electrode is called a feedback capacitance.
  • the potential of the gate electrode is higher than the collector electrode of the semiconductor element 1, so that a substantially constant gate current for charging the feedback capacitance is generated from the gate electrode to the semiconductor element 1 during the mirror period.
  • the length of the mirror period and the mirror voltage Vm vary depending on operating conditions such as the voltage between the positive electrode (here, the collector electrode) and the negative electrode (here, the emitter electrode) of the semiconductor element 1 and the conduction current.
  • the voltage detection signal Vg rises again and reaches the on-gate voltage Vg_on controlled by the control unit 10.
  • the on-gate voltage Vg_on is reached (that is, when the transition to the on-state is completed)
  • the voltage value E indicating the gate current value Ig converges to zero.
  • the voltage detection signal Vg and the voltage value E at the time of short circuit will be described.
  • the voltage detection signal Vg starts transition from the off gate voltage Vg_off to the on gate voltage Vg_on.
  • a gate current flows from the control unit 10 to the gate electrode of the semiconductor element 1.
  • the voltage detection signal Vg reaches the on-gate voltage Vg_on controlled by the controller 10 without the mirror period appearing.
  • a peripheral circuit connected to the positive electrode (here, the collector electrode) of the semiconductor element 1 is short-circuited, so that a large amount is provided between the positive electrode (here, the collector electrode) and the negative electrode (here, the emitter electrode) of the semiconductor element 1.
  • a voltage is applied.
  • the potential of the collector electrode of the semiconductor element 1 becomes higher than the potential of the gate electrode, and the feedback capacitor is not charged, so that the mirror period does not appear. Therefore, the gate current for charging the feedback capacitor does not flow, and the voltage value E indicating the gate current value Ig rises immediately after time t0, and then converges to zero at an earlier stage than normal.
  • FIG. 6 is a schematic diagram showing the voltage detection signal Vg generated by the gate voltage detector 2 and the delay signal Sd1 generated by the delay circuit 3a.
  • FIG. 7 is a schematic diagram showing the differential amplified signal Sa generated by the differential amplifier circuit 4a. 6 and 7, the waveform at normal time is indicated by a solid line, and the waveform at short circuit is indicated by a broken line. 6 and 7, the delay circuit 3a has the configuration shown in FIG. 2, the differential amplifier circuit 4a has the configuration shown in FIG. 3, and the delay signal Sd1 is applied to the input terminal 41 of the differential amplifier circuit 4a. And the voltage detection signal Vg is input to the input terminal 42 of the differential amplifier circuit 4a.
  • the voltage detection signal Vg rises monotonously and the difference between the voltage detection signal Vg and the delay signal Sd1 increases.
  • the rise of the voltage detection signal Vg is limited during the mirror period. Therefore, the difference between the voltage detection signal Vg and the delay signal Sd1 at the normal time is smaller than the difference between the voltage detection signal Vg and the delay signal Sd1 at the time of a short circuit.
  • the maximum value that can be taken by the differential amplification signal Sa at the time of the short circuit becomes larger than the maximum value that can be taken by the differential amplification signal Sa at the time of normal operation.
  • the voltage detection signal Vg and the delay signal Sd1 at the time of short circuit reach the on-gate voltage Vg_on controlled by the control unit 10 earlier than normal.
  • FIG. 8 is a diagram showing a time transition of the voltage value E and the value of the differential amplification signal Sa in a period from the time t0 when the ON command is received until the differential amplification signal Sa converges to zero.
  • the voltage value E and the differential amplification signal Sa are plotted on the horizontal axis and the vertical axis, respectively.
  • a graph in which the value of the amplified signal Sa is plotted is shown.
  • the time transition of the plot at the normal time is shown by a solid line
  • the time transition of the plot at the time of a short circuit is shown by a broken line.
  • the coordinate value of the vertical axis is the first reference voltage value Vref1
  • a straight line parallel to the horizontal axis is a first straight line L1.
  • a coordinate value on the horizontal axis is the second reference voltage value Vref2
  • a straight line parallel to the vertical axis is defined as a second straight line L2.
  • the short-circuit determination unit 8 determines that the semiconductor element 1 when the value of the differential amplification signal Sa is larger than the first reference voltage value Vref1 and the voltage value E indicating the gate current value Ig is smaller than the second reference voltage value Vref2. Can be easily determined to be in a short-circuit state.
  • the short circuit determination unit 8 determines that the semiconductor element 1 is in a short circuit state, and the semiconductor element 1 is controlled to be in an open state by the control unit 10 at high speed. Thereby, the semiconductor element 1 can be protected at high speed.
  • the drive circuit 100 includes the control unit 10, the gate voltage detection unit 2, the gate current detection unit 5, the signal generation circuit 50, and the comparator (first comparator) 6a. And a comparator (second comparator) 6b and a short circuit determination unit 8.
  • the signal generation circuit 50 generates a differential amplification signal (first differential amplification signal) Sa between the voltage detection signal Vg and a delay signal (first delay signal) Sd1 of the voltage detection signal Vg as an output signal.
  • the comparator 6a compares the value of the differential amplification signal Sa with the first reference voltage value (first reference value) Vref1.
  • the comparator 6b compares the voltage value (current detection value) E generated by the gate current detection unit 5 with the second reference voltage value (second reference value) Vref2.
  • the short circuit determination unit 8 determines whether or not the semiconductor element 1 is in a short circuit state based on the comparison results of the comparators 6a and 6b, and generates a determination signal Sj indicating the determination result.
  • the drive circuit 100 can also be applied to a semiconductor element to which a sense cell and a shunt resistor are not added. Furthermore, unlike the technique described in Japanese Patent Application Laid-Open No. 2009-225506, it is not necessary to set a short circuit detection period, so that the short circuit state of the semiconductor element 1 can be easily determined.
  • the drive circuit 100 does not require a sense cell of a semiconductor element, can be applied to a wide variety of semiconductor elements, and can easily and quickly determine the short-circuit state of the semiconductor element 1.
  • the signal generation circuit 50 receives the voltage detection signal Vg, receives a delay circuit (first delay circuit) 3a that generates the delay signal Sd1, and receives the voltage detection signal Vg and the delay signal Sd1, and generates a differential amplification signal Sa.
  • Differential amplifier circuit (first differential amplifier circuit) 4a As a result, the signal generation circuit 50 can easily generate the differential amplification signal Sa.
  • the drive circuit 100 further includes a signal holding unit 9 for holding the determination signal Sj when the short circuit determination unit 8 determines that the semiconductor element 1 is in a short circuit state. Thereby, even when the plot point of the voltage value E and the value of the differential amplification signal Sa changes from the inside of the divided area B1 to the outside of the divided area B1 shown in FIG. 8, the semiconductor element 1 is in a short-circuited state. Is held. As a result, the drive circuit 100 can more reliably determine the short circuit state of the semiconductor element 1.
  • the control unit 10 turns the semiconductor element 1 into an off state (open state). Thereby, when the semiconductor element 1 is in a short circuit state, the semiconductor element 1 can be protected.
  • FIG. 9 is a diagram illustrating a configuration of the drive circuit 101 according to the second embodiment. As shown in FIG. 9, the drive circuit 101 is different from the drive circuit 100 of the first embodiment in that the voltage of the first reference voltage value Vref1 is input to both the comparators 6a and 6b.
  • the second reference voltage value Vref2 used in the comparator 6b is the same as the first reference voltage value Vref1 used in the comparator 6a. That is, the reference voltage input to the comparator 6a and the comparator 6b is shared. Thereby, the circuit scale of the drive circuit 101 can be reduced. As a result, the drive circuit 101 can be realized at a lower cost and a smaller size as compared with the first embodiment.
  • the gate current detector 5 outputs the voltage value E obtained by multiplying the gate current value Ig by the proportional coefficient k. Therefore, the level of the voltage value E can be changed by adjusting the proportional coefficient k. Further, by adjusting the amplification factor of the differential amplifier circuit 4a or the delay time of the delay circuit 3a, the amplitude of the differential amplified signal Sa output from the differential amplifier circuit 4a can be changed. By appropriately adjusting at least one of the proportionality coefficient k, the amplification factor of the differential amplifier circuit 4a, and the delay time of the delay circuit 3a, the voltage of the common first reference voltage value Vref1 is input to the comparators 6a and 6b. Even if it does, it can be determined whether the semiconductor element 1 is a short circuit state.
  • FIG. 10 is a diagram illustrating a configuration of the drive circuit 102 according to the third embodiment.
  • the drive circuit 102 is different from the drive circuit 100 (see FIG. 1) of the first embodiment in that the drive circuit 102 includes a signal generation circuit 50 a instead of the signal generation circuit 50.
  • the signal generation circuit 50a is different from the signal generation circuit 50 of the first embodiment in that it further includes a delay circuit 3b.
  • the delay circuit 3b receives the voltage detection signal Vg output from the gate voltage detector 2, and generates a delay signal (second delay signal) Sd2 obtained by delaying the voltage detection signal Vg. Note that the delay time in the delay circuit 3b is different from the delay time in the delay circuit 3a.
  • the differential amplification circuit 4a generates a differential amplification signal Sa obtained by amplifying the difference between the delay signal Sd1 generated by the delay circuit 3a and the delay signal Sd2 generated by the delay circuit 3b.
  • the third embodiment by appropriately setting the delay time of the delay circuits 3a and 3b, noise resistance can be improved and the amplitude of the differential amplification signal Sa can be adjusted. As a result, it can be more easily determined whether or not the semiconductor element 1 is in a short circuit state. Further, another delay circuit may be added between the differential amplifier circuit 4a and the comparator 6a.
  • FIG. 11 is a diagram illustrating a configuration of the drive circuit 103 according to the fourth embodiment.
  • the drive circuit 103 is different from the drive circuit 100 (see FIG. 1) of the first embodiment in that the drive circuit 103 includes a signal generation circuit 50 b instead of the signal generation circuit 50.
  • the signal generation circuit 50b is different from the signal generation circuit 50 of the first embodiment in that a differential circuit 40 is provided instead of the delay circuit 3a and the differential amplifier circuit 4a.
  • the differentiation circuit 40 receives the voltage detection signal Vg from the gate voltage detector 2 and generates a differentiation signal Sdi of the voltage detection signal Vg.
  • the differentiation circuit 40 outputs the generated differential signal Sdi to the comparator 6a.
  • the comparator 6a compares the value of the differential signal Sdi with the first reference voltage value Vref1 instead of the differential amplification signal Sa. If the value of the differential signal Sdi is greater than the first reference voltage value Vref1, the high level signal Sc1 is output, and when the value of the differential signal Sdi is equal to or lower than the first reference voltage value Vref1, a low level signal Sc1 is output.
  • FIG. 12 is a diagram showing a differential signal Sdi with respect to the voltage detection signal Vg shown in FIG.
  • the waveform at normal time is indicated by a solid line
  • the waveform at short circuit is indicated by a broken line.
  • the voltage detection signal Vg at the time of short circuit increases monotonously and reaches the on-gate voltage Vg_on after time t ⁇ b> 0 when the on command is received. Therefore, as shown in FIG. 12, the differential signal Sdi of the voltage detection signal Vg at the time of a short circuit maintains a constant value immediately after time t0, and then converges to zero.
  • the differential signal Sdi of the voltage detection signal Vg at the normal time maintains a constant value from the time t0 to before the start of the mirror period, and then once becomes zero during the mirror period. Then, the differential signal DI rises again after the end of the mirror period and then converges to zero.
  • FIG. 13 is a diagram showing a time transition between the voltage value E and the value of the differential signal Sdi in the period from the time t0 when the ON command is received until the differential signal Sdi converges to zero.
  • the voltage value E and the differential signal Sdi are plotted on the horizontal axis and the value of the differential signal Sdi on the vertical axis.
  • a graph with values plotted is shown.
  • the time transition of the plot at the normal time is shown by a solid line
  • the time transition of the plot at the time of a short circuit is shown by a broken line.
  • the coordinate value of the vertical axis is the first reference voltage value Vref1
  • a straight line parallel to the horizontal axis is a first straight line L1.
  • a coordinate value on the horizontal axis is the second reference voltage value Vref2
  • a straight line parallel to the vertical axis is defined as a second straight line L2.
  • the short circuit determination unit 8 short-circuits the semiconductor element 1 when the value of the differential signal Sdi is larger than the first reference voltage value Vref1 and the voltage value E indicating the gate current value Ig is smaller than the second reference voltage value Vref2. It can be easily determined that it is in a state.
  • Embodiment 5 FIG.
  • the drive circuit according to the fifth embodiment is different from the drive circuit 100 according to the first embodiment in that a gate current detection unit 5a shown in FIG. FIG. 14 is a circuit diagram showing a configuration of the gate current detection unit 5a of the fifth embodiment.
  • the gate current detection unit 5a includes a gate resistor 11 connected between the control unit 10 and the gate electrode of the semiconductor element 1, and a differential amplifier circuit (second differential amplifier circuit) 4b.
  • a gate resistor 11 connected between the control unit 10 and the gate electrode of the semiconductor element 1
  • a differential amplifier circuit (second differential amplifier circuit) 4b With.
  • the differential amplifier circuit 4b receives a voltage across the gate resistor 11, and generates a differential amplification signal obtained by amplifying the voltage.
  • the differential amplifier circuit 4b outputs the generated differential amplification signal to the comparator 6b.
  • the gate current value flowing into the semiconductor element 1 is Ig
  • the resistance value of the gate resistor 11 is Rg_on
  • the amplification factor of the differential amplifier circuit 4b is h
  • the value of the amplified signal is Rg_on ⁇ h ⁇ Ig. That is, the value of the differential amplification signal generated by the differential amplifier circuit 4b can be used as a voltage value (current detection value) E indicating the gate current value Ig.
  • the differential amplification signal generated by the differential amplifier circuit 4b is used as the voltage value E representing the gate current value Ig flowing from the control unit 10 to the gate electrode of the semiconductor element 1.
  • the value of (third differential amplification signal) can be used.
  • FIG. 15 is a circuit diagram showing a configuration of the gate current detection unit 5b of the sixth embodiment. As shown in FIG. 15, the gate current detector 5b is different from the gate current detector 5a shown in FIG. 14 in that it further includes a delay circuit (third delay circuit) 3c.
  • the delay circuit 3c receives the differential amplification signal (third differential amplification signal) generated by the differential amplification circuit 4b, and generates a delay signal (third delay signal) obtained by delaying the differential amplification signal.
  • the delay circuit 3c outputs the generated delay signal to the comparator 6b.
  • the value of the differential amplified signal generated by the differential amplifier circuit 4b indicates the gate current value Ig.
  • the value of the delay signal obtained by delaying the differential amplification signal can be used as the voltage value E indicating the gate current value Ig.
  • the value of the delay signal generated by the delay circuit 3c can be used as the voltage value (current detection value) E representing the gate current value Ig.
  • the influence of noise can be suppressed, and the adjustment of the voltage value E according to the second reference voltage value Vref2 is facilitated so that it can be easily determined whether or not the semiconductor element 1 is in a short-circuit state.
  • Embodiment 7 FIG.
  • the drive circuit according to the seventh embodiment is different from the drive circuit according to the fifth embodiment in that a gate current detection unit 5c shown in FIG. 16 is provided instead of the gate current detection unit 5a.
  • FIG. 16 is a circuit diagram showing a configuration of the gate current detection unit 5c of the seventh embodiment. As shown in FIG. 16, the gate current detection unit 5c is different from the gate current detection unit 5a in that delay circuits 3d and 3e are further provided.
  • the delay circuit (fourth delay circuit) 3d receives a voltage signal at one end of the gate resistor 11 on the semiconductor element 1 side, and generates a delay signal (fourth delay signal) obtained by delaying the voltage signal.
  • the delay circuit (fifth delay circuit) 3e receives a voltage signal at the other end of the gate resistor 11 on the control unit 10 side, and generates a delay signal (fifth delay signal) obtained by delaying the voltage signal.
  • the differential amplifier circuit (second differential amplifier circuit) 4b receives the delay signal generated by the delay circuit 3d and the delay signal generated by the delay circuit 3e, and amplifies the difference between these delay signals. An amplified signal (third differential amplified signal) is generated.
  • the difference between the delay signal generated by the delay circuit 3d and the delay signal generated by the delay circuit 3e correlates with the voltage across the gate resistor 11, that is, the gate current value Ig. Therefore, the value of the differential amplification signal generated by the differential amplifier circuit 4b can be used as a voltage value (current detection value) E indicating the gate current value Ig.
  • the influence of noise can be further suppressed, and the second reference is made so that it can be easily determined whether or not the semiconductor element 1 is in a short circuit state.
  • the voltage value E can be easily adjusted according to the voltage value Vref2.
  • the delay circuit 3c may be connected to the subsequent stage of the differential amplifier circuit 4b.
  • FIG. 17 is a diagram illustrating a configuration of the drive circuit 104 in which the differentiation circuit 40 of the fourth embodiment and the gate current detection unit 5a of the fifth embodiment are combined.
  • the drive circuit 104 shown in FIG. 17 can also easily and quickly determine whether or not the semiconductor element 1 is in a short circuit state. Furthermore, the drive circuit 104 does not require a sense cell of a semiconductor element and can be applied to a wide range of semiconductor elements.

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Abstract

駆動回路（１００）は、信号生成回路（５０）と、比較器（６ａ）と、比較器（６ｂ）と、短絡判定部（８）とを備える。信号生成回路（５０）は、半導体素子（１）のゲート電圧を示す電圧検出信号（Ｖｇ）と電圧検出信号（Ｖｇ）の遅延信号（Ｓｄ１）との差動増幅信号（Ｓａ）を出力信号として生成する。比較器（６ａ）は、差動増幅信号（Ｓａ）の値と第１基準電圧値（Ｖｒｅｆ１）とを比較する。比較器（６ｂ）は、ゲート電流を示す電圧値（Ｅ）と第２基準電圧値（Ｖｒｅｆ２）とを比較する。短絡判定部（８）は、比較器（６ａ，６ｂ）の各々の比較結果に基づいて、半導体素子（１）が短絡状態か否かを判定し、判定結果を示す判定信号（Ｓｊ）を生成する。

Description

半導体素子の駆動回路
　本発明は、半導体素子の駆動回路に関し、特に半導体素子の短絡状態を判定する機能を備えた駆動回路に関する。
　ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）やＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）などの電力用の半導体素子において、短絡状態が発生すると大電流が流れ、半導体素子が熱破壊する可能性がある。そのため、半導体素子の短絡状態を判定する機能が必要となる。
　特開２０１３－１２３３２９号公報（特許文献１）に記載の駆動回路は、半導体素子のコレクタ電流があらかじめ設定した基準値より大きく、かつ半導体素子に流れるゲート電流があらかじめ設定した基準値より小さい場合に、半導体素子が短絡していると判定する。特に、半導体素子に流れるコレクタ電流を、半導体素子のセンスセルに接続されたシャント抵抗の両端電圧から検出することにより、半導体素子の正極側の端子と負極側の端子との間に高電圧がかかる場合においても、回路の耐圧を上げずに短絡状態の判定が可能となる。
　特開２００９－２２５５０６号公報（特許文献２）に記載の駆動回路は、駆動回路から半導体素子に流れるゲート電流を検出し、ゲート電流が正の基準値より大きくなった瞬間から短絡検知期間内に、ゲート電流が負の基準値より小さくなった場合に、半導体素子が短絡していると判定する。半導体素子に短絡電流のような大電流が流れると、ゲート電圧が駆動回路により制御された電圧より大きくなり、半導体素子から駆動回路へ電流が流れる。つまり、オンさせるためのゲート電流とは逆方向に電流が流れる。従って、オン時のゲート電流が正負に振れたかを確認することで短絡状態の判定が可能となる。
特開２０１３－１２３３２９号公報 特開２００９－２２５５０６号公報
　しかしながら、特開２０１３－１２３３２９号公報に記載の駆動回路では、駆動回路の耐圧を上げずに半導体素子の短絡を判定するために、半導体素子のセンスセルおよびシャント抵抗を用いる。そのため、半導体素子にセンスセルが設けられていない場合には適用できない。
　特開２００９－２２５５０６号公報に記載の駆動回路では、半導体素子に大電流が流れた場合に、オンさせるためのゲート電流とは逆方向に流れる電流が通常小さい。さらに、短絡検知期間内にゲート電流が負の基準値より小さくなったことを検出する必要がある。そのため、短絡状態の判定が困難である。
　本発明は、上記課題を解決するためになされたものであって、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子の短絡状態を容易かつ高速に判定可能な半導体素子の駆動回路を提供することを目的とする。
　本発明の半導体素子の駆動回路は、制御部と、ゲート電圧検出部と、ゲート電流検出部と、信号生成回路と、第１比較器と、第２比較器と、短絡判定部とを備える。制御部は、外部から受ける指令に基づいて半導体素子の開閉状態を制御する。ゲート電圧検出部は、半導体素子のゲート電圧を検出し、検出したゲート電圧を示す電圧検出信号を生成する。ゲート電流検出部は、半導体素子のゲート電極に流入する電流を検出する。信号生成回路は、電圧検出信号と電圧検出信号の第１遅延信号との第１差動増幅信号、第１遅延信号と電圧検出信号の第２遅延信号との第２差動増幅信号、および電圧検出信号の微分信号のいずれかを出力信号として生成する。第１比較器は、出力信号の値と第１基準値とを比較する。第２比較器は、ゲート電流検出部による電流検出値と第２基準値とを比較する。短絡判定部は、第１比較器の比較結果と第２比較器の比較結果とに基づいて、半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を生成する。
　本発明によれば、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子の短絡状態を容易かつ高速に判定することができる。
実施の形態１に係る半導体素子の駆動回路の構成を示す図である。 遅延回路の構成の一例を示す図である。 差動増幅回路の構成の一例を示す図である。 半導体素子をオンする場合における電圧検出信号Ｖｇを示す概略図である。 半導体素子１をオンする場合におけるゲート電流値Ｉｇを示す電圧値Ｅの時間変化を示す概略図である。 ゲート電圧検出部により生成された電圧検出信号Ｖｇと遅延回路により生成された遅延信号Ｓｄ１とを示す概略図である。 差動増幅回路により生成された差動増幅信号Ｓａを示す概略図である。 オン指令を受けた時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと差動増幅信号Ｓａの値との時間推移を示す図である。 実施の形態２に係る駆動回路の構成を示す図である。 実施の形態３に係る駆動回路の構成を示す図である。 実施の形態４に係る駆動回路の構成を示す図である。 図４に示す電圧検出信号Ｖｇに対する微分信号Ｓｄｉを示す図である。 オン指令を受けた時刻ｔ０から微分信号Ｓｄｉがゼロに収束するまでの期間における電圧値Ｅと微分信号Ｓｄｉの値との時間推移を示す図である。 実施の形態５のゲート電流検出部の構成を示す回路図である。 実施の形態６のゲート電流検出部の構成を示す回路図である。 実施の形態７のゲート電流検出部の構成を示す回路図である。 実施の形態４の微分回路と実施の形態５のゲート電流検出部とを組み合わせた駆動回路の構成を示す図である。
　本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。また、以下で説明する各実施の形態または変形例は、適宜組み合わされてもよい。
　実施の形態１．
　図１は、実施の形態１に係る半導体素子１の駆動回路１００の構成を示す図である。半導体素子１は、ＩＧＢＴであり、ゲート電極が駆動回路１００に接続される。本実施の形態１では、半導体素子１のコレクタ電極は、周辺回路を介して正電圧を受け、正極となる。半導体素子１のエミッタ電極は、グランドに接続され、負極となる。なお、半導体素子１は、パワーＭＯＳＦＥＴなどの他の電力用半導体素子であってもよい。
　駆動回路１００は、半導体素子１のゲート電極に接続され、半導体素子１を駆動する。駆動回路１００は、ゲート電圧検出部２と、信号生成回路５０と、ゲート電流検出部５と、比較器６ａ，６ｂと、短絡判定部８と、信号保持部９と、制御部１０とを備える。
　制御部１０は、外部から受けた入力指令に基づいて、半導体素子１の開閉状態を制御する。外部からオフ指令を受けると、制御部１０は、半導体素子１をオフ状態（開状態）とするためのオフゲート電圧を、半導体素子１のゲート電極に出力する。また、外部からオン指令を受けると、制御部１０は、半導体素子１をオン状態（閉状態）とするためのオンゲート電圧を、半導体素子１のゲート電極に出力する。
　ゲート電圧検出部２は、半導体素子１のゲート電圧（ゲート電極の電圧）を検出し、検出したゲート電圧を示す電圧検出信号Ｖｇを生成する。電圧検出信号Ｖｇは、電圧値の変化により示される。ゲート電圧検出部２は、半導体素子１のゲート電圧の値をそのまま電圧検出信号Ｖｇとして生成してもよいし、ゲート電圧の値の定数倍を電圧検出信号Ｖｇとして生成してもよい。ゲート電圧検出部２は、生成した電圧検出信号Ｖｇを信号生成回路５０に出力する。
　信号生成回路５０は、半導体素子１のゲート電圧に関連する出力信号を生成して出力する。本実施の形態では、信号生成回路５０は、電圧検出信号Ｖｇと電圧検出信号Ｖｇの遅延信号Ｓｄ１との差動増幅信号Ｓａを出力信号として生成する。信号生成回路５０は、遅延回路３ａと差動増幅回路４ａとを含む。
　遅延回路３ａは、電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇの遅延信号Ｓｄ１を生成する。遅延回路３ａは、生成した遅延信号Ｓｄ１を差動増幅回路４ａに出力する。
　図２は、遅延回路３ａの構成の一例を示す図である。図２に示されるように、遅延回路３ａは、たとえば抵抗Ｒ０とコンデンサＣ０とを含む。抵抗Ｒ０は、遅延回路３ａの入力端子３１と出力端子３２との間に接続される。コンデンサＣ０の一端は、グランド１５に接続され、半導体素子１の負極であるエミッタ電極と同電位になる。コンデンサＣ０の他端は出力端子３２に接続される。図２に示す構成は、一般にフィルタの一種として知られている。入力端子３１が受けた入力信号Ａに対し、出力端子３２から出力される遅延信号Ａ’は、以下の式（１）のように表すことができる。ここで、抵抗Ｒ０の抵抗値をｒ０、コンデンサＣ０の容量値をｃ０、入力信号Ａを受けた時刻からの時間をｔとする。
Figure JPOXMLDOC01-appb-M000001
　なお、遅延回路３ａは、図２に示す構成に限定されず、複数の抵抗と複数のコンデンサで構成されていてもよい。
　図１に戻って、差動増幅回路４ａは、ゲート電圧検出部２によって生成された電圧検出信号Ｖｇと、遅延回路３ａから出力された遅延信号Ｓｄ１との差動増幅信号Ｓａを生成し、生成した差動増幅信号Ｓａを比較器６ａに出力する。
　図３は、差動増幅回路４ａの構成の一例を示す図である。図３に示されるように、差動増幅回路４ａは、たとえば抵抗Ｒ１～Ｒ４と、オペアンプ２０と、入力端子４１，４２と、出力端子４３とを含む。
　出力端子４３は、オペアンプ２０の出力端子に接続される。抵抗Ｒ１は、オペアンプ２０の反転入力端子と入力端子４１との間に接続される。抵抗Ｒ２は、オペアンプ２０の反転入力端子と出力端子４３との間に接続される。抵抗Ｒ３は、オペアンプ２０の非反転入力端子と入力端子４２との間に接続される。抵抗Ｒ４は、オペアンプの２０の非反転入力端子とグランド１５との間に接続される。入力端子４１の電圧値をＶａ、入力端子４２の電圧値をＶｂとするとき、出力端子４３の電圧値Ｖｃは、以下の式（２）で表される。ここで、抵抗Ｒ１～Ｒ４の抵抗値をそれぞれｒ１～ｒ４とする。
Figure JPOXMLDOC01-appb-M000002
　さらに、抵抗Ｒ１と抵抗Ｒ３との抵抗値が同一で、抵抗Ｒ２と抵抗Ｒ４との抵抗値が同一の場合、出力端子４３の電圧値Ｖｃは、以下の式（３）で表される。
Figure JPOXMLDOC01-appb-M000003
　入力端子４１に電圧検出信号Ｖｇの遅延信号Ｓｄ１を入力し、入力端子４２に電圧検出信号Ｖｇを入力することで、電圧検出信号Ｖｇから遅延信号Ｓｄ１を減算した差分を増幅させた差動増幅信号Ｓａを出力端子４３から得ることができる。
　比較器６ａは、差動増幅回路４ａが生成した差動増幅信号Ｓａの値と、第１基準電圧値Ｖｒｅｆ１とを比較し、比較結果を示す信号Ｓｃ１を生成する。比較器６ａは、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きい場合、ハイレベルの信号Ｓｃ１を生成する。比較器６ａは、差動増幅信号Ｓａが第１基準電圧値Ｖｒｅｆ１以下の場合、ローレベルの信号Ｓｃ１を生成する。比較器６ａは、生成した信号Ｓｃ１を短絡判定部８に出力する。
　ゲート電流検出部５は、制御部１０から半導体素子１のゲート電極へ流入する電流（ゲート電流）を検出し、検出されたゲート電流値Ｉｇに対応する電圧（電圧値Ｅ（電流検出値））を比較器６ｂに出力する。ここで、電圧値Ｅは、比例係数ｋを用いて、Ｅ＝ｋ×Ｉｇと表すことができる。
　比較器６ｂは、ゲート電流検出部５から受けた電圧値Ｅと、第２基準電圧値Ｖｒｅｆ２とを比較し、比較結果に応じた信号Ｓｃ２を生成する。比較器６ｂは、電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合、ハイレベルの信号Ｓｃ２を生成する。比較器６ｂは、電圧値Ｅが第２基準電圧値Ｖｒｅｆ２以上の場合、ローレベルの信号Ｓｃ２を生成する。比較器６ｂは、生成した信号Ｓｃ２を短絡判定部８へ出力する。
　短絡判定部８は、比較器６ａから受けた信号Ｓｃ１と、比較器６ｂから受けた信号Ｓｃ２との論理積をとることで、半導体素子１が短絡状態であるか否かを判定する。ここで、「短絡状態」とは、半導体素子１の周辺部品の故障や誤動作などの要因により、半導体素子１が電圧源に低抵抗で接続され、過大な短絡電流が流れる状態のことである。比較器６ａから受けた信号Ｓｃ１がハイレベルであり、かつ比較器６ｂから受けた信号Ｓｃ２がハイレベルの場合、短絡判定部８は、半導体素子１が短絡状態であると判定し、ハイレベルの判定信号Ｓｊを出力する。それ以外の場合、短絡判定部８は、ローレベルの判定信号Ｓｊを出力する。言い換えると、差動増幅回路４ａから受けた差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きく、ゲート電流検出部５から受けた電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、短絡判定部８は、半導体素子１が短絡状態であると判定する。
　信号保持部９は、半導体素子１が短絡状態であると短絡判定部８が判定したときに、ハイレベルの判定信号Ｓｊを保持する。具体的には、信号保持部９は、半導体素子１が短絡状態でないことを示すローレベルの判定信号Ｓｊを短絡判定部８から受けた場合、当該判定信号Ｓｊをそのまま制御部１０に出力する。信号保持部９は、半導体素子１が短絡状態であることを示すハイレベルの判定信号Ｓｊを短絡判定部８から受けた場合、外部からリセット指令を受けるまでの間、ハイレベルの判定信号Ｓｊを保持して、ハイレベルの判定信号Ｓｊを制御部１０に出力する。信号保持部９は、ハイレベルの判定信号Ｓｊを保持している間に外部からリセット指令を受けた場合、ハイレベルの判定信号Ｓｊの保持を停止し、短絡判定部８から受けた判定信号Ｓｊをそのまま制御部１０に出力する。
　制御部１０は、信号保持部９からローレベルの判定信号Ｓｊを受けている間、外部からの入力指令に応じて、半導体素子１の開閉状態を制御する。制御部１０は、信号保持部９からハイレベルの判定信号Ｓｊを受けている間、外部からの入力指令にかかわらず、半導体素子１をオフ状態（開状態）とするために、オフゲート電圧を半導体素子１のゲート電極に出力する。
　図４は、半導体素子１をオンする場合における電圧検出信号Ｖｇを示す概略図である。図５は、半導体素子１をオンする場合におけるゲート電流値Ｉｇを示す電圧値Ｅの時間変化を示す概略図である。図４および図５において、正常時の波形を実線、短絡状態が生じている時（以下、「短絡時」という）の波形を破線で示す。
　まず、正常時の電圧検出信号Ｖｇおよび電圧値Ｅについて説明する。外部から制御部１０への入力指令がオフ指令からオン指令へ変化した時刻ｔ０において、電圧検出信号Ｖｇは、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移を開始する。このとき、制御部１０から半導体素子１のゲート電極へゲート電流が流入する。半導体素子１が正常動作している場合、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移中にゲート電圧が一定となる期間が現れる。一般に、この期間はミラー期間と呼ばれ、ミラー期間におけるゲート電圧はミラー電圧Ｖｍと呼ばれる。これは、半導体素子１のゲート電極と正極であるコレクタ電極との間に存在する容量を充電するための期間である。一般にゲート電極と正極であるコレクタ電極との間に存在する容量は、帰還容量と呼ばれる。半導体素子１が正常動作している場合、半導体素子１のコレクタ電極に対しゲート電極の電位が高いため、ミラー期間中は、帰還容量を充電する略一定のゲート電流が、ゲート電極から半導体素子１のコレクタ電極へ流れる。ミラー期間の長さおよびミラー電圧Ｖｍは、半導体素子１の正極（ここではコレクタ電極）－負極（ここではエミッタ電極）間の電圧や導通電流などの動作条件によって変化する。帰還容量の充電が終了すると、電圧検出信号Ｖｇは、再び上昇し、制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。オンゲート電圧Ｖｇ_ｏｎに到達すると（つまり、オン状態への遷移が完了すると）、ゲート電流値Ｉｇを示す電圧値Ｅはゼロに収束する。
　次に、短絡時の電圧検出信号Ｖｇおよび電圧値Ｅについて説明する。外部から制御部１０への入力指令がオフ指令からオン指令へ変化した時刻ｔ０において、電圧検出信号Ｖｇは、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移を開始する。このとき、制御部１０から半導体素子１のゲート電極へゲート電流が流入する。半導体素子１が短絡状態の場合、電圧検出信号Ｖｇは、ミラー期間が現れることなく制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。短絡状態の場合、半導体素子１の正極（ここではコレクタ電極）に接続された周辺回路が短絡することにより、半導体素子１の正極（ここではコレクタ電極）－負極（ここではエミッタ電極）間に大電圧が印加される。これにより、半導体素子１のコレクタ電極の電位がゲート電極の電位より大きくなり、帰還容量が充電されないため、ミラー期間が現れない。従って帰還容量を充電するためのゲート電流も流れず、ゲート電流値Ｉｇを示す電圧値Ｅは、時刻ｔ０直後に上昇した後、正常時と比べて早い段階でゼロに収束する。
　図６は、ゲート電圧検出部２により生成された電圧検出信号Ｖｇと遅延回路３ａにより生成された遅延信号Ｓｄ１とを示す概略図である。図７は、差動増幅回路４ａにより生成された差動増幅信号Ｓａを示す概略図である。図６および図７において、正常時の波形を実線、短絡時の波形を破線で示す。図６および図７に示した波形は、遅延回路３ａを図２で示した構成とし、差動増幅回路４ａを図３で示した構成とし、差動増幅回路４ａの入力端子４１に遅延信号Ｓｄ１を入力し、差動増幅回路４ａの入力端子４２に電圧検出信号Ｖｇを入力した場合の波形である。
　図６および図７に示したように、短絡時には、ミラー期間が現れないために、電圧検出信号Ｖｇが単調に上昇し、電圧検出信号Ｖｇと遅延信号Ｓｄ１との差が大きくなる。一方、正常時には、電圧検出信号Ｖｇの上昇がミラー期間において制限される。そのため、正常時における電圧検出信号Ｖｇと遅延信号Ｓｄ１との差は、短絡時における電圧検出信号Ｖｇと遅延信号Ｓｄ１との差よりも小さくなる。これにより、短絡時の差動増幅信号Ｓａが取り得る値の最大値は、正常時の差動増幅信号Ｓａが取り得る値の最大値よりも大きくなる。さらに、短絡時の電圧検出信号Ｖｇと遅延信号Ｓｄ１とは、正常時よりも早く制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。
　図８は、オン指令を受けた時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における電圧値Ｅと差動増幅信号Ｓａの値との時間推移を示す図である。図８には、電圧値Ｅを横軸、差動増幅信号Ｓａの値を縦軸とし、時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと差動増幅信号Ｓａの値とがプロットされたグラフが示される。図８において、正常時のプロットの時間推移を実線、短絡時のプロットの時間推移を破線で示す。
　図８に示されるように、ミラー期間の有無によって、正常時と短絡時とのプロットの時間推移に差異が現れる。具体的には、短絡時のプロットの時間推移で得られる破線は、正常時のプロットの時間推移で得られる実線から左上方向に突出する。ここで、縦軸の座標値が第１基準電圧値Ｖｒｅｆ１であり、かつ横軸に平行な直線を第１直線Ｌ１とする。さらに、横軸の座標値が第２基準電圧値Ｖｒｅｆ２であり、かつ縦軸に平行な直線を第２直線Ｌ２とする。このとき、第１直線Ｌ１と第２直線Ｌ２とによって４分割された座標平面の領域のうち、左上の分割領域Ｂ１には、短絡時のプロットが存在し、正常時のプロットが存在しない。そのため、短絡判定部８は、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きく、かつゲート電流値Ｉｇを示す電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、半導体素子１が短絡状態であると容易に判定することができる。
　さらに、短絡時にはミラー期間が存在しないため、電圧値Ｅは、一旦上昇した後、即座にゼロに収束する。そのため、半導体素子１が短絡状態であることが短絡判定部８によって高速に判定され、半導体素子１は、制御部１０によって高速に開状態に制御される。これにより、半導体素子１を高速に保護することができる。
　以上のように、本実施の形態１の駆動回路１００は、制御部１０と、ゲート電圧検出部２と、ゲート電流検出部５と、信号生成回路５０と、比較器（第１比較器）６ａと、比較器（第２比較器）６ｂと、短絡判定部８とを備える。信号生成回路５０は、電圧検出信号Ｖｇと電圧検出信号Ｖｇの遅延信号（第１遅延信号）Ｓｄ１との差動増幅信号（第１差動増幅信号）Ｓａを出力信号として生成する。比較器６ａは、差動増幅信号Ｓａの値と第１基準電圧値（第１基準値）Ｖｒｅｆ１とを比較する。比較器６ｂは、ゲート電流検出部５によって生成された電圧値（電流検出値）Ｅと第２基準電圧値（第２基準値）Ｖｒｅｆ２とを比較する。短絡判定部８は、比較器６ａ，６ｂの各々の比較結果に基づいて、半導体素子１が短絡状態か否かを判定し、判定結果を示す判定信号Ｓｊを生成する。
　このように、差動増幅信号Ｓａの値と第１基準電圧値Ｖｒｅｆ１との比較結果と、ゲート電流検出部５から受けた電圧値Ｅと第２基準電圧値Ｖｒｅｆ２との比較結果とに基づいて、半導体素子１が短絡状態か否かが判定できる。そのため、駆動回路１００は、センスセルおよびシャント抵抗が付加されていない半導体素子に対しても適用できる。さらに、特開２００９－２２５５０６号公報に記載の技術のように短絡検知期間の設定が不要であるため、半導体素子１の短絡状態を容易に判定することができる。さらに、半導体素子１が短絡している場合、半導体素子１をオンするときにミラー期間が存在しないため、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１よりも大きく、かつ電圧値Ｅが第２基準電圧値Ｖｒｅｆ２よりも小さくなる状態が即座に現れる。そのため、半導体素子１の短絡状態を高速に判定することができる。以上から、駆動回路１００は、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子１の短絡状態を容易かつ高速に判定できる。
　信号生成回路５０は、電圧検出信号Ｖｇを受け、遅延信号Ｓｄ１を生成する遅延回路（第１遅延回路）３ａと、電圧検出信号Ｖｇと遅延信号Ｓｄ１とを受け、差動増幅信号Ｓａを生成する差動増幅回路（第１差動増幅回路）４ａとを含む。これにより、信号生成回路５０は、差動増幅信号Ｓａを容易に生成できる。
　駆動回路１００は、半導体素子１が短絡状態であると短絡判定部８が判定したときに、判定信号Ｓｊを保持するための信号保持部９をさらに備える。これにより、電圧値Ｅと差動増幅信号Ｓａの値とのプロット点が図８に示す分割領域Ｂ１内から分割領域Ｂ１外に推移した場合であっても、半導体素子１が短絡状態であることを示す判定信号Ｓｊが保持される。その結果、駆動回路１００は、半導体素子１の短絡状態をより確実に判定することができる。
　さらに、制御部１０は、半導体素子１が短絡状態であることを判定信号Ｓｊが示している場合、半導体素子１をオフ状態（開状態）にする。これにより、半導体素子１が短絡状態である場合に半導体素子１を保護することができる。
　実施の形態２．
　図９を参照して、実施の形態２に係る半導体素子の駆動回路について説明する。図９は、実施の形態２に係る駆動回路１０１の構成を示す図である。図９に示されるように、駆動回路１０１は、比較器６ａ，６ｂの両方に第１基準電圧値Ｖｒｅｆ１の電圧を入力する点で実施の形態１の駆動回路１００と相違する。
　本実施の形態２では、比較器６ｂで用いる第２基準電圧値Ｖｒｅｆ２は、比較器６ａで用いる第１基準電圧値Ｖｒｅｆ１と同一となる。すなわち、比較器６ａと比較器６ｂとに入力する基準電圧を共通化する。これにより、駆動回路１０１の回路規模を縮小することができる。その結果、実施の形態１と比較して、より低コストで小型である駆動回路１０１を実現できる。
　上述したように、ゲート電流検出部５は、ゲート電流値Ｉｇに比例係数ｋを乗算した電圧値Ｅを出力する。そのため、当該比例係数ｋを調整することにより、電圧値Ｅのレベルを変更することができる。また、差動増幅回路４ａの増幅率または遅延回路３ａの遅延時間を調整することにより、差動増幅回路４ａから出力される差動増幅信号Ｓａの振幅を変更することができる。比例係数ｋ、差動増幅回路４ａの増幅率および遅延回路３ａの遅延時間の少なくとも１つを適宜調整することにより、比較器６ａ，６ｂに対して共通の第１基準電圧値Ｖｒｅｆ１の電圧を入力したとしても、半導体素子１が短絡状態か否かを判定することができる。
　実施の形態３．
　図１０を参照して、実施の形態３に係る半導体素子の駆動回路について説明する。図１０は、実施の形態３に係る駆動回路１０２の構成を示す図である。図１０に示されるように、駆動回路１０２は、信号生成回路５０の代わりに信号生成回路５０ａを備える点で実施の形態１の駆動回路１００（図１参照）と相違する。信号生成回路５０ａは、遅延回路３ｂをさらに備える点で実施の形態１の信号生成回路５０と相違する。
　遅延回路３ｂは、ゲート電圧検出部２から出力される電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇを遅延させた遅延信号（第２遅延信号）Ｓｄ２を生成する。なお、遅延回路３ｂにおける遅延時間は、遅延回路３ａにおける遅延時間と異なる。
　差動増幅回路４ａは、遅延回路３ａにより生成された遅延信号Ｓｄ１と、遅延回路３ｂにより生成された遅延信号Ｓｄ２との差分を増幅させた差動増幅信号Ｓａを生成する。
　本実施の形態３によれば、遅延回路３ａ，３ｂの遅延時間を適宜設定することにより、耐ノイズ性を向上させることができるとともに、差動増幅信号Ｓａの振幅調整が可能となる。その結果、半導体素子１が短絡状態であるか否かをより容易に判定することができる。なお、差動増幅回路４ａと比較器６ａとの間に更に別の遅延回路を追加してもよい。
　実施の形態４．
　図１１を参照して、実施の形態４に係る半導体素子の駆動回路について説明する。図１１は、実施の形態４に係る駆動回路１０３の構成を示す図である。図１１に示されるように、駆動回路１０３は、信号生成回路５０の代わりに信号生成回路５０ｂを備える点で実施の形態１の駆動回路１００（図１参照）と相違する。信号生成回路５０ｂは、遅延回路３ａおよび差動増幅回路４ａの代わりに微分回路４０を備える点で実施の形態１の信号生成回路５０と相違する。
　微分回路４０は、ゲート電圧検出部２から電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇの微分信号Ｓｄｉを生成する。微分回路４０は、生成した微分信号Ｓｄｉを比較器６ａに出力する。
　比較器６ａは、差動増幅信号Ｓａの代わりに微分信号Ｓｄｉの値と第１基準電圧値Ｖｒｅｆ１とを比較し、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１より大きい場合、ハイレベルの信号Ｓｃ１を出力し、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１以下の場合、ローレベルの信号Ｓｃ１を出力する。
　図１２は、図４に示す電圧検出信号Ｖｇに対する微分信号Ｓｄｉを示す図である。図１２において、正常時の波形を実線、短絡時の波形を破線で示す。短絡時の電圧検出信号Ｖｇは、図４に示されるように、オン指令を受けた時刻ｔ０の後、単調に増大して、オンゲート電圧Ｖｇ_ｏｎに到達する。そのため、図１２に示されるように、短絡時における電圧検出信号Ｖｇの微分信号Ｓｄｉは、時刻ｔ０の直後から一定の値を保ち、その後にゼロに収束する。
　一方、正常時の電圧検出信号Ｖｇにはミラー期間が見られる（図４参照）。そのため、正常時における電圧検出信号Ｖｇの微分信号Ｓｄｉは、時刻ｔ０からミラー期間の開始前まで一定の値を維持した後、ミラー期間中に一旦ゼロになる。それから、微分信号ＤＩは、ミラー期間終了後に再度上昇してからゼロに収束する。
　図１３は、オン指令を受けた時刻ｔ０から微分信号Ｓｄｉがゼロに収束するまでの期間における電圧値Ｅと微分信号Ｓｄｉの値との時間推移を示す図である。図１３には、電圧値Ｅを横軸、微分信号Ｓｄｉの値を縦軸とし、時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと微分信号Ｓｄｉの値とがプロットされたグラフが示される。図１３において、正常時のプロットの時間推移を実線、短絡時のプロットの時間推移を破線で示す。
　図１３に示されるように、ミラー期間の有無によって、正常時と短絡時とのプロットの時間推移に差異が現れる。具体的には、短絡時のプロットの時間推移で得られる破線は、正常時のプロットの時間推移で得られる実線から左上方向に突出する。ここで、縦軸の座標値が第１基準電圧値Ｖｒｅｆ１であり、かつ横軸に平行な直線を第１直線Ｌ１とする。さらに、横軸の座標値が第２基準電圧値Ｖｒｅｆ２であり、かつ縦軸に平行な直線を第２直線Ｌ２とする。このとき、第１直線Ｌ１と第２直線Ｌ２とによって４分割された座標平面の領域のうち、左上の分割領域Ｂ２には、短絡時のプロットが存在し、正常時のプロットが存在しない。そのため、短絡判定部８は、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１より大きく、かつゲート電流値Ｉｇを示す電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、半導体素子１が短絡状態であると容易に判定することができる。
　実施の形態５．
　本実施の形態５に係る駆動回路は、実施の形態１の駆動回路１００と比較して、ゲート電流検出部５の代わりに図１４に示すゲート電流検出部５ａを備える点で相違する。図１４は、実施の形態５のゲート電流検出部５ａの構成を示す回路図である。
　図１４に示されるように、ゲート電流検出部５ａは、制御部１０と半導体素子１のゲート電極との間に接続されたゲート抵抗１１と、差動増幅回路（第２差動増幅回路）４ｂとを備える。
　差動増幅回路４ｂは、ゲート抵抗１１の両端間の電圧を受け、当該電圧を増幅した差動増幅信号を生成する。差動増幅回路４ｂは、生成した差動増幅信号を比較器６ｂに出力する。ここで、半導体素子１に流れ込むゲート電流値をＩｇとし、ゲート抵抗１１の抵抗値をＲｇ_ｏｎとし、差動増幅回路４ｂの増幅率をｈとするとき、差動増幅回路４ｂによって生成された差動増幅信号の値は、Ｒｇ_ｏｎ×ｈ×Ｉｇとなる。すなわち、差動増幅回路４ｂによって生成された差動増幅信号の値は、ゲート電流値Ｉｇを示す電圧値（電流検出値）Ｅとして使用できる。
　このように、本実施の形態５によれば、制御部１０から半導体素子１のゲート電極に流入するゲート電流値Ｉｇを表す電圧値Ｅとして、差動増幅回路４ｂによって生成された差動増幅信号（第３差動増幅信号）の値を用いることができる。
　実施の形態６．
　本実施の形態６に係る駆動回路は、実施の形態５の駆動回路と比較して、ゲート電流検出部５ａの代わりに図１５に示すゲート電流検出部５ｂを備える点で相違する。図１５は、実施の形態６のゲート電流検出部５ｂの構成を示す回路図である。図１５に示されるように、ゲート電流検出部５ｂは、図１４に示すゲート電流検出部５ａと比較して、遅延回路（第３遅延回路）３ｃをさらに備える点で相違する。
　遅延回路３ｃは、差動増幅回路４ｂにより生成された差動増幅信号（第３差動増幅信号）を受け、当該差動増幅信号を遅延させた遅延信号（第３遅延信号）を生成する。遅延回路３ｃは、生成した遅延信号を比較器６ｂに出力する。上述したように、差動増幅回路４ｂにより生成された差動増幅信号の値は、ゲート電流値Ｉｇを示す。そのため、当該差動増幅信号を遅延させただけの遅延信号の値は、ゲート電流値Ｉｇを示す電圧値Ｅとして使用できる。
　このように、本実施の形態６によれば、ゲート電流値Ｉｇを表す電圧値（電流検出値）Ｅとして、遅延回路３ｃによって生成される遅延信号の値を用いることができる。これにより、ノイズの影響を抑制できるとともに、半導体素子１が短絡状態であるか否かの判定を行ないやすいように、第２基準電圧値Ｖｒｅｆ２に応じた電圧値Ｅの調整が容易となる。
　実施の形態７．
　本実施の形態７に係る駆動回路は、実施の形態５の駆動回路と比較して、ゲート電流検出部５ａの代わりに図１６に示すゲート電流検出部５ｃを備える点で相違する。図１６は、本実施の形態７のゲート電流検出部５ｃの構成を示す回路図である。図１６に示されるように、ゲート電流検出部５ｃは、ゲート電流検出部５ａと比較して、遅延回路３ｄ，３ｅをさらに備える点で相違する。
　遅延回路（第４遅延回路）３ｄは、ゲート抵抗１１の半導体素子１側の一端の電圧信号を受け、当該電圧信号を遅延させた遅延信号（第４遅延信号）を生成する。遅延回路（第５遅延回路）３ｅは、ゲート抵抗１１の制御部１０側の他端の電圧信号を受け、当該電圧信号を遅延させた遅延信号（第５遅延信号）を生成する。
　差動増幅回路（第２差動増幅回路）４ｂは、遅延回路３ｄにより生成された遅延信号と、遅延回路３ｅにより生成された遅延信号とを受け、これら遅延信号の差分を増幅させた差動増幅信号（第３差動増幅信号）を生成する。遅延回路３ｄにより生成された遅延信号と遅延回路３ｅにより生成された遅延信号との差分は、ゲート抵抗１１の両端間の電圧、つまりゲート電流値Ｉｇと相関する。そのため、差動増幅回路４ｂによって生成される差動増幅信号の値は、ゲート電流値Ｉｇを示す電圧値（電流検出値）Ｅとして使用できる。
　本実施の形態７によれば、遅延回路３ｄ，３ｅを備えることにより、ノイズの影響をさらに抑制できるとともに、半導体素子１が短絡状態であるか否かの判定を行ないやすいように、第２基準電圧値Ｖｒｅｆ２に応じた電圧値Ｅの調整が容易となる。
　なお、実施の形態６と同様に、差動増幅回路４ｂの後段に遅延回路３ｃが接続されてもよい。
　以上のように各実施の形態について説明を行なったが、上述の各実施の形態の構成を適宜組み合わせたり、様々に変形してもよい。たとえば、図１７は、実施の形態４の微分回路４０と実施の形態５のゲート電流検出部５ａとを組み合わせた駆動回路１０４の構成を示す図である。図１７に示す駆動回路１０４によっても、半導体素子１が短絡状態か否かの判定を容易かつ高速に行なうことができる。さらに、駆動回路１０４は、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用できる。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１　半導体素子、２　ゲート電圧検出部、３ａ～３ｅ　遅延回路、４ａ，４ｂ　差動増幅回路、５，５ａ～５ｃ　ゲート電流検出部、６ａ，６ｂ　比較器、８　短絡判定部、９　信号保持部、１０　制御部、１１　ゲート抵抗、１５　グランド、２０　オペアンプ、３１，４１，４２　入力端子、３２，４３　出力端子、４０　微分回路、５０，５０ａ，５０ｂ　信号生成回路、１００～１０４　駆動回路、Ｃ０　コンデンサ、Ｒ０～Ｒ４　抵抗。

Claims (10)

  1. 　外部から受ける指令に基づいて半導体素子の開閉状態を制御するための制御部と、
    　前記半導体素子のゲート電圧を検出し、検出したゲート電圧を示す電圧検出信号を生成するためのゲート電圧検出部と、
    　前記半導体素子のゲート電極に流入する電流を検出するためのゲート電流検出部と、
    　前記電圧検出信号と前記電圧検出信号の第１遅延信号との第１差動増幅信号、前記第１遅延信号と前記電圧検出信号の第２遅延信号との第２差動増幅信号、および前記電圧検出信号の微分信号のいずれかを出力信号として生成するための信号生成回路と、
    　前記出力信号の値と第１基準値とを比較するための第１比較器と、
    　前記ゲート電流検出部による電流検出値と第２基準値とを比較するための第２比較器と、
    　前記第１比較器の比較結果と前記第２比較器の比較結果とに基づいて、前記半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を生成するための短絡判定部とを備える、半導体素子の駆動回路。
  2. 　前記信号生成回路は、
    　前記電圧検出信号を受け、前記第１遅延信号を生成する第１遅延回路と、
    　前記電圧検出信号と前記第１遅延信号とを受け、前記第１差動増幅信号を生成する第１差動増幅回路とを含む、請求項１に記載の半導体素子の駆動回路。
  3. 　前記信号生成回路は、
    　前記電圧検出信号を受けて前記第１遅延信号を出力する第１遅延回路と、
    　前記電圧検出信号を受けて前記第２遅延信号を出力する第２遅延回路と、
    　前記第１遅延信号と前記第２遅延信号とを受け、前記第２差動増幅信号を生成する第１差動増幅回路とを含む、請求項１に記載の半導体素子の駆動回路。
  4. 　前記信号生成回路は、前記電圧検出信号を受けて前記微分信号を生成する微分回路を含む、請求項１に記載の半導体素子の駆動回路。
  5. 　前記ゲート電流検出部は、
    　前記制御部と前記ゲート電極との間に接続されたゲート抵抗と、
    　前記ゲート抵抗の両端間の電圧を増幅することにより第３差動増幅信号を生成する第２差動増幅回路とを含み、
    　前記電流検出値は第３差動増幅信号の値である、請求項１～４のいずれか１項に記載の半導体素子の駆動回路。
  6. 　前記ゲート電流検出部は、
    　前記制御部と前記半導体素子のゲート電極との間に接続されたゲート抵抗と、
    　前記ゲート抵抗の両端間の電圧を増幅することにより第３差動増幅信号を生成する第２差動増幅回路と、
    　前記第３差動増幅信号を受け、当該第３差動増幅信号を遅延させた第３遅延信号を生成する第３遅延回路とを含み、
    　前記電流検出値は前記第３遅延信号の値である、請求項１～４のいずれか１項に記載の半導体素子の駆動回路。
  7. 　前記ゲート電流検出部は、
    　前記制御部と前記半導体素子のゲート電極との間に接続されたゲート抵抗と、
    　前記ゲート抵抗における前記半導体素子側の一端の電圧信号を受け、当該電圧信号を遅延させた第４遅延信号を生成する第４遅延回路と、
    　前記ゲート抵抗における前記制御部側の他端の電圧信号を受け、当該電圧信号を遅延させた第５遅延信号を生成する第５遅延回路と、
    　前記第４遅延信号と前記第５遅延信号とを受け、前記第４遅延信号と前記第５遅延信号との差分を増幅することにより第３差動増幅信号を生成する第２差動増幅回路とを含み、
    　前記電流検出値は前記第３差動増幅信号の値である、請求項１～４のいずれか１項に記載の半導体素子の駆動回路。
  8. 　前記半導体素子が短絡状態であると前記短絡判定部が判定したときに、前記判定信号を保持するための信号保持部をさらに備える、請求項１～７のいずれか１項に記載の半導体素子の駆動回路。
  9. 　前記制御部は、前記半導体素子が短絡状態であることを前記判定信号が示している場合、前記半導体素子を開状態にする、請求項１～８のいずれか１項に記載の半導体素子の駆動回路。
  10. 　前記第１基準値は、前記第２基準値と同一である、請求項１～９のいずれか１項に記載の半導体素子の駆動回路。
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