JP7486439B2 - デジタル信号プロセッサ及び動作方法 - Google Patents
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Description
Cnは、各タップnの係数であり、
Xnは、各タップnにおけるデータ値である。
A[46:0]×B[46:0]=を考察すると、
A={A[46:23],A[22:0]}={A2,A1}
B={B[46:23],B[22:0]}={B2,B1}
A×B={A2,A1}×{B2,B1}={A2×B2,A1×B2+A2×B1,A1×B1}=
={P3+(A1×B2+A2×B1+(A1×B1)[46,23])[46,23],(A1×B2+A2×B1+(A1×B1)[46,23])[22,0],(A1×B1)[22,0]}である。
Claims (12)
- プログラム可能なデジタル信号プロセッサであって、デジタルフィルタと、シフトレジスタルックアップテーブルと、フィルタメモリとを含み、前記シフトレジスタルックアップテーブルは、第1の動作モードで前記デジタルフィルタに入力データを提供するように結合され、及び前記フィルタメモリは、前記第1の動作モードで前記デジタルフィルタにフィルタ係数を提供するように結合され、前記フィルタメモリ及び前記シフトレジスタルックアップテーブルの出力は、所望のフィルタ構成を一緒に実装する対応するフィルタ係数及び入力データを生成するように同期され、
前記プログラム可能なデジタル信号プロセッサが、ステートマシンであって、前記シフトレジスタルックアップテーブル及び前記フィルタメモリにアドレス値を提供するステートマシンをさらに含み、
前記アドレス値は、前記シフトレジスタルックアップテーブル及び前記フィルタメモリの単一のアドレスを含み、それにより、前記シフトレジスタルックアップテーブル及び前記フィルタメモリに格納された前記アドレス値は、前記単一のアドレスが前記第1の動作モードで前記デジタルフィルタの前記対応する係数及び入力データを参照するように構築される、プログラム可能なデジタル信号プロセッサ。 - 前記シフトレジスタルックアップテーブルは、シフトレジスタを含み、前記シフトレジスタは、単一の連続的なシフトレジスタとして又は複数の独立して動作可能なシフトレジスタとしてのいずれかで動作可能であるように構成される、請求項1に記載のプログラム可能なデジタル信号プロセッサ。
- 第2の動作モードにおいて、前記シフトレジスタルックアップテーブルは、乗算器入力レジスタとして使用される、請求項1に記載のプログラム可能なデジタル信号プロセッサ。
- 前記デジタルフィルタは、有限インパルス応答フィルタのコンポーネントを構成する、請求項1に記載のプログラム可能なデジタル信号プロセッサ。
- 前記デジタルフィルタは、フィードバック構成において、第1の有限インパルス応答フィルタと、第2の有限インパルス応答フィルタとを含む無限インパルス応答フィルタのコンポーネントを構成し、前記ステートマシンは、前記第1の有限インパルス応答フィルタ及び前記第2の有限インパルス応答フィルタの出力の組み合わせを調整する許可信号を提供して、前記無限インパルス応答フィルタを実装する、請求項1に記載のプログラム可能なデジタル信号プロセッサ。
- 複数のルックアップテーブルを含むFPGAアーキテクチャで実装され、それぞれの前記ルックアップテーブルの構成は、システム起動時に構成ビットストリームを用いてプログラムされた1つ又は複数のそれぞれのメモリユニットによって定義され、前記フィルタメモリ内の値も前記構成ビットストリームによってプログラムされる、請求項1に記載のプログラム可能なデジタル信号プロセッサ。
- デジタル信号プロセッサ動作を実行する方法であって、第1の動作モードでデジタル信号プロセッサにデータを出力するようにシフトレジスタルックアップテーブルをアドレス指定するステップと、前記第1の動作モードでデジタルフィルタに係数を提供するようにフィルタメモリをアドレス指定するステップと、前記係数を使用して入力データにデジタルフィルタ動作を実行するステップとを含み、
単一のアドレス値が前記第1の動作モードで前記デジタルフィルタの対応する係数及び入力データを参照するように、前記シフトレジスタルックアップテーブル及び前記フィルタメモリを構築するさらなるステップを含み、それにより、第1の動作モードで前記デジタル信号プロセッサに係数を出力するようにシフトレジスタルックアップテーブルをアドレス指定する前記ステップと、前記第1の動作モードで前記デジタルフィルタに入力データを提供するようにフィルタメモリをアドレス指定する前記ステップとは、前記単一のアドレス値を使用して実行される、方法。 - 前記デジタルフィルタ動作は、有限インパルス応答フィルタ動作である、請求項7に記載の方法。
- 前記デジタルフィルタ動作は、フィードバック値に基づく第1の有限インパルス応答動作及び第2の有限インパルス応答動作を含む無限インパルス応答フィルタ動作であり、前記方法は、無限インパルス応答フィルタの結果を得るために、前記第1の有限インパルス応答動作及び前記第2の有限インパルス応答動作の結果の組み合わせを調整する許可信号を提供するさらなるステップを含む、請求項7に記載の方法。
- 請求項7に記載のステップを実施するように適合された命令を含む、コンピュータのためのプログラム。
- プログラム可能なデジタル信号プロセッサであって、デジタルフィルタと、シフトレジスタルックアップテーブルと、フィルタメモリとを含み、前記シフトレジスタルックアップテーブルは、第1の動作モードで前記デジタルフィルタに入力データを提供するように結合され、及び前記フィルタメモリは、前記第1の動作モードで前記デジタルフィルタにフィルタ係数を提供するように結合され、前記フィルタメモリ及び前記シフトレジスタルックアップテーブルの出力は、所望のフィルタ構成を一緒に実装する対応するフィルタ係数及び入力データを生成するように同期され、
前記プログラム可能なデジタル信号プロセッサが、ステートマシンであって、前記シフトレジスタルックアップテーブル及び前記フィルタメモリにアドレス値を提供するステートマシンをさらに含み、
前記デジタルフィルタは、フィードバック構成において、第1の有限インパルス応答フィルタと、第2の有限インパルス応答フィルタとを含む無限インパルス応答フィルタのコンポーネントを構成し、前記ステートマシンは、前記第1の有限インパルス応答フィルタ及び前記第2の有限インパルス応答フィルタの出力の組み合わせを調整する許可信号を提供して、前記無限インパルス応答フィルタを実装する、プログラム可能なデジタル信号プロセッサ。 - デジタル信号プロセッサ動作を実行する方法であって、
第1の動作モードで前記デジタル信号プロセッサにデータを出力するようにシフトレジスタルックアップテーブルをアドレス指定するステップと、前記第1の動作モードでデジタルフィルタに係数を提供するようにフィルタメモリをアドレス指定するステップと、前記係数を使用して入力データにデジタルフィルタ動作を実行するステップとを含み、
前記デジタルフィルタ動作は、フィードバック値に基づく第1の有限インパルス応答動作及び第2の有限インパルス応答動作を含む無限インパルス応答フィルタ動作であり、前記方法は、無限インパルス応答フィルタの結果を得るために、前記第1の有限インパルス応答動作及び前記第2の有限インパルス応答動作の結果の組み合わせを調整する許可信号を提供するさらなるステップを含む、方法。
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