JP7476540B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置は、パワーデバイスを含む半導体チップを備えて、電力変換装置として利用されている。パワーデバイスは、スイッチング素子である。スイッチング素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
このような半導体装置は、絶縁回路基板と半導体チップとプリント回路基板とを備えている。絶縁回路基板はセラミック基板とセラミック基板上に設けられた複数の回路パターンとを備えている。半導体チップは所定の回路パターン上に設けられる。プリント回路基板は、所定の回路が形成されている。このようなプリント回路基板の貫通孔に外部端子が圧入されて挿通される。プリント回路基板に取り付けられた外部端子が、絶縁回路基板の所定の回路パターンに接合される。このような構造体が金型内にセットされ、金型内部に樹脂が注入されて、半導体装置が製造される。なお、プリント回路基板等の各種基板に対して様々な手法により棒状の端子等が取り付けられる（例えば、特許文献１～５を参照）。端子の取り付け手段は以下がある。例えば、基板の貫通孔に対して、端子受けを介して端子片が取り付けられる（例えば、特許文献６を参照）。また、セラミック基板の穴に黄銅製薄肉円筒を介して位置決めピンが取り付けられる（例えば、特許文献７を参照）。
特開２０１９－１６１１７４号公報 国際公開第２０１４／０６１２１１号 国際公開第２０１４／１８５０５０号 国際公開第２０１４／１９２２９８号 国際公開第２０１５／１５１２３５号 特開２０１１－１１４９７９号公報 特開平５－１９１０９６号公報
半導体装置に含まれる部品は寸法公差、組み立て公差が生じてしまう。このため、部品の一つである外部端子をプリント回路基板に圧入し、絶縁回路基板に接合すると、外部端子の高さにばらつきが生じてしまう。このよう外部端子の高さにばらつきが生じた状態で、絶縁回路基板等を金型内にセットすると、他の外部端子よりも突出した外部端子は金型に押圧されてしまう。金型に押圧される外部端子に対する押圧力、押圧方向によっては、外部端子は変形してしまう。さらには、外部端子の変形に伴って、外部端子が圧入されたプリント回路基板に負荷がかかり、プリント回路基板が損傷を受けてしまう可能性もある。プリント回路基板が損傷を受けた半導体装置は、その信頼性の低下が懸念される。
本発明は、このような点に鑑みてなされたものであり、プリント回路基板に対する損傷の発生を低減できる半導体装置を提供することを目的とする。
本発明の一観点によれば、基板と、主面を貫通孔が貫通するプリント回路基板と、前記貫通孔に圧入されて前記貫通孔を挿通し、一端部が前記基板のおもて面に固着された外部端子と、を有し、前記プリント回路基板は、前記主面に前記貫通孔を含む支持領域と前記支持領域を囲み、前記支持領域に接続されたトーション部を残して緩衝孔が等間隔で複数開口され、複数の前記緩衝孔の間に前記トーション部が構成される緩衝領域とを備える、半導体装置が提供される。
開示の技術によれば、プリント回路基板に対する損傷の発生を低減して、半導体装置の信頼性の低下を抑制することができる。
第１の実施の形態の半導体装置の断面図である。 第１の実施の形態の半導体装置に含まれるプリント回路基板の平面図である。 第１の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔を拡大した平面図である。 第１の実施の形態の半導体装置に含まれるプリント回路基板の断面図である。 第１の実施の形態の半導体装置の製造方法のフローチャートである。 第１の実施の形態の半導体装置の製造方法のはんだの塗布を説明するための図である。 第１の実施の形態の半導体装置の製造方法のプリント回路基板等の搭載を説明するための図である。 第１の実施の形態の半導体装置の製造方法のモールド成型を説明するための図である。 参考例のプリント回路基板の貫通孔に対するクラックを説明するための図である。 第１の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔に対するクラックを説明するための図である。 第１の実施の形態の半導体装置に含まれるプリント回路基板の別の貫通孔を拡大した平面図である。 第２の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔を拡大した平面図（その１）である。 第２の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔を拡大した平面図（その２）である。
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図１の半導体装置１０において、上側を向いた面を表す。同様に、「上」とは、図１の半導体装置１０において、上側の方向を表す。「裏面」及び「下面」とは、図１の半導体装置１０において、下側を向いた面を表す。同様に、「下」とは、図１の半導体装置１０において、下側の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。
［第１の実施の形態］
第１の実施の形態の半導体装置について、図１及び図２を用いて説明する。図１は、第１の実施の形態の半導体装置の断面図である。また、図２は、第１の実施の形態の半導体装置に含まれるプリント回路基板の平面図である。なお、半導体装置１０は、平面視で長方形状を成している。図１は、このような半導体装置１０の長辺に平行な断面である。図２では、プリント回路基板３０の上面側のみを示している。また、図２では、プリント回路基板３０の貫通孔３４ａ，３４ｂの周囲に形成されている緩衝領域の図示は省略している。
半導体装置１０は、図１に示されるように、絶縁回路基板２０ａ，２０ｂと半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２とプリント回路基板３０と外部端子４０ａ，４０ｂと導電ポスト４１ａ，４１ｂとを備える。そして、半導体装置１０は、これらの部品が封止部材５０により封止されている。但し、半導体装置１０では、絶縁回路基板２０ａ，２０ｂの裏面が表出されるように封止部材５０により封止されている。
絶縁回路基板２０ａ，２０ｂは、水平方向に並んで配置されている。絶縁回路基板２０ａ，２０ｂは、絶縁板２１ａ，２１ｂと絶縁板２１ａ，２１ｂの裏面に設けられた金属板２２ａ，２２ｂと絶縁板２１ａ，２１ｂのおもて面に設けられた回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２とを含んでいる。絶縁板２１ａ，２１ｂ及び金属板２２ａ，２２ｂは、平面視で矩形状である。また、絶縁板２１ａ，２１ｂ及び金属板２２ａ，２２ｂは、角部がＲ形状や、Ｃ形状に面取りされていてもよい。金属板２２ａ，２２ｂのサイズは、平面視で、絶縁板２１ａ，２１ｂのサイズより小さく、絶縁板２１ａ，２１ｂの内側に形成されている。絶縁板２１ａ，２１ｂは、熱伝導性の良いセラミックスまたは絶縁樹脂により構成されている。セラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素である。絶縁樹脂は、例えば、紙フェノール基板、紙エポキシ基板、ガラスコンポジット基板、ガラスエポキシ基板である。金属板２２ａ，２２ｂは、熱伝導性に優れた金属により構成されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。また、金属板２２ａ，２２ｂの厚さは、０．１ｍｍ以上、４．０ｍｍ以下である。金属板２２ａ，２２ｂの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２は、導電性に優れた金属により構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金である。また、回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２の厚さは、０．１ｍｍ以上、４．０ｍｍ以下である。回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２は、絶縁板２１ａ，２１ｂのおもて面に金属層を形成し、この金属層に対してエッチング等の加工処理を行って得られる。または、予め金属層から切り出した回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２を絶縁板２１ａ，２１ｂのおもて面に圧着させてもよい。なお、図１に示す回路パターン２３ａ１，２３ａ２，２３ｂ１，２３ｂ２は一例である。必要に応じて、回路パターンの個数、形状、大きさ等を適宜選択できる。このような部品により構成される絶縁回路基板２０ａ，２０ｂに、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板、樹脂絶縁基板を用いることができる。
半導体チップ２４ａ１，２４ｂ１は、スイッチング素子を含んでいる。スイッチング素子は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴである。半導体チップ２４ａ１，２４ｂ１がＩＧＢＴである場合には、裏面に主電極としてコレクタ電極を、おもて面に、ゲート電極及び主電極としてエミッタ電極をそれぞれ備えている。半導体チップ２４ａ１，２４ｂ１がパワーＭＯＳＦＥＴである場合には、裏面に主電極としてドレイン電極を、おもて面に、ゲート電極及び主電極としてソース電極をそれぞれ備えている。上記の半導体チップ２４ａ１，２４ｂ１は、その裏面が回路パターン２３ａ１，２３ｂ１上に、はんだ（図示を省略）により接合されている。半導体チップ２４ａ１，２４ｂ１のおもて面の主電極、ゲート電極に対しては、導電ポスト４１ａ，４１ｂが電気的、機械的に適宜接続される。
また、半導体チップ２４ａ２，２４ｂ２は、ダイオードを含む。ダイオードは、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（P-intrinsic-N）ダイオード等のＦＷＤ（Free Wheeling Diode）である。このような半導体チップ２４ａ２，２４ｂ２は、裏面に主電極として出力電極（カソード電極）を、おもて面に主電極として入力電極（アノード電極）をそれぞれ備えている。上記の半導体チップ２４ａ２，２４ｂ２は、その裏面が回路パターン２３ａ１，２３ｂ１上に、はんだ（図示を省略）により接合されている。半導体チップ２４ａ２，２４ｂ２のおもて面の主電極に対しても、導電ポスト４１ａ，４１ｂが電気的、機械的に適宜接続される。なお、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２に代えて、ＩＧＢＴ及びＦＷＤの機能を合わせ持つＲＣ（Reverse-Conducting）－ＩＧＢＴを用いてもよい。また、図１では、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２が設けられている場合を示しているに過ぎない。この場合に限らず、半導体装置１０の仕様等に応じた組数を設けることができる。
半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２と回路パターン２３ａ１，２３ｂ１とを接合するはんだ（図示を省略）は、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫－銀－銅からなる合金、錫－亜鉛－ビスマスからなる合金、錫－銅からなる合金、錫－銀－インジウム－ビスマスからなる合金のうち少なくともいずれかの合金を主成分とする。さらに、はんだには、添加物が含まれてもよい。添加物は、例えば、ニッケル、ゲルマニウム、コバルトまたはシリコンである。はんだは、添加物が含まれることで、濡れ性、光沢、結合強度が向上し、信頼性の向上を図ることができる。
プリント回路基板３０は、水平に配置されている絶縁回路基板２０ａ，２０ｂに対向して設けられている。このようなプリント回路基板３０は、図２に示されるように、絶縁板３１と絶縁板３１のおもて面に形成された複数の上部回路パターン３２とを備えている。また、プリント回路基板３０は、絶縁板３１の裏面に複数の下部回路パターン３３を備えている（図４を参照）。さらに、プリント回路基板３０は、おもて面から裏面に貫通する複数の貫通孔３４ａ，３４ｂが所定の位置に形成されている。プリント回路基板３０の絶縁回路基板２０ａ，２０ｂの角部に対向する箇所に貫通孔３４ａが形成されている。また、プリント回路基板３０の他の箇所には貫通孔３４ｂが形成されている。また、貫通孔３４ａ，３４ｂの周囲には緩衝領域（図示を省略）が形成されている。緩衝領域の詳細については後述する。
絶縁板３１は、平板状であって絶縁性の材質により構成されている。このような材質は、基体に対して樹脂を浸漬させたものが用いられる。この基体は、例えば、紙、ガラス布、ガラス不織布が用いられる。樹脂には、例えば、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂が用いられる。絶縁板３１の具体例としては、紙フェノール基板、紙エポキシ基板、ガラスエポキシ基板、ガラスポリイミド基板、ガラスコンポジット基板が用いられる。このような絶縁板３１もまた、平面視で矩形状である。絶縁板３１は、角部がＲ形状や、Ｃ形状に面取りされていてもよい。
上部回路パターン３２及び下部回路パターン３３は、所定の回路が構成されるよう複数のパターン形状を成している。例えば、上部回路パターン３２は、図２に例示されているように、複数のパターン形状を成している。図示を省略するものの下部回路パターン３３も同様に複数のパターン形状を成している。上部回路パターン３２及び下部回路パターン３３は、導電性に優れた材質により構成されている。このような材質として、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金等により構成されている。上部回路パターン３２及び下部回路パターン３３の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。このめっき処理で用いられる材料は、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金等がある。
このようなプリント回路基板３０は、例えば、次のようにして形成することができる。絶縁板３１のおもて面及び裏面にそれぞれ金属箔を張り付けて、所定形状のレジストを印刷する。印刷したレジストをマスクとして、絶縁板３１のおもて面及び裏面のそれぞれの金属箔をエッチングして、残ったレジストを除去する。これにより、絶縁板３１のおもて面及び裏面に上部回路パターン３２及び下部回路パターン３３がそれぞれ形成される。そして、絶縁板３１と上部回路パターン３２及び下部回路パターン３３との積層体の所定の位置に対して孔開け加工を行って、複数の貫通孔３４ａ，３４ｂ並びに緩衝領域（図３を参照）を形成する。複数の貫通孔３４ａ，３４ｂ並びに緩衝領域に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、例えば、はんだめっき、無電解金めっきが行われる。水溶性フラックス処理を行ってもよい。
外部端子４０ａは、プリント回路基板３０の貫通孔３４ａに圧入されて挿通されている。この際、圧入箇所がはんだにより覆われている。そして、外部端子４０ａは、プリント回路基板３０の上部回路パターン３２及び下部回路パターン３３に電気的に接続されている。外部端子４０ａは、一端部が絶縁回路基板２０ａの回路パターン２３ａ１，２３ａ２にはんだを介して接合されている。また、絶縁回路基板２０ａの回路パターン２３ａ１，２３ａ２の外部端子４０ａの取り付け位置を開口しておき、この開口にはんだを介して外部端子４０ａの一端部を接合してもよい。また、絶縁回路基板２０ａの回路パターン２３ａ１，２３ａ２の外部端子４０ａの取り付け位置に筒状のコンタクト部品をはんだを介して接合して、当該コンタクト部品に外部端子４０ａの一端部を圧入してもよい。この際のコンタクト部品は、導電性に優れた材質により構成されている。このような材質として、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金等により構成されている。外部端子４０ｂは、プリント回路基板３０の貫通孔に圧入されて挿通されている。この際、圧入箇所がはんだにより覆われている。外部端子４０ｂは、プリント回路基板３０の上部回路パターン３２及び下部回路パターン３３に電気的に接続されている。外部端子４０ｂは、一端部が絶縁回路基板２０ｂの回路パターン２３ｂ１，２３ｂ２にはんだを介して接合されている。また、絶縁回路基板２０ｂの回路パターン２３ｂ１，２３ｂ２の外部端子４０ｂの取り付け位置を開口しておき、この開口にはんだを介して外部端子４０ｂの一端部を接合してもよい。また、絶縁回路基板２０ｂの回路パターン２３ｂ１，２３ｂ２の外部端子４０ｂの取り付け位置に筒状のコンタクト部品をはんだを介して接合して、当該コンタクト部品に外部端子４０ｂの一端部を圧入してもよい。この際のコンタクト部品は、導電性に優れた材質により構成されている。このような材質として、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金等により構成されている。このような外部端子４０ａ，４０ｂは、柱状であって、その断面は、円形または矩形状を成している。外部端子４０ａ，４０ｂは、導電性に優れた材質により構成されている。このような材質として、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金等により構成されている。外部端子４０ａ，４０ｂの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。このめっき処理の材料は、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、外部端子４０ａ，４０ｂの断面の直径（円形の場合）または対角線の長さ（矩形状の場合）は、それぞれ、プリント回路基板３０の貫通孔３４ａ，３４ｂの直径よりも数％長くなっている。これにより、外部端子４０ａがプリント回路基板３０の貫通孔３４ａに対して圧入される。
導電ポスト４１ａは、プリント回路基板３０の貫通孔３４ｂに圧入されて挿通されている。この際、圧入箇所がはんだにより覆われている。導電ポスト４１ａは、プリント回路基板３０の上部回路パターン３２及び下部回路パターン３３に電気的に接続されている。導電ポスト４１ａは、一端部が半導体チップ２４ａ１，２４ａ２の主電極または制御電極にはんだを介してそれぞれ接合されている。導電ポスト４１ｂは、プリント回路基板３０の貫通孔３４ｂに圧入されて挿通されている。この際、圧入箇所がはんだにより覆われている。導電ポスト４１ｂは、プリント回路基板３０の上部回路パターン３２及び下部回路パターン３３に電気的に接続されている。導電ポスト４１ｂは、一端部が半導体チップ２４ｂ１，２４ｂ２の主電極または制御電極にはんだを介してそれぞれ接合されている。このような導電ポスト４１ａ，４１ｂは、柱状であって、その断面は、円形または矩形状を成している。また、導電ポスト４１ａ，４１ｂの長さは、外部端子４０ａ，４０ｂの長さよりも十分短い。導電ポスト４１ａ，４１ｂは、導電性に優れた材質により構成されている。このような材質として、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金等により構成されている。導電ポスト４１ａ，４１ｂの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。このめっき処理の材料は、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、導電ポスト４１ａ，４１ｂの断面の直径（円形の場合）または対角線の長さ（矩形状の場合）は、それぞれ、プリント回路基板３０の貫通孔３４ｂの直径よりも数％長くなっている。これにより、導電ポスト４１ａ，４１ｂがプリント回路基板３０の貫通孔３４ｂに対して圧入される。
封止部材５０は、エポキシ樹脂、フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂と熱硬化性樹脂に含有される充填剤とを含んでいる。封止部材５０の一例として、充填剤が含有されたエポキシ樹脂がある。充填剤は、無機物フィラーが用いられる。無機物フィラーの例として、酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムがある。また、封止部材５０には、必要に応じた量の離型剤が含有されている。離型剤は、例えば、ワックス系、シリコーン系、フッ素系が用いられる。なお、このような封止部材５０により封止された半導体装置１０では、その裏面で絶縁回路基板２０ａ，２０ｂの金属板２２ａ，２２ｂが表出されている。この際の金属板２２ａ，２２ｂは、封止部材５０の裏面と同一平面を成し、または、当該裏面から外部に突出している。
このような半導体装置１０の裏面に冷却モジュール（図示を省略）をはんだまたは銀ろう等を介して取り付けてもよい。この際、半導体装置１０の取付孔（図示を省略）と冷却モジュールとがネジ止めされる。これにより、半導体装置１０の放熱性を向上させることができる。この場合の冷却モジュールは、例えば、熱伝導性に優れた金属で構成されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。また、冷却モジュールとして、１または複数のフィンから構成されるヒートシンク、水冷による冷却装置等を適用することができる。このような冷却モジュールの表面に対しても、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
次に、プリント回路基板３０の貫通孔３４ａの周囲に形成された緩衝領域について、図３及び図４を用いて説明する。図３は、第１の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔を拡大した平面図であり、図４は、第１の実施の形態の半導体装置に含まれるプリント回路基板の断面図である。なお、図４（Ａ），（Ｂ）は、図３の一点鎖線Ｘ１－Ｘ１，Ｘ２－Ｘ２におけるそれぞれの断面図を表している。
プリント回路基板３０は貫通孔３４ａを含む支持領域３５の周囲に緩衝領域３６が形成されている。緩衝領域３６は、当該支持領域３５の全周を囲み、支持領域３５に接続されたトーション部３６ｂを残して緩衝孔３６ａが形成されている。
支持領域３５は、中心部に形成された貫通孔３４ａを含んで、平面視で円形状を成している。支持領域３５が円形状であることは一例であり、矩形状であってもよい。緩衝領域３６は当該支持領域３５に対して同心円状に設けられている。なお、緩衝領域３６は、同心円状に限らず、支持領域３５を含む範囲であればよい。緩衝孔３６ａは、緩衝領域３６中に支持領域３５の外周に沿って等間隔に４つ形成されている。緩衝孔３６ａは、プリント回路基板３０の支持領域３５の外側に、例えば、エッチングにより上部回路パターン３２を開口する。続けて、エッチングにより、開口した上部回路パターン３２内で絶縁板３１及び下部回路パターン３３をさらに開口することで緩衝孔３６ａが得られる。このため、図３及び図４（Ａ）に示されるように、緩衝孔３６ａの周囲には絶縁板３１が表出している。上部回路パターン３２はめっき処理がされているために、後に封止される封止部材５０に対する密着性が低い。このため、上部回路パターン３２に対して封止部材５０の剥離が生じるおそれがある。剥離箇所から水分等が侵入してしまい、半導体装置１０の信頼性の低下につながる。そこで、このように緩衝孔３６ａの周囲に表出される絶縁板３１は封止部材５０に対して十分な密着性を有する。このため、封止部材５０により封止された半導体装置１０の信頼性の低下を抑制できる。また、貫通孔３４ａと当該貫通孔３４ａに圧入した外部端子４０ａ，４０ｂとははんだ付けされる。この際、上部回路パターン３２が銅または銅合金である場合には、上部回路パターン３２ははんだに対する濡れ性が良くない。そこで、緩衝孔３６ａの周囲に表出した絶縁板３１は、貫通孔３４ａと外部端子４０ａ，４０ｂとを接合するはんだと付きやすい。このため、外部端子４０ａ，４０ｂを確実にはんだ付けすることが可能となる。特に、緩衝孔３６ａの周囲の貫通孔３４ａ側の絶縁板３１の表出面積を大きくすることで、このような効果がより確実に得られやすくなる。このため、後述するように外部端子４０ａ，４０ｂが押圧力を受けるに伴って支持領域３５が歪んだ状態でも封止部材５０により確実に封止されるようになる。
トーション部３６ｂは、隣接する緩衝孔３６ａの間であって、図３及び図４（Ｂ）に示されるように、支持領域３５と緩衝領域３６の外側の領域とを接続している。このため、トーション部３６ｂの形成位置、個数は、緩衝孔３６ａのサイズ、形成位置、個数による。この場合であれば、トーション部３６ｂは、支持領域３５に図３中の上下左右の合計４か所からそれぞれ接続されている。その他の例として、緩衝孔３６ａを緩衝領域３６中に支持領域３５の円周に沿って等間隔に３つ形成して、支持領域３５を平面視で０°、１２０°、２４０°の位置でトーション部３６ｂが接続されてもよい。なお、０°とは、図３中の上部のトーション部３６ｂの位置を意味する。また、緩衝孔３６ａを緩衝領域３６中に支持領域３５の円周に沿って等間隔に２つ形成して、支持領域３５を平面視で、上記の０°、１８０°の位置でトーション部３６ｂが接続されてもよい。もしくは、緩衝孔３６ａを緩衝領域３６中に支持領域３５の円周に沿って１つ形成して、支持領域３５を平面視で、上記の０°の位置のみでトーション部３６ｂが接続されてもよい。
トーション部３６ｂは、支持領域３５の変形に応じて撓んで元の位置に戻ることができる弾性率を有することが好ましい。また、全てのトーション部３６ｂは略同一の弾性率を備えることが好ましい。このようなトーション部３６ｂとなるように、プリント回路基板３０の材質を選択する必要がある。さらに、トーション部３６ｂが適切な弾性率となるように、トーション部３６ｂの幅、すなわち、隣接する緩衝孔３６ａの間の長さをそれぞれ同様に加工する必要がある。一方で、上部回路パターン３２のトーション部３６ｂに対応する領域は、支持領域３５からの、または、支持領域３５に対する電流が通電する。このため、トーション部３６ｂは、弾性率を維持しつつ、導通可能とするために、ある程度の幅であることが好ましい。このような幅は、例えば、支持領域３５の直径に対して１５％以上、２５％以下であることが好ましい。また、図３に示すトーション部３６ｂは、平面視で略矩形状を成している。トーション部３６ｂは、このような形状以外でも、所定の弾性率を有し、導通可能であれば、どのような形状でもよい。例えば、トーション部３６ｂは、平面視で、支持領域３５側の幅が緩衝領域３６側の幅よりも広い（または狭い）台形状でもよい。
次に、このような半導体装置１０の製造方法について、図５～図８を用いて説明する。図５は、第１の実施の形態の半導体装置の製造方法のフローチャートである。図６は、第１の実施の形態の半導体装置の製造方法のはんだの塗布を説明するための図であり、図７は、第１の実施の形態の半導体装置の製造方法のプリント回路基板等の搭載を説明するための図である。図８は、第１の実施の形態の半導体装置の製造方法のモールド成型を説明するための図である。
まず、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２、絶縁回路基板２０ａ，２０ｂ、外部端子４０ａ，４０ｂ、プリント回路基板３０、導電ポスト４１ａ，４１ｂ、はんだ等、半導体装置１０の製造に必要な部品を用意する（ステップＳ１）。なお、絶縁回路基板２０ａ，２０ｂには、事前に、貫通孔３４ａ，３４ｂに対して、例えば、図３及び図４で示したように、緩衝領域３６を形成しておく。
次いで、プリント回路基板３０の貫通孔３４ａに、外部端子４０ａ，４０ｂをそれぞれ圧入して、一端部を挿通させる。また、プリント回路基板３０の貫通孔３４ｂに、導電ポスト４１ａ，４１ｂをそれぞれ圧入して、一端部を挿通させる。このようにしてプリント回路基板３０に外部端子４０ａ，４０ｂ等を取り付ける（ステップＳ２）。
次いで、絶縁回路基板２０ａ，２０ｂをそれぞれ所定の位置に配置する。そして、絶縁回路基板２０ａ，２０ｂの上部回路パターン３２にはんだ板を介して半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２をそれぞれ配置する（ステップＳ３）。続いて、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２の主面とともに、外部端子４０ａ，４０ｂが接続される上部回路パターン３２上に、それぞれディスペンサによりはんだを塗布する（ステップＳ４）。なお、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２の主面には、導電ポスト４１ａ，４１ｂがそれぞれ接続される。したがって、はんだは、図６に示されるように、導電ポスト４１ａ，４１ｂ並びに外部端子４０ａ，４０ｂのサイズに合わせた量が塗布される。
次いで、ステップＳ２で導電ポスト４１ａ，４１ｂ並びに外部端子４０ａ，４０ｂを取り付けたプリント回路基板３０を、絶縁回路基板２０ａ，２０ｂに対向配置させる。そして、図７（Ａ）に示されるように、導電ポスト４１ａ，４１ｂ並びに外部端子４０ａ，４０ｂを絶縁回路基板２０ａ，２０ｂに移動する。これにより、導電ポスト４１ａ，４１ｂの一端部並びに外部端子４０ａ，４０ｂの一端部がはんだに突っ込み、絶縁回路基板２０ａ，２０ｂに対して、プリント回路基板３０を搭載する（ステップＳ５）。なお、この際、プリント回路基板３０では、貫通孔３４ａ，３４ｂに対する導電ポスト４１ａ，４１ｂ並びに外部端子４０ａ，４０ｂの圧入箇所にはんだが塗布されている。この状態で、加熱してはんだを溶融し、その後、固化する（ステップＳ６）。これにより、導電ポスト４１ａ，４１ｂがはんだを介して、半導体チップ２４ａ１，２４ａ２，２４ｂ１，２４ｂ２に接続する。また、外部端子４０ａ，４０ｂがはんだを介して絶縁回路基板２０ａ，２０ｂの上部回路パターン３２に接続する。なお、このようにして構成されたものを以下、図７（Ｂ）に示すように、半導体構造体１０ａとする。
次いで、このようにして構成された半導体構造体１０ａを、図８に示されるように、金型６０にセットする（ステップＳ７）。金型６０は、上部金型部６１と下部金型部６２とを有する。上部金型部６１及び下部金型部６２は耐熱性に優れた材質により構成されている。このような材質は、例えば、複合セラミック材料、カーボンである。また、上部金型部６１と下部金型部６２とが合わさった金型６０は、キャビティ６１ａと上部金型部６１及び下部金型部６２の間に設けられたロケートリング６２ａと注入口６１ｃとを有する。
キャビティ６１ａは、上部金型部６１と下部金型部６２とで構成される収納空間である。また、キャビティ６１ａには、半導体構造体１０ａの外部端子４０ａ，４０ｂが収納される端子収納部６１ａ１，６１ｂ１を備える。当該キャビティ６１ａ内に半導体構造体１０ａがセットされると、外部端子４０ａ，４０ｂが端子収納部６１ａ１，６１ｂ１に収納される。なお、この際の外部端子４０ａ，４０ｂの端子収納部６１ａ１，６１ｂ１に対する収納の詳細については後述する。ロケートリング６２ａは、下部金型部６２に対する上部金型部６１の位置合わせに用いられ、金型６０の最外部に取り付けられる。注入口６１ｃは、金型６０の側部に設けられ、金型６０の外部からキャビティ６１ａ内部に通じる、溶融状態の封止部材の流路である。
このように半導体構造体１０ａがキャビティ６１ａにセットされた金型６０において、注入口６１ｃから溶融状態の封止部材を注入する。注入された封止部材はキャビティ６１ａ内に充填されて、固化する（ステップＳ８）。そして、十分に固化して封止部材５０により半導体構造体１０ａが封止されて、上部金型部６１及び下部金型部６２（金型６０）を離脱する（ステップＳ９）。これにより、図１に示される半導体装置１０が得られる。
次に、上記のステップＳ７の半導体構造体１０ａの金型６０に対するセットの詳細について、図９及び図１０を用いて説明する。図９は、参考例のプリント回路基板の貫通孔に対するクラックを説明するための図である。図１０は、第１の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔に対するクラックを説明するための図である。なお、図９の参考例は、第１の実施の形態において緩衝領域３６が形成されていない場合である。図９では、第１の実施の形態と同じ構成には同じ符号を付してそれらの説明については省略する。図９及び図１０は貫通孔３４ａの近傍を拡大して表している。また、図９（Ａ）及び図１０（Ａ）は、貫通孔３４ａにクラックＣが発生した場合を、図９（Ｂ）及び図１０（Ｂ）は、貫通孔３４ａに発生したクラックＣが伸展した場合についてそれぞれ表している。なお、図９及び図１０では、説明に必要な符号のみを付している。図９及び図１０では貫通孔３４ａの場合を例に挙げて説明する。この場合に限らず、貫通孔３４ｂにも同様に適用することができる。
図５のステップＳ７において、半導体構造体１０ａを下部金型部６２の所定位置にセットして、その上方から上部金型部６１を取り付ける。外部端子４０ａ，４０ｂのいずれかに寸法公差があると、半導体構造体１０ａの外部端子４０ａ，４０ｂの高さにばらつきが生じてしまう。このような半導体構造体１０ａを上部金型部６１で覆うと、外部端子４０ａ，４０ｂの中には、上部金型部６１の端子収納部６１ａ１，６１ｂ１に適切に収納されずに、押圧されてしまうものがある。
この際、外部端子４０ａ，４０ｂの一端部は上部回路パターン３２にはんだにより強固に接合している。また、参考例では、プリント回路基板３０に緩衝領域３６が形成されていない。このため、上部金型部６１により外部端子４０ａ，４０ｂ（両方またはいずれか）が押圧されると、押圧された外部端子４０ａ，４０ｂは屈曲等を起こして変形してしまう。そして、外部端子４０ａ，４０ｂの変形に伴って、外部端子４０ａ，４０ｂが圧入されているプリント回路基板３０の貫通孔３４ａの近傍も変形してしまう。これにより、例えば、図９（Ａ）に示されるように、貫通孔３４ａにクラックＣが発生してしまう。クラックＣが発生してしまうと、外部端子４０ａ，４０ｂのさらなる変形等に伴って、プリント回路基板３０の貫通孔３４ａを含む領域がさらに変形することで、クラックＣが貫通孔３４ａから外側に伸展する。特に、貫通孔３４ａは、図２で示したように、上部回路パターン３２の縁部近傍に設けられている。このため、このようなクラックＣの伸展が、図９（Ｂ）に示されるように、上部回路パターン３２を横切ってしまう場合がある。この場合には、上部回路パターン３２の導通が遮断されてしまうおそれがある。これにより、半導体装置１０の信頼性が低下してしまう。
一方、第１の実施の形態では、貫通孔３４ａの周囲に緩衝領域３６が形成されている。このため、上記の場合のように、上部金型部６１により押圧された外部端子４０ａ，４０ｂの変形に応じて、プリント回路基板３０の貫通孔３４ａを含む支持領域３５がトーション部３６ｂの撓みに応じて歪む。このため、プリント回路基板３０に生じる損傷の発生を低減することができる。また、この場合において、図１０（Ａ）に示されるように、貫通孔３４ａにクラックＣが発生することもある。貫通孔３４ａに発生したクラックＣもまた、プリント回路基板３０の支持領域３５の歪みに伴って貫通孔３４ａの外側に伸展してしまう。しかしながら、第１の実施の形態では、緩衝領域３６に緩衝孔３６ａが形成されている。貫通孔３４ａから外側へのクラックＣの伸展が、図１０（Ｂ）に示されるように、緩衝孔３６ａにより遮断されてしまう。このため、上部回路パターン３２がクラックＣにより横切られることがなく、上部回路パターン３２の導通が維持される。これにより、半導体装置１０の信頼性の低下が抑制される。
上記の半導体装置１０は、絶縁回路基板２０ａ，２０ｂと、主面を貫通孔３４ａが貫通するプリント回路基板３０と、貫通孔３４ａに圧入されて貫通孔３４ａを挿通し、一端部が絶縁回路基板２０ａ，２０ｂのおもて面に固着された外部端子４０ａ，４０ｂと、を有する。プリント回路基板３０は、主面に貫通孔３４ａ，３４ｂを含む支持領域３５と支持領域３５を囲み、支持領域３５に接続されたトーション部３６ｂを残して緩衝孔３６ａが開口された緩衝領域３６とを備える。外部端子４０ａ，４０ｂの変形に応じて、プリント回路基板３０の貫通孔３４ａを含む支持領域３５がトーション部３６ｂの撓みに応じて歪む。このため、プリント回路基板３０に生じる損傷の発生及び増大を低減することができる。また、この場合において、貫通孔３４ａにクラックＣが発生しても、貫通孔３４ａから外側へのクラックＣの伸展が、緩衝孔３６ａにより遮断されてしまう。このため、上部回路パターン３２がクラックＣにより横切られることがなく、上部回路パターン３２の導通が維持される。これにより、半導体装置１０の信頼性の低下が抑制される。
次に、貫通孔３４ａを含む支持領域３５の周囲に形成される緩衝領域３６の様々な形態について、図１１を用いて説明する。図１１は、第１の実施の形態の半導体装置に含まれるプリント回路基板の別の貫通孔を拡大した平面図である。なお、図１１（Ａ），（Ｂ）は、それぞれ緩衝領域の異なる形態である。
図１１（Ａ）では、上記と同様に、緩衝領域３６が貫通孔３４ａを含む支持領域３５の周囲に形成されている。図１１（Ａ）では、第１の実施の形態と異なり、緩衝領域３６において上部回路パターン３２が除去されて支持領域３５の円周に沿って等間隔に４つの開口が形成されて、それぞれにおいて絶縁板３１が表出している。この開口されている領域に、緩衝孔３６ａがそれぞれ４つずつ形成されている。そして、トーション部３６ｂは、隣接する上部回路パターン３２の開口の間であって、支持領域３５と緩衝領域３６の外側の領域とを接続している。また、この場合でも、上部回路パターン３２に形成された開口の個数は、１つでもよく、また、等間隔に、３つでも、２つでもよい。それぞれ隣接する開口の間にトーション部３６ｂが構成される。このような開口内に形成される緩衝孔３６ａの個数及び形状は、４つ及び円形状に限らず、開口に応じていくつでもよく、また、矩形状、三角形状、楕円形状でもよい。図１１（Ａ）の場合は、図３の場合よりも、絶縁板３１の表出面積が広い。このため、封止部材５０との密着性が向上する。さらに、はんだによる貫通孔３４ａに対する外部端子４０ａ，４０ｂの接合が向上する。したがって、押圧された外部端子４０ａ，４０ｂが変形するに伴って支持領域３５が歪んだ状態でも封止部材５０により確実に封止されるようになる。
また、図１１（Ｂ）では、緩衝領域３６は、貫通孔３４ａを含む支持領域３５の周囲に形成された４つの緩衝孔３６ａと、隣接する緩衝孔３６ａの間に構成されるトーション部３６ｂとを備える。緩衝孔３６ａは、プリント回路基板３０のおもて面から裏面に貫通するように、支持領域３５の周囲に等間隔で形成されている。緩衝孔３６ａは、平面視で楕円形状であって、楕円の中心と貫通孔３４ａの中心点とを結ぶ線が、楕円の長軸と直交するように形成されている。また、緩衝孔３６ａは、図３と同様に、その周りに絶縁板３１を表出させてもよい。そして、トーション部３６ｂは、緩衝孔３６ａの形状、大きさ、個数、隣接する緩衝孔３６ａの間隔に応じて、幅、形状が異なる。図１１（Ｂ）のトーション部３６ｂは一例である。
［第２の実施の形態］
第２の実施の形態では、プリント回路基板３０において、絶縁板３１の貫通孔３４ａの周囲に上部回路パターン３２が形成されている場合に、緩衝領域を形成する場合について、図１２及び図１３を用いて説明する。図１２及び図１３は、第２の実施の形態の半導体装置に含まれるプリント回路基板の貫通孔を拡大した平面図である。なお、図１２及び図１３のプリント回路基板３０では、絶縁板３１の貫通孔３４ａを取り囲む上部回路パターン３２が形成されて、当該上部回路パターン３２から離間して、上部回路パターン３２が図中上下に形成されている場合である。また、図１２（Ａ）及び図１３（Ａ）は、貫通孔３４ａの周囲の上部回路パターン３２が円形である場合、図１２（Ｂ）及び図１３（Ｂ）は、貫通孔３４ａの周囲の上部回路パターン３２が正方形である場合をそれぞれ表している。
図１２（Ａ）では、プリント回路基板３０は、貫通孔３４ａと当該貫通孔３４ａの周囲に設けられた円形状の上部回路パターン３２とを含む支持領域３５と、支持領域３５の周囲に形成された緩衝領域３６とを備えている。緩衝領域３６は、略矩形状を成している。緩衝領域３６は、支持領域３５を四方から取り囲むように形成された長方形の緩衝孔３６ａと、隣接する緩衝孔３６ａの間のトーション部３６ｂとを有している。また、図１２（Ｂ）では、貫通孔３４ａの周囲に設けられた上部回路パターン３２が四角形を成している。このような緩衝孔３６ａの形状、個数、サイズ、形成箇所も一例である。
図１３（Ａ）では、プリント回路基板３０は、貫通孔３４ａと当該貫通孔３４ａの周囲に設けられた円形状の上部回路パターン３２とを含む支持領域３５と、支持領域３５の周囲に形成された緩衝領域３６とを備えている。緩衝領域３６は、円形状を成している。緩衝領域３６は、支持領域３５の周りを取り囲むように形成された半円形状の緩衝孔３６ａと、隣接する緩衝孔３６ａの間のトーション部３６ｂとを有している。また、図１３（Ｂ）では、図１３（Ａ）において、貫通孔３４ａの周囲に設けられた上部回路パターン３２が四角形を成している。このため、プリント回路基板３０は、平面視で矩形状の支持領域３５と当該支持領域３５の周囲を取り囲む四角形状の緩衝領域３６とを有している。このような緩衝孔３６ａの形状、個数、サイズ、形成箇所も一例である。
この図１２及び図１３の場合でも、第１の実施の形態と同様に、外部端子４０ａ，４０ｂが貫通孔３４ａに圧入されており、金型６０内にセットされる場合、押圧された外部端子４０ａ，４０ｂの変形に応じて、プリント回路基板３０の貫通孔３４ａを含む支持領域３５がトーション部３６ｂの撓みに応じて歪む。このため、プリント回路基板３０に生じる損傷の発生を低減することができる。また、貫通孔３４ａの周りの上部回路パターン３２から外側へ発生したクラックが伸展して、支持領域３５を横切っても、緩衝孔３６ａにより遮断されてしまう。このため、絶縁板３１がクラックにより横切られることがなく、絶縁耐圧の低下が抑制される。
１０ 半導体装置
１０ａ 半導体構造体
２０ａ，２０ｂ 絶縁回路基板
２１ａ，２１ｂ，３１ 絶縁板
２２ａ，２２ｂ 金属板
２３ａ１，２３ａ２，２３ｂ１，２３ｂ２ 回路パターン
２４ａ１，２４ａ２，２４ｂ１，２４ｂ２ 半導体チップ
３０ プリント回路基板
３２ 上部回路パターン
３３ 下部回路パターン
３４ａ，３４ｂ 貫通孔
３５ 支持領域
３６ 緩衝領域
３６ａ 緩衝孔
３６ｂ トーション部
４０ａ，４０ｂ 外部端子
４１ａ，４１ｂ 導電ポスト
５０ 封止部材
６０ 金型
６１ 上部金型部
６１ａ キャビティ
６１ａ１，６１ｂ１ 端子収納部
６１ｃ 注入口
６２ 下部金型部
６２ａ ロケートリング

Claims (6)

  1. 基板と、
    主面を貫通孔が貫通するプリント回路基板と、
    前記貫通孔に圧入されて前記貫通孔を挿通し、一端部が前記基板のおもて面に固着された外部端子と、
    を有し、
    前記プリント回路基板は、前記主面に前記貫通孔を含む支持領域と前記支持領域を囲み、前記支持領域に接続されたトーション部を残して緩衝孔が等間隔で複数開口され、複数の前記緩衝孔の間に前記トーション部が構成される緩衝領域とを備える、
    半導体装置。
  2. 前記支持領域は円形状であって、
    前記緩衝孔は、前記支持領域の外周に沿って開口されている、
    請求項１に記載の半導体装置。
  3. 前記プリント回路基板の前記主面の反対側の下面は、前記基板の前記おもて面に対向し、前記プリント回路基板の前記下面の全体は、前記基板の前記おもて面から離隔している、
    請求項１に記載の半導体装置。
  4. 前記プリント回路基板は、絶縁板と前記絶縁板のおもて面に形成された回路パターンとを備え、
    前記緩衝領域は、開口された領域の周縁部に沿って前記絶縁板のおもて面が表出している、
    請求項１に記載の半導体装置。
  5. 基板と、
    主面を貫通孔が貫通するプリント回路基板と、
    前記貫通孔に圧入されて前記貫通孔を挿通し、一端部が前記基板のおもて面に固着された外部端子と、
    を有し、
    前記プリント回路基板は、前記主面に前記貫通孔を含む支持領域と前記支持領域を囲み、前記支持領域に接続されたトーション部を残して開口された緩衝領域とを備え、
    前記プリント回路基板は、絶縁板と前記絶縁板のおもて面に形成された回路パターンとを備え、
    前記緩衝領域は、開口された領域の周縁部に沿って前記絶縁板のおもて面が表出し、
    前記緩衝領域は、前記絶縁板のおもて面が表出されている領域に複数開口されており、前記おもて面が表出されている領域の間に前記トーション部が構成されている、
    半導体装置。
  6. 前記プリント回路基板は、前記絶縁板のおもて面の前記貫通孔を含む領域に前記回路パターンが形成され、
    前記緩衝領域が前記回路パターンを囲んで前記絶縁板に形成されている、
    請求項４に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022207590A1 (de) * 2022-07-26 2024-02-01 Zf Friedrichshafen Ag Herstellungsoptimierte Leistungselektronik für einen Stromrichter mit oberseitig kontaktierbaren Leistungsanschlüssen

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002344092A (ja) 2001-05-17 2002-11-29 Denso Corp プリント基板
US20040075177A1 (en) 2002-10-11 2004-04-22 Seiko Epson Corporation Wiring board, method of manufacturing the same, semiconductor device, circuit board, and electronic equipment
JP2004273583A (ja) 2003-03-06 2004-09-30 Toyota Motor Corp 配線基板構造体
JP2016006806A (ja) 2013-06-05 2016-01-14 富士電機株式会社 半導体装置
JP2016092261A (ja) 2014-11-06 2016-05-23 三菱電機株式会社 電子制御装置およびその製造方法
JP2017005094A (ja) 2015-06-10 2017-01-05 富士電機株式会社 半導体装置
JP2019161174A (ja) 2018-03-16 2019-09-19 富士電機株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658672B2 (ja) * 1991-10-11 1997-09-30 日本電気株式会社 Ｉ／ｏピンの修理構造および修理方法
JPH05191096A (ja) 1992-01-09 1993-07-30 Hitachi Ltd 電子部品組立体の組立方法
JP2003243066A (ja) * 2002-02-19 2003-08-29 Denso Corp 電子装置
US7503767B2 (en) * 2006-08-01 2009-03-17 General Dynamics Advanced Information Systems, Inc. Method and apparatus for compliantly connecting stack of high-density electronic modules in harsh environments
JP4995527B2 (ja) * 2006-09-28 2012-08-08 日本電波工業株式会社 表面実装用の圧電発振器
JP2011114979A (ja) 2009-11-27 2011-06-09 Panasonic Electric Works Co Ltd モータ、このモータを用いたポンプ及びこのポンプを用いた液体循環装置
US9119327B2 (en) * 2010-10-26 2015-08-25 Tdk-Lambda Corporation Thermal management system and method
EP2908338A4 (en) 2012-10-15 2016-07-13 Fuji Electric Co Ltd SEMICONDUCTOR COMPONENT
WO2014185050A1 (ja) 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP6168145B2 (ja) 2013-05-30 2017-07-26 富士電機株式会社 半導体装置
CN106104924B (zh) * 2013-12-19 2019-11-08 瑞典爱立信有限公司 连接销、转换器组件及用于制造连接销的方法
JP6164364B2 (ja) 2014-04-01 2017-07-19 富士電機株式会社 半導体装置
JP6727937B2 (ja) * 2016-06-10 2020-07-22 日本電波工業株式会社 電子デバイス
JP6897056B2 (ja) * 2016-10-20 2021-06-30 富士電機株式会社 半導体装置及び半導体装置製造方法
US10194495B2 (en) * 2016-12-21 2019-01-29 Lumileds Llc Method for addressing misalignment of LEDs on a printed circuit board

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002344092A (ja) 2001-05-17 2002-11-29 Denso Corp プリント基板
US20040075177A1 (en) 2002-10-11 2004-04-22 Seiko Epson Corporation Wiring board, method of manufacturing the same, semiconductor device, circuit board, and electronic equipment
JP2004134606A (ja) 2002-10-11 2004-04-30 Seiko Epson Corp 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器
JP2004273583A (ja) 2003-03-06 2004-09-30 Toyota Motor Corp 配線基板構造体
JP2016006806A (ja) 2013-06-05 2016-01-14 富士電機株式会社 半導体装置
US20160079133A1 (en) 2013-06-05 2016-03-17 Fuji Electric Co., Ltd. Semiconductor device
JP2016092261A (ja) 2014-11-06 2016-05-23 三菱電機株式会社 電子制御装置およびその製造方法
JP2017005094A (ja) 2015-06-10 2017-01-05 富士電機株式会社 半導体装置
JP2019161174A (ja) 2018-03-16 2019-09-19 富士電機株式会社 半導体装置及び半導体装置の製造方法

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