JP7471883B2 - メモリシステム - Google Patents
メモリシステム Download PDFInfo
- Publication number
- JP7471883B2 JP7471883B2 JP2020049667A JP2020049667A JP7471883B2 JP 7471883 B2 JP7471883 B2 JP 7471883B2 JP 2020049667 A JP2020049667 A JP 2020049667A JP 2020049667 A JP2020049667 A JP 2020049667A JP 7471883 B2 JP7471883 B2 JP 7471883B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- memory cell
- data
- string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims description 153
- 230000008569 process Effects 0.000 claims description 151
- 238000012545 processing Methods 0.000 claims description 77
- 238000012937 correction Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 110
- 239000004020 conductor Substances 0.000 description 33
- 238000010586 diagram Methods 0.000 description 22
- 238000009826 distribution Methods 0.000 description 22
- 238000012795 verification Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 13
- 238000003860 storage Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000012792 core layer Substances 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005056 compaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 230000006854 communication Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000578349 Homo sapiens Nucleolar MIF4G domain-containing protein 1 Proteins 0.000 description 1
- 102100027969 Nucleolar MIF4G domain-containing protein 1 Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
- G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0411—Online error correction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Read Only Memory (AREA)
- Detection And Correction Of Errors (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
以下に、第1実施形態に係るメモリシステムについて説明する。なお、以下の説明では、メモリシステムがSSD(solid state drive)である場合を例に説明する。
1.1.1 メモリシステムの構成
まず、メモリシステム1の全体構成の一例について、図1を用いて説明する。図1は、メモリシステム1の全体構成を示すブロック図である。
次に、メモリチップ100の詳細な構成の一例について、図2を用いて説明する。図2は、メモリチップ100の詳細な構成を示すブロック図である。なお、図2の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
次に、メモリセルアレイ18の回路構成の一例について、図3を用いて説明する。なお、図3の例は、ブロックBLK0の回路構成を示しているが、他のブロックBLKの構成も同様である。
以下、メモリセルトランジスタMCがMONOS型である例として説明する。
次に、メモリセルアレイ18の断面構成の一例について、図4を用いて説明する。図4は、メモリセルアレイ18の断面図である。
次に、本実施形態に係るメモリセルトランジスタMCの取り得る閾値電圧分布について、図5を用いて説明する。図5は、メモリセルトランジスタMCの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタMCが8値(3ビット)のデータを保持可能な場合について説明するが、保持可能なデータは8値に限定されない。本実施形態においては、メモリセルトランジスタMCが1ビット以上のデータを保持可能であればよい。
“Er”ステート:“111”データ
“A”ステート:“110”データ
“B”ステート:“100”データ
“C”ステート:“000”データ
“D”ステート:“010”データ
“E”ステート:“011”データ
“F”ステート:“001”データ
“G”ステート:“101”データ
次に、読み出し動作について、図6を用いて説明する。図6は、読み出し電圧のシフト及び、トラッキングの一例を示す図である。なお、図6の例では、説明を簡略化するため、“Er”ステートの閾値電圧分布と“A”ステートの閾値電圧分布とを示す。
本実施形態では、予め想定される閾値電圧分布のシフトに対して、シーケンサ15は、読み出し電圧を予め設定された電圧値だけシフトさせて読み出し動作を実行できる。例えば、実線で示す閾値電圧分布の場合、読み出し電圧としてVA2が設定される。これに対し、一点鎖線で示すように、閾値電圧分布がマイナス側にシフトしている場合、読み出し電圧VA1(<VA2)が設定される。また、破線で示すように、閾値電圧分布がプラス側にシフトしている場合、読み出し電圧VA3(>VA2)が設定される。読み出し電圧をシフトさせることにより、メモリコントローラ200において復号化のチャネル内ECC処理による読み出しデータの復号化を実行する際に、フェイルビット数を低減できる。
例えば、データの書き込み直後の閾値電圧分布が破線で示す通りであったとする。しかし、書き込み動作後のデータリテンション、あるいは読み出し動作時のリードディスターブ等の影響により、閾値電圧分布の分布幅が拡がる場合がある。このような場合、電圧VAで読み出し動作を行うと、斜線部分の領域に相当するメモリセルトランジスタMCがフェイルビットとなる。発生したフェイルビット数が、ECC回路260が誤り訂正可能なビット数を超えていれば、データを正しく読み出すことが困難となる。例えば、フェイルビット数が増加し、復号化のチャネル内ECC処理がフェイルした場合、メモリチップ100は、トラッキング動作を実行する。トラッキング動作は、隣り合う閾値電圧分布が互いに重なる場合に、2つの閾値電圧分布の谷となる場所、すなわち、2つの閾値電圧分布の交点を求め、得られた交点から適切な読み出し電圧VA’、すなわち読み出し電圧VAのシフト値を探索(または算出)する動作である。または、トラッキング動作は、読み出し電圧VAを変化させていった際に、復号化のチャネル内ECC処理におけるフェイルビット数が最小となる電圧、または復号化のチャネル内ECC処理による誤り訂正が可能となる電圧を探索する動作である。
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ(以下、「プログラムループ」と表記する)を繰り返すことで、メモリセルトランジスタMCの閾値電圧がターゲットレベルまで上昇される。
次に、リードベリファイ動作について説明する。本実施形態では、メモリコントローラ200は、書き込み動作の後、メモリチップ100の任意のメモリ領域における物理故障の有無を確認するために、リードベリファイ動作を実行する。より具体的には、メモリコントローラ200は、書き込み対象のブロックBLKにおいて、任意のワード線WL(セルユニットCU)のデータをメモリコントローラ200に読み出し(以下、「読み出し処理」と表記する)、ECC回路260による復号化のチャネル内ECC処理を行うことにより、バースト故障(物理故障)が発生していないか確認する。なお、リードベリファイ動作における読み出し処理は、通常の読み出し動作と同様である。そして、メモリコントローラ200は、バースト故障が発生していると判定した場合は、トラッキング動作により求めたシフト値に基づいて、リフレッシュ動作またはバッドブロック化処理を実行する。リフレッシュ動作は、対象となるメモリ領域内の有効データを他のメモリ領域に移動させる動作である。また、バッドブロック化処理は、対象となるメモリ領域を無効化し使用不可とする処理である。
まず、リードベリファイ動作の全体の流れについて、図7を用いて説明する。図7は、リードベリファイ動作の全体の流れを示すフローチャートである。本実施形態のリードベリファイ動作は、読み出し処理、復号化のチャネル内ECC処理、トラッキング処理、リフレッシュ処理、及びバッドブロック化処理を含む。
次に、1つのブロックBLKに着目して、リードベリファイ動作の流れを、図8及び図9を用いて説明する。図8及び図9は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
次に、シフト値の判定の具体例について、図10を用いて説明する。図10は、Upperページに対応する読み出し動作CR及びGRにおいて、トラッキング動作から求めたシフト値と、シフト値の判定結果の関係を示すグラフである。
本実施形態に係る構成であれば、メモリシステムの信頼性を向上できる。以下、本効果につき、詳述する。
次に、第2実施形態について説明する。第2実施形態では、変数nと変数mが同じ場合、すなわち、書き込み対象のワード線WLとリードベリファイ対象のワード線WLが同じ場合について説明する。以下、第1実施形態と異なる点を中心に説明する。
1つのブロックBLKに着目して、リードベリファイ動作の流れを、図11を用いて説明する。図11は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、本実施形態では、書き込み動作の対象となる選択ワード線WLに対応するセルユニットCU(メモリセルトランジスタMC)と、リードベリファイ動作時の読み出し処理の対象となる選択ワード線WLに対応するセルユニットCU(メモリセルトランジスタMC)とが同じである。書き込み動作及び読み出し処理の選択ワード線WLを、変数n(nは0以上の整数)を用いてWLnと表記する。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
次に、第3実施形態について説明する。第3実施形態では、メモリチップ100においてメモリ領域の一部を選択してリードベリファイ動作を実行する場合について、2つの例を示す。以下、第1及び第2実施形態と異なる点を中心に説明する。
第1例では、リードベリファイ動作を実行するブロックBLKを選択する場合について説明する。本例では、ブロックBLK毎にチャネル間パリティの符号化率が異なるメモリチップ100において、リードベリファイ動作を実行するブロックBLKを選択する場合について説明する。
チャネル間パリティの符号化率と救済能力の関係の一例について、図12を用いて説明する。図12は、2つの異なるチャネル間RAIDの適用条件(以下、「RAID条件」と表記する)に対してチャネル間パリティの符号化率とチャネル間RAIDにおける救済能力との関係を示す図である。
次に、リードベリファイ対象の具体例について、図13を用いて説明する。図13は、ブロック毎に異なるRAID条件を適用した場合における、ブロックBLKとリードベリファイ対象との関係を示す図である。
次に、リードベリファイ動作の全体の流れについて、図14を用いて説明する。図14は、リードベリファイ動作の全体の流れを示すフローチャートである。本例では、第1実施形態の図7と異なり、書き込み動作(S12)終了後、メモリコントローラ200は、書き込み動作で選択したブロックBLKがリードベリファイ対象か確認する(S30)。選択ブロックBLKがリードベリファイ対象ではない場合(S30_No)、リードベリファイ動作は実行されない。
第2例では、リードベリファイ動作を実行するワード線WLを選択する場合について説明する。本例では、例えば、メモリセルアレイの構造に起因して、物理故障が比較的発生しやすいワード線WLに対してリードベリファイ動作を実行する場合について説明する。
まず、リードベリファイ対象の具体例について、図15を用いて説明する。図15は、ワード線WLとリードベリファイ対象との関係を示す図である。
次に、1つのブロックBLKに着目して、リードベリファイ動作の流れを、図16及び図17を用いて説明する。図16及び図17は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、本例と第2実施形態とを組み合わせてもよい。以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
第3例では、リードベリファイ動作を実行するストリングユニットSUを選択する場合について、図18を用いて説明する。図18は、1つのブロックBLKにおいて、奇数ストリングユニットSUをリードベリファイ対象として選択する場合の一例を示す図である。
第4例では、1ページのデータ長において、一部のデータ(メモリセルトランジスタMC)をリードベリファイ対象として選択する場合について、図19を用いて説明する。図19は、1ページのデータ長において、一部のデータをリードベリファイ対象として選択する場合の一例を示す図である。
第5例では、セルユニットCUが2ページ以上のデータを保持可能な場合、すなわちメモリセルトランジスタMCが2ビット以上のデータを保持可能な場合に、いずれかのページをリードベリファイ対象とする場合について、図20を用いて説明する。図20は、1つのセルユニットCUにおいて、一部のページデータをリードベリファイ対象として選択する場合の一例を示す図である。
本実施形態に係る構成あれば、第1及び第2実施形態と同様の効果が得られる。
次に、第4実施形態について説明する。第4実施形態では、第1~第3実施形態と、リフレッシュ動作及びバッドブロック化処理の判定基準が異なる場合について4つの例を説明する。以下、第1~第3実施形態と異なる点を中心に説明する。
まず、第1例について説明する。第1例では、変数nと変数mとは、例えば、第1実施形態と同様に、m=n-2の関係にある。リフレッシュ動作の有無は、トラッキング動作の結果(シフト値)に基づいて判定される。バッドブロック化処理は、同一ブロックBLKにおいて、予め設定された書き込み/消去サイクル数(以下、「規定サイクル数」と表記する)以内に、リードベリファイ起因のリフレッシュ動作が複数回実行された場合に実行される。
まず、リードベリファイ動作の全体の流れについて、図21を用いて説明する。図21は、リードベリファイ動作の全体の流れを示すフローチャートである。本例のリードベリファイ動作は、読み出し処理、復号化のチャネル内ECC処理、トラッキング処理、リフレッシュ処理、及びバッドブロック化処理を含む。
次に、1つのブロックBLKに着目して、1回の書き込み/消去サイクルにおけるリードベリファイ動作の流れを、図22及び図23を用いて説明する。図22及び図23は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
次に、第2例について説明する。第2例では、第2実施形態と同様に、書き込み動作の選択ワード線WLとリードベリファイ動作の選択ワード線WLとが同じである。リフレッシュ動作及びバッドブロック化処理の判定は、第4実施形態の第1例と同様である。
1つのブロックBLKに着目して、1回の書き込み/消去サイクルにおけるリードベリファイ動作の流れを、図24を用いて説明する。図24は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
次のS130、S102、S131、及びS106の処理は、第2実施形態の図11と同様である。
次に、第3例について説明する。第3例では、変数nと変数mとは、第1実施形態と同様に、m=n-2の関係にある。リフレッシュ動作の有無は、復号化のチャネル内ECC処理の結果に基づいて判定される。また、バッドブロック化処理の有無は、規定サイクル数Dに基づいて判定される。本例では、トラッキング動作は実行されない。
まず、リードベリファイ動作の全体の流れについて、図25を用いて説明する。図25は、リードベリファイ動作の全体の流れを示すフローチャートである。本例のリードベリファイ動作は、読み出し処理、復号化のチャネル内ECC処理、リフレッシュ処理、及びバッドブロック化処理を含む。
次に、1つのブロックBLKに着目して、1回の書き込み/消去サイクルにおけるリードベリファイ動作の流れを、図26及び図27を用いて説明する。図26及び図27は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
次に、第4例について説明する。第4例では、第2実施形態と同様に、書き込み動作の選択ワード線WLとリードベリファイ動作の選択ワード線WLとが同じである。リフレッシュ動作及びバッドブロック化処理の判定は、第4実施形態の第3例と同様である。
1つのブロックBLKに着目して、1回の書き込み/消去サイクルにおけるリードベリファイ動作の流れを、図28を用いて説明する。図28は、1つのブロックBLKにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットSUについての説明を省略する。
次に、第5実施形態について説明する。第5実施形態では、リードベリファイ動作中にメモリシステム1の電源が遮断され、リードベリファイ動作が完了できなかった場合について説明する。
リードベリファイ動作の全体の流れについて、図29を用いて説明する。図29は、リードベリファイ動作の全体の流れを示すフローチャートである。本実施形態のリードベリファイ動作は、読み出し処理、復号化のチャネル内ECC処理、及びリフレッシュ処理を含む。
本実施形態に係る構成であれば、第1乃至第4実施形態と同様の効果が得られる。
上記実施形態に係るメモリシステムは、直列に接続された複数の第1メモリセル(MC)を有する第1メモリストリング(NS)を含む第1メモリブロック(BLK)と複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線(WL)とを含むメモリチップ(100)と、外部機器と接続され、メモリチップを制御し、メモリチップから読み出したデータのECC(error checking and correcting)処理が可能なメモリコントローラ(200)とを含む。メモリコントローラは、外部機器から書き込み命令を受信すると、複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、第2メモリセルに対して書き込み動作を実行し、且つ複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理とECC処理とを含むリードベリファイ動作を実行するように構成されている。
10…入出力回路
11…ロジック制御回路
12…ステータスレジスタ
13…アドレスレジスタ
14…コマンドレジスタ
15…シーケンサ
16…レディ/ビジー回路
17…電圧発生回路
18…メモリセルアレイ
19…ロウデコーダ
20…センスアンプ
21…データレジスタ
22…カラムデコーダ
30…p型ウェル領域
31…n+型拡散層領域
32、40~47…絶縁層
33~37…導電体層
50…ブロック絶縁膜
51…電荷蓄積層
52…トンネル絶縁膜
53…半導体層
54…コア層
55…キャップ層
100…メモリチップ
200…メモリコントローラ
210…ホストインターフェイス回路
220…RAM
230…CPU
240…バッファメモリ
250…NANDインターフェイス回路
260…ECC回路
1000…半導体基板
BL…ビット線
BLK…ブロック
CU…セルユニット
MC…メモリセルトランジスタ
SGD、SGS…選択ゲート線
ST1、ST2…選択トランジスタ
SU…ストリングユニット
WL…ワード線
Claims (15)
- 直列に接続された複数の第1メモリセルを有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを含むメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、前記第2メモリセルに対して前記書き込み動作を実行したことに応じて、前記複数の第1メモリセルの1つであり、前記第2メモリセルとは異なる第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成されている、
メモリシステム。 - 前記第3メモリセルは、前記第2メモリセルに対する前記書き込み動作が実行される前にデータを保持している、
請求項1に記載のメモリシステム。 - 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
前記メモリコントローラは、前記ECC処理がフェイルしたと判定した場合、前記トラッキング動作を実行するように構成されている、
請求項1または2に記載のメモリシステム。 - 前記メモリチップは、直列に接続された複数の第4メモリセルを有する第2メモリストリングを含む第2メモリブロックと、前記複数の第4メモリセルの各々のゲートに接続された複数の第2ワード線とを更に含み、
前記メモリコントローラは、前記第1メモリブロックにおける前記リードベリファイ動作の判定結果に基づいて、前記第1メモリブロックに含まれる有効データを前記第2メモリブロックに書き込むリフレッシュ動作を実行するように構成されている、
請求項1または2に記載のメモリシステム。 - 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
前記メモリコントローラは、前記ECC処理がフェイルしたと判定した場合、前記トラッキング動作を実行し、前記トラッキング動作の結果、前記読み出し電圧のシフト値が予め設定された値の範囲外であれば、前記リフレッシュ動作を実行するように構成されている、
請求項4に記載のメモリシステム。 - 前記メモリコントローラは、前記第1メモリブロックにおいて、前記書き込み動作と消去動作との繰り返し回数が予め設定された回数以内に、前記リフレッシュ動作を複数回実行した場合、前記第1メモリブロックを無効状態とするバッドブロック化処理を実行するように構成されている、
請求項4または5に記載のメモリシステム。 - 前記メモリコントローラは、前記リードベリファイ動作の判定結果に基づいて、前記第1メモリブロックを無効状態とするバッドブロック化処理を実行するように構成されている、
請求項1または2に記載のメモリシステム。 - 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
前記メモリコントローラは、前記ECC処理がフェイルしたと判定した場合、前記トラッキング動作を実行し、前記トラッキング動作の結果、前記読み出し電圧のシフト値が予め設定された値の範囲外であれば、前記バッドブロック化処理を実行するように構成されている、
請求項7に記載のメモリシステム。 - 直列に接続された複数の第1メモリセルを有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを、それぞれが含む複数のメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成され、
前記複数のメモリチップの各々は、直列に接続された複数の第4メモリセルを有する第2メモリストリングを含む第2メモリブロックと、前記複数の第4メモリセルの各々に接続された複数の第2ワード線とを更に含み、
前記メモリコントローラは、1つまたは複数のユーザデータと当該ユーザデータに付与される誤り訂正符号とを含む第1データを生成し、生成した前記第1データを前記複数のメモリチップに分散して書き込むように構成され、
前記第1メモリブロックには、前記第1データを分割した第1符号化率を有する第2データの1つが書き込まれ、前記第2メモリブロックには、前記第1データを分割した前記第1符号化率よりも符号化率が低い第2符号化率を有する第3データの1つが書き込まれる場合、前記メモリコントローラは、前記第1メモリブロックへの前記書き込み動作後に前記リードベリファイ動作を実行し、前記第2メモリブロックへの前記書き込み動作後に前記リードベリファイ動作を実行しないように構成されている、
メモリシステム。 - 直列に接続された複数の第1メモリセルを有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを含むメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成され、
前記第1メモリストリングは、
一端が直列に接続された前記複数の第1メモリセルの一端に接続され、他端がソース線に接続された第1選択トランジスタと、
直列に接続され、一端が前記複数の第1メモリセルの他端に接続された複数の第5メモリセルと、
一端が直列に接続された前記複数の第5メモリセルの他端に接続され、他端がビット線に接続された第2選択トランジスタと、
を更に含み、
前記メモリチップは、
前記第1選択トランジスタのゲートに接続された第1選択ゲート線と、前記複数の第5メモリセルの各々のゲートに接続された複数の第3ワード線と、
前記第2選択トランジスタのゲートに接続された第2選択ゲート線と、
前記複数の第1メモリセル及び前記第1選択トランジスタを含む第1メモリピラーと、
前記複数の第5メモリセル及び前記第2選択トランジスタを含む第2メモリピラーと
を更に含み、
前記第1メモリピラーは、前記複数の第1ワード線及び前記第1選択ゲート線を通過し、一端が前記ソース線に接続され、
前記第2メモリピラーは、前記第2選択ゲート線及び前記複数の第3ワード線を通過し、一端が前記第1メモリピラーに接続され、他端が前記ビット線に接続され、
前記複数の第1ワード線は、前記第1選択ゲート線と隣り合う第4ワード線と、前記第4ワード線と異なる第5ワード線とを含み、
前記複数の第3ワード線は、前記複数の第3ワード線のうち前記複数の第1ワード線に最も近い位置に配置された第6ワード線と、前記第6ワード線と異なる第7ワード線とを含み、
前記複数の第1メモリセルは、前記第4ワード線に接続された第6メモリセルと、前記第5ワード線に接続された第7メモリセルとを含み、
前記複数の第5メモリセルは、前記第6ワード線に接続された第8メモリセルと、前記第7ワード線に接続された第9メモリセルとを含み、
前記メモリコントローラは、前記第6メモリセル及び前記第8メモリセルの少なくとも1つには前記リードベリファイ動作を実行し、前記第7メモリセル及び前記第9メモリセルの少なくとも1つには前記リードベリファイ動作を実行しないように構成されている、
メモリシステム。 - 前記メモリコントローラは、
前記第3メモリセルに対する書き込み動作を実行し、前記第3メモリセルに対する前記書き込み動作を実行した後、
前記第2メモリセルに対する前記書き込み動作を実行し、前記第2メモリセルに対する前記書き込み動作を実行したことに応じ、前記第3メモリセルに対する前記リードベリファイ動作を実行するように構成されている、
請求項1乃至3のいずれか一項に記載のメモリシステム。 - 前記第1メモリストリングに含まれる直列に接続された前記複数の第1メモリセルは、さらに、第4メモリセルと第5メモリセルとを含み、
前記メモリコントローラは、
前記第4メモリセルに対する書き込み動作を実行し、前記第4メモリセルに対する前記書き込み動作を実行した後、
前記第3メモリセルに対する前記書き込み動作を実行し、前記第3メモリセルに対する前記書き込み動作を実行した後、
前記第5メモリセルに対する書き込み動作を実行し、前記第5メモリセルに対する前記書き込み動作を実行した後、
前記第2メモリセルに対する前記書き込み動作を実行し、前記第2メモリセルに対する前記書き込み動作を実行したことに応じ、前記第3メモリセルに対する前記リードベリファイ動作を実行するように構成されている、
請求項11に記載のメモリシステム。 - 直列に接続された複数の第1メモリセルと、
一端が直列に接続された前記複数の第1メモリセルの一端に接続され、他端がソース線に接続された第1選択トランジスタと、
一端が直列に接続された前記複数の第1メモリセルの他端に接続され、他端がビット線に接続された第2選択トランジスタと、
を有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを含むメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成され、
前記第1メモリブロックは、
それぞれが前記第1メモリストリングを含む複数のストリングユニットと、
前記複数のストリングユニットのうちの第1ストリングユニットに含まれる前記第2選択トランジスタのゲートに接続される第1選択ゲート線と、
前記複数のストリングユニットのうちの第2ストリングユニットに含まれる前記第2選択トランジスタのゲートに接続される第2選択ゲート線と、
前記複数のストリングユニットのうちの第3ストリングユニットに含まれる前記第2選択トランジスタのゲートに接続される第3選択ゲート線と、
前記複数のストリングユニットのうちの第4ストリングユニットに含まれる前記第2選択トランジスタのゲートに接続される第4選択ゲート線と、
前記複数のストリングユニットのそれぞれに含まれる前記第1選択トランジスタのゲートに共通して接続される第5選択ゲート線と、を含み、
前記メモリコントローラは、
前記第1ストリングユニットに含まれる前記第2メモリセルに対して前記書き込み動作を実行したことに応じ、前記第1ストリングユニットに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行せず、
前記第2ストリングユニットに含まれる前記第2メモリセルに対して前記書き込み動作を実行したことに応じ、前記第2ストリングユニットに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行し、
前記第3ストリングユニットに含まれる前記第2メモリセルに対して前記書き込み動作を実行したことに応じ、前記第3ストリングユニットに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行せず、
前記第4ストリングユニットに含まれる前記第2メモリセルに対して前記書き込み動作を実行したことに応じ、前記第4ストリングユニットに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行するように構成されている、
メモリシステム。 - 直列に接続された複数の第1メモリセルを有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを含むメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成され、
前記第1メモリブロックは、
複数の前記第1メモリストリングと、
前記複数の第1メモリストリングのそれぞれに含まれる前記第2メモリセルに共通して接続される第2ワード線と、
前記複数の第1メモリストリングのそれぞれに含まれる前記第3メモリセルに共通して接続される第3ワード線と、を含み、
前記メモリコントローラは、
前記複数の第1メモリストリングのうちの第2メモリストリング及び第3メモリストリングの各々に含まれる前記第2メモリセルに対して前記書き込み動作を実行したことに応じ、前記第2メモリストリングに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行し、前記第3メモリストリングに含まれる前記第3メモリセルに対して前記リードベリファイ動作を実行しないように構成されている、
メモリシステム。 - 直列に接続された複数の第1メモリセルを有する第1メモリストリングを含む第1メモリブロックと、前記複数の第1メモリセルの各々のゲートに接続された複数の第1ワード線とを含むメモリチップと、
外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのECC(error checking and correcting)処理を実行可能なメモリコントローラと、
を備え、
前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第1メモリセルの1つである第2メモリセルに対する書き込み動作において、前記第2メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第1メモリセルの1つである第3メモリセルに対して、読み出し処理と前記ECC処理とを含むリードベリファイ動作を実行するように構成され、
前記複数の第1メモリセルの各々は、複数ビットのデータを記憶可能に構成され、
前記メモリコントローラは、
前記第2メモリセルに対して前記書き込み動作を実行し、前記複数ビットのうちの第1ビットを前記第2メモリセルに書き込んだことに応じ、前記第3メモリセルに対して前記リードベリファイ動作を実行し、
前記第2メモリセルに対して前記書き込み動作を実行し、前記複数ビットのうちの第2ビットを前記第2メモリセルに書き込んだことに応じ、前記第3メモリセルに対して前記リードベリファイ動作を実行しないように構成されている、
メモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020049667A JP7471883B2 (ja) | 2020-03-19 | 2020-03-19 | メモリシステム |
US17/022,274 US11309051B2 (en) | 2020-03-19 | 2020-09-16 | Memory system that uses NAND flash memory as a memory chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020049667A JP7471883B2 (ja) | 2020-03-19 | 2020-03-19 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021149622A JP2021149622A (ja) | 2021-09-27 |
JP7471883B2 true JP7471883B2 (ja) | 2024-04-22 |
Family
ID=77748797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020049667A Active JP7471883B2 (ja) | 2020-03-19 | 2020-03-19 | メモリシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US11309051B2 (ja) |
JP (1) | JP7471883B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11211119B1 (en) | 2020-06-11 | 2021-12-28 | Western Digital Technologies, Inc. | QLC programming method with staging of fine data |
US11568938B2 (en) * | 2020-11-03 | 2023-01-31 | Western Digital Technologies, Inc. | QLC data programming |
US11861195B2 (en) | 2021-03-15 | 2024-01-02 | Western Digital Technologies, Inc. | TLC data programming with hybrid parity |
US11862260B2 (en) * | 2022-02-14 | 2024-01-02 | Sandisk Technologies Llc | Audit techniques for read disturb detection in an open memory block |
JP2023119953A (ja) * | 2022-02-17 | 2023-08-29 | キオクシア株式会社 | メモリシステム |
JP2023141376A (ja) * | 2022-03-24 | 2023-10-05 | キオクシア株式会社 | メモリシステム及び不揮発性メモリ |
US12013752B2 (en) * | 2022-06-16 | 2024-06-18 | Advanced Micro Devices, Inc. | Host-level error detection and fault correction |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013080450A (ja) | 2011-09-22 | 2013-05-02 | Toshiba Corp | メモリ装置 |
JP2013131095A (ja) | 2011-12-22 | 2013-07-04 | Toshiba Corp | メモリコントローラ、記憶装置およびメモリ制御方法 |
JP2013174977A (ja) | 2012-02-23 | 2013-09-05 | Toshiba Corp | メモリシステムおよびポインタ情報の更新方法 |
JP2014164792A (ja) | 2013-02-22 | 2014-09-08 | Toshiba Corp | データストレージデバイス及び方法 |
JP2017081756A (ja) | 2015-10-23 | 2017-05-18 | キヤノン株式会社 | 後処理装置及び画像形成装置 |
JP2017162068A (ja) | 2016-03-08 | 2017-09-14 | 東芝メモリ株式会社 | ストレージシステム、情報処理システムおよび制御方法 |
JP2018055748A (ja) | 2016-09-29 | 2018-04-05 | 東芝メモリ株式会社 | メモリシステム |
JP2018110043A (ja) | 2017-01-05 | 2018-07-12 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
JP6495550B1 (ja) | 2016-03-31 | 2019-04-03 | サンディスク テクノロジーズ エルエルシー | 階層選択ゲートトランジスタを有するnand構造 |
US10509720B2 (en) | 2016-10-27 | 2019-12-17 | SK Hynix Inc. | Apparatus and method to perform read reclaim operation of memory device |
US20200051649A1 (en) | 2018-08-07 | 2020-02-13 | SK Hynix Inc. | Storage device and operating method thereof |
US20200319953A1 (en) | 2019-04-05 | 2020-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, method of operating the device, and memory system including the device |
US20210257037A1 (en) | 2020-02-18 | 2021-08-19 | Sandisk Technologies Llc | Systems and methods for program verification on a memory system |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4791912B2 (ja) | 2006-08-31 | 2011-10-12 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性記憶システム |
JP5740296B2 (ja) | 2011-12-16 | 2015-06-24 | 株式会社東芝 | 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム |
US9836349B2 (en) | 2015-05-29 | 2017-12-05 | Winbond Electronics Corp. | Methods and systems for detecting and correcting errors in nonvolatile memory |
-
2020
- 2020-03-19 JP JP2020049667A patent/JP7471883B2/ja active Active
- 2020-09-16 US US17/022,274 patent/US11309051B2/en active Active
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013080450A (ja) | 2011-09-22 | 2013-05-02 | Toshiba Corp | メモリ装置 |
JP2013131095A (ja) | 2011-12-22 | 2013-07-04 | Toshiba Corp | メモリコントローラ、記憶装置およびメモリ制御方法 |
JP2013174977A (ja) | 2012-02-23 | 2013-09-05 | Toshiba Corp | メモリシステムおよびポインタ情報の更新方法 |
JP2014164792A (ja) | 2013-02-22 | 2014-09-08 | Toshiba Corp | データストレージデバイス及び方法 |
JP2017081756A (ja) | 2015-10-23 | 2017-05-18 | キヤノン株式会社 | 後処理装置及び画像形成装置 |
JP2017162068A (ja) | 2016-03-08 | 2017-09-14 | 東芝メモリ株式会社 | ストレージシステム、情報処理システムおよび制御方法 |
JP2019511802A (ja) | 2016-03-31 | 2019-04-25 | サンディスク テクノロジーズ エルエルシー | 階層選択ゲートトランジスタを有するnand構造 |
JP6495550B1 (ja) | 2016-03-31 | 2019-04-03 | サンディスク テクノロジーズ エルエルシー | 階層選択ゲートトランジスタを有するnand構造 |
JP2018055748A (ja) | 2016-09-29 | 2018-04-05 | 東芝メモリ株式会社 | メモリシステム |
US10509720B2 (en) | 2016-10-27 | 2019-12-17 | SK Hynix Inc. | Apparatus and method to perform read reclaim operation of memory device |
JP2018110043A (ja) | 2017-01-05 | 2018-07-12 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
US20200051649A1 (en) | 2018-08-07 | 2020-02-13 | SK Hynix Inc. | Storage device and operating method thereof |
US20200319953A1 (en) | 2019-04-05 | 2020-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, method of operating the device, and memory system including the device |
US20210257037A1 (en) | 2020-02-18 | 2021-08-19 | Sandisk Technologies Llc | Systems and methods for program verification on a memory system |
Also Published As
Publication number | Publication date |
---|---|
US11309051B2 (en) | 2022-04-19 |
US20210295941A1 (en) | 2021-09-23 |
JP2021149622A (ja) | 2021-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7471883B2 (ja) | メモリシステム | |
US10763898B2 (en) | Memory system that carries out soft bit decoding | |
CN106847338B (zh) | 非易失性存储器装置、存储器***及操作它们的方法 | |
US11475972B2 (en) | Non-volatile memory device, controller for controlling the same, storage device having the same, and reading method thereof | |
KR20070099586A (ko) | 소거된 섹터 검출 메커니즘 | |
US10910066B2 (en) | Memory system | |
TWI707342B (zh) | 記憶系統及半導體記憶裝置 | |
JP7353889B2 (ja) | メモリシステムおよび方法 | |
US12002519B2 (en) | Operation method of controller configured to control nonvolatile memory device and operation method of storage device | |
US11862273B2 (en) | Storage devices and methods of operating storage devices | |
US11923029B2 (en) | Memory system | |
US11815982B2 (en) | Operating method of a nonvolatile memory device for programming multipage data | |
US20230307062A1 (en) | Non-volatile memory device, operating method thereof, controller for controlling the same, and storage device including the same | |
JP6115740B1 (ja) | 半導体記憶装置 | |
CN115910158A (zh) | 存储装置 | |
US20230367487A1 (en) | Memory system | |
US10297338B2 (en) | Memory system | |
JP6293846B2 (ja) | 半導体記憶装置 | |
KR20230050020A (ko) | 반도체 메모리 장치 및 그 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220920 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20230106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20231114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240312 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240410 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7471883 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |