JP2023119953A - メモリシステム - Google Patents

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Abstract

【課題】書込みデータの信頼性悪化を抑制する。【解決手段】一実施形態のメモリシステムは、各々が複数のセルユニットを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。複数のセルユニットの各々は、複数のメモリセルを含む。メモリコントローラは、第１ブロック内の第１セルユニットへ第１データが書き込まれたことに応じて、第１ブロック内の第２セルユニットから第２データを読み出し、第２データが条件を満たす場合、第１ブロックに対するリフレッシュ処理を予約する。【選択図】図７

Description

実施形態は、メモリシステムに関する。
不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、ホスト機器からの要求に応じて、不揮発性メモリにデータを書き込む。
米国特許第１０５９２１３４号明細書 米国特許出願公開第２０１７／０１６２２７１号明細書 米国特許出願公開第２０２１／０２１７４６５号明細書
書込みデータの信頼性悪化を抑制する。
実施形態のメモリシステムは、各々が複数のセルユニットを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。上記複数のセルユニットの各々は、複数のメモリセルを含む。上記メモリコントローラは、第１ブロック内の第１セルユニットへ第１データが書き込まれたことに応じて、上記第１ブロック内の第２セルユニットから第２データを読み出し、上記第２データが条件を満たす場合、上記第１ブロックに対するリフレッシュ処理を予約する。
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。 第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。 第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。 第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。 第１実施形態に係るメモリシステムのブロック管理情報の一例を示す図。 第１実施形態に係るメモリシステムのシフト量情報の構成を示す図である。 第１実施形態に係るメモリシステムにおけるブロック管理処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおけるホストリード処理を含む一連の処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおける第１リトライ処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおける第２リトライ処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムのブロック管理情報の一例を示す図。 第２実施形態に係るメモリシステムにおけるブロック管理処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおけるシフト量算出処理の一例を示す図。 第２実施形態に係るメモリシステムにおける圧縮処理で領域によって分類される複数の圧縮値の一例を示す図。 第２実施形態に係るメモリシステムおける圧縮処理で二分木によって分類される複数の圧縮値の一例を示す図。 第２実施形態に係るメモリシステムにおけるホストリード処理を含む一連の処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおける第２リトライ処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおける第２リトライ処理の第１例での読出し対象領域と、アンカー領域、先頭領域、及び後尾領域との関係を示す図。 第２実施形態に係るメモリシステムにおける第２リトライ処理の第１例で使用される中間ＩＤと、アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤとの関係を示す図。 第２実施形態に係るメモリシステムにおける第２リトライ処理の第２例での読出し対象領域と、アンカー領域、先頭領域及び後尾領域との関係を示す図。 第２実施形態に係るメモリシステムにおける第２リトライ処理の第２例で使用される中間ＩＤと、アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤとの関係を示す図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１．１ メモリシステム
図１は、第１実施形態に係る情報処理システムの構成を示すブロック図である。図１に示すように、情報処理システム１は、ホスト機器２及びメモリシステム３を含む。
ホスト機器２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト機器２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
メモリシステム３は、ホスト機器２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト機器２からの要求（コマンド）に応じてデータのライト処理、リード処理、イレース処理を実行する。メモリシステム３は、内部処理としてライト処理、リード処理、及びイレース処理を実行してもよい。
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
メモリシステム３は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。
不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ３）を含む。各ブロックＢＬＫは、各々が不揮発にデータを記憶する複数のメモリセルトランジスタを含む。各ブロックＢＬＫは、例えば、データの消去単位である。
揮発性メモリ２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。揮発性メモリ２０は、ブロック管理情報２１及びシフト量情報２２を記憶する。ブロック管理情報２１及びシフト量情報２２の詳細については、後述する。
メモリコントローラ３０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ３０は、ホスト機器２からの要求（ホスト要求）に基づいて、不揮発性メモリ１０を制御する。
具体的には、例えば、メモリコントローラ３０は、ホスト機器２からの書込み要求（ホスト書込み要求）に基づいて、書込みデータを不揮発性メモリ１０に書き込む。また、メモリコントローラ３０は、ホスト機器２からの読出し要求（ホスト読出し要求）に基づいて、読出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ３０は、読出しデータに基づくデータをホスト機器２に送信する。
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ３０の内部構成について説明する。メモリコントローラ３０は、制御回路３１、バッファメモリ３２、ホストインタフェース回路（ホストＩ／Ｆ）３３、ＥＣＣ（Error Correction and Check）回路３４、不揮発性メモリインタフェース回路（ＮＶＭ Ｉ／Ｆ）３５、及び揮発性メモリインタフェース回路（ＶＭ Ｉ／Ｆ）３６を含む。以下に説明されるメモリコントローラ３０の各部３１－３６の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
制御回路３１は、メモリコントローラ３０の全体を制御する回路である。制御回路３１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。
バッファメモリ３２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。バッファメモリ３２は、ホスト機器２と不揮発性メモリ１０との間でデータをバッファリングする。バッファメモリ３２は、書込みデータ、及び読出しデータを一時的に記憶する。
ホストインタフェース回路３３は、メモリコントローラ３０とホスト機器２との間の通信を司る。ホストインタフェース回路３３は、ホストバスを介してホスト機器２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
ＥＣＣ回路３４は、不揮発性メモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちデータの書き込み時には、ＥＣＣ回路３４は、書込みデータに誤り訂正符号を付与する。データのリード処理時には、ＥＣＣ回路３４は、読出しデータを復号し、フェイルビットの有無を検出する。フェイルビットとは、複数のメモリセルトランジスタから読み出されたデータ（ビット列）のうち、当該複数のメモリセルトランジスタに書き込まれたデータと異なるビットである。そしてフェイルビットが検出された際には、ＥＣＣ回路３４は、フェイルビットのカラムアドレスを特定し、エラー訂正する。
不揮発性メモリインタフェース回路３５は、不揮発性メモリ１０とメモリコントローラ３０との間の通信を司る。不揮発性メモリインタフェース回路３５は、メモリバスＢＵＳを介して不揮発性メモリ１０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
揮発性メモリインタフェース回路３６は、揮発性メモリ２０とメモリコントローラ３０との間の通信を司る。揮発性メモリ２０とメモリコントローラ３０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
１．１．４ メモリバス
次に、不揮発性メモリ１０とメモリコントローラ３０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
メモリバスＢＵＳで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
チップイネーブル信号ＣＥｎは、不揮発性メモリ１０をイネーブルにするための信号である。
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ１０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ１０に通知する信号である。
ライトイネーブル信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ１０に取り込ませるための信号である。
リードイネーブル信号ＲＥｎは、不揮発性メモリ１０から出力信号Ｉ／Ｏを読み出すための信号である。
ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ１０に指示するための信号である。
レディ・ビジー信号ＲＢｎは、不揮発性メモリ１０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ１０とメモリコントローラ３０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びに書込みデータ及び読出しデータ等のデータを含む。
１．１．５ 不揮発性メモリ
次に、不揮発性メモリ１０の内部構成について説明する。図３は、第１実施形態に係る構成の一例を示す回路図である。図３では、一例として、ブロックＢＬＫ０の構成が示される。他のブロックＢＬＫ１～ＢＬＫ３の構成は、ブロックＢＬＫ０の構成と同等である。ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図３において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ０～ＢＬＫ３の各々に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に応じた列数を有する１ビットデータ列のデータ領域である。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビットデータ数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、不揮発性メモリ１０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
本実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、３ビットのデータを記憶するＴＬＣ（Triple Level Cell）である。ＭＬＣのメモリセルトランジスタが記憶する３ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、中位ビット（Ｍｉｄｄｌｅ）、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページ”と呼び、中位ビットの集合を“中位ページ”と呼び、上位ビットの集合を“上位ページ”と呼ぶ。
図４は、第１実施形態に係る複数のメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、その閾値電圧の分布は８個に分けられる。この８個の閾値電圧分布を、閾値電圧が低いものから順に“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態と呼ぶ。
また、図４に示す電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧはそれぞれ、リード処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、リード処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＤ＜ＶＥ＜ＶＦ＜ＶＧ＜ＶＲＥＡＤである。
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧ＶＡ未満である。“Ａ”状態における閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”状態における閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”状態における閾値電圧は、電圧ＶＣ以上且つ電圧ＶＤ未満である。“Ｄ”状態における閾値電圧は、電圧ＶＤ以上且つ電圧ＶＥ未満である。“Ｅ”状態における閾値電圧は、電圧ＶＥ以上且つ電圧ＶＦ未満である。“Ｆ”状態における閾値電圧は、電圧ＶＦ以上且つ電圧ＶＧ未満である。“Ｇ”状態における閾値電圧は、電圧ＶＧ以上且つ電圧ＶＲＥＡＤ未満である。
上述した８個の閾値電圧分布は、下位ビット、中位ビット、及び上位ビットを含む３ビット（３ページ）データを書き込むことで形成される。そして８個の閾値電圧分布が、それぞれ異なる３ビットのデータに対応する。本実施形態では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／中位ビット／下位ビット”に以下に示すようにデータを割り付ける。
“Ｅｒ”状態に含まれるメモリセルトランジスタＭＴは、“１１１”データを記憶する。“Ａ”状態に含まれるメモリセルトランジスタＭＴは、“１１０”データを記憶する。“Ｂ”状態に含まれるメモリセルトランジスタＭＴは、“１００”データを記憶する。“Ｃ”状態に含まれるメモリセルトランジスタＭＴは、“０００”データを記憶する。“Ｄ”状態に含まれるメモリセルトランジスタＭＴは、“０１０”データを記憶する。“Ｅ”状態に含まれるメモリセルトランジスタＭＴは、“０１１”データを記憶する。“Ｆ”状態に含まれるメモリセルトランジスタＭＴは、“００１”データを記憶する。“Ｇ”状態に含まれるメモリセルトランジスタＭＴは、“１０１”データを記憶する。
下位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｄ”状態と“Ｅ”状態とを区別する電圧ＶＥを読出し電圧として用いる。
中位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢ、“Ｃ”状態と“Ｄ”状態とを区別する電圧ＶＤ、及び“Ｅ”状態と“Ｆ”状態とを区別する電圧ＶＦを読出し電圧として用いる。
上位ページ読出しは、“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣ、及び“Ｆ”状態と“Ｇ”状態とを区別する電圧ＶＧを読出し電圧として用いる。
１．１．６ ブロック管理情報
次に、ブロック管理情報２１の構成について説明する。図５は、第１実施形態に係るメモリシステムのブロック管理情報の構成の一例を示す図である。図５に示すように、ブロック管理情報２１には、書き込まれたデータの信頼性に関する情報が、ブロックＢＬＫ毎に記憶される。信頼性に関する情報は、例えば、リフレッシュフラグ及び時間差フラグを含む。
リフレッシュフラグは、対象ブロックＢＬＫに対するリフレッシュ処理の実行が予約されているか否かを示すフラグである。リフレッシュ処理は、例えば、対象ブロックＢＬＫに書き込まれたデータを、他のブロックＢＬＫに書き写す処理である。リフレッシュ処理は、例えば、対象ブロックＢＬＫに書き込まれたデータの一部又は全部を、当該対象ブロックＢＬＫに上書きする処理であってもよい。リフレッシュフラグが“ｔｒｕｅ”の場合、対象ブロックＢＬＫに対するリフレッシュ処理が予約されていることを示す。リフレッシュフラグが“ｆａｌｓｅ”の場合、対象ブロックＢＬＫに対するリフレッシュ処理が予約されていないことを示す。
時間差フラグは、データが対象ブロックＢＬＫに複数回のライト処理に分けて書き込まれた場合に、最初のライト処理から最後のライト処理までの間の時間が、最初に書き込まれたデータの信頼性を損ねる程度に長いか否かを示すフラグである。以下の説明では、あるブロックＢＬＫにおいて最初のライト処理でデータが書き込まれてから最後のライト処理でデータが書き込まれるまでの間の時間差は、「ライト時間差」ともいう。時間差フラグが“ｔｒｕｅ”の場合、対象ブロックＢＬＫのライト時間差が、当該対象ブロックＢＬＫの信頼性を損ねる程度に長いことを示す。時間差フラグが“ｆａｌｓｅ”の場合、対象ブロックＢＬＫのライト時間差が、当該対象ブロックＢＬＫの信頼性を損ねる程度に長くないことを示す。
図５の例では、ブロックＢＬＫ０に、リフレッシュフラグ及び時間差フラグとしていずれも“ｔｒｕｅ”が記憶されている場合が示される。ブロックＢＬＫ１に、リフレッシュフラグ及び時間差フラグとして、それぞれ“ｔｒｕｅ”及び“ｆａｌｓｅ”が記憶されている場合が示される。ブロックＢＬＫ２及びＢＬＫ３の各々に、リフレッシュフラグ及び時間差フラグとしていずれも“ｆａｌｓｅ”が記憶されている場合が示される。
１．１．７ シフト量情報
次に、シフト量情報２２の構成について説明する。図６は、第１実施形態に係るメモリシステムのシフト量情報の構成を示す図である。図６に示すように、シフト量情報２２には、読出し電圧ＶＡ～ＶＧのそれぞれのデフォルト値からのシフト量ΔＶＡｎ～ΔＶＧｎの組がｎｍａｘ通り記憶される。ここで、数ｎｍａｘは、１以上の整数である。数ｎは、０以上の整数である。
シフト量情報２２は、リトライ処理において使用される。リトライ処理は、リード処理によって読み出されたデータに対するエラーの訂正に失敗した場合に、当該読出しデータに対するエラーの訂正を成功させるための新たなリード処理を実行する処理である。リトライ処理の詳細については、後述する。
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
１．２．１ ブロック管理処理
図７は、第１実施形態に係るメモリシステムにおけるブロック管理処理の一例を示すフローチャートである。
ライト処理が実行されると（開始）、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の全ての領域へデータが書き込まれたか否かを判定する（Ｓ１０）。
管理対象のブロックＢＬＫ内の全ての領域へデータが書き込まれた場合（Ｓ１０；ｙｅｓ）、メモリコントローラ３０は、管理対象のブロックＢＬＫ内で最初にデータが書き込まれた領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ１１）。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内で最初に書き込まれたデータを不揮発性メモリ１０から受信する。
ここで、最初にデータが書き込まれた領域は、物理領域及びデータ領域のいずれでもよい。物理領域として定義される場合、最初にデータが書き込まれた領域は、例えば、１本のワード線ＷＬ及び１個のストリングユニットＳＵの組に関連づけられる１個のセルユニットＣＵであり得る。データ領域として定義される場合、最初にデータが書き込まれた領域は、例えば、１個のセルユニットＣＵ内の１又は複数ページ分のデータ領域（すなわち、管理対象のブロックＢＬＫで最初にデータが書き込まれた１又は複数のページ）であってもよい。
メモリコントローラ３０は、Ｓ１１の処理によって不揮発性メモリ１０から受信したデータに基づき、フェイルビット数を算出する（Ｓ１２）。具体的には、ＥＣＣ回路３４は、Ｓ１１の処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理を実行する。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の全ての領域へのライト処理が完了した際、最初にデータが書き込まれた領域からの読出しデータにどの程度のエラーが生じているかを把握することができる。
メモリコントローラ３０は、Ｓ１２の処理で算出されたフェイルビット数が閾値以上であるか否かを判定する（Ｓ１３）。
フェイルビット数が閾値以上である場合、（Ｓ１３；ｙｅｓ）、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、管理対象のブロックＢＬＫの時間差フラグを“ｔｒｕｅ”に設定する（Ｓ１４）。
また、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、管理対象のブロックＢＬＫのリフレッシュフラグを“ｔｒｕｅ”に設定する（Ｓ１５）。
管理対象のブロックＢＬＫ内にデータが書き込まれていない領域がある場合（Ｓ１０；ｎｏ）、フェイルビット数が閾値未満である場合（Ｓ１３；ｎｏ）、又はＳ１４及びＳ１５の処理が終了すると、ブロック管理処理は終了となる（終了）。
なお、ブロック管理処理の後、メモリコントローラ３０は、例えば、所定のタイミングで、ブロック管理情報２１にアクセスし、リフレッシュフラグが“ｔｒｕｅ”に設定されたブロックＢＬＫの有無を判定する。リフレッシュフラグが“ｔｒｕｅ”に設定されたブロックＢＬＫがある場合、メモリコントローラ３０は、リフレッシュフラグが“ｔｒｕｅ”に設定されたブロックＢＬＫに対して、リフレッシュ処理を実行する。リフレッシュ処理の実行後、メモリコントローラ３０は、リフレッシュ処理が実行されたブロックＢＬＫに対応するリフレッシュフラグを“ｆａｌｓｅ”に設定する。このようなリフレッシュ処理の実行判定処理は、ブロック管理処理と同期して実行されてもよいし、非同期に実行されてもよい。
１．２．２ ホストリード処理
図８は、第１実施形態に係るメモリシステムにおけるホストリード処理を含む一連の処理の一例を示すフローチャートである。ホストリード処理とは、ホスト機器２からの要求（リード要求）に応じて実行されるリード処理である。
ホスト機器２からリード要求を受信すると（開始）、メモリコントローラ３０は、読出し対象の領域に対するホストリード処理を不揮発性メモリ１０に実行させる（Ｓ２０）。これにより、メモリコントローラ３０は、読出し対象の領域に書き込まれたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ２０のホストリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ２１）。
エラーの訂正に失敗した場合（Ｓ２１；ｎｏ）、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｆａｌｓｅ”であるか否かを判定する（Ｓ２２）。
読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｆａｌｓｅ”である場合（Ｓ２２；ｙｅｓ）、メモリコントローラ３０は、読出し対象の領域を含むブロックＢＬＫに対する第１リトライ処理を実行する（Ｓ２３）。
読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｔｒｕｅ”である場合（Ｓ２２；ｎｏ）、メモリコントローラ３０は、読出し対象の領域を含むブロックＢＬＫに対する第２リトライ処理を実行する（Ｓ２４）。
第１リトライ処理及び第２リトライ処理では、例えば、Ｓ２０のホストリード処理における読出し電圧とは異なる読出し電圧を使用した新たなリード処理が実行される。
エラーの訂正に成功した場合（Ｓ２１；ｙｅｓ）、Ｓ２３の第１リトライ処理の後、又はＳ２４の第２リトライ処理の後、ホストリード処理を含む一連の処理は、終了となる（終了）。
１．２．３ 第１リトライ処理
図９は、第１実施形態に係るメモリシステムにおける第１リトライ処理の一例を示すフローチャートである。図９に示されるＳ３０～Ｓ３９の処理は、図８におけるＳ２３の処理に対応する。
ホストリード処理においてエラーの訂正に失敗し、かつ読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｆａｌｓｅ”である場合（開始）、メモリコントローラ３０は、数ｎを０に初期化する（Ｓ３０）。
メモリコントローラ３０は、ｎ番目のシフト量を用いて、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ３１）。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ３１のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ３２）。
エラーの訂正に失敗した場合（Ｓ３２；ｎｏ）、メモリコントローラ３０は、数ｎが数ｎｍａｘに到達したか否かを判定する（Ｓ３３）。
数ｎが数ｎｍａｘに到達していない場合（Ｓ３３；ｎｏ）、メモリコントローラ３０は、数ｎをインクリメントする（Ｓ３４）。
Ｓ３４の処理の後、メモリコントローラ３０は、Ｓ３４の処理によってインクリメントされたｎ番目のシフト量を用いて、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ３１）。このように、Ｓ３２の処理においてエラーの訂正に成功するまで、又は数ｎが数ｎｍａｘに到達するまで、Ｓ３１～Ｓ３４の処理が繰り返される。
数ｎが数ｎｍａｘに到達した場合（Ｓ３４；ｙｅｓ）、揮発性メモリ２０のブロック管理情報２１にアクセスし、読出し対象の領域を含むブロックＢＬＫのリフレッシュフラグを“ｔｒｕｅ”に設定する（Ｓ３５）。
Ｓ３５の処理の後、メモリコントローラ３０は、Ｖｔｈトラッキング処理を実行する（Ｓ３６）。Ｖｔｈトラッキング処理は、読出し対象の領域に対して互いに異なる読出し電圧を用いた複数回のリード処理を実行することによって読出し対象の領域における閾値電圧分布を推定し、当該推定された閾値電圧分布に基づいて読出し電圧を推定する処理である。
メモリコントローラ３０は、読出し対象の領域に対して、Ｓ３６のＶｔｈトラッキング処理によって推定された読出し電圧を用いたリード処理を不揮発性メモリ１０に実行させる（Ｓ３７）。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ３７のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ３８）。
エラーの訂正に失敗した場合（Ｓ３８；ｎｏ）、メモリコントローラ３０は、読出し対象の領域から読み出されるデータに含まれるエラーの訂正が不可であると判定する（Ｓ３９）。
シフト量情報２２内のシフト量、若しくはＶｔｈトラッキング処理によって推定された読出し電圧を用いたリード処理に基づくエラーの訂正に成功した場合（Ｓ３２；ｙｅｓ若しくはＳ３８；ｙｅｓ）、又はＳ３９の処理の後、第１リトライ処理は終了となる（終了）。
１．２．４ 第２リトライ処理
図１０は、第１実施形態に係るメモリシステムにおける第２リトライ処理の一例を示すフローチャートである。図１０に示されるＳ４０～Ｓ４３の処理は、図８におけるＳ２４の処理に対応する。
ホストリード処理においてエラーの訂正に失敗し、かつ読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｔｒｕｅ”である場合（開始）、メモリコントローラ３０は、Ｖｔｈトラッキング処理を実行する（Ｓ４０）。
メモリコントローラ３０は、読出し対象の領域に対して、Ｓ４０のＶｔｈトラッキング処理によって推定された読出し電圧を用いたリード処理を不揮発性メモリ１０に実行させる（Ｓ４１）。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ４１のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ４２）。
エラーの訂正に失敗した場合（Ｓ４２；ｎｏ）、メモリコントローラ３０は、読出し対象の領域から読み出されるデータに含まれるエラーの訂正が不可であると判定する（Ｓ４３）。
エラーの訂正に成功した場合（Ｓ４２；ｙｅｓ）、又はＳ４３の処理の後、第２リトライ処理は終了となる（終了）。
このように、第２リトライ処理では、第１リトライ処理のうち、シフト量情報２２を用いたリード処理が省略される。これにより、メモリコントローラ３０は、時間差フラグが“ｔｒｕｅ”である場合には、時間差フラグが“ｆａｌｓｅ”である場合よりもリトライ処理を簡略化させることができる。
なお、メモリコントローラ３０は、ブロック管理処理の場合と同様に、ホストリード処理の後に、リフレッシュフラグの実行判定処理を実行し得る。リフレッシュフラグの実行判定処理の詳細は、ブロック管理処理の際と同等であるため、説明を省略する。なお、フレッシュ処理の実行判定処理は、ホストリード処理と同期して実行されてもよいし、非同期に実行されてもよい。
１．３ 第１実施形態に係る効果
フェイルビット数は、データが書き込まれた後の経過時間に応じて増加する傾向を有する。このため、ライト時間差が大きい場合、ブロックＢＬＫ内の全ての領域が書き込まれた際、最初にデータが書き込まれた領域から読み出されるデータには、最後にデータが書き込まれた領域から読み出されるデータに対して、有意に多いフェイルビット数が含まれている可能性があり、好ましくない。
第１実施形態によれば、メモリコントローラ３０は、ブロックＢＬＫ内の全ての領域にデータが書き込まれたことに応じて、当該ブロックＢＬＫ内で最初にデータが書き込まれた領域からデータを読み出す。読み出されたデータに含まれるフェイルビット数が閾値以上の場合、メモリコントローラ３０は、ブロックＢＬＫ内で最初にデータが書き込まれた時間と、最後にデータが書き込まれた時間との間に生じるライト時間差が有意に大きいと判定する。これにより、ライト時間差が大きいブロックＢＬＫを検出することができる。
また、ライト時間差が有意に大きい場合には、当該ブロックＢＬＫに対応するリフレッシュフラグを“ｔｒｕｅ”に設定する。これにより、リフレッシュ処理が適宜実行される。このため、当該ブロックＢＬＫのライト時間差を解消することができる。従って、書込みデータの信頼性悪化を抑制することができる。
また、ライト時間差が有意に大きい場合には、メモリコントローラ３０は、当該ブロックＢＬＫに対応する時間差フラグを更に“ｔｒｕｅ”に設定する。これにより、ブロックＢＬＫ内の書込み順番が最初と最後の領域間で大きなライト時間差が生じているか否かの情報を、ブロックＢＬＫ毎に１ビットの情報で管理することができる。
また、ホストリード処理においてフェイルビットの訂正に失敗した場合、メモリコントローラ３０は、時間差フラグに“ｔｒｕｅ”が設定されているか否かに応じて、異なるリトライ処理を実行する。これにより、ライト時間差が有意に大きく、シフト量情報２２に基づくリトライ処理ではエラー訂正処理が成功しないことが想定される場合には、シフト量情報２２に基づくリード処理を実行することなく、速やかにＶｔｈトラッキング処理に移行することができる。このため、リトライ処理に要する時間を短縮することができる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、読出し電圧のシフト量をブロックＢＬＫ毎に管理する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ ブロック管理情報
図１１は、第２実施形態に係るメモリシステムのブロック管理情報の構成の一例を示す図である。図１１は、第１実施形態における図５に対応する。図１１に示すように、ブロック管理情報２１Ａには、リフレッシュフラグ、及び時間差フラグに加えて、アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤがブロックＢＬＫ毎に記憶される。
アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤは、読出し電圧ＶＡ～ＶＧのそれぞれのシフト量の組の圧縮値である。すなわち、１個のＩＤは、１組のシフト量＝（ΔＶＡ，ΔＶＢ，ΔＶＣ，ΔＶＤ，ΔＶＥ，ΔＶＦ，ΔＶＧ）に対応する。１組のシフト量は、シフト量算出処理によって算出される。また、１組のシフト量は、圧縮処理によって１個のＩＤに圧縮される。シフト量算出処理及び圧縮処理の詳細については、後述する。
アンカーＩＤは、管理対象のブロックＢＬＫにおけるアンカー領域に対するシフト量算出処理によって算出されたシフト量の圧縮値である。アンカー領域とは、管理対象のブロックＢＬＫを代表する領域である。アンカー領域と異なる読出し対象領域からデータを読み出す場合、メモリコントローラ３０は、例えば、アンカーＩＤを１組のシフト量に展開した後、当該展開された１組のシフト量を読出し対象領域とアンカー領域との位置関係に応じて補正する。このように、メモリコントローラ３０は、アンカーＩＤに基づき、当該アンカーＩＤに対応する管理対象のブロックＢＬＫ内の任意の領域における読出し電圧のシフト量を算出する機能を有する。なお、アンカー領域は、１個のセルユニットに対応していてもよい。アンカー領域は、セルユニットＣＵ内の１又は複数ページに対応していてもよい。
先頭ＩＤは、管理対象のブロックＢＬＫにおいてデータが最初に書き込まれた領域（以下、「先頭領域」とも言う。）に対するシフト量算出処理によって算出されたシフト量の圧縮値である。メモリコントローラ３０は、先頭ＩＤに基づき、当該先頭ＩＤに対応する管理対象のブロックＢＬＫ内の任意の領域における読出し電圧のシフト量を算出する機能を有していてもよい。なお、先頭領域は、１個のセルユニットに対応していてもよい。先頭領域は、セルユニットＣＵ内の１又は複数ページに対応していてもよい。
後尾ＩＤは、管理対象のブロックＢＬＫにおいてデータが最後に書き込まれた領域（以下、「後尾領域」とも言う。）に対するシフト量算出処理によって算出されたシフト量の圧縮値である。メモリコントローラ３０は、後尾ＩＤに基づき、当該後尾ＩＤに対応する管理対象のブロックＢＬＫ内の任意の領域における読出し電圧のシフト量を算出する機能を有していてもよい。なお、後尾領域は、１個のセルユニットに対応していてもよい。後尾領域は、セルユニットＣＵ内の１又は複数ページに対応していてもよい。
図１１の例では、ブロックＢＬＫ０にアンカーＩＤとして９が、先頭ＩＤとして３が、後尾ＩＤとして８がそれぞれ記憶されている場合が示される。ブロックＢＬＫ１、ＢＬＫ２、及びＢＬＫ３には、アンカーＩＤとしてそれぞれ３、４、及び５が記憶されており、先頭ＩＤ及び後尾ＩＤは記憶されていない場合が示される。
２．２ ブロック管理処理
図１２は、第２実施形態に係るメモリシステムにおけるブロック管理処理の一例を示すフローチャートである。図１２は、第１実施形態における図７に対応する。図１２の例では、管理対象のブロックＢＬＫに対応するアンカーＩＤが、ブロック管理情報２１Ａに予め記憶されているものとする。
ライト処理が実行されると（開始）、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の全ての領域へデータが書き込まれたか否かを判定する（Ｓ５０）。
管理対象のブロックＢＬＫ内の全ての領域へデータが書き込まれた場合（Ｓ５０；ｙｅｓ）、メモリコントローラ３０は、アンカーＩＤに基づき、管理対象のブロックＢＬＫ内の先頭領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ５１）。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内で最初に書き込まれたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０は、Ｓ５１の処理によって不揮発性メモリ１０から受信したデータに基づき、フェイルビット数を算出する（Ｓ５２）。具体的には、ＥＣＣ回路３４は、Ｓ５１の処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理を実行する。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の全ての領域へのライト処理が完了した際、先頭領域からの読出しデータにどの程度のエラーが生じているかを把握することができる。
メモリコントローラ３０は、Ｓ５２の処理で算出されたフェイルビット数が閾値以上であるか否かを判定する（Ｓ５３）。
フェイルビット数が閾値以上である場合、（Ｓ５３；ｙｅｓ）、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、管理対象のブロックＢＬＫの時間差フラグを“ｔｒｕｅ”に設定する（Ｓ５４）。
また、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、管理対象のブロックＢＬＫのリフレッシュフラグを“ｔｒｕｅ”に設定する（Ｓ５５）。
メモリコントローラ３０は、Ｓ５１のリード処理の結果に基づくシフト量算出処理を実行する。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の先頭領域に対する読出し電圧のシフト量（先頭シフト量）を算出する（Ｓ５６）。
メモリコントローラ３０は、Ｓ５６のシフト量算出処理によって算出された先頭シフト量の圧縮処理を実行する。これにより、メモリコントローラ３０は、先頭シフト量に基づく先頭ＩＤを導出する（Ｓ５７）。
更に、メモリコントローラ３０は、アンカーＩＤに基づき、管理対象のブロックＢＬＫ内の後尾領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ５８）。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内で最後に書き込まれたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０は、Ｓ５８のリード処理の結果に基づくシフト量算出処理を実行する。これにより、メモリコントローラ３０は、管理対象のブロックＢＬＫ内の後尾領域に対する読出し電圧のシフト量（後尾シフト量）を算出する（Ｓ５９）。
メモリコントローラ３０は、Ｓ５９のシフト量算出処理によって算出された後尾シフト量の圧縮処理を実行する。これにより、メモリコントローラ３０は、後尾シフト量に基づく後尾ＩＤを導出する（Ｓ６０）。
メモリコントローラ３０は、Ｓ５７の圧縮処理によって導出された先頭ＩＤ、及びＳ６０の圧縮処理によって導出された後尾ＩＤを管理対象のブロックＢＬＫに対応づけて、揮発性メモリ２０のブロック管理情報２１Ａに記憶させる。
Ｓ６１の処理の後、ブロック管理処理は終了となる（終了）。
２．３ シフト量算出処理
次に、Ｓ５６及びＳ５９のシフト量算出処理の詳細について説明する。以下では、読出し電圧のデフォルト値を使用して読み出されたデータに基づくシフト量算出処理について説明する。
Ｓ５１及びＳ５８のリード処理の後、ＥＣＣ回路３４は、読み出されたデータに対して、エラー検出処理を実行する。これにより、メモリコントローラ３０は、読出しデータのカラムアドレス毎に、訂正前のデータ列と、訂正後のデータ列と、を把握できる。このため、メモリコントローラ３０は、読出しデータのカラムアドレス毎に、書き込まれた際の（真の）状態と、読み出された際の（誤りを含み得る）状態と、を把握できる。具体的には、例えば、メモリコントローラ３０は、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２を把握できる。また、メモリコントローラ３０は、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１を把握できる。
図１３は、第２実施形態に係るメモリシステムにおけるシフト量算出処理の一例を示す図である。図１３の例では、読出し電圧ＶＡのシフト量を算出する場合が示される。図１３において、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２は、図１３（Ａ）～図１３（Ｃ）における領域（ａ）の面積に相当する。また、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１は、図１３（Ａ）～図１３（Ｃ）における領域（ｂ）の面積に相当する。
図１３（Ａ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔと等しい場合が示される。図１３（Ａ）の場合、領域（ａ）の面積と、領域（ｂ）の面積とは、等しくなる。この場合、“Ｅｒ”状態と“Ａ”状態との間で発生するフェイルビット数Ｅ（＝Ｅ１２＋Ｅ２１）は最小となることが期待される。このため、メモリコントローラ３０は、読出し電圧ＶＡが更新不要であると判定する。つまり、メモリコントローラ３０は、“０”のシフト量ΔＶＡを算出する（ΔＶＡ＝０）。
図１３（Ｂ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも高電圧側に位置する場合が示される。図１３（Ｂ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも大きくなる。この場合、フェイルビット数Ｅは、図１３（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、メモリコントローラ３０は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、メモリコントローラ３０は、負のシフト量ΔＶＡを算出する（ΔＶＡ＜０）。
図１３（Ｃ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも低電圧側に位置する場合が示される。図１３（Ｃ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも小さくなる。この場合、フェイルビット数Ｅは、図１３（Ａ）の場合のフェイルビット数Ｅよりも多くなり、好ましくない。このため、メモリコントローラ３０は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、メモリコントローラ３０は、正のシフト量ΔＶＡを算出する（ΔＶＡ＞０）。
なお、領域（ａ）の面積及び領域（ｂ）の面積の差の絶対値は、読出し電圧ＶＡが閾値電圧ＶＡｏｐｔから離れるほど大きくなることが期待される。このため、メモリコントローラ３０は、読出し電圧ＶＡのシフト量ΔＶＡを、領域（ａ）の面積及び領域（ｂ）の面積の比の大きさに応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切なシフト量を決定することができ、閾値電圧ＶＡｏｐｔに近づくようにシフト量ΔＶＡを算出することができる。
なお、図示は省略されるが、他の読出し電圧ＶＢ～ＶＧについても、読出し電圧ＶＡの場合と同様にシフト量ΔＶＢ～ΔＶＧが算出される。
以上のように動作することにより、Ｓ５６のシフト量算出処理では、先頭領域から読み出されたデータに基づく１組のシフト量が先頭シフト量として算出される。また、Ｓ５９のシフト量算出処理では、後尾領域から読み出されたデータに基づく１組のシフト量が後尾シフト量として算出される。
なお、シフト量ΔＶＡｐｒｅを読出し電圧ＶＡのデフォルト値ＶＡ０に加えた値（ＶＡ０＋ΔＶＡｐｒｅ）を使用して読み出されたデータに基づくシフト量算出処理では、シフト量ΔＶＡｐｒｅは、以下のようなシフト量ΔＶＡｐｏｓｔに更新される。すなわち、図１３（Ａ）のように、領域（ａ）の面積と領域（ｂ）の面積とが等しい場合、シフト量ΔＶＡの更新は不要である。このため、シフト量ΔＶＡｐｏｓｔ＝シフト量ΔＶＡｐｒｅとなる。図１３（Ｂ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも大きい場合、シフト量ΔＶＡｐｏｓｔは、シフト量ΔＶＡｐｒｅよりも低い値に更新される。図１３（Ｃ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも小さい場合、シフト量ΔＶＡｐｏｓｔは、シフト量ΔＶＡｐｒｅよりも高い値に更新される。
２．４ 圧縮処理
次に、Ｓ５７及びＳ６０の圧縮処理の詳細について説明する。
１組のシフト量は、ｋ次元の特徴量によって特徴付けられる（ｋは、１以上の整数）。圧縮処理は、１組のシフト量を特徴付けるｋ次元の特徴量に基づき、１組のシフト量を圧縮値対応づける処理である。
図１４は、第２実施形態に係るメモリシステムにおける圧縮処理で領域によって分類される複数の圧縮値の一例を示す図である。図１４では、一例として、ｋが２の場合が示される。すなわち、１組のシフト量は、互いに交差するｖ１軸及びｖ２による２次元空間上にマッピングされる。そして、当該２次元空間上においてマッピングされる位置に応じて、１組のシフト量に圧縮値が割り当てられる。
図１４の例では、ｃ１未満の特徴量ｖ１、及びａ２以上の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値１が割り当てられる。ｃ１以上ａ１未満の特徴量ｖ１、及びｃ２以上の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値２が割り当てられる。ａ１以上の特徴量ｖ１、及びｂ２以上の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値３が割り当てられる。ｃ１以上ａ１未満の特徴量ｖ１、及びａ２以上ｃ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値４が割り当てられる。ａ１以上ｂ１未満の特徴量ｖ１、及びｄ２以上ｂ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値５が割り当てられる。ｂ１以上の特徴量ｖ１、及びｅ２以上ｂ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値６が割り当てられる。ａ１未満の特徴量ｖ１、及びａ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値７が割り当てられる。ａ１以上ｂ１未満の特徴量ｖ１、及びｄ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値８が割り当てられる。ｂ１以上の特徴量ｖ１、及びｅ２未満の特徴量ｖ２によって特徴付けられる１組のシフト量には、圧縮値９が割り当てられる。
ここで、数ａ１、ｂ１、及びｃ１は、ｃ１＜ａ１＜ｂ１の大小関係を満たす。数ａ２、ｂ２、ｃ２、ｄ２、及びｅ２は、ｅ２＜ａ２＜ｄ２＜ｂ２＜ｃ２の大小関係を満たす。
以上のような圧縮値の割り当ては、例えば、二分木を用いて分類される。図１５は、第２実施形態に係るメモリシステムおける圧縮処理で二分木によって分類される複数の圧縮値の一例を示す図である。図１５に示される二分木は、図１４に示される圧縮値の割り当てに対応する。
図１５に示すように、二分木は、例えば、８個のノードＮ１～Ｎ８、及び９個の終端ノードＴ１～Ｔ９を含む。ノードＮ１～Ｎ８がそれぞれ、特徴量に対する互いに異なる判定処理Ｓ７０～Ｓ７７に対応する。図１５では、「特徴量ＸがＹ以上であるか否か」という判定処理が（Ｘ，Ｙ）のように記号化されて示される。
すなわち、ノードＮ１において、メモリコントローラ３０は、特徴量ｖ１がａ１以上であるか否かを判定する（Ｓ７０）。
特徴量ｖ１がａ１未満である場合（Ｓ７０；ｎｏ）、メモリコントローラ３０は、特徴量ｖ２がａ２以上であるか否かを判定する（Ｓ７１）。
特徴量ｖ２がａ２未満の場合（Ｓ７１；ｎｏ）、メモリコントローラ３０は、１組のシフト量の圧縮値が７であると判定する。
特徴量ｖ２がａ２以上である場合（Ｓ７１；ｙｅｓ）、メモリコントローラ３０は、特徴量ｖ１がｃ１以上であるか否かを判定する（Ｓ７２）。
特徴量ｖ１がｃ１未満である場合（Ｓ７２；ｎｏ）、メモリコントローラ３０は、１組のシフト量の圧縮値が１であると判定する。
特徴量ｖ１がｃ１以上である場合（Ｓ７２；ｙｅｓ）、メモリコントローラ３０は、特徴量ｖ２がｃ２以上であるか否かを判定する（Ｓ７３）。
特徴量ｖ２がｃ２未満である場合（Ｓ７３；ｎｏ）、メモリコントローラ３０は、１組のシフト量の圧縮値が４であると判定する。
特徴量ｖ２がｃ２以上である場合（Ｓ７３；ｙｅｓ）、メモリコントローラ３０は、１組のシフト量の圧縮値が２であると判定する。
特徴量ｖ１がａ１以上である場合（Ｓ７０；ｙｅｓ）、メモリコントローラ３０は、特徴量ｖ２がｂ２以上であるか否かを判定する（Ｓ７４）。
特徴量ｖ２がｂ２以上の場合（Ｓ７４；ｙｅｓ）、メモリコントローラ３０は、１組のシフト量の圧縮値が３であると判定する。
特徴量ｖ２がｂ２未満である場合（Ｓ７４；ｎｏ）、メモリコントローラ３０は、特徴量ｖ１がｂ１以上であるか否かを判定する（Ｓ７５）。
特徴量ｖ１がｂ１未満である場合（Ｓ７５；ｎｏ）、メモリコントローラ３０は、特徴量ｖ２がｄ２以上であるか否かを判定する（Ｓ７６）。
特徴量ｖ２がｄ２未満である場合（Ｓ７６；ｎｏ）、メモリコントローラ３０は、１組のシフト量の圧縮値が８であると判定する。
特徴量ｖ２がｄ２以上である場合（Ｓ７６；ｙｅｓ）、メモリコントローラ３０は、１組のシフト量の圧縮値が５であると判定する。
特徴量ｖ１がｂ１以上である場合（Ｓ７５；ｙｅｓ）、メモリコントローラ３０は、特徴量ｖ２がｅ２以上であるか否かを判定する（Ｓ７７）。
特徴量ｖ２がｅ２未満である場合（Ｓ７７；ｎｏ）、メモリコントローラ３０は、１組のシフト量の圧縮値が９であると判定する。
特徴量ｖ２がｅ２以上である場合（Ｓ７７；ｙｅｓ）、メモリコントローラ３０は、１組のシフト量の圧縮値が６であると判定する。
以上により、任意の組のシフト量を、圧縮値１～９のいずれかに割り当てることができる。
２．３ ホストリード処理
図１６は、第２実施形態に係るメモリシステムにおけるホストリード処理を含む一連の処理の一例を示すフローチャートである。図１６は、第１実施形態における図８に対応する。図１６の例では、読出し対象のブロックＢＬＫに対応するアンカーＩＤが、ブロック管理情報２１Ａに予め記憶されているものとする。
ホスト機器２からリード要求を受信すると（開始）、メモリコントローラ３０は、アンカーＩＤに基づき、読出し対象の領域に対するホストリード処理を不揮発性メモリ１０に実行させる（Ｓ８０）。これにより、メモリコントローラ３０は、読出し対象の領域に書き込まれたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ８０のホストリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ８１）。
エラーの訂正に失敗した場合（Ｓ８１；ｎｏ）、メモリコントローラ３０は、揮発性メモリ２０のブロック管理情報２１にアクセスし、読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｆａｌｓｅ”であるか否かを判定する（Ｓ８２）。
読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｆａｌｓｅ”である場合（Ｓ８２；ｙｅｓ）、メモリコントローラ３０は、読出し対象の領域を含むブロックＢＬＫに対する第１リトライ処理を実行する（Ｓ８３）。Ｓ８３の第１リトライ処理は、図８におけるＳ２３の第１リトライ処理と同等である。
読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｔｒｕｅ”である場合（Ｓ８２；ｎｏ）、メモリコントローラ３０は、読出し対象の領域を含むブロックＢＬＫに対する第２リトライ処理を実行する（Ｓ８４）。Ｓ８４の第２リトライ処理は、図８におけるＳ２４の第２リトライ処理と異なる。
エラーの訂正に成功した場合（Ｓ８１；ｙｅｓ）、Ｓ８３の第１リトライ処理の後、又はＳ８４の第２リトライ処理の後、ホストリード処理を含む一連の処理は、終了となる（終了）。
２．４ 第２リトライ処理
次に、第２実施形態に係るメモリシステムにおける第２リトライ処理について説明する。
２．４．１ フローチャート
図１７は、第２実施形態に係るメモリシステムにおける第２リトライ処理の一例を示すフローチャートである。図１７に示されるＳ９０～Ｓ１０２の処理は、図１６におけるＳ８４の処理に対応する。図１７の例では、読出し対象のブロックＢＬＫに対応する先頭ＩＤ及び後尾ＩＤが、ブロック管理情報２１Ａに予め記憶されているものとする。
ホストリード処理においてエラーの訂正に失敗し、かつ読出し対象の領域を含むブロックＢＬＫの時間差フラグが“ｔｒｕｅ”である場合（開始）、メモリコントローラ３０は、読出し対象の領域がアンカー領域よりも先に書き込まれたか否かを判定する（Ｓ９０）。
読出し対象の領域がアンカー領域よりも先に書き込まれた場合（Ｓ９０；ｙｅｓ）、メモリコントローラ３０は、先頭ＩＤに基づき、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ９１）。これにより、メモリコントローラ３０は、図１６におけるＳ８０のホストリード処理とは異なる読出し電圧を用いて、読出し対象の領域から読み出されたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ９１のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ９２）。
エラーの訂正に失敗した場合（Ｓ９２；ｎｏ）、メモリコントローラ３０は、アンカーＩＤ及び先頭ＩＤに基づくＩＤ（第１中間ＩＤ）に基づき、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ９３）。これにより、メモリコントローラ３０は、図１６におけるＳ８０のホストリード処理、及びＳ９３のリード処理とは異なる読出し電圧を用いて、読出し対象の領域から読み出されたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ９３のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ９４）。
先頭ＩＤ又は第１中間ＩＤに基づく読出しデータのエラーの訂正に失敗した場合（Ｓ９２；ｙｅｓ又はＳ９４；ｙｅｓ）、第２リトライ処理は終了となる（終了）。
読出し対象の領域がアンカー領域よりも後に書き込まれた場合（Ｓ９０；ｎｏ）、メモリコントローラ３０は、後尾ＩＤに基づき、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ９５）。これにより、メモリコントローラ３０は、図１６におけるＳ８０のホストリード処理とは異なる読出し電圧を用いて、読出し対象の領域から読み出されたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ９５のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ９６）。
エラーの訂正に失敗した場合（Ｓ９６；ｎｏ）、メモリコントローラ３０は、アンカーＩＤ及び後尾ＩＤに基づくＩＤ（第２中間ＩＤ）に基づき、読出し対象の領域に対するリード処理を不揮発性メモリ１０に実行させる（Ｓ９７）。これにより、メモリコントローラ３０は、図１６におけるＳ８０のホストリード処理、及びＳ９５のリード処理とは異なる読出し電圧を用いて、読出し対象の領域から読み出されたデータを不揮発性メモリ１０から受信する。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ９７のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ９８）。
後尾ＩＤ又は第２中間ＩＤに基づく読出しデータのエラーの訂正に失敗した場合（Ｓ９６；ｙｅｓ又はＳ９８；ｙｅｓ）、第２リトライ処理は終了となる（終了）。
先頭ＩＤ及び第１中間ＩＤに基づく読出しデータのいずれのエラーの訂正にも失敗した場合（Ｓ９２；ｎｏ及びＳ９４；ｎｏ）、又は後尾ＩＤ及び第２中間ＩＤに基づく読出しデータのいずれのエラーの訂正にも失敗した場合（Ｓ９６；ｎｏ及びＳ９８；ｎｏ）、メモリコントローラ３０は、Ｖｔｈトラッキング処理を実行する（Ｓ９９）。
メモリコントローラ３０は、読出し対象の領域に対して、Ｓ９９のＶｔｈトラッキング処理によって推定された読出し電圧を用いたリード処理を不揮発性メモリ１０に実行させる（Ｓ１００）。
メモリコントローラ３０のＥＣＣ回路３４は、Ｓ１００のリード処理によって不揮発性メモリ１０から受信したデータに関するエラー検出処理及びエラー訂正処理を実行する。そして、ＥＣＣ回路３４は、エラー検出処理及びエラー訂正処理によって、データに含まれるエラーの訂正が成功したか否かを判定する（Ｓ１０１）。
エラーの訂正に失敗した場合（Ｓ１０１；ｎｏ）、メモリコントローラ３０は、読出し対象の領域から読み出されるデータに含まれるエラーの訂正が不可であると判定する（Ｓ１０２）。
エラーの訂正に成功した場合（Ｓ１０１；ｙｅｓ）、又はＳ１０２の処理の後、第２リトライ処理は終了となる（終了）。
２．４．２ 具体例
次に、第２リトライ処理の具体例について説明する。
以下では、説明の便宜上、ワード線ＷＬα及びストリングユニットＳＵβの組に対応するセルユニットＣＵを、ＣＵ（ＷＬα，ＳＵβ）と記載する。
以下に説明する第２リトライ処理では、ブロックＢＬＫ０内の領域が読出し対象領域となる場合を想定する。そして、ブロックＢＬＫ０におけるアンカー領域が、セルユニットＣＵ（ＷＬ４，ＳＵ２）である場合を想定する。また、ブロックＢＬＫ０に対してライト処理が実行される順番は、セルユニットＣＵ（ＷＬ０，ＳＵ０）、ＣＵ（ＷＬ０，ＳＵ１）、ＣＵ（ＷＬ０，ＳＵ２）、ＣＵ（ＷＬ０，ＳＵ３）、ＣＵ（ＷＬ１，ＳＵ０）、ＣＵ（ＷＬ１，ＳＵ１）、ＣＵ（ＷＬ１，ＳＵ２）、…のような順番である場合を想定する。この場合、ブロックＢＬＫ０における先頭領域は、セルユニットＣＵ（ＷＬ０，ＳＵ０）である。また、ブロックＢＬＫ０における後尾領域は、セルユニットＣＵ（ＷＬ７，ＳＵ３）である。
また、ブロックＢＬＫ０のアンカーＩＤ、先頭ＩＤ、及び後尾ＩＤは、図１１に示したブロック管理情報２１Ａの通り（つまり、アンカーＩＤ＝９、先頭ＩＤ＝３、及び後尾ＩＤ＝８）であるものとする。
（第１例）
図１８は、第２実施形態に係るメモリシステムにおける第２リトライ処理の第１例での読出し対象領域と、アンカー領域、先頭領域、及び後尾領域との関係を示す図である。図１９は、第２実施形態に係るメモリシステムにおける第２リトライ処理の第１例で使用される中間ＩＤと、アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤとの関係を示す図である。第１例は、読出し対象領域がセルユニットＣＵ（ＷＬ２，ＳＵ１）である場合に対応する。
図１８に示すように、読出し対象領域に対応するセルユニットＣＵ（ＷＬ２，ＳＵ１）の書込み順番は、先頭領域に対応するセルユニットＣＵ（ＷＬ０，ＳＵ０）と、アンカー領域に対応するセルユニットＣＵ（ＷＬ４，ＳＵ２）との間である。これにより、読出し対象領域は、アンカー領域よりも先に書き込まれる。このため、メモリコントローラ３０は、図１７に示した第２リトライ処理において、Ｓ９１～Ｓ９４の処理を実行する。すなわち、先頭ＩＤに基づいて読み出されたデータの訂正に失敗すると、メモリコントローラ３０は、第１中間ＩＤに基づくリード処理を不揮発性メモリ１０に実行させる。
図１９に示すように、メモリコントローラ３０は、二分木における各種判定処理において、アンカーＩＤに達するフローと先頭ＩＤに達するフローとの間に位置するフローによって到達する終端ノードに対応する圧縮値を、第１中間ＩＤとする。具体的には、アンカーＩＤに対応する終端ノードＴ９は、ノードＮ１、Ｎ５、Ｎ６、及びＮ８を経由する。先頭ＩＤに対応する終端ノードＴ３は、ノードＮ１、及びＮ５を経由する。このため、メモリコントローラ３０は、第１中間ＩＤに対応する終端ノードとして、終端ノードＴ９及びＴ３の間に位置するＴ６を選択する。
以上のように第１中間ＩＤを選択することによって、アンカー領域からのリード処理に適したシフト量の特徴と、先頭領域からのリード処理に適したシフト量の特徴との中間の特徴を有するシフト量を選択することができる。
２．４．３ 第２例
図２０は、第２実施形態に係るメモリシステムにおける第２リトライ処理の第２例での読出し対象領域と、アンカー領域、先頭領域、及び後尾領域との関係を示す図である。図２１は、第２実施形態に係るメモリシステムにおける第２リトライ処理の第２例で使用される中間ＩＤと、アンカーＩＤ、先頭ＩＤ、及び後尾ＩＤとの関係を示す図である。第２例は、読出し対象領域がセルユニットＣＵ（ＷＬ６，ＳＵ１）である場合に対応する。
図２０に示すように、読出し対象領域に対応するセルユニットＣＵ（ＷＬ６，ＳＵ１）の書込み順番は、アンカー領域に対応するセルユニットＣＵ（ＷＬ４，ＳＵ２）と、後尾領域に対応するセルユニットＣＵ（ＷＬ７，ＳＵ３）との間である。これにより、読出し対象領域は、アンカー領域よりも後に書き込まれる。このため、メモリコントローラ３０は、図１７に示した第２リトライ処理において、Ｓ９５～Ｓ９８の処理を実行する。すなわち、後尾ＩＤに基づいて読み出されたデータの訂正に失敗すると、メモリコントローラ３０は、第２中間ＩＤに基づくリード処理を不揮発性メモリ１０に実行させる。
図２１に示すように、メモリコントローラ３０は、二分木における各種判定処理において、アンカーＩＤに達するフローと後尾ＩＤに達するフローとの間に位置するフローによって到達する終端ノードに対応する圧縮値を、第２中間ＩＤとする。具体的には、アンカーＩＤに対応する終端ノードＴ９は、ノードＮ１、Ｎ５、Ｎ６、及びＮ８を経由する。後尾ＩＤに対応する終端ノードＴ８は、ノードＮ１、Ｎ５、Ｎ６、及びＮ７を経由する。このため、メモリコントローラ３０は、第２中間ＩＤに対応する終端ノードとして、終端ノードＴ９及びＴ８の間に位置するＴ５を選択する。
以上のように第２中間ＩＤを選択することによって、アンカー領域からのリード処理に適したシフト量の特徴と、後尾領域からのリード処理に適したシフト量の特徴との中間の特徴を有するシフト量を選択することができる。
２．５ 第２実施形態に係る効果
第２実施形態によれば、メモリコントローラ３０は、時間差フラグに“ｔｒｕｅ”が設定される場合、先頭領域から読み出されたデータに基づく補正量算出処理を実行し、先頭ＩＤを導出する。そして、ホストリード処理において、アンカーＩＤに基づく読出しデータの訂正に失敗し、かつ読出し対象領域の書き込み順番がアンカー領域と先頭領域との間にある場合、先頭ＩＤに基づくリード処理を実行する。これにより、ホストリード処理に適用されるシフト量の傾向を、先頭領域のシフト量の傾向に近づけることができる。このため、読出し対象領域にデータが書き込まれた時間がアンカー領域よりも先頭領域の方に近い場合に、読出し対象領域から読み出されるデータに含まれるフェイルビット数を低減させることができる。
また、先頭ＩＤに基づく読出しデータの訂正に失敗した場合、メモリコントローラ３０は、先頭ＩＤ及びアンカーＩＤの中間の特徴を有する第１中間ＩＤを導出する。これにより、ホストリード処理に適用されるシフト量の傾向を、先頭領域のシフト量とアンカー領域のシフト量との中間の傾向に近づけることができる。このため、読出し対象領域にデータが書き込まれた時間がアンカー領域にデータが書き込まれた時間と先頭領域にデータが書き込まれた時間との中間に近い場合に、読出し対象領域から読み出されるデータに含まれるフェイルビット数を低減させることができる。
また、ホストリード処理において、アンカーＩＤに基づく読出しデータの訂正に失敗し、かつ読出し対象領域の書き込み順番がアンカー領域と後尾領域との間にある場合、後尾ＩＤに基づくリード処理を実行する。これにより、ホストリード処理に適用されるシフト量の傾向を、後尾領域のシフト量の傾向に近づけることができる。このため、読出し対象領域にデータが書き込まれた時間がアンカー領域よりも後尾領域の方に近い場合に、読出し対象領域から読み出されるデータに含まれるフェイルビット数を低減させることができる。
また、後尾ＩＤに基づく読出しデータの訂正に失敗した場合、メモリコントローラ３０は、後尾ＩＤ及びアンカーＩＤの中間の特徴を有する第２中間ＩＤを導出する。これにより、ホストリード処理に適用されるシフト量の傾向を、後尾領域のシフト量とアンカー領域のシフト量との中間の傾向に近づけることができる。このため、読出し対象領域にデータが書き込まれた時間がアンカー領域にデータが書き込まれた時間と後尾領域にデータが書き込まれた時間との中間に近い場合に、読出し対象領域から読み出されるデータに含まれるフェイルビット数を低減させることができる。
３． その他
上述の第１実施形態及び第２実施形態は、上述の例に限られず、種々の変形が適用可能である。
例えば、上述した第１実施形態及び第２実施形態では、１つのブロックＢＬＫについて１つのアンカー領域及び１つのアンカーＩＤの組が割り当てられる場合について説明したが、これに限られない。例えば、アンカー領域及びアンカーＩＤの組は、１つのブロックＢＬＫについて複数組が割り当てられてもよい。
また、上述の第１実施形態及び第２実施形態では、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能な場合について説明したが、これに限られず、２ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…情報処理システム
２…ホスト機器
３…メモリシステム
１０…不揮発性メモリ
２０…揮発性メモリ
２１，２１Ａ…ブロック管理情報
２２…シフト量情報
３０…メモリコントローラ
３１…制御回路
３２…バッファメモリ
３３…ホストインタフェース回路
３４…ＥＣＣ回路
３５…不揮発性メモリインタフェース回路
３６…揮発性メモリインタフェース回路

Claims (16)

  1. 各々が複数のセルユニットを含む複数のブロックを含む不揮発性メモリと、ここで、前記複数のセルユニットの各々は、複数のメモリセルを含む、
    メモリコントローラと、
    を備え、
    前記メモリコントローラは、
    第１ブロック内の第１セルユニットへ第１データが書き込まれたことに応じて、前記第１ブロック内の第２セルユニットから第２データを読み出し、
    前記第２データが条件を満たす場合、前記第１ブロックに対するリフレッシュ処理を予約する
    ように構成された、メモリシステム。
  2. 前記複数のメモリセルの各々は、複数のビットデータを記憶するように構成され、
    前記第２セルユニットは、前記複数のメモリセルの各々に記憶されるビットデータ数に対応する複数のデータ領域を有し、
    前記メモリコントローラは、前記第１セルユニットへ前記第１データが書き込まれたことに応じて、前記第２セルユニットの前記複数のデータ領域のうちの少なくとも１つのデータ領域から前記第２データを読み出すように構成された、
    請求項１記載のメモリシステム。
  3. 前記メモリコントローラは、前記第１セルユニットへ前記第１データが書き込まれたことに応じて、前記第２セルユニットの前記複数のデータ領域のうちの全てのデータ領域から前記第２データを読み出すように構成された、
    請求項２記載のメモリシステム。
  4. 前記第２セルユニットは、前記第１ブロック内で最初にデータが書き込まれるセルユニットである、
    請求項１記載のメモリシステム。
  5. 前記第１セルユニットは、前記第１ブロック内で最後にデータが書き込まれるセルユニットである、
    請求項１記載のメモリシステム。
  6. 前記メモリコントローラは、前記第１ブロックに対する前記リフレッシュ処理において、前記第１ブロックに書き込まれたデータを第２ブロックに書き込むように構成された、
    請求項１記載のメモリシステム。
  7. 前記メモリコントローラは、前記第１ブロックに対する前記リフレッシュ処理において、前記第１ブロックに書き込まれたデータの一部を前記第１ブロックに上書きするように構成された、
    請求項１記載のメモリシステム。
  8. 前記条件は、前記第２データに含まれるフェイルビット数が閾値以上であることを含む、
    請求項１記載のメモリシステム。
  9. 前記メモリコントローラは、
    前記第１ブロック内の第３セルユニットから読み出した第３データに基づいて、前記第３セルユニットに適用される読出し電圧に関する第１シフト量を算出し、
    前記第１ブロック内の第４セルユニットからのリード処理において、
    前記第１シフト量に基づいて、前記第４セルユニットに適用される読出し電圧に関する第２シフト量を算出し、
    前記第２シフト量に基づいて、前記第４セルユニットから第４データを読み出す
    ように構成された、
    請求項１記載のメモリシステム。
  10. 前記メモリコントローラは、前記第２データが条件を満たす場合、
    前記第２データに基づいて、前記第２セルユニットに適用される読出し電圧に関する第３シフト量を算出し、
    前記第４セルユニットからのリード処理において、前記第４データに含まれるフェイルビットの訂正に失敗した場合、
    前記第３シフト量に基づいて、前記第４セルユニットに適用される読出し電圧に関する第４シフト量を算出し、
    前記第４シフト量に基づいて、前記第４セルユニットから第５データを読み出す
    ように構成された、請求項９記載のメモリシステム。
  11. 前記メモリコントローラは、前記第４セルユニットからのリード処理において、前記第５データに含まれるフェイルビットの訂正に失敗した場合、
    前記第１シフト量及び前記第３シフト量に基づいて、前記第４セルユニットに適用される読出し電圧に関する第５シフト量を算出し、
    前記第５シフト量に基づいて、前記第４セルユニットから第６データを読み出す
    ように構成された、請求項１０記載のメモリシステム。
  12. 前記メモリコントローラは、前記第４セルユニットの前記第１ブロックにおける書込み順番が前記第２セルユニットと前記第３セルユニットとの間にある場合、前記第４シフト量を算出し、前記第５データを読み出すように構成された、
    請求項１０記載のメモリシステム。
  13. 前記メモリコントローラは、前記第２データが条件を満たす場合、
    前記第１シフト量に基づいて、前記第１セルユニットから第６データを読み出し、
    前記第６データに基づいて、前記第１セルユニットに適用される読出し電圧に関する第６シフト量を算出し、
    前記第４セルユニットからのリード処理において、前記第４データに含まれるフェイルビットの訂正に失敗した場合、
    前記第６シフト量に基づいて、前記第４セルユニットに適用される読出し電圧に関する第７シフト量を算出し、
    前記第７シフト量に基づいて、前記第４セルユニットから第７データを読み出す
    ように構成された、請求項９記載のメモリシステム。
  14. 前記メモリコントローラは、前記第４セルユニットからのリード処理において、前記第７データに含まれるフェイルビットの訂正に失敗した場合、
    前記第１シフト量及び前記第６シフト量に基づいて、前記第４セルユニットに適用される読出し電圧に関する第８シフト量を算出し、
    前記第８シフト量に基づいて、前記第４セルユニットから第８データを読み出す
    ように構成された、請求項１３記載のメモリシステム。
  15. 前記メモリコントローラは、前記第４セルユニットの前記第１ブロックにおける書込み順番が前記第１セルユニットと前記第３セルユニットとの間にある場合、前記第７シフト量を算出し、前記第７データを読み出すように構成された、
    請求項１３記載のメモリシステム。
  16. 前記複数のブロックの各々は、データの消去単位である、
    請求項１記載のメモリシステム。
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