JP7456268B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵しており、自身を保護するための還流ダイオードとしてこの寄生ダイオードを使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができ、経済性の面でも注目されている。

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

従来の半導体装置の構造について説明する。図２１は、従来の半導体装置の構造を示す断面図である。図２１に示す従来の半導体装置２２０は、炭化珪素からなる同一の半導体基板（半導体チップ）２１０に、メイン半導体素子２１１と、当該メイン半導体素子２１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子２１１を保護・制御するための回路部としては、例えば、電流センス部２１２、温度センス部２１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。

メイン半導体素子２１１および電流センス部２１２は、半導体基板２１０のおもて面側に一般的なトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。温度センス部２１３は、ｐ型アノード領域であるｐ型ポリシリコン層２２１と、ｎ型カソード領域であるｎ型ポリシリコン層２２２と、のｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２は、半導体基板２１０のおもて面の層間絶縁膜２４０上に設けられている。

温度センス部２１３のアノードパッド２２３ａおよびカソードパッド２２３ｂ上には、めっき膜２４１ａ，２４１ｂ、端子ピン２４２ａ，２４２ｂおよび保護膜２４３，２４４による配線構造が設けられている。この配線構造と、半導体基板２１０の裏面側の冷却フィン（不図示）と、で両面冷却構造が構成される。符号２３０は温度センス部２１３を覆う層間絶縁膜であり、符号２３０ａ，２３０ｂはそれぞれｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２を露出するコンタクトホールである。

従来の半導体装置として、ポリシリコン層の上層部を再結晶化させて、当該ポリシリコン層の上層部と、上層部を除いた残りの部分（下層部）と、で形成される抵抗値の異なる２つのダイオードを並列接続させた構造の温度センス部が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、温度センス部を複数のポリシリコンダイオードを並列接続させた構成とすることで、ポリシリコン層の仕上がり寸法のばらつきによる特性への悪影響を抑制している。

また、ポリシリコン層を電極として用いる場合のポリシリコンの結晶粒の粒径について、例えばゲート電極では通常０．１μｍ～０．２μｍ程度であることが開示されている（例えば、下記特許文献２参照。）。下記特許文献２では、ゲート電極として非結晶シリコン層を用いた場合、非結晶シリコン層にイオン注入されたｐ型不純物を活性化させるための熱処理により、非結晶シリコン層は結晶粒の成長によりポリシリコン（多結晶シリコン層）となり、その結晶粒の粒径が通常０．６程度となることが開示されている。

国際公開第２０１５／００４７７４号 特開２００４－０７１６５３号公報

しかしながら、炭化珪素を半導体材料とする半導体素子は、高周波用デバイスや大電流動作用デバイスとして用いられ、動作時に瞬間的に温度上昇するため、内部温度分布がばらつきやすい。特に、ポリシリコン層で構成された温度センス部２１３については、現状のポリシリコンダイオードの順方向電圧特性のばらつきが大きいこともあり、瞬間的な温度上昇によるｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２の内部温度分布のばらつきを順方向電圧特性に反映することができていない。

また、従来の半導体装置２２０では、複数の半導体素子の集積化に伴い、半導体基板２１０のおもて面のステップカバレッジ（表面被覆性）が悪く、半導体基板２１０のおもて面上のポリシリコン層の薄膜化が要求されるが、ｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２を薄膜化すると、温度センス部２１３の順方向電圧特性のばらつきが大きくなる。このため、温度センス部２１３によってメイン半導体素子２１１の温度異常を検出する温度範囲が設計値よりも広くなり、半導体装置２２０の信頼性が低くなる。

この発明は、上述した従来技術による課題を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、メイン半導体素子および温度センス部を備え、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。前記温度センス部は、前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様である。

また、この発明にかかる半導体装置は、上述した発明において、上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、メイン半導体素子および温度センス部を備え、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。前記温度センス部は、前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、不純物濃度が高い。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、メイン半導体素子および温度センス部を備えた半導体装置の製造方法であって、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。

積層工程および注入工程を行うことで前記温度センス部を形成する。前記積層工程では、前記半導体基板の第１主面に絶縁膜を介して複数のポリシリコン層を積層する。前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積する。前記注入工程では、前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にｐ型不純物および／またはｎ型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも１００℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする。

上述した発明によれば、上層のポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒界を少なくすることができるため、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。温度センス部には主にエネルギー障壁の少ない上層のポリシリコンダイオードに順方向電流が流れ、順方向電圧特性のばらつきを抑制することができる。これにより、温度センス部の温度検出精度を向上させることができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、信頼性を向上させることができるという効果を奏する。

実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図３の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。 図３の温度センス部のポリシリコン結晶粒を半導体基板の側面側から見た状態を模式的に示す断面図である。 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施例の順方向電圧特性の度数分布図である。 従来例の順方向電圧特性の度数分布図である。 従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。ここでは、実施の形態にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に、実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

図１に示す実施の形態にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｄ（図３，４参照）やワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一方向Ｘに１列に配置された場合を示す。図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２，３参照）が延在している。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１（半導体基板１０）の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、ポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成された横型のポリシリコンダイオードを複数積層した多層構造であり（図３参照）、上層のポリシリコンダイオードほどポリシリコン結晶粒（シリコン結晶の集合体の粒）の結晶粒径が大きい（図４，５参照）。

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。

次に、実施の形態にかかる半導体装置２０の断面構造について説明する。図２，３は、図１の活性領域の断面構造を示す断面図である。図４は、図３の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。図５は、図３の温度センス部のポリシリコン結晶粒を半導体基板の側面（チップ端部）側から見た状態を模式的に示す断面図である。図６～８は、図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。

図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。図２，３のメイン有効領域１ａおよびセンス有効領域１２ａにはそれぞれ一部の単位セルを示す。図４，５では、ポリシリコンダイオード８０ａ，８０ｂのｐｎ接合界面を図示省略する。

図４には、ポリシリコンダイオード８０ａ，８０ｂのポリシリコン結晶粒の平面粒径を比較しやすいように、上層のポリシリコンダイオード８０ｂの平面と下層のｐ型ポリシリコン層８１ａの平面とを上下に並べて示す。図６，７には、下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒界のエネルギー準位（図４の切断線Ａ－Ａ’におけるエネルギー準位）を示す。図８には、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界のエネルギー準位（図４の切断線Ｂ－Ｂ’におけるエネルギー準位）を示す。

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成されたトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。この半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。

ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｐ⁺⁺型コンタクト領域３６ａは、ｎ⁺型ソース領域３５ａよりもトレンチ３７ａから離れた位置に、ｎ⁺型ソース領域３５ａに接して設けられている。ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達し、半導体基板１０のおもて面に露出される。

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、メイン有効領域１ａにおいてゲート電極３９ａを覆う。すべての単位セルのゲート電極３９ａがゲートパッド２１ｂ（図１参照）に電気的に接続されている。メイン有効領域１ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。第２Ｔｉ膜４５ａの表面全面にソースパッド２１ａが設けられている。

ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａはメイン半導体素子１１のソース電極として機能する。

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。

端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子である。第１，２保護膜４９ａ，５０ａは例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）膜である。第１保護膜４９ａは、ソースパッド２１ａの表面のめっき膜４７ａ以外の部分を覆う。第２保護膜５０ａは、めっき膜４７ａと第１保護膜４９ａとの境界を覆う。

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅（Ｃｕ）箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。

ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。ｐ⁺⁺型コンタクト領域３６ｂは、メイン半導体素子１１と同様に、設けられていなくてもよい。すべての単位セルのゲート電極３９ｂは、ゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。

バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。

温度センス部１３は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の層間絶縁膜４０上に順に積層された２つ以上の横型のポリシリコンダイオードで構成される。温度センス部１３を構成するすべてのポリシリコンダイオードは、深さ方向Ｚにアノード領域同士が隣接し、かつ深さ方向Ｚにカソード領域同士が隣接するように積層されることで並列接続されている。ここでは、温度センス部１３が２つの横型のポリシリコンダイオード８０ａ，８０ｂを積層した２層構造である場合を例に説明する（図３）。

下層のポリシリコンダイオード８０ａは、アノード領域であるｐ型ポリシリコン層８１ａとカソード領域であるｎ型ポリシリコン層８２ａとのｐｎ接合で形成される。ｐ型ポリシリコン層８１ａおよびｎ型ポリシリコン層８２ａは、半導体基板１０のおもて面の層間絶縁膜４０上に設けられている。上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと同じ不純物濃度であるか、好ましくは下層のポリシリコンダイオード８０ａよりも高不純物濃度であることがよい。

ここでは、上層のポリシリコンダイオード８０ｂが下層のポリシリコンダイオード８０ａよりも高不純物濃度である場合を例に説明する。上層のポリシリコンダイオード８０ｂは、アノード領域であるｐ⁺型ポリシリコン層８１ｂとカソード領域であるｎ⁺型ポリシリコン層８２ｂとのｐｎ接合で形成される。ｐ⁺型ポリシリコン層８１ｂはｐ型ポリシリコン層８１ａ上に積層され、ｐ型ポリシリコン層８１ａに電気的に接続されている。

上層のｐ⁺型ポリシリコン層８１ｂのポリシリコン結晶粒の結晶粒径は、半導体基板１０のおもて面側から見た結晶粒径（結晶粒の最大幅：以下、平面粒径とする。図４）、および半導体基板１０のおもて面に平行な方向（半導体基板１０の側面側）から見た結晶粒径（結晶粒の最大高さ：以下、断面粒径とする。図５）ともに、下層のｐ型ポリシリコン層８１ａのポリシリコン結晶粒の結晶粒径よりも大きい。

ｎ⁺型ポリシリコン層８２ｂはｎ型ポリシリコン層８２ａの上に積層され、ｎ型ポリシリコン層８２ａに電気的に接続されている。上層のｎ⁺型ポリシリコン層８２ｂのポリシリコン結晶粒の結晶粒径は、平面粒径および断面粒径ともに、下層のｎ型ポリシリコン層８２ａのポリシリコン結晶粒の結晶粒径よりも大きい。ポリシリコンダイオード８０ｂの上にさらにポリシリコンダイオードを積層する場合、上層のポリシリコンダイオードほどポリシリコン結晶粒の平面粒径および断面粒径を大きくすればよい。

このように温度センス部１３を構成するポリシリコン層のポリシリコン結晶粒の平面粒径および断面粒径を設定することで、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａよりも結晶粒１粒あたりのポリシリコン結晶粒の表面積が広くなり、低抵抗となるため、下層のポリシリコンダイオード８０ａよりも順方向電圧特性のばらつきが小さくなる。したがって、温度センス部１３の順方向電圧印加時、温度センス部１３を流れる電流は主に上層のポリシリコンダイオード８０ｂを流れる。

上層のポリシリコンダイオードほど低抵抗となる。その理由は、次のとおりである。ポリシリコン層は、異なる結晶方位に配向した複数のポリシリコン結晶粒を有する。図４，５には、１つの矩形で１つのポリシリコン結晶粒を示している。ポリシリコン結晶粒の結晶粒界（互いに隣接するポリシリコン結晶粒の境界）８４ａ，８４ｂに、ポリシリコン層を所定の導電型（ｐ型またはｎ型）にするためにイオン注入されたイオン種が導入されることで、同導電型同士の同じ材料（ポリシリコン）間の接合（ホモ接合）が形成される。

具体的には、ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂには、ポリシリコン結晶粒の結晶粒界に、それぞれｐｐ型およびｐ⁺ｐ⁺型のホモ接合が形成される。ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂには、ポリシリコン結晶粒の結晶粒界に、それぞれｎｎ型およびｎ⁺ｎ⁺型のホモ接合が形成される。このホモ接合が形成されることで、互いに隣り合うポリシリコン結晶粒間にわたって当該ポリシリコン結晶粒の結晶粒界を含む領域が所定幅で空乏化し、バンドの曲がりが発生する。

ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂにおいて、バンドの曲がりとは、価電子帯頂上のエネルギー準位Ｅｖが所定勾配で減少し、ポリシリコン結晶粒の結晶粒界で最小値を示している状態である。ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂにおいて、バンドの曲がり８５ａ，８５ｂとは、伝導帯底のエネルギー準位Ｅｃが所定勾配で増加し、ポリシリコン結晶粒の結晶粒界で最大値を示している状態である。

図６，７および図８には、それぞれｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂのポリシリコン結晶粒の結晶粒界８４ａ，８４ｂでのバンド図を示す。図示省略するが、ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂのポリシリコン結晶粒の結晶粒界でのバンド図は、図６～８それぞれにおいて価電子帯頂上のエネルギー準位Ｅｖを、伝導帯底のエネルギー準位Ｅｃを上下反転させた形状にしたものである。符号Ｅｆはフェルミエネルギーである。

このバンドの曲がりは、すべてのポリシリコン結晶粒において、半導体基板１０のおもて面に平行な方向に隣り合うポリシリコン結晶粒との結晶粒界にも、深さ方向Ｚに隣り合うポリシリコン結晶粒との結晶粒界にも生じる。バンドの曲がりによってポリシリコン結晶粒の結晶粒界に形成される空乏層は、ポリシリコン層内を移動するキャリア（正孔、電子）のエネルギー障壁となる。このため、ポリシリコン層内のポリシリコン結晶粒の結晶粒界が少ないほど、ポリシリコンダイオードの低抵抗化が可能である。

また、ポリシリコン層のキャリア濃度を高くするほど、バンドの曲がりが急峻になりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなる（図６～８の符号ｗａ，ｗｂ）。これにより、比較的小さいエネルギーで当該空乏層が突き抜けるトンネル電流の経路が形成され、互いに隣り合うポリシリコン結晶粒間をキャリアが移動可能であり、エネルギー障壁の影響を受けにくい。これにより、ポリシリコンダイオードをさらに低抵抗化可能であるため、上層のポリシリコンダイオードほどキャリア濃度が高いことがよい。

具体的には、上層のポリシリコンダイオード８０ｂのｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂは、それぞれ、下層のポリシリコンダイオード８０ａのｐ型ポリシリコン層８１ａおよびｎ型ポリシリコン層８２ａよりもポリシリコン結晶粒の結晶粒径が大きい。このため、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと比べて、ポリシリコン結晶粒の個数が少なく、ポリシリコン結晶粒の結晶粒界８４ｂが少ない。

それに加えて、上層のｐ⁺型ポリシリコン層８１ｂは、下層のｐ型ポリシリコン層８１ａと比べて、ｐ型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界８４ｂに形成される空乏層の幅が狭くなっていることがよい。上層のｎ⁺型ポリシリコン層８２ｂは、下層のｎ型ポリシリコン層８２ａと比べて、ｎ型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界８４ｂに形成される空乏層の幅ｗｂが狭くなっていることがよい（ｗａ＞ｗｂ）。

このように、上層のポリシリコンダイオード８０ｂは、バンドの曲がりの発生個所が少ないため、下層のポリシリコンダイオード８０ａよりも低抵抗となる。また、上層のポリシリコンダイオード８０ｂは、キャリア濃度（不純物濃度）が高いことで、エネルギー障壁の影響を受けにくく、下層のポリシリコンダイオード８０ａよりも低抵抗となる。上層のポリシリコンダイオード８０ｂの、順方向電流の流れない部分に、バンドの曲がりによって生じる空乏層の幅が広くなっている部分が存在してもよい。

また、ポリシリコン結晶粒との結晶粒界ごとにバンドの曲がりでのエネルギー準位の大きさが異なることが、ポリシリコンダイオードの順方向電圧特性をばらつかせる要因の一つとなっている。したがって、上述したように上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと比べてバンドの曲がりの発生個所が少なくなっていることで、下層のポリシリコンダイオード８０ａと比べて順方向電圧特性のばらつきを抑制することができる。

また、ポリシリコンダイオードを構成する各ポリシリコン層はそれぞれ不純物濃度が一様である。この各ポリシリコン層とは、ｐ型ポリシリコン層８１ａ、ｎ型ポリシリコン層８２ａ、ｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂである。不純物濃度が一様とは、プロセスのばらつきの許容誤差を含む範囲でポリシリコン層全体（順方向電流の流れない部分を除いてもよい）にわたって同じ不純物濃度であることを意味する。次の理由により各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。

ポリシリコンダイオードを構成する各ポリシリコン層には、後述するように所定の導電型（ｐ型またはｎ型）で所定の不純物濃度を満たすように所定のイオン種がイオン注入される。イオン注入されたイオン種はポリシリコン結晶粒の面内（結晶粒界以外の部分）に導入されるが、ポリシリコン結晶粒の結晶粒界に発生するバンドの曲がりによって、ポリシリコン結晶粒の結晶粒界にポテンシャルの勾配（電位変化）が発生し、このポテンシャルの勾配によりポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれる。

ポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれることで、ポリシリコン結晶粒の面内のイオン種が減少し、ポリシリコン結晶粒の面内と結晶粒界とで不純物濃度差が生じる。また、ポリシリコン結晶粒の面内の不純物濃度を本来必要な所定の不純物濃度にすることができない。これによって、ポリシリコン結晶粒の面内の不純物濃度に依存する温度センス部１３の順方向電圧特性のばらつきが大きくなる。ポリシリコン結晶粒の結晶粒界が大きいほど、ポリシリコン層の厚さが薄いほど、この問題が生じやすい。

例えば、上層のポリシリコンダイオード８０ｂは、ポリシリコン結晶粒の平面粒径が大きく、イオン注入されたイオン種をポリシリコン結晶粒の面内に安定して留めやすいが、ポリシリコン結晶粒の断面粒径も深さ方向Ｚに大きくなる。例えば１つのポリシリコン結晶粒の断面粒径の大きさがポリシリコン層の厚さ程度になる場合もあり（図５参照）、イオン注入されたイオン種がポリシリコン結晶粒の結晶粒界に沿ってポリシリコン層を突き抜けてしまい、すべてのイオン種をポリシリコン層内に留めておけない。

そこで、本実施の形態においては、上層のポリシリコンダイオード８０ｂよりもポリシリコン結晶粒の結晶粒径の小さい下層のポリシリコンダイオード８０ａの上に上層のポリシリコンダイオード８０ｂが形成される。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界にイオン注入されたイオン種は、上層のポリシリコンダイオード８０ｂと下層のポリシリコンダイオード８０ａとの間で止まるため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界に留まりやすい。

このように、イオン注入されたイオン種がポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界に沿ってポリシリコンダイオード８０ｂを突き抜けない。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界でイオン種を留めて所定の不純物濃度を安定して維持することができる。それに加えて、高ドーズ量のイオン注入とすることで、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の面内においても所定の不純物濃度が安定して維持される。

また、上層のポリシリコンダイオード８０ｂの形成時、下層のポリシリコンダイオード８０ａから導電型不純物が一部外方拡散されるが、この導電型不純物は上層のポリシリコンダイオード８０ｂへ拡散され、ポリシリコンダイオード８０ａ，８０ｂの外方へは拡散されにくい。そして、上層のポリシリコンダイオード８０ｂには高ドーズ量でイオン種をイオン注入することで、下層のポリシリコンダイオード８０ａから上層のポリシリコンダイオード８０ｂへの導電型不純物の外方拡散は少なくすることができる。

したがって、下層のポリシリコンダイオード８０ａの所定の不純物濃度も安定して確保される。下層のポリシリコンダイオード８０ａの所定の不純物濃度が確保されることで、上層のポリシリコンダイオード８０ｂの形成時、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａからも導電型不純物を確保することができる。これによって、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度を一様にすることができる。

このように、ポリシリコンダイオードを構成する各ポリシリコン層は、それぞれの不純物濃度を安定して一様にすることができることで、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になる。このため、ホモ接合によるバンドの曲がりが小さくなり、順方向電流の大きさに依らずエネルギー障壁が小さくなるため、順方向電圧特性のばらつきがさらに抑制される。したがって、温度センス部１３全体の順方向電圧特性のばらつきも抑制される。

この温度センス部１３の順方向電圧特性のばらつきを抑制する効果は、例えばポリシリコンダイオード８０ａ，８０ｂの総厚さが０．５μｍ以下程度のときに顕著にあらわれることが発明者により確認されている。下層のポリシリコンダイオード８０ａは、上層のポリシリコンダイオード８０ｂの形成時に、上層のポリシリコンダイオード８０ｂにイオン注入されたイオン種を上述したように上層のポリシリコンダイオード８０ｂ内に留めておくことができる程度の厚さがあればよく、可能な限り薄いことが好ましい。

上層のポリシリコンダイオード８０ｂの厚さは、下層のポリシリコンダイオード８０ａの厚さ以上である。下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径は、例えば０．０１μｍ以上程度で、かつ上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径未満である。上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径は、例えば０．２μｍ以上０．５μｍ未満程度であり、好ましくは０．３μｍ以下程度である。

下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径が上記下限値未満である場合、ポリシリコンダイオード８０ａの断面抵抗が高くなり、その結果、ポリシリコンダイオード８０ａのｐ型ポリシリコン層８１ａ（アノード領域）からのキャリア注入量とｎ型ポリシリコン層８２ａ（カソード領域）からのキャリア注入量とにばらつきが発生し、順方向電圧のばらつきが大きくなる。下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径を上記上限値未満とすることで、上述したように上層のポリシリコンダイオード８０ｂへの所定の導電型不純物のイオン注入時に、上層のポリシリコンダイオード８０ｂを突き抜けたイオン種を止めることができる。

上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径を上記下限値以上とすることで、温度センス部１３の順方向電圧特性のばらつきを抑制する効果が得られる。また、複数の半導体素子の集積化に伴い、半導体基板１０のおもて面のステップカバレッジが悪くなっていることから、上層のポリシリコンダイオード８０ｂの厚さは可能な限り薄いことがよい。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径は小さいほどよい。

層間絶縁膜８３は、層間絶縁膜４０上に積層され、ポリシリコンダイオード８０ａ，８０ｂを覆う。層間絶縁膜４０，８３により、ポリシリコンダイオード８０ａ，８０ｂと、半導体基板１０、メイン半導体素子１１および電流センス部１２と、が電気的に絶縁されている。アノードパッド２３ａは、層間絶縁膜８３の第３コンタクトホール８３ａにおいてｐ⁺型ポリシリコン層８１ｂに接し、ｐ⁺型ポリシリコン層８１ｂおよびｐ型ポリシリコン層８１ａに電気的に接続されている。

カソードパッド２３ｂは、層間絶縁膜８３の第４コンタクトホール８３ｂにおいてｎ⁺型ポリシリコン層８２ｂに接し、ｎ⁺型ポリシリコン層８２ｂおよびｎ型ポリシリコン層８２ａに電気的に接続されている。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子であり、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。温度センス部１３にバリアメタルは設けられていない。

また、メイン無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂを配置したゲートパッド部１４が設けられている（図１参照）。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン（不図示）が接合されている。

実施の形態にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。

また、実施の形態にかかる半導体装置２０の動作時、温度センス部１３には、常時、アノードパッド２３ａから、アノード領域（ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂ）とカソード領域（ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂ）とのｐｎ接合を経てカソードパッド２３ｂへ向かって順方向電流を流し続ける。温度センス部１３の順方向電流Ｉｆと順方向電圧Ｖｆとの関係を示す曲線（順方向電圧特性）は温度に依存し、高温度になるほど順方向電圧Ｖｆが小さくなる。

そこで、温度センス部１３の順方向電圧特性を予め取得して例えば記憶部（不図示）に保存しておく。実施の形態にかかる半導体装置２０の動作時、例えば、演算回路部によって、常温（例えば２５℃程度）での温度センス部１３のアノードパッド２３ａとカソードパッド２３ｂとの間で生じる順方向電圧Ｖｆ（温度センス部１３での電圧降下）を監視し続ける。温度センス部１３の順方向電圧Ｖｆの変化により、メイン半導体素子１１の温度（半導体基板１０の温度）変化を検出することができる。

メイン半導体素子１１の温度は、予め取得した温度センス部１３の順方向電圧特性と、温度センス部１３に常時流し続けている順方向電流Ｉｆ（例えば２００μＡ程度）と、に基づいて確認することができる。温度センス部１３の順方向電圧Ｖｆの電圧値が常温時（例えば１Ｖ程度）から低下して例えば０．５Ｖ程度となったときに、半導体基板１０に高温度（例えば１６０℃程度）の部分が生じているため、演算回路部によってメイン半導体素子１１へのゲート電圧の供給を停止して、メイン半導体素子１１の動作を停止する。

次に、実施の形態にかかる半導体装置２０の製造方法について説明する。図９～１８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図９～１４には、メイン半導体素子１１の製造途中の状態のみを示すが、同一の半導体基板１０に作製される半導体素子（図１～３を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。図１５～１８には、温度センス部１３の製造途中の状態を示す。

まず、図９に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

次に、図１０に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば、半導体基板１０に平行な一方向Ｙ（横方向：図２，３参照）に交互に繰り返し配置される。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成される。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

次に、図１１に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

次に、図１２に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

次に、図１３に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図３，４参照）に第１ｐ⁺型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。

次に、図１４に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、当該ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。

また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製される半導体素子（電流センス部１２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図３，４参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。

次に、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜４０を例えば１μｍの厚さで形成する。

次に、図１５に示すように、メイン無効領域１ｂにおいて層間絶縁膜４０上に、例えば５００℃以上６３０℃以下程度の温度環境下でポリシリコン層１０１を堆積（形成）する。ポリシリコン層１０１は、後の工程で形成されるｎ型ポリシリコン層８２ａの不純物濃度以下でｎ型不純物がドープされていてもよいし、ノンドープであってもよい。

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層１０１を選択的に除去して、ポリシリコン層１０１の、ポリシリコンダイオード８０ａとなる部分を残す。次に、ポリシリコン層１０１の上に、ポリシリコンダイオード８０ａのアノード領域となるｐ型ポリシリコン層８１ａの形成領域に対応する部分を開口したイオン注入用マスク１０２を形成する。

次に、イオン注入用マスク１０２を用いて例えばボロン（Ｂ）等のｐ型不純物（イオン種）をイオン注入１０３して、ポリシリコン層１０１の内部にｐ型ポリシリコン層８１ａを選択的に形成する。イオン注入１０３のドーズ量は例えば１×１０¹⁵／ｃｍ²程度であってもよい。そして、イオン注入用マスク１０２を除去する。

次に、図１６に示すように、ポリシリコン層１０１の上に、ポリシリコンダイオード８０ａのカソード領域となるｎ型ポリシリコン層８２ａの形成領域に対応する部分を開口したイオン注入用マスク１０４を形成する。次に、イオン注入用マスク１０４を用いて例えばヒ素（Ａｓ）等のｎ型不純物（イオン種）をイオン注入１０５して、ポリシリコン層１０１の内部に、ｎ型ポリシリコン層８２ａを選択的に形成する。

ここまでの工程により、ポリシリコン層１０１に、ｐ型ポリシリコン層８１ａとｎ型ポリシリコン層８２ａとのｐｎ接合によるポリシリコンダイオード８０ａが形成される。イオン注入１０５のドーズ量は、例えば５×１０¹⁵／ｃｍ²程度であってもよい。ポリシリコン層１０１がｎ型ポリシリコン層８２ａと同じ不純物濃度である場合、イオン注入用マスク１０４の形成およびイオン注入１０５は省略する。そして、イオン注入用マスク１０４を除去する。

次に、図１７に示すように、ポリシリコン層１０１（すなわちポリシリコンダイオード８０ａ）の上にポリシリコン層１０６を堆積（形成）して積層する。ポリシリコン層１０６は、後の工程で形成されるｎ⁺型ポリシリコン層８２ｂの不純物濃度以下でｎ型不純物がドープされていてもよいし、ノンドープであってもよい。

ポリシリコン層１０６は、下層のポリシリコン層１０１の堆積時の温度よりも高く、かつ例えば５２０℃以上６５０℃以下程度の温度環境下で堆積する。具体的には、ポリシリコン層１０６の堆積時の温度は、ポリシリコン層１０１の堆積時の温度よりも例えば１００℃程度高いことがよい。

ポリシリコン層１０６の堆積時の温度を、ポリシリコン層１０１の堆積時の温度よりも高くすることで、ポリシリコン層１０６のポリシリコン結晶粒の結晶粒径を、平面粒径および断面粒径ともにポリシリコン層１０１のポリシリコン結晶粒の結晶粒径よりも大きくすることができる。

また、ポリシリコン層１０６は、可能な限り時間を空けずにポリシリコン層１０１上に堆積することがよい。その理由は、ポリシリコン層１０６の堆積前に、ポリシリコン層１０１の表面が自然酸化され、この自然酸化膜によって、ポリシリコン層１０１とポリシリコン層１０６とが電気的に絶縁されてしまう虞があるからである。

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層１０６を選択的に除去して、ポリシリコン層１０６の、ポリシリコンダイオード８０ｂとなる部分を残す。次に、ポリシリコン層１０６の上に、ポリシリコンダイオード８０ｂのアノード領域となるｐ⁺型ポリシリコン層８１ｂの形成領域に対応する部分を開口したイオン注入用マスク１０７を形成する。

次に、イオン注入用マスク１０７を用いて例えばボロン等のｐ型不純物（イオン種）をイオン注入１０８して、深さ方向にポリシリコン層１０６を貫通してｐ型ポリシリコン層８１ａに達するｐ⁺型ポリシリコン層８１ｂを形成する。イオン注入１０８のドーズ量は、ｐ型ポリシリコン層８１ａを形成するためのイオン注入１０３のドーズ量と同じか、好ましくはイオン注入１０３のドーズ量よりも多いことがよい。そして、イオン注入用マスク１０７を除去する。

次に、図１８に示すように、ポリシリコン層１０６の上に、ポリシリコンダイオード８０ｂのカソード領域となるｎ⁺型ポリシリコン層８２ｂの形成領域に対応する部分を開口したイオン注入用マスク１０９を形成する。次に、イオン注入用マスク１０９を用いて例えばヒ素等のｎ型不純物（イオン種）をイオン注入１１０して、深さ方向にポリシリコン層１０６を貫通してｎ型ポリシリコン層８２ａに達するｎ⁺型ポリシリコン層８２ｂを選択的に形成する。ポリシリコン層１０６がｎ⁺型ポリシリコン層８２ｂと同じ不純物濃度である場合、イオン注入用マスク１０９の形成およびイオン注入１１０は省略してもよい。

ここまでの工程により、ポリシリコン層１０６に、ｐ⁺型ポリシリコン層８１ｂとｎ⁺型ポリシリコン層８２ｂとのｐｎ接合によるポリシリコンダイオード８０ｂが形成される。イオン注入１１０のドーズ量は、ｎ型ポリシリコン層８２ａを形成するためのイオン注入１０５のドーズ量と同じか、好ましくはイオン注入１０５のドーズ量よりも多いことがよい。

ポリシリコン層１０６がｎ⁺型ポリシリコン層８２ｂと同じ不純物濃度である場合、イオン注入用マスク１０９の形成およびイオン注入１１０は省略する。そして、イオン注入用マスク１０９を除去する。これによって、ポリシリコンダイオード８０ａ，８０ｂによる温度センス部１３が形成される。次に、温度センス部１３を覆う層間絶縁膜８３を形成する。

次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１，２コンタクトホール４０ａ，４０ｂを形成する。深さ方向Ｚに層間絶縁膜８３を貫通する第３，４コンタクトホール８３ａ，８３ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。

第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール８３ａ，８３ｂには、それぞれ温度センス部１３のｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂを露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、これらの金属膜と同じ構成で、それぞれＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第２～４コンタクトホール４０ｂ，８３ａ，８３ｂ内にも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、それぞれ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。

また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃを選択的に形成し、これら第１保護膜４９ａ～４９ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃの開口部に露出する部分にめっき膜４７ａ～４７ｄを形成する。

次に、熱処理（ベーク）によりめっき膜４７ａ～４７ｄを乾燥させる。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃを形成し、めっき膜４７ａ～４７ｄと第１保護膜４９ａ～４９ｃとの各境界を覆う。次に、熱処理（キュア）によりポリイミド膜（第１保護膜４９ａ～４９ｃおよび第２保護膜５０ａ～５０ｃ）の強度を向上させる。次に、めっき膜４７ａ～４７ｄ上に、それぞれはんだ層により端子ピン４８ａ～４８ｄを接合する。

図示省略するが、ゲートパッド２１ｂの上にも、電極パッド２１ａ，２２，２３ａ，２３ｂ上の配線構造と同時に、第１保護膜、めっき膜および第２保護膜を順に形成し、はんだ層により端子ピンを接合した配線構造を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～８に示す半導体装置２０が完成する。

以上、説明したように、実施の形態によれば、温度センス部を、横型のポリシリコンダイオードを複数積層した多層構造とし、上層のポリシリコンダイオードほどポリシリコン結晶粒の結晶粒径を大きくする。上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ポリシリコン結晶粒の結晶粒径が大きいことで、ポリシリコン結晶粒の結晶粒界が少ない。このため、上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。

温度センス部において主に上層のポリシリコンダイオードに順方向電流が流れるため、単層構造のポリシリコンダイオードを温度センス部とする従来構造（図２１参照）と比べて、順方向電圧特性のばらつきが抑制される。これにより、温度センス部による温度検出精度を向上させることができるため、半導体装置の信頼性を向上させることができる。また、上層のポリシリコンダイオードは、高不純物濃度とするほど、ホモ接合によるバンドの曲がりによりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなり、キャリアが空乏層によるエネルギー障壁の影響を受けにくくすることができる。

また、実施の形態によれば、温度センスを、上層ほどポリシリコン結晶粒の結晶粒径を大きくしたポリシリコンダイオードの多層構造とすることで、上層のポリシリコンダイオードにイオン注入されたイオン種を、上層のポリシリコンダイオードと下層のポリシリコンダイオードとの間で止めて上層のポリシリコンダイオードに留めることができる。また、上層のポリシリコンダイオードの形成時、下層のポリシリコンダイオードから外方拡散した導電型不純物は、上層のポリシリコンダイオード側へ拡散され、温度センス部の外方へ拡散しにくい。

これによって、温度センス部を構成するポリシリコンダイオードの各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。これにより、温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になり、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さくなる。温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さいことで、順方向電流の大きさに依らずキャリアのエネルギー障壁の影響を受けにくくなる。

また、従来構造では、半導体基板の半導体材料がシリコンである場合、半導体基板に１８０℃程度の温度の部分が生じていると、メイン半導体素子に大きなリーク電流（数百ｍＡ程度）が流れてしまう。このため、温度センス部をポリシリコンダイオードとした場合、メイン半導体素子を使用上限温度に近い温度（例えば１７０℃程度）以上の高温度で使用すると、ポリシリコンダイオードの順方向電圧特性のばらつきにより温度センス部による検出温度が数℃ずれただけで、メイン半導体素子に大きなリーク電流が流れ、メイン半導体素子がリーク電流だけで壊れてしまう。

半導体基板の半導体材料を高温特性に優れた炭化珪素とすることで、大きなリーク電流が流れたとしてもメイン半導体素子が壊れることはないが、高周波用デバイスや大電流動作用デバイスとして用いられると、メイン半導体素子の動作時に半導体基板の温度が瞬間的に温度上昇し、半導体基板に例えば３００℃以上の温度になる部分が生じる。このため、半導体基板の内部温度分布のばらつきにより、ポリシリコンダイオードの順方向電圧特性のばらつきがさらに大きくなり、半導体基板内部の拡散領域で形成される拡散ダイオードと比べて温度検出精度がさらに低くなる。

一方、実施の形態によれば、半導体基板の半導体材料を炭化珪素として、かつ温度センス部をポリシリコンダイオードとしたとしても、温度センス部を構成する上層のポリシリコンダイオードがポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様であることで、半導体基板の内部温度分布がばらついたとしても、上層のポリシリコンダイオードに常時一定量の順方向電流を流し続けることができる。このため、温度センス部の順方向電圧特性がばらつきにくく、従来構造と比べて温度検出精度を向上させることができる。

また、温度センス部を拡散ダイオードとした場合、温度センス部が半導体基板の内部の寄生動作の悪影響を受けて誤動作するため、半導体基板の内部の寄生動作による誤動作を回避するために、温度センス部を大きい面積（表面積）の領域に形成する必要がある。一方、実施の形態によれば、温度センス部をポリシリコンダイオードとすることで、温度センス部と半導体基板とが厚い酸化膜（層間絶縁膜）で電気的に絶縁されるため、半導体基板の内部の寄生動作による誤動作が生じない。したがって、温度センス部を縮小化することができる。

（実施例）
上述した実施の形態にかかる半導体装置２０の温度センス部１３（図３～８参照）の順方向電圧特性について検証した。図１９は、実施例の順方向電圧特性を示す度数分布図である。図２０は、従来例の順方向電圧特性を示す度数分布図である。上述した実施の形態にかかる半導体装置２０の温度センス部１３（以下、実施例とする）に所定の順方向電流Ｉｆを流し続けた状態での、温度センス部１３の順方向電圧Ｖｆの度数分布を図１９に示す。

比較として、従来の半導体装置２２０の温度センス部２１３（以下、従来例とする：図２１参照）に実施例と同じ所定の順方向電流Ｉｆを流し続けた状態での、温度センス部２１３の順方向電圧Ｖｆの度数分布を図２０に示す。従来例が実施例と異なる点は、上層のポリシリコンダイオード８０ｂを備えない点である。従来例の温度センス部２１３の厚さは、実施例のポリシリコンダイオード８０ａ，８０ｂの総厚さと同じである。

図１９，２０に示す結果から、実施例は、従来例と比べて、測定される順方向電圧Ｖｆの範囲が狭く限定され、順方向電圧特性のばらつきを抑制することができることが確認された。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｐ型ポリシリコン層を堆積した後、ｎ型不純物をイオン注入することでポリシリコンダイオードを形成してもよいし、ｎ型ポリシリコン層を堆積した後、ｐ型不純物をイオン注入することでポリシリコンダイオードを形成してもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンとした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。

１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８３ 層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ～４７ｄ めっき膜
４８ａ～４８ｄ 端子ピン
４９ａ～４９ｃ 第１保護膜
５０ａ～５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，９１，９３ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８０ａ，８０ｂ ポリシリコンダイオード
８１ａ ｐ型ポリシリコン層
８１ｂ ｐ⁺型ポリシリコン層
８２ａ ｎ型ポリシリコン層
８２ｂ ｎ⁺型ポリシリコン層
９２，９４ ｎ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ，Ｙ 半導体基板のおもて面に平行な一方向
Ｚ 深さ方向

Claims (6)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、
   前記メイン半導体素子の温度を検出する温度センス部と、
   を備え、
   前記温度センス部は、
   前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、
   上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、
   前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様である、ことを特徴とする半導体装置。
2. 上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
3. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、
   前記メイン半導体素子の温度を検出する温度センス部と、
   を備え、
   前記温度センス部は、
   前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、
   上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、不純物濃度が高いことを特徴とする半導体装置。
4. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、前記半導体基板の第１面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、前記メイン半導体素子の温度を検出する温度センス部と、を備えた半導体装置の製造方法であって、
   前記半導体基板の第１主面に絶縁膜を介して複数のポリシリコン層を積層する積層工程と、
   前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にｐ型不純物および／またはｎ型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する注入工程と、
   を行うことで前記温度センス部を形成し、
   前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積することを特徴とする半導体装置の製造方法。
5. 前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも１００℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする請求項４または５に記載の半導体装置の製造方法。

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