JP7456268B2 - Semiconductor device and semiconductor device manufacturing method - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。 Conventionally, power semiconductor devices that control high voltages and large currents include, for example, bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). tor: metal-oxide film-semiconductor There are several types of transistors, including a MOS field effect transistor (with an insulated gate having a three-layer structure (MOS gate)), and these are used depending on the application.

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have higher current densities than MOSFETs and can handle large currents, but cannot be switched at high speed. Specifically, bipolar transistors can only be used at a switching frequency of about several kHz, and IGBTs can only be used at switching frequencies of about several tens of kHz. On the other hand, MOSFETs have a lower current density than bipolar transistors and IGBTs, making it difficult to increase the current, but they are capable of high-speed switching operations up to several MHz.

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵しており、自身を保護するための還流ダイオードとしてこの寄生ダイオードを使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができ、経済性の面でも注目されている。 Also, unlike an IGBT, a MOSFET has a built-in parasitic diode formed by a pn junction between a p-type base region and an n ^- type drift region inside the semiconductor substrate (semiconductor chip), and has a parasitic diode built in to protect itself. This parasitic diode can be used as a freewheeling diode. Therefore, when the MOSFET is used as an inverter device, it can be used without additionally connecting an external freewheeling diode to the MOSFET, and it is also attracting attention from the economic standpoint.

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。 Silicon (Si) is used as a constituent material for power semiconductor devices. There is a strong demand in the market for power semiconductor devices that combine high current and high speed, and efforts have been made to improve IGBTs and MOSFETs, with development currently approaching the material limit. For this reason, semiconductor materials to replace silicon are being considered from the perspective of power semiconductor devices, and silicon carbide (SiC) is attracting attention as a semiconductor material that can be used to create (manufacture) next-generation power semiconductor devices with low on-voltage, high-speed characteristics, and excellent high-temperature characteristics.

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。 Silicon carbide is a chemically very stable semiconductor material, has a wide band gap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. Furthermore, silicon carbide has a maximum electric field strength that is at least one order of magnitude higher than that of silicon, so it is expected to be a semiconductor material that can sufficiently reduce on-resistance. Such characteristics of silicon carbide are not only possessed by silicon carbide but also by all semiconductors having a wider band gap than silicon (hereinafter referred to as wide band gap semiconductors).

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。 In addition, in MOSFETs, as the current increases, compared to a planar gate structure in which a channel (inversion layer) is formed along the front surface of the semiconductor chip, the semiconductor chip is formed along the sidewalls of the gate trench. A trench gate structure in which a channel is formed in a direction perpendicular to the front surface is advantageous in terms of cost. The reason for this is that the trench gate structure can increase the density of unit cells (constituent units of an element) per unit area, thereby increasing the current density per unit area.

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。 As the current density per unit area increases, the rate of temperature rise increases depending on the volume occupied by the unit cell, so a double-sided cooling structure is required to improve discharge efficiency and stabilize reliability. . Furthermore, on the same semiconductor substrate as the main semiconductor element that performs the main operation of the power semiconductor device, high-performance parts such as a current sensing part, a temperature sensing part, and an overvoltage protection part are added as circuit parts to protect and control the main semiconductor element. A power semiconductor device has been proposed that has improved reliability by having a highly functional structure in which .

従来の半導体装置の構造について説明する。図２１は、従来の半導体装置の構造を示す断面図である。図２１に示す従来の半導体装置２２０は、炭化珪素からなる同一の半導体基板（半導体チップ）２１０に、メイン半導体素子２１１と、当該メイン半導体素子２１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子２１１を保護・制御するための回路部としては、例えば、電流センス部２１２、温度センス部２１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。 The structure of a conventional semiconductor device will be explained. FIG. 21 is a cross-sectional view showing the structure of a conventional semiconductor device. A conventional semiconductor device 220 shown in FIG. 21 includes a main semiconductor element 211 and one or more circuit sections for protecting and controlling the main semiconductor element 211 on the same semiconductor substrate (semiconductor chip) 210 made of silicon carbide. has. Examples of the circuit section for protecting and controlling the main semiconductor element 211 include high-performance sections such as a current sensing section 212, a temperature sensing section 213, an overvoltage protection section (not shown), and an arithmetic circuit section (not shown). It will be done.

メイン半導体素子２１１および電流センス部２１２は、半導体基板２１０のおもて面側に一般的なトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。温度センス部２１３は、ｐ型アノード領域であるｐ型ポリシリコン層２２１と、ｎ型カソード領域であるｎ型ポリシリコン層２２２と、のｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２は、半導体基板２１０のおもて面の層間絶縁膜２４０上に設けられている。 The main semiconductor element 211 and the current sensing section 212 are vertical MOSFETs having a general trench gate structure on the front surface side of the semiconductor substrate 210. The temperature sensing section 213 is a polysilicon diode formed by a pn junction between a p-type polysilicon layer 221 as a p-type anode region and an n-type polysilicon layer 222 as an n-type cathode region. P-type polysilicon layer 221 and n-type polysilicon layer 222 are provided on interlayer insulating film 240 on the front surface of semiconductor substrate 210.

温度センス部２１３のアノードパッド２２３ａおよびカソードパッド２２３ｂ上には、めっき膜２４１ａ，２４１ｂ、端子ピン２４２ａ，２４２ｂおよび保護膜２４３，２４４による配線構造が設けられている。この配線構造と、半導体基板２１０の裏面側の冷却フィン（不図示）と、で両面冷却構造が構成される。符号２３０は温度センス部２１３を覆う層間絶縁膜であり、符号２３０ａ，２３０ｂはそれぞれｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２を露出するコンタクトホールである。 A wiring structure including plating films 241a, 241b, terminal pins 242a, 242b, and protective films 243, 244 is provided on the anode pad 223a and cathode pad 223b of the temperature sensing section 213. This wiring structure and cooling fins (not shown) on the back side of the semiconductor substrate 210 constitute a double-sided cooling structure. Reference numeral 230 is an interlayer insulating film that covers the temperature sensing portion 213, and reference numerals 230a and 230b are contact holes that expose the p-type polysilicon layer 221 and the n-type polysilicon layer 222, respectively.

従来の半導体装置として、ポリシリコン層の上層部を再結晶化させて、当該ポリシリコン層の上層部と、上層部を除いた残りの部分（下層部）と、で形成される抵抗値の異なる２つのダイオードを並列接続させた構造の温度センス部が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、温度センス部を複数のポリシリコンダイオードを並列接続させた構成とすることで、ポリシリコン層の仕上がり寸法のばらつきによる特性への悪影響を抑制している。 As a conventional semiconductor device, the upper layer of the polysilicon layer is recrystallized, and the upper layer of the polysilicon layer and the remaining portion (lower layer) excluding the upper layer have different resistance values. A temperature sensing section having a structure in which two diodes are connected in parallel has been proposed (for example, see Patent Document 1 below). In Patent Document 1 listed below, the temperature sensing section has a configuration in which a plurality of polysilicon diodes are connected in parallel, thereby suppressing the adverse effects on the characteristics due to variations in the finished dimensions of the polysilicon layer.

また、ポリシリコン層を電極として用いる場合のポリシリコンの結晶粒の粒径について、例えばゲート電極では通常０．１μｍ～０．２μｍ程度であることが開示されている（例えば、下記特許文献２参照。）。下記特許文献２では、ゲート電極として非結晶シリコン層を用いた場合、非結晶シリコン層にイオン注入されたｐ型不純物を活性化させるための熱処理により、非結晶シリコン層は結晶粒の成長によりポリシリコン（多結晶シリコン層）となり、その結晶粒の粒径が通常０．６程度となることが開示されている。 Furthermore, it is disclosed that the grain size of polysilicon crystal grains when a polysilicon layer is used as an electrode is usually about 0.1 μm to 0.2 μm for a gate electrode, for example (see, for example, Patent Document 2 below). ). In Patent Document 2 listed below, when an amorphous silicon layer is used as a gate electrode, heat treatment for activating p-type impurities ion-implanted into the amorphous silicon layer causes the amorphous silicon layer to become poly due to the growth of crystal grains. It is disclosed that silicon (polycrystalline silicon layer) is formed, and the grain size of its crystal grains is usually about 0.6.

国際公開第２０１５／００４７７４号International Publication No. 2015/004774 特開２００４－０７１６５３号公報Japanese Patent Application Publication No. 2004-071653

しかしながら、炭化珪素を半導体材料とする半導体素子は、高周波用デバイスや大電流動作用デバイスとして用いられ、動作時に瞬間的に温度上昇するため、内部温度分布がばらつきやすい。特に、ポリシリコン層で構成された温度センス部２１３については、現状のポリシリコンダイオードの順方向電圧特性のばらつきが大きいこともあり、瞬間的な温度上昇によるｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２の内部温度分布のばらつきを順方向電圧特性に反映することができていない。 However, a semiconductor element using silicon carbide as a semiconductor material is used as a high frequency device or a device for large current operation, and the temperature increases instantaneously during operation, so that the internal temperature distribution tends to vary. In particular, regarding the temperature sensing section 213 composed of a polysilicon layer, due to large variations in the forward voltage characteristics of current polysilicon diodes, the p-type polysilicon layer 221 and the n-type polysilicon layer 221 due to an instantaneous temperature rise Variations in the internal temperature distribution of the silicon layer 222 cannot be reflected in the forward voltage characteristics.

また、従来の半導体装置２２０では、複数の半導体素子の集積化に伴い、半導体基板２１０のおもて面のステップカバレッジ（表面被覆性）が悪く、半導体基板２１０のおもて面上のポリシリコン層の薄膜化が要求されるが、ｐ型ポリシリコン層２２１およびｎ型ポリシリコン層２２２を薄膜化すると、温度センス部２１３の順方向電圧特性のばらつきが大きくなる。このため、温度センス部２１３によってメイン半導体素子２１１の温度異常を検出する温度範囲が設計値よりも広くなり、半導体装置２２０の信頼性が低くなる。 Furthermore, in the conventional semiconductor device 220, due to the integration of a plurality of semiconductor elements, the step coverage (surface coverage) of the front surface of the semiconductor substrate 210 is poor, and the polysilicon on the front surface of the semiconductor substrate 210 is poor. Although it is required to make the layers thinner, if the p-type polysilicon layer 221 and the n-type polysilicon layer 222 are made thinner, the variation in the forward voltage characteristics of the temperature sensing section 213 increases. Therefore, the temperature range in which temperature sensing section 213 detects temperature abnormality in main semiconductor element 211 becomes wider than the designed value, and reliability of semiconductor device 220 decreases.

この発明は、上述した従来技術による課題を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a highly reliable semiconductor device and a method for manufacturing a semiconductor device, in order to solve the problems caused by the above-described conventional technology.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、メイン半導体素子および温度センス部を備え、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。前記温度センス部は、前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様である。 In order to solve the above problems and achieve the objects of the present invention, a semiconductor device according to the present invention includes a main semiconductor element and a temperature sensing section, and has the following features. The main semiconductor element has a pn junction on the first main surface side of a semiconductor substrate made of a semiconductor with a wider bandgap than silicon, and a current flows through the pn junction. The temperature sensing section detects the temperature of the main semiconductor element. The temperature sensing section is a multilayer structure including a plurality of horizontal polysilicon diodes made of polysilicon, which are stacked on the first main surface of the semiconductor substrate with an insulating film interposed therebetween, and in which regions of the same conductivity type are adjacent to each other in the depth direction. The polysilicon diode in the upper layer has a larger polysilicon crystal grain size, and the polysilicon diode has a uniform impurity concentration within the plane of the polysilicon crystal grain and across the grain boundary .

また、この発明にかかる半導体装置は、上述した発明において、上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the impurity concentration is higher in the polysilicon diode in the upper layer .

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、メイン半導体素子および温度センス部を備え、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。前記温度センス部は、前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、不純物濃度が高い。Furthermore, in order to solve the above-mentioned problems and achieve the objects of the present invention, a semiconductor device according to the present invention includes a main semiconductor element and a temperature sensing section, and has the following features. The main semiconductor element has a pn junction on the first main surface side of a semiconductor substrate made of a semiconductor having a wider bandgap than silicon, and a current flows through the pn junction. The temperature sensing section detects the temperature of the main semiconductor element. The temperature sensing section is a multilayer structure including a plurality of horizontal polysilicon diodes made of polysilicon that are stacked on the first main surface of the semiconductor substrate with an insulating film interposed therebetween, and regions of the same conductivity type are adjacent to each other in the depth direction. The polysilicon diode in the upper layer has a larger polysilicon crystal grain size and a higher impurity concentration.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、メイン半導体素子および温度センス部を備えた半導体装置の製造方法であって、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第１面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。 Further, in order to solve the above-mentioned problems and achieve the objects of the present invention, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a main semiconductor element and a temperature sensing section, which comprises: Has characteristics. The main semiconductor element has a pn junction on the first surface side of a semiconductor substrate made of a semiconductor having a wider bandgap than silicon, and a current flows through the pn junction. The temperature sensing section detects the temperature of the main semiconductor element.

積層工程および注入工程を行うことで前記温度センス部を形成する。前記積層工程では、前記半導体基板の第１主面に絶縁膜を介して複数のポリシリコン層を積層する。前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積する。前記注入工程では、前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にｐ型不純物および／またはｎ型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する。 The temperature sensing portion is formed by performing a lamination process and an implantation process. In the lamination step, a plurality of polysilicon layers are laminated on the first main surface of the semiconductor substrate with an insulating film interposed therebetween. In the lamination step, the upper polysilicon layer is deposited under a higher temperature environment. In the implantation step, each time the polysilicon layer is laminated in the lamination step, p-type impurities and/or n-type impurities are ion-implanted into the polysilicon layer to form regions of the same conductivity type in the depth direction. Form adjacent horizontal polysilicon diodes.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも１００℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする。 Further, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, in the lamination step, the lower layer is deposited in the depth direction in a temperature environment that is 100° C. or more higher than the temperature at which the lower polysilicon layer is deposited. depositing the polysilicon layer adjacent to the polysilicon layer of the method.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, in the implantation step, the dose of the ion implantation is increased as the polysilicon layer is in an upper layer.

上述した発明によれば、上層のポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒界を少なくすることができるため、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。温度センス部には主にエネルギー障壁の少ない上層のポリシリコンダイオードに順方向電流が流れ、順方向電圧特性のばらつきを抑制することができる。これにより、温度センス部の温度検出精度を向上させることができる。 According to the above-mentioned invention, since the polysilicon diode in the upper layer can have fewer crystal grain boundaries of polysilicon crystal grains, energy barriers and There are few depletion layers, low resistance, and forward current flows easily. In the temperature sensing section, a forward current flows mainly through the upper layer polysilicon diode having a small energy barrier, so that variations in forward voltage characteristics can be suppressed. Thereby, the temperature detection accuracy of the temperature sensing section can be improved.

本発明にかかる半導体装置および半導体装置の製造方法によれば、信頼性を向上させることができるという効果を奏する。 ADVANTAGE OF THE INVENTION According to the semiconductor device and the manufacturing method of the semiconductor device concerning this invention, there exists an effect that reliability can be improved.

実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 1 is a plan view showing a layout of a semiconductor device according to an embodiment, viewed from the front side of a semiconductor substrate. 図１の活性領域の断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing the cross-sectional structure of the active region in FIG. 1; 図１の活性領域の断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing the cross-sectional structure of the active region in FIG. 1; 図３の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。FIG. 4 is a plan view schematically showing the polysilicon crystal grains of the temperature sensing portion of FIG. 3 as viewed from the front surface side of the semiconductor substrate. 図３の温度センス部のポリシリコン結晶粒を半導体基板の側面側から見た状態を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing the polysilicon crystal grains of the temperature sensing portion in FIG. 3 when viewed from the side surface of the semiconductor substrate. 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。4 is a band diagram showing energy levels of crystal grain boundaries of polysilicon crystal grains in the temperature sensing portion of FIG. 3. FIG. 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。4 is a band diagram showing energy levels of crystal grain boundaries of polysilicon crystal grains in the temperature sensing portion of FIG. 3. FIG. 図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。4 is a band diagram showing energy levels of crystal grain boundaries of polysilicon crystal grains in the temperature sensing portion of FIG. 3. FIG. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。1 is a cross-sectional view showing a state during the manufacture of a semiconductor device according to an embodiment; 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the embodiment. 実施例の順方向電圧特性の度数分布図である。FIG. 13 is a frequency distribution diagram of forward voltage characteristics of the embodiment. 従来例の順方向電圧特性の度数分布図である。FIG. 3 is a frequency distribution diagram of forward voltage characteristics of a conventional example. 従来の半導体装置の構造を示す断面図である。1 is a cross-sectional view showing the structure of a conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a semiconductor device and a method for manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, a layer or region prefixed with n or p means that electrons or holes are the majority carriers, respectively. Furthermore, + and - appended to n and p mean that the impurity concentration is higher or lower than that of a layer or region to which n or p is not appended, respectively. Note that in the following description of the embodiment and the accompanying drawings, similar components are denoted by the same reference numerals, and overlapping description will be omitted.

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。ここでは、実施の形態にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に、実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 (Embodiment)
The semiconductor device according to the embodiment is configured using a semiconductor having a wider band gap than silicon (Si) (wide band gap semiconductor) as a semiconductor material. Here, the structure of the semiconductor device according to the embodiment will be described using an example in which silicon carbide (SiC) is used as a wide bandgap semiconductor material constituting the semiconductor device according to the embodiment. FIG. 1 is a plan view showing a layout of a semiconductor device according to an embodiment as viewed from the front side of a semiconductor substrate.

図１に示す実施の形態にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。 A semiconductor device 20 according to the embodiment shown in FIG. 1 includes a main semiconductor element 11 in an active region 1 of the same semiconductor substrate (semiconductor chip) 10 made of silicon carbide, and a main semiconductor element 11 for protecting and controlling the main semiconductor element 11. one or more circuit sections. Active region 1 is provided approximately at the center of semiconductor substrate 10 (chip center). The main semiconductor element 11 is a vertical MOSFET that performs the main operation of the semiconductor device 20, and is composed of a plurality of unit cells (functional units of the element) connected in parallel to each other by source pads 21a, which will be described later.

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。 The main semiconductor element 11 is arranged in an effective region (hereinafter referred to as main effective region) 1a of the active region 1. The main effective region 1a is a main current (drift current) of the main semiconductor element 11 in the direction from the back surface to the front surface of the semiconductor substrate 10 (opposite direction to the depth direction Z) when the main semiconductor element 11 is turned on. This is the area where the flow occurs. The main effective region 1 a has, for example, a substantially rectangular planar shape and occupies most of the surface area of the active region 1 . Three sides of the main effective area 1a, which has a substantially rectangular planar shape, are adjacent to an edge termination area 2, which will be described later.

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。 The circuit section for protecting and controlling the main semiconductor element 11 is a high-performance section such as a current sensing section 12, a temperature sensing section 13, an overvoltage protection section (not shown), and an arithmetic circuit section (not shown), for example. It is arranged in the main invalid region 1b of the active region 1. The main invalid region 1b is a region where no unit cell of the main semiconductor element 11 is arranged, and does not function as the main semiconductor element 11. The main invalid area 1b has, for example, a substantially rectangular planar shape, and is arranged between the edge end area 2 and the remaining side of the main effective area 1a, which has a substantially rectangular planar shape.

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。 The edge termination region 2 is a region between the active region 1 and the edge of the semiconductor substrate 10 (chip edge), is adjacent to the active region 1, surrounds the periphery of the active region 1, and is located at the edge of the semiconductor substrate 10. It has the function of alleviating the electric field on the front surface side and maintaining the withstand voltage. In the edge termination region 2, a general voltage-resistant structure (not shown) such as a field limiting ring (FLR) or a junction termination extension (JTE) structure is arranged. The breakdown voltage is the limit voltage at which a semiconductor device does not malfunction or break down.

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。 The source pad (electrode pad) 21a of the main semiconductor element 11 is arranged on the front surface of the semiconductor substrate 10 in the main effective region 1a. The source pad 21a of the main semiconductor element 11 is placed apart from electrode pads other than the source pad 21a. The main semiconductor element 11 has a larger current capacity than other circuit parts. Therefore, the source pad 21a of the main semiconductor element 11 has substantially the same planar shape as the main effective region 1a, and covers almost the entire surface of the main effective region 1a.

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。 The electrode pads other than the source pad 21a are arranged apart from each other on the front surface of the semiconductor substrate 10 in the main invalid region 1b. The electrode pads other than the source pad 21a include the gate pad 21b of the main semiconductor element 11, the electrode pad (OC pad) 22 of the current sensing section 12, the electrode pads (anode pad and cathode pad) 23a, 23b of the temperature sensing section 13, These include electrode pads (hereinafter referred to as OV pads, not shown) of the overvoltage protection section, electrode pads (not shown) of the arithmetic circuit section, and the like.

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｄ（図３，４参照）やワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一方向Ｘに１列に配置された場合を示す。図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。 The electrode pads other than the source pad 21a have, for example, a substantially rectangular planar shape, and have a surface area necessary for bonding terminal pins 48b to 48d (see FIGS. 3 and 4) and wires (not shown), which will be described later. FIG. 1 shows a case where electrode pads other than the source pad 21a are arranged in one row in one direction X along the boundary between the main invalid region 1b and the edge termination region 2. In FIG. 1, a source pad 21a, a gate pad 21b, an OC pad 22, an anode pad 23a, and a cathode pad 23b are illustrated in rectangular shapes labeled S, G, OC, A, and K, respectively.

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。 The current sensing section 12 is connected in parallel to the main semiconductor element 11 , operates under the same conditions as the main semiconductor element 11 , and has a function of detecting an overcurrent (OC) flowing through the main semiconductor element 11 . The current sensing section 12 is placed apart from the main semiconductor element 11. The current sensing section 12 is a vertical type having unit cells having the same configuration as the main semiconductor element 11 in a smaller number (for example, about 10) than the number of unit cells of the main semiconductor element 11 (for example, about 1,000 or more). It is a MOSFET and has a smaller surface area than the main semiconductor element 11.

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。 The unit cell of the current sensing section 12 is arranged in a part of the region (hereinafter referred to as a sense effective region) 12a of the semiconductor substrate 10 covered with the OC pad 22. The unit cells of the current sensing section 12 are arranged adjacent to each other in a direction parallel to the front surface of the semiconductor substrate 10. For example, the direction in which the unit cells of the current sensing section 12 are adjacent to each other is the same as the direction in which the unit cells of the main semiconductor element 11 are adjacent to each other. The unit cells of the current sensing section 12 are connected in parallel to each other by an OC pad 22 .

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２，３参照）が延在している。 Further, of the region of the semiconductor substrate 10 covered with the OC pad 22, the region other than the sense effective region 12a is a sense ineffective region 12b that does not function as the current sensing section 12. No unit cell of the current sensing section 12 is arranged in the sense invalid region 12b. In almost the entire region of the main invalid region 1b excluding the sense effective region 12a, a p-type base region 34b (described later) is formed from the sense effective region 12a to the front surface region of the semiconductor substrate 10 (see FIGS. 2 and 3). is extending.

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１（半導体基板１０）の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、ポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成された横型のポリシリコンダイオードを複数積層した多層構造であり（図３参照）、上層のポリシリコンダイオードほどポリシリコン結晶粒（シリコン結晶の集合体の粒）の結晶粒径が大きい（図４，５参照）。 The temperature sensing section 13 has a function of detecting the temperature of the main semiconductor element 11 (semiconductor substrate 10) using the temperature characteristics of the diode. Temperature sensing section 13 is arranged directly below anode pad 23a and cathode pad 23b. The temperature sensing section 13 has a multilayer structure in which horizontal polysilicon diodes made of polysilicon (poly-Si) layers are laminated (see FIG. 3). (see Figures 4 and 5).

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。 The overvoltage protection unit (not shown) is a diode that protects the main semiconductor element 11 from overvoltage (OV) such as a surge, for example. The current sensing section 12, the temperature sensing section 13, and the overvoltage protection section are controlled by the arithmetic circuit section. The arithmetic circuit section controls the main semiconductor element 11 based on output signals from the current sensing section 12, temperature sensing section 13, and overvoltage protection section. The arithmetic circuit section is composed of a plurality of semiconductor elements such as a CMOS (Complementary MOS) circuit.

次に、実施の形態にかかる半導体装置２０の断面構造について説明する。図２，３は、図１の活性領域の断面構造を示す断面図である。図４は、図３の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。図５は、図３の温度センス部のポリシリコン結晶粒を半導体基板の側面（チップ端部）側から見た状態を模式的に示す断面図である。図６～８は、図３の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。 Next, a cross-sectional structure of the semiconductor device 20 according to the embodiment will be described. 2 and 3 are cross-sectional views showing the cross-sectional structure of the active region in FIG. 1. FIG. FIG. 4 is a plan view schematically showing the polysilicon crystal grains of the temperature sensing portion of FIG. 3 as viewed from the front surface side of the semiconductor substrate. FIG. 5 is a cross-sectional view schematically showing the polysilicon crystal grains of the temperature sensing portion of FIG. 3 as viewed from the side surface (chip end) of the semiconductor substrate. 6 to 8 are band diagrams showing energy levels of crystal grain boundaries of polysilicon crystal grains in the temperature sensing portion of FIG. 3. FIG.

図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。図２，３のメイン有効領域１ａおよびセンス有効領域１２ａにはそれぞれ一部の単位セルを示す。図４，５では、ポリシリコンダイオード８０ａ，８０ｂのｐｎ接合界面を図示省略する。 FIG. 2 shows a cross-sectional structure of the main effective region 1a and the current sensing section 12 (cross-sectional structure taken along cutting line X1-X2-X3-X4 in FIG. 1). FIG. 3 shows the cross-sectional structures of the main effective region 1a, the sense effective region 12a, and the temperature sensing section 13 (the cross-sectional structures along the cutting lines X1-X2, X3-X4, and Y1-Y2 in FIG. 1). Some unit cells are shown in the main effective area 1a and the sense effective area 12a in FIGS. 2 and 3, respectively. In FIGS. 4 and 5, the pn junction interface between the polysilicon diodes 80a and 80b is not shown.

図４には、ポリシリコンダイオード８０ａ，８０ｂのポリシリコン結晶粒の平面粒径を比較しやすいように、上層のポリシリコンダイオード８０ｂの平面と下層のｐ型ポリシリコン層８１ａの平面とを上下に並べて示す。図６，７には、下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒界のエネルギー準位（図４の切断線Ａ－Ａ’におけるエネルギー準位）を示す。図８には、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界のエネルギー準位（図４の切断線Ｂ－Ｂ’におけるエネルギー準位）を示す。 In FIG. 4, the plane of the upper polysilicon diode 80b and the plane of the lower p-type polysilicon layer 81a are shown vertically to make it easier to compare the plane grain sizes of the polysilicon crystal grains of the polysilicon diodes 80a and 80b. Show them side by side. 6 and 7 show the energy level of the crystal grain boundary of the polysilicon crystal grain of the lower layer polysilicon diode 80a (the energy level along the cutting line A-A' in FIG. 4). FIG. 8 shows the energy level of the crystal grain boundary of the polysilicon crystal grains of the upper layer polysilicon diode 80b (the energy level along the cutting line B-B' in FIG. 4).

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成されたトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。 The main semiconductor element 11 has a p-type base region 34a, an n ⁺ -type source region 35a, a p ⁺⁺ -type contact region 36a, a trench 37a, and a gate insulating film 38a on the front surface side of the semiconductor substrate 10 in the main effective region 1a. It has a trench gate structure MOS gate (an insulated gate having a three-layer structure of metal-oxide film-semiconductor) including a gate electrode 39a and a trench gate structure. Semiconductor substrate 10 is formed by epitaxially growing silicon carbide layers 72 and 73, which will become n ^- type drift region 32 and p-type base region 34a, in order on the front surface of n ⁺ type starting substrate 71 made of silicon carbide.

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。 The n ⁺ -type starting substrate 71 becomes the n ⁺ -type drain region 31 of the main semiconductor element 11 and the current sensing section 12 . The main surface of semiconductor substrate 10 on the p-type silicon carbide layer 73 side is the front surface, and the main surface on the n ⁺ -type starting substrate 71 side (the back surface of n ⁺ -type starting substrate 71) is the back surface. Here, we will take as an example a case where the main semiconductor element 11 and the circuit section that protects and controls the main semiconductor element 11 have the same wiring structure using pin-shaped wiring members (terminal pins 48a to 48d to be described later). As will be explained, a wiring structure using wire may be used instead of the pin-shaped wiring member.

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。 Trench 37a penetrates p-type silicon carbide layer 73 in the depth direction Z from the front surface of semiconductor substrate 10 (the surface of p-type silicon carbide layer 73) to reach n ^−-type silicon carbide layer 72. A gate electrode 39a is provided inside the trench 37a with a gate insulating film 38a interposed therebetween. A p-type base region 34a, an n ⁺ -type source region 35a, and a p ^++- type contact region 36a are selectively provided in the front surface region of the semiconductor substrate 10 between mutually adjacent trenches 37a. .

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。この半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。 The n ⁺ type source region 35a and the p ⁺⁺ type contact region 36a are selectively provided between the front surface of the semiconductor substrate 10 and the p type base region 34a, in contact with the p type base region 34a. The ^{n +} type source region 35a and the p ⁺⁺ type contact region 36a are exposed to the front surface of the semiconductor substrate 10. This exposure to the front surface of the semiconductor substrate 10 means that the n ⁺ type source region 35a and the p ⁺⁺ type contact region 36a are in contact with a NiSi film 41a (described later) inside a first contact hole 40a of an interlayer insulating film 40 (described later).

ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｐ⁺⁺型コンタクト領域３６ａは、ｎ⁺型ソース領域３５ａよりもトレンチ３７ａから離れた位置に、ｎ⁺型ソース領域３５ａに接して設けられている。ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達し、半導体基板１０のおもて面に露出される。 The n ⁺ -type source region 35a is in contact with the gate insulating film 38a at the side wall of the trench 37a. The p ⁺⁺ type contact region 36a is provided in contact with the n ⁺ type source region 35a at a position farther from the trench 37a than the n ⁺ type source region 35a. The p ⁺⁺ type contact region 36a may not be provided. In this case, instead of the p ⁺⁺ type contact region 36a, the p type base region 34a reaches the front surface of the semiconductor substrate 10 and is exposed on the front surface of the semiconductor substrate 10.

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。 Inside the semiconductor substrate 10, between the p-type base region 34a and the n ⁺ -type drain region 31 (n ⁺ -type starting substrate 71), an n ^- -type drift region 32 is provided in contact with the p-type base region 34a and the n ⁺ -type drain region 31. An n ^- type current diffusion region 33a may be provided between the p-type base region 34a and the n - -type drift region 32 in contact with these regions. The n-type current diffusion region 33a is a so-called current spreading layer (CSL) that reduces the spreading resistance of carriers.

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。 Further, inside the semiconductor substrate 10, first and second p ⁺ -type regions 61a and 62a are provided at positions closer to the n ⁺ -type drain region 31 than the p-type base region 34a, for relaxing the electric field applied to the bottom surface of the trench 37a. You can leave it there. The first p ⁺ type region 61a is provided apart from the p type base region 34a, and faces the bottom surface of the trench 37a in the depth direction Z. The second p ⁺ -type region 62a is provided between adjacent trenches 37a, apart from the first ^{p +} -type region 61a and the trench 37a, and is in contact with the p-type base region 34a.

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、メイン有効領域１ａにおいてゲート電極３９ａを覆う。すべての単位セルのゲート電極３９ａがゲートパッド２１ｂ（図１参照）に電気的に接続されている。メイン有効領域１ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。 The interlayer insulating film 40 is provided on almost the entire front surface of the semiconductor substrate 10, and covers the gate electrode 39a in the main effective region 1a. Gate electrodes 39a of all unit cells are electrically connected to gate pads 21b (see FIG. 1). A first contact hole 40a penetrating the interlayer insulating film 40 in the depth direction Z is provided in the main effective region 1a. The n ⁺ type source region 35a and the p ^{+ +} type contact region 36a are exposed in the first contact hole 40a.

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。 The nickel silicide (NiSi, Ni ₂ Si or thermally stable NiSi ₂ : hereinafter collectively referred to as NiSi) film 41a is in ohmic contact with the semiconductor substrate 10 inside the first contact hole 40a, and forms an n ⁺ type source region. 35a and p ⁺⁺ type contact region 36a. If the p ⁺⁺ type contact region 36a is not provided, the p ^type base region 34a is exposed to the first contact hole 40a instead of the p ++ type contact region 36a and is electrically connected to the NiSi film 41a. .

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。 A barrier metal 46a is provided along the entire surface of the interlayer insulating film 40 and the NiSi film 41a in the main effective region 1a. The barrier metal 46a has a function of preventing mutual reactions between the metal films of the barrier metal 46a or between regions facing each other with the barrier metal 46a in between. The barrier metal 46a may have, for example, a laminated structure in which a first titanium nitride (TiN) film 42a, a first titanium (Ti) film 43a, a second TiN film 44a, and a second Ti film 45a are laminated in this order.

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。第２Ｔｉ膜４５ａの表面全面にソースパッド２１ａが設けられている。 The first TiN film 42a covers the entire surface of the interlayer insulating film 40. The first TiN film 42a is not provided on the front surface of the semiconductor substrate 10 in the portion where the NiSi film 41a is formed. The first Ti film 43a is provided on the surface of the first TiN film 42a and the NiSi film 41a. The second TiN film 44a is provided on the surface of the first Ti film 43a. The second Ti film 45a is provided on the surface of the second TiN film 44a. A source pad 21a is provided on the entire surface of the second Ti film 45a.

ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａはメイン半導体素子１１のソース電極として機能する。 Source pad 21a is electrically connected to n ⁺ type source region 35a and p ⁺⁺ type contact region 36a via barrier metal 46a and NiSi film 41a. The source pad 21a may be, for example, an aluminum (Al) film, an aluminum-silicon (Al-Si) film, or an aluminum-silicon-copper (Al-Si-Cu) film with a thickness of about 5 μm. The source pad 21a, the barrier metal 46a, and the NiSi film 41a function as a source electrode of the main semiconductor element 11.

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。 One end of a terminal pin 48a is bonded onto the source pad 21a via a plating film 47a and a solder layer (not shown). The other end of the terminal pin 48a is joined to a metal bar (not shown) arranged to face the front surface of the semiconductor substrate 10. Further, the other end of the terminal pin 48a is exposed to the outside of the case (not shown) in which the semiconductor substrate 10 is mounted, and is electrically connected to an external device (not shown). The terminal pin 48a is soldered to the plating film 47a in a state that it stands substantially perpendicular to the front surface of the semiconductor substrate 10.

端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子である。第１，２保護膜４９ａ，５０ａは例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）膜である。第１保護膜４９ａは、ソースパッド２１ａの表面のめっき膜４７ａ以外の部分を覆う。第２保護膜５０ａは、めっき膜４７ａと第１保護膜４９ａとの境界を覆う。 The terminal pin 48a is a rod-shaped (cylindrical) wiring member having a predetermined diameter, and is connected to an external ground potential (lowest potential). The terminal pin 48a is an external connection terminal that extracts the potential of the source pad 21a to the outside. The first and second protective films 49a, 50a are, for example, polyimide films. The first protective film 49a covers the surface of the source pad 21a except for the plating film 47a. The second protective film 50a covers the boundary between the plating film 47a and the first protective film 49a.

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅（Ｃｕ）箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。 The drain electrode 51 is in ohmic contact with the entire back surface of the semiconductor substrate 10 (the back surface of the n ⁺ type starting substrate 71). A drain pad (electrode pad: not shown) is provided on the drain electrode 51 with a laminated structure in which, for example, a Ti film, a nickel (Ni) film, and a gold (Au) film are laminated in this order. The drain pad is soldered to a metal base plate (not shown) formed of an insulating substrate, such as copper (Cu) foil, and at least partially connects to the base of a cooling fin (not shown) via the metal base plate. are in contact.

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。 By bonding the terminal pin 48a to the source pad 21a on the front surface of the semiconductor substrate 10 and bonding the drain pad on the back surface to the metal base plate of the insulating substrate in this way, the semiconductor substrate 10 can be attached to both main surfaces. It has a double-sided cooling structure. The heat generated in the semiconductor substrate 10 is radiated from the fin portion of the cooling fin through the metal base plate bonded to the drain pad on the back surface of the semiconductor substrate 10, and is radiated from the terminal pin 48a on the front surface of the semiconductor substrate 10. Heat is radiated from the joined metal bars.

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。 The current sensing section 12 includes a p-type base region 34b, an n ⁺ -type source region 35b, a p ⁺⁺ -type contact region 36b, a trench 37b, a gate insulating film 38b, and a gate electrode 39b, which have the same configuration as the corresponding sections of the main semiconductor element 11. and an interlayer insulating film 40. Each part of the MOS gate of the current sensing section 12 is provided in the sense valid region 12a of the main invalid region 1b. The p-type base region 34b is separated from the p-type base region 34a of the main semiconductor element 11 by the n ⁻ type region 32a in the front surface region of the semiconductor substrate 10.

ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。ｐ⁺⁺型コンタクト領域３６ｂは、メイン半導体素子１１と同様に、設けられていなくてもよい。すべての単位セルのゲート電極３９ｂは、ゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。 The p-type base region 34b extends, for example, from the sense valid region 12a to almost the entire main invalid region 1b. Similar to the main semiconductor element 11, the current sensing section 12 may include an n-type current diffusion region 33b and first and second p ⁺ -type regions 61b and 62b. Similar to the main semiconductor element 11, the p ⁺⁺ type contact region 36b may not be provided. Gate electrodes 39b of all unit cells are electrically connected to gate pads 21b (see FIG. 1). Gate electrode 39b is covered with interlayer insulating film 40.

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。 In the sense effective region 12a, the interlayer insulating film 40 is provided with a second contact hole 40b that penetrates in the depth direction Z and reaches the semiconductor substrate 10, exposing the n ⁺ type source region 35b and the p ^{+ +} type contact region 36b. has been done. Similar to the main semiconductor element 11, a NiSi film 41b and a barrier metal 46b are provided on the front surface of the semiconductor substrate 10 in the sense effective region 12a. Reference numerals 42b to 45b indicate a first TiN film, a first Ti film, a second TiN film, and a second Ti film, respectively, which constitute the barrier metal 46b.

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。 The NiSi film 41b is in ohmic contact with the semiconductor substrate 10 inside the second contact hole 40b, and is electrically connected to the n ⁺ type source region 35b and the p ^{+ +} type contact region 36b. If the p ⁺⁺ type contact region 36b is not provided, the p ^type base region 34b is exposed to the second contact hole 40b instead of the p ++ type contact region 36b and is electrically connected to the NiSi film 41b. . Barrier metal 46b extends on interlayer insulating film 40 in sense invalid region 12b.

バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。 An OC pad 22 is provided on the entire surface of the barrier metal 46b, apart from the source pad 21a. OC pad 22 is electrically connected to n ⁺ -type source region 35b and p-type base region 34b via barrier metal 46b and NiSi film 41b. The OC pad 22 is, for example, made of the same material as the source pad 21a and is formed at the same time as the source pad 21a. The OC pad 22, the barrier metal 46b, and the NiSi film 41b function as a source electrode of the current sensing section 12.

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。 Terminal pin 48b is bonded onto OC pad 22 with the same wiring structure as that on source pad 21a. The terminal pin 48b is a round rod-shaped (cylindrical) wiring member having a smaller diameter than the terminal pin 48a. The terminal pin 48b is, for example, an external connection terminal that takes out the potential of the OC pad 22 to the outside, and connects the OC pad 22 to the ground potential via an external resistor (not shown). Reference numerals 47b, 49b, and 50b are a plating film and first and second protective films that constitute the wiring structure on the OC pad 22, respectively.

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。 The p-type base region 34a of the main effective region 1a and the p-type base region 34b of the sense effective region 12a are connected to a p-type region (not shown) for element isolation by an n ^- type region (not shown) in the surface region of the semiconductor substrate 10. ) and are separated. The p-type region for element isolation is provided in the edge termination region 2 in a substantially rectangular shape surrounding the active region 1, and is a parasitic diode that electrically isolates the active region 1 and the edge termination region 2 ^. This is a floating p-type region formed by a pn junction with the type drift region 32.

温度センス部１３は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の層間絶縁膜４０上に順に積層された２つ以上の横型のポリシリコンダイオードで構成される。温度センス部１３を構成するすべてのポリシリコンダイオードは、深さ方向Ｚにアノード領域同士が隣接し、かつ深さ方向Ｚにカソード領域同士が隣接するように積層されることで並列接続されている。ここでは、温度センス部１３が２つの横型のポリシリコンダイオード８０ａ，８０ｂを積層した２層構造である場合を例に説明する（図３）。 The temperature sensing section 13 is composed of two or more horizontal polysilicon diodes stacked in sequence on the interlayer insulating film 40 on the front surface of the semiconductor substrate 10 in the main invalid region 1b. All the polysilicon diodes constituting the temperature sensing section 13 are stacked and connected in parallel so that the anode regions are adjacent to each other in the depth direction Z and the cathode regions are adjacent to each other in the depth direction Z. . Here, an example will be explained in which the temperature sensing section 13 has a two-layer structure in which two horizontal polysilicon diodes 80a and 80b are stacked (FIG. 3).

下層のポリシリコンダイオード８０ａは、アノード領域であるｐ型ポリシリコン層８１ａとカソード領域であるｎ型ポリシリコン層８２ａとのｐｎ接合で形成される。ｐ型ポリシリコン層８１ａおよびｎ型ポリシリコン層８２ａは、半導体基板１０のおもて面の層間絶縁膜４０上に設けられている。上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと同じ不純物濃度であるか、好ましくは下層のポリシリコンダイオード８０ａよりも高不純物濃度であることがよい。 The lower polysilicon diode 80a is formed by a pn junction between a p-type polysilicon layer 81a as an anode region and an n-type polysilicon layer 82a as a cathode region. P-type polysilicon layer 81a and n-type polysilicon layer 82a are provided on interlayer insulating film 40 on the front surface of semiconductor substrate 10. The upper layer polysilicon diode 80b preferably has the same impurity concentration as the lower layer polysilicon diode 80a, or preferably has a higher impurity concentration than the lower layer polysilicon diode 80a.

ここでは、上層のポリシリコンダイオード８０ｂが下層のポリシリコンダイオード８０ａよりも高不純物濃度である場合を例に説明する。上層のポリシリコンダイオード８０ｂは、アノード領域であるｐ⁺型ポリシリコン層８１ｂとカソード領域であるｎ⁺型ポリシリコン層８２ｂとのｐｎ接合で形成される。ｐ⁺型ポリシリコン層８１ｂはｐ型ポリシリコン層８１ａ上に積層され、ｐ型ポリシリコン層８１ａに電気的に接続されている。 Here, an example will be described in which the upper layer polysilicon diode 80b has a higher impurity concentration than the lower layer polysilicon diode 80a. The upper layer polysilicon diode 80b is formed by a pn junction between a p ⁺ type polysilicon layer 81b as an anode region and an n ⁺ type polysilicon layer 82b as a cathode region. P ⁺ -type polysilicon layer 81b is stacked on p-type polysilicon layer 81a and is electrically connected to p-type polysilicon layer 81a.

上層のｐ⁺型ポリシリコン層８１ｂのポリシリコン結晶粒の結晶粒径は、半導体基板１０のおもて面側から見た結晶粒径（結晶粒の最大幅：以下、平面粒径とする。図４）、および半導体基板１０のおもて面に平行な方向（半導体基板１０の側面側）から見た結晶粒径（結晶粒の最大高さ：以下、断面粒径とする。図５）ともに、下層のｐ型ポリシリコン層８１ａのポリシリコン結晶粒の結晶粒径よりも大きい。 The crystal grain size of the polysilicon crystal grains of the upper p ⁺ -type polysilicon layer 81b is the crystal grain size (maximum width of a crystal grain: hereinafter referred to as a planar grain size) when viewed from the front surface side of the semiconductor substrate 10. 4), and the crystal grain size (maximum height of crystal grains: hereinafter referred to as cross-sectional grain size) as seen from the direction parallel to the front surface of the semiconductor substrate 10 (side side of the semiconductor substrate 10). Both are larger than the crystal grain size of the polysilicon crystal grains of the underlying p-type polysilicon layer 81a.

ｎ⁺型ポリシリコン層８２ｂはｎ型ポリシリコン層８２ａの上に積層され、ｎ型ポリシリコン層８２ａに電気的に接続されている。上層のｎ⁺型ポリシリコン層８２ｂのポリシリコン結晶粒の結晶粒径は、平面粒径および断面粒径ともに、下層のｎ型ポリシリコン層８２ａのポリシリコン結晶粒の結晶粒径よりも大きい。ポリシリコンダイオード８０ｂの上にさらにポリシリコンダイオードを積層する場合、上層のポリシリコンダイオードほどポリシリコン結晶粒の平面粒径および断面粒径を大きくすればよい。 The n ⁺ -type polysilicon layer 82b is stacked on the n-type polysilicon layer 82a and is electrically connected to the n-type polysilicon layer 82a. The crystal grain sizes of the polysilicon crystal grains in the upper n ⁺ type polysilicon layer 82b are larger than the crystal grain sizes of the polysilicon crystal grains in the lower layer n type polysilicon layer 82a, both in plane grain size and cross-sectional grain size. When further stacking polysilicon diodes on top of polysilicon diode 80b, the planar grain size and cross-sectional grain size of the polysilicon crystal grains may be made larger in the upper layer of the polysilicon diode.

このように温度センス部１３を構成するポリシリコン層のポリシリコン結晶粒の平面粒径および断面粒径を設定することで、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａよりも結晶粒１粒あたりのポリシリコン結晶粒の表面積が広くなり、低抵抗となるため、下層のポリシリコンダイオード８０ａよりも順方向電圧特性のばらつきが小さくなる。したがって、温度センス部１３の順方向電圧印加時、温度センス部１３を流れる電流は主に上層のポリシリコンダイオード８０ｂを流れる。 By setting the planar grain size and cross-sectional grain size of the polysilicon crystal grains of the polysilicon layer constituting the temperature sensing section 13 in this way, the upper layer polysilicon diode 80b has a higher crystal grain size than the lower layer polysilicon diode 80a. Since the surface area of each polysilicon crystal grain is large and the resistance is low, the variation in forward voltage characteristics is smaller than that of the underlying polysilicon diode 80a. Therefore, when a forward voltage is applied to the temperature sensing section 13, the current flowing through the temperature sensing section 13 mainly flows through the upper layer polysilicon diode 80b.

上層のポリシリコンダイオードほど低抵抗となる。その理由は、次のとおりである。ポリシリコン層は、異なる結晶方位に配向した複数のポリシリコン結晶粒を有する。図４，５には、１つの矩形で１つのポリシリコン結晶粒を示している。ポリシリコン結晶粒の結晶粒界（互いに隣接するポリシリコン結晶粒の境界）８４ａ，８４ｂに、ポリシリコン層を所定の導電型（ｐ型またはｎ型）にするためにイオン注入されたイオン種が導入されることで、同導電型同士の同じ材料（ポリシリコン）間の接合（ホモ接合）が形成される。 The higher the polysilicon diode layer, the lower the resistance. The reason is as follows. The polysilicon layer has a plurality of polysilicon crystal grains oriented in different crystal orientations. 4 and 5, one polysilicon crystal grain is shown in one rectangle. Ion species implanted into the grain boundaries (boundaries between adjacent polysilicon grains) 84a and 84b of the polysilicon crystal grains in order to make the polysilicon layer a predetermined conductivity type (p type or n type). When introduced, a junction (homojunction) between the same material (polysilicon) of the same conductivity type is formed.

具体的には、ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂには、ポリシリコン結晶粒の結晶粒界に、それぞれｐｐ型およびｐ⁺ｐ⁺型のホモ接合が形成される。ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂには、ポリシリコン結晶粒の結晶粒界に、それぞれｎｎ型およびｎ⁺ｎ⁺型のホモ接合が形成される。このホモ接合が形成されることで、互いに隣り合うポリシリコン結晶粒間にわたって当該ポリシリコン結晶粒の結晶粒界を含む領域が所定幅で空乏化し、バンドの曲がりが発生する。 Specifically, in p-type polysilicon layer 81a and p ⁺ -type polysilicon layer 81b, pp-type and p ⁺ p ⁺ -type homojunctions are formed at crystal grain boundaries of polysilicon crystal grains, respectively. In the n-type polysilicon layer 82a and the n ⁺ -type polysilicon layer 82b, nn-type and n ⁺ n ⁺ -type homojunctions are formed at crystal grain boundaries of polysilicon crystal grains, respectively. By forming this homojunction, a region between adjacent polysilicon crystal grains including the crystal grain boundaries of the polysilicon crystal grains is depleted with a predetermined width, causing band bending.

ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂにおいて、バンドの曲がりとは、価電子帯頂上のエネルギー準位Ｅｖが所定勾配で減少し、ポリシリコン結晶粒の結晶粒界で最小値を示している状態である。ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂにおいて、バンドの曲がり８５ａ，８５ｂとは、伝導帯底のエネルギー準位Ｅｃが所定勾配で増加し、ポリシリコン結晶粒の結晶粒界で最大値を示している状態である。 In the p-type polysilicon layer 81a and the p ⁺ -type polysilicon layer 81b, band bending means that the energy level Ev at the top of the valence band decreases with a predetermined gradient and reaches a minimum value at the grain boundary of the polysilicon crystal grain. This is the state shown. In the n-type polysilicon layer 82a and the n ⁺ -type polysilicon layer 82b, band bending 85a, 85b means that the energy level Ec at the bottom of the conduction band increases with a predetermined gradient and reaches a maximum at the grain boundary of the polysilicon crystal grain. It is in a state where the value is shown.

図６，７および図８には、それぞれｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂのポリシリコン結晶粒の結晶粒界８４ａ，８４ｂでのバンド図を示す。図示省略するが、ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂのポリシリコン結晶粒の結晶粒界でのバンド図は、図６～８それぞれにおいて価電子帯頂上のエネルギー準位Ｅｖを、伝導帯底のエネルギー準位Ｅｃを上下反転させた形状にしたものである。符号Ｅｆはフェルミエネルギーである。 6, 7, and 8 show band diagrams at crystal grain boundaries 84a, 84b of polysilicon crystal grains in n-type polysilicon layer 82a and n ⁺ -type polysilicon layer 82b, respectively. Although not shown, the band diagram at the crystal grain boundary of the polysilicon crystal grains of the p-type polysilicon layer 81a and the p ⁺ type polysilicon layer 81b shows the energy level Ev at the top of the valence band in each of FIGS. 6 to 8. , the energy level Ec at the bottom of the conduction band is inverted upside down. The symbol Ef is the Fermi energy.

このバンドの曲がりは、すべてのポリシリコン結晶粒において、半導体基板１０のおもて面に平行な方向に隣り合うポリシリコン結晶粒との結晶粒界にも、深さ方向Ｚに隣り合うポリシリコン結晶粒との結晶粒界にも生じる。バンドの曲がりによってポリシリコン結晶粒の結晶粒界に形成される空乏層は、ポリシリコン層内を移動するキャリア（正孔、電子）のエネルギー障壁となる。このため、ポリシリコン層内のポリシリコン結晶粒の結晶粒界が少ないほど、ポリシリコンダイオードの低抵抗化が可能である。 This band bending occurs in all polysilicon crystal grains, both at grain boundaries between polysilicon crystal grains adjacent in the direction parallel to the front surface of the semiconductor substrate 10, and at grain boundaries between polysilicon crystal grains adjacent in the depth direction Z. It also occurs at grain boundaries with crystal grains. A depletion layer formed at the grain boundaries of polysilicon crystal grains due to band bending becomes an energy barrier for carriers (holes, electrons) moving within the polysilicon layer. Therefore, the fewer the crystal grain boundaries of polysilicon crystal grains in the polysilicon layer, the lower the resistance of the polysilicon diode can be made.

また、ポリシリコン層のキャリア濃度を高くするほど、バンドの曲がりが急峻になりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなる（図６～８の符号ｗａ，ｗｂ）。これにより、比較的小さいエネルギーで当該空乏層が突き抜けるトンネル電流の経路が形成され、互いに隣り合うポリシリコン結晶粒間をキャリアが移動可能であり、エネルギー障壁の影響を受けにくい。これにより、ポリシリコンダイオードをさらに低抵抗化可能であるため、上層のポリシリコンダイオードほどキャリア濃度が高いことがよい。 In addition, the higher the carrier concentration of the polysilicon layer, the sharper the band bending becomes, and the narrower the width of the depletion layer formed at the grain boundaries of the polysilicon crystal grains (symbols wa and wb in Figures 6 to 8). This forms a tunnel current path that penetrates the depletion layer with relatively little energy, allowing carriers to move between adjacent polysilicon crystal grains and is less susceptible to the effects of energy barriers. This allows the resistance of the polysilicon diode to be further reduced, so it is preferable for the carrier concentration to be higher in the upper layers of the polysilicon diode.

具体的には、上層のポリシリコンダイオード８０ｂのｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂは、それぞれ、下層のポリシリコンダイオード８０ａのｐ型ポリシリコン層８１ａおよびｎ型ポリシリコン層８２ａよりもポリシリコン結晶粒の結晶粒径が大きい。このため、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと比べて、ポリシリコン結晶粒の個数が少なく、ポリシリコン結晶粒の結晶粒界８４ｂが少ない。 Specifically, the p ⁺ type polysilicon layer 81b and the n ⁺ type polysilicon layer 82b of the upper layer polysilicon diode 80b are respectively the p type polysilicon layer 81a and the n type polysilicon layer of the lower layer polysilicon diode 80a. The crystal grain size of the polysilicon crystal grains is larger than that of 82a. Therefore, the upper layer polysilicon diode 80b has fewer polysilicon crystal grains and fewer crystal grain boundaries 84b of the polysilicon crystal grains than the lower layer polysilicon diode 80a.

それに加えて、上層のｐ⁺型ポリシリコン層８１ｂは、下層のｐ型ポリシリコン層８１ａと比べて、ｐ型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界８４ｂに形成される空乏層の幅が狭くなっていることがよい。上層のｎ⁺型ポリシリコン層８２ｂは、下層のｎ型ポリシリコン層８２ａと比べて、ｎ型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界８４ｂに形成される空乏層の幅ｗｂが狭くなっていることがよい（ｗａ＞ｗｂ）。 In addition, the upper p ⁺ -type polysilicon layer 81b has a higher p-type impurity concentration than the lower p-type polysilicon layer 81a, which causes band bending to occur at the grain boundaries 84b of the polysilicon crystal grains. It is preferable that the width of the depletion layer formed is narrow. The upper n ⁺ -type polysilicon layer 82b has a higher n-type impurity concentration than the lower n-type polysilicon layer 82a, so that the depletion formed at the grain boundaries 84b of the polysilicon crystal grains due to band bending. It is preferable that the width wb of the layer is narrow (wa>wb).

このように、上層のポリシリコンダイオード８０ｂは、バンドの曲がりの発生個所が少ないため、下層のポリシリコンダイオード８０ａよりも低抵抗となる。また、上層のポリシリコンダイオード８０ｂは、キャリア濃度（不純物濃度）が高いことで、エネルギー障壁の影響を受けにくく、下層のポリシリコンダイオード８０ａよりも低抵抗となる。上層のポリシリコンダイオード８０ｂの、順方向電流の流れない部分に、バンドの曲がりによって生じる空乏層の幅が広くなっている部分が存在してもよい。 In this way, the upper layer polysilicon diode 80b has a lower resistance than the lower layer polysilicon diode 80a because there are fewer places where band bending occurs. Further, the upper layer polysilicon diode 80b has a high carrier concentration (impurity concentration), so it is less susceptible to energy barriers and has a lower resistance than the lower layer polysilicon diode 80a. In the upper layer polysilicon diode 80b, there may be a portion where the width of the depletion layer caused by band bending is widened in a portion where forward current does not flow.

また、ポリシリコン結晶粒との結晶粒界ごとにバンドの曲がりでのエネルギー準位の大きさが異なることが、ポリシリコンダイオードの順方向電圧特性をばらつかせる要因の一つとなっている。したがって、上述したように上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａと比べてバンドの曲がりの発生個所が少なくなっていることで、下層のポリシリコンダイオード８０ａと比べて順方向電圧特性のばらつきを抑制することができる。 Further, the fact that the energy level at the bending of the band differs depending on the grain boundary with the polysilicon crystal grain is one of the factors that causes the forward voltage characteristics of the polysilicon diode to vary. Therefore, as described above, the upper layer polysilicon diode 80b has fewer band bends than the lower layer polysilicon diode 80a, and has a forward voltage characteristic that is lower than that of the lower layer polysilicon diode 80a. It is possible to suppress variations in .

また、ポリシリコンダイオードを構成する各ポリシリコン層はそれぞれ不純物濃度が一様である。この各ポリシリコン層とは、ｐ型ポリシリコン層８１ａ、ｎ型ポリシリコン層８２ａ、ｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂである。不純物濃度が一様とは、プロセスのばらつきの許容誤差を含む範囲でポリシリコン層全体（順方向電流の流れない部分を除いてもよい）にわたって同じ不純物濃度であることを意味する。次の理由により各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。 Further, each polysilicon layer constituting the polysilicon diode has a uniform impurity concentration. The polysilicon layers are a p-type polysilicon layer 81a, an n-type polysilicon layer 82a, a p ⁺ -type polysilicon layer 81b, and an n ⁺ -type polysilicon layer 82b. Uniform impurity concentration means that the impurity concentration is the same throughout the entire polysilicon layer (may exclude portions where no forward current flows) within a range that includes tolerance for process variations. The impurity concentration of each polysilicon layer can be made uniform for the following reason.

ポリシリコンダイオードを構成する各ポリシリコン層には、後述するように所定の導電型（ｐ型またはｎ型）で所定の不純物濃度を満たすように所定のイオン種がイオン注入される。イオン注入されたイオン種はポリシリコン結晶粒の面内（結晶粒界以外の部分）に導入されるが、ポリシリコン結晶粒の結晶粒界に発生するバンドの曲がりによって、ポリシリコン結晶粒の結晶粒界にポテンシャルの勾配（電位変化）が発生し、このポテンシャルの勾配によりポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれる。 A predetermined ion species is implanted into each polysilicon layer constituting the polysilicon diode so as to have a predetermined conductivity type (p type or n type) and a predetermined impurity concentration, as described later. The implanted ion species are introduced in the plane of the polysilicon crystal grains (in areas other than the grain boundaries), but due to the band bending that occurs at the grain boundaries of the polysilicon crystal grains, the crystals of the polysilicon crystal grains are distorted. A potential gradient (potential change) occurs at the grain boundaries, and this potential gradient causes ion species to be sucked into the grain boundaries of polysilicon crystal grains.

ポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれることで、ポリシリコン結晶粒の面内のイオン種が減少し、ポリシリコン結晶粒の面内と結晶粒界とで不純物濃度差が生じる。また、ポリシリコン結晶粒の面内の不純物濃度を本来必要な所定の不純物濃度にすることができない。これによって、ポリシリコン結晶粒の面内の不純物濃度に依存する温度センス部１３の順方向電圧特性のばらつきが大きくなる。ポリシリコン結晶粒の結晶粒界が大きいほど、ポリシリコン層の厚さが薄いほど、この問題が生じやすい。 As ion species are sucked into the grain boundaries of polysilicon crystal grains, the number of ion species within the plane of the polysilicon crystal grains decreases, and a difference in impurity concentration occurs between the planes of the polysilicon crystal grains and the crystal grain boundaries. Furthermore, it is not possible to bring the in-plane impurity concentration of the polysilicon crystal grains to the originally required predetermined impurity concentration. This increases the variation in the forward voltage characteristics of the temperature sensing section 13, which depends on the in-plane impurity concentration of the polysilicon crystal grains. The larger the grain boundaries of the polysilicon crystal grains and the thinner the polysilicon layer, the more likely this problem will occur.

例えば、上層のポリシリコンダイオード８０ｂは、ポリシリコン結晶粒の平面粒径が大きく、イオン注入されたイオン種をポリシリコン結晶粒の面内に安定して留めやすいが、ポリシリコン結晶粒の断面粒径も深さ方向Ｚに大きくなる。例えば１つのポリシリコン結晶粒の断面粒径の大きさがポリシリコン層の厚さ程度になる場合もあり（図５参照）、イオン注入されたイオン種がポリシリコン結晶粒の結晶粒界に沿ってポリシリコン層を突き抜けてしまい、すべてのイオン種をポリシリコン層内に留めておけない。 For example, in the upper layer polysilicon diode 80b, the planar grain size of the polysilicon crystal grains is large, and it is easy to keep the implanted ion species stably within the plane of the polysilicon crystal grains. The diameter also increases in the depth direction Z. For example, the size of the cross-sectional grain size of one polysilicon crystal grain may be as large as the thickness of the polysilicon layer (see Figure 5), and the implanted ion species may be distributed along the grain boundaries of the polysilicon crystal grain. The ions penetrate through the polysilicon layer, making it impossible to keep all the ion species within the polysilicon layer.

そこで、本実施の形態においては、上層のポリシリコンダイオード８０ｂよりもポリシリコン結晶粒の結晶粒径の小さい下層のポリシリコンダイオード８０ａの上に上層のポリシリコンダイオード８０ｂが形成される。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界にイオン注入されたイオン種は、上層のポリシリコンダイオード８０ｂと下層のポリシリコンダイオード８０ａとの間で止まるため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界に留まりやすい。 Therefore, in this embodiment, the upper layer polysilicon diode 80b is formed on the lower layer polysilicon diode 80a whose polysilicon crystal grains have a smaller crystal grain size than the upper layer polysilicon diode 80b. Therefore, the ion species implanted into the crystal grain boundaries of the polysilicon crystal grains of the upper layer polysilicon diode 80b stop between the upper layer polysilicon diode 80b and the lower layer polysilicon diode 80a, so that the It tends to stay at the crystal grain boundaries of the polysilicon crystal grains of the silicon diode 80b.

このように、イオン注入されたイオン種がポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界に沿ってポリシリコンダイオード８０ｂを突き抜けない。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒界でイオン種を留めて所定の不純物濃度を安定して維持することができる。それに加えて、高ドーズ量のイオン注入とすることで、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の面内においても所定の不純物濃度が安定して維持される。 In this way, the implanted ion species do not penetrate through the polysilicon diode 80b along the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b. Therefore, ion species can be retained at the crystal grain boundaries of the polysilicon crystal grains of the upper layer polysilicon diode 80b, and a predetermined impurity concentration can be stably maintained. In addition, by performing ion implantation at a high dose, a predetermined impurity concentration is stably maintained even within the plane of the polysilicon crystal grains of the upper layer polysilicon diode 80b.

また、上層のポリシリコンダイオード８０ｂの形成時、下層のポリシリコンダイオード８０ａから導電型不純物が一部外方拡散されるが、この導電型不純物は上層のポリシリコンダイオード８０ｂへ拡散され、ポリシリコンダイオード８０ａ，８０ｂの外方へは拡散されにくい。そして、上層のポリシリコンダイオード８０ｂには高ドーズ量でイオン種をイオン注入することで、下層のポリシリコンダイオード８０ａから上層のポリシリコンダイオード８０ｂへの導電型不純物の外方拡散は少なくすることができる。 When the upper polysilicon diode 80b is formed, some of the conductive impurities are out-diffused from the lower polysilicon diode 80a, but this conductive impurity is diffused into the upper polysilicon diode 80b and is unlikely to diffuse out of the polysilicon diodes 80a and 80b. By implanting a high dose of ion species into the upper polysilicon diode 80b, the out-diffusion of the conductive impurities from the lower polysilicon diode 80a to the upper polysilicon diode 80b can be reduced.

したがって、下層のポリシリコンダイオード８０ａの所定の不純物濃度も安定して確保される。下層のポリシリコンダイオード８０ａの所定の不純物濃度が確保されることで、上層のポリシリコンダイオード８０ｂの形成時、上層のポリシリコンダイオード８０ｂは、下層のポリシリコンダイオード８０ａからも導電型不純物を確保することができる。これによって、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度を一様にすることができる。 Therefore, the predetermined impurity concentration of the lower layer polysilicon diode 80a is also stably ensured. By ensuring a predetermined impurity concentration in the lower layer polysilicon diode 80a, when forming the upper layer polysilicon diode 80b, the upper layer polysilicon diode 80b also secures conductivity type impurities from the lower layer polysilicon diode 80a. be able to. Thereby, the impurity concentration can be made uniform within the plane of the polysilicon crystal grains of the upper layer polysilicon diode 80b and across the grain boundaries.

このように、ポリシリコンダイオードを構成する各ポリシリコン層は、それぞれの不純物濃度を安定して一様にすることができることで、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になる。このため、ホモ接合によるバンドの曲がりが小さくなり、順方向電流の大きさに依らずエネルギー障壁が小さくなるため、順方向電圧特性のばらつきがさらに抑制される。したがって、温度センス部１３全体の順方向電圧特性のばらつきも抑制される。 In this way, the impurity concentration of each polysilicon layer constituting the polysilicon diode can be made stable and uniform, so that the impurity concentration is uniform within the plane of the polysilicon crystal grain and across the grain boundaries. This reduces the band bending due to homojunctions and reduces the energy barrier regardless of the magnitude of the forward current, further suppressing the variation in the forward voltage characteristics. Therefore, the variation in the forward voltage characteristics of the entire temperature sensing unit 13 is also suppressed.

この温度センス部１３の順方向電圧特性のばらつきを抑制する効果は、例えばポリシリコンダイオード８０ａ，８０ｂの総厚さが０．５μｍ以下程度のときに顕著にあらわれることが発明者により確認されている。下層のポリシリコンダイオード８０ａは、上層のポリシリコンダイオード８０ｂの形成時に、上層のポリシリコンダイオード８０ｂにイオン注入されたイオン種を上述したように上層のポリシリコンダイオード８０ｂ内に留めておくことができる程度の厚さがあればよく、可能な限り薄いことが好ましい。 The inventor has confirmed that the effect of suppressing variations in the forward voltage characteristics of the temperature sensing section 13 is noticeable when, for example, the total thickness of the polysilicon diodes 80a and 80b is about 0.5 μm or less. . The lower polysilicon diode 80a can retain the ion species implanted into the upper polysilicon diode 80b during the formation of the upper polysilicon diode 80b, as described above. It is preferable that the thickness be as thin as possible.

上層のポリシリコンダイオード８０ｂの厚さは、下層のポリシリコンダイオード８０ａの厚さ以上である。下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径は、例えば０．０１μｍ以上程度で、かつ上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径未満である。上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径は、例えば０．２μｍ以上０．５μｍ未満程度であり、好ましくは０．３μｍ以下程度である。 The thickness of the upper layer polysilicon diode 80b is greater than the thickness of the lower layer polysilicon diode 80a. The crystal grain size of the polysilicon crystal grains of the lower layer polysilicon diode 80a is, for example, about 0.01 μm or more and is smaller than the crystal grain size of the polysilicon crystal grain of the upper layer polysilicon diode 80b. The crystal grain size of the polysilicon crystal grains of the upper layer polysilicon diode 80b is, for example, about 0.2 μm or more and less than 0.5 μm, and preferably about 0.3 μm or less.

下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径が上記下限値未満である場合、ポリシリコンダイオード８０ａの断面抵抗が高くなり、その結果、ポリシリコンダイオード８０ａのｐ型ポリシリコン層８１ａ（アノード領域）からのキャリア注入量とｎ型ポリシリコン層８２ａ（カソード領域）からのキャリア注入量とにばらつきが発生し、順方向電圧のばらつきが大きくなる。下層のポリシリコンダイオード８０ａのポリシリコン結晶粒の結晶粒径を上記上限値未満とすることで、上述したように上層のポリシリコンダイオード８０ｂへの所定の導電型不純物のイオン注入時に、上層のポリシリコンダイオード８０ｂを突き抜けたイオン種を止めることができる。 When the crystal grain size of the polysilicon crystal grains of the lower layer polysilicon diode 80a is less than the above lower limit value, the cross-sectional resistance of the polysilicon diode 80a becomes high, and as a result, the p-type polysilicon layer 81a of the polysilicon diode 80a ( Variations occur in the amount of carriers injected from the n-type polysilicon layer 82a (anode region) and the amount of carriers injected from the n-type polysilicon layer 82a (cathode region), resulting in large variations in forward voltage. By setting the crystal grain size of the polysilicon crystal grains of the lower layer polysilicon diode 80a to be less than the upper limit value, the upper layer polysilicon diode 80a can be ion-implanted with a predetermined conductivity type impurity into the upper layer polysilicon diode 80b as described above. Ion species that have penetrated the silicon diode 80b can be stopped.

上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径を上記下限値以上とすることで、温度センス部１３の順方向電圧特性のばらつきを抑制する効果が得られる。また、複数の半導体素子の集積化に伴い、半導体基板１０のおもて面のステップカバレッジが悪くなっていることから、上層のポリシリコンダイオード８０ｂの厚さは可能な限り薄いことがよい。このため、上層のポリシリコンダイオード８０ｂのポリシリコン結晶粒の結晶粒径は小さいほどよい。 By setting the crystal grain size of the polysilicon crystal grains of the upper layer polysilicon diode 80b to be equal to or larger than the above lower limit value, it is possible to obtain the effect of suppressing variations in the forward voltage characteristics of the temperature sensing section 13. Furthermore, as the integration of a plurality of semiconductor elements increases, the step coverage on the front surface of the semiconductor substrate 10 is becoming worse, so it is preferable that the thickness of the upper layer polysilicon diode 80b be as thin as possible. Therefore, the smaller the crystal grain size of the polysilicon crystal grains of the upper layer polysilicon diode 80b, the better.

層間絶縁膜８３は、層間絶縁膜４０上に積層され、ポリシリコンダイオード８０ａ，８０ｂを覆う。層間絶縁膜４０，８３により、ポリシリコンダイオード８０ａ，８０ｂと、半導体基板１０、メイン半導体素子１１および電流センス部１２と、が電気的に絶縁されている。アノードパッド２３ａは、層間絶縁膜８３の第３コンタクトホール８３ａにおいてｐ⁺型ポリシリコン層８１ｂに接し、ｐ⁺型ポリシリコン層８１ｂおよびｐ型ポリシリコン層８１ａに電気的に接続されている。 Interlayer insulating film 83 is laminated on interlayer insulating film 40 and covers polysilicon diodes 80a and 80b. Interlayer insulating films 40 and 83 electrically insulate polysilicon diodes 80 a and 80 b from semiconductor substrate 10 , main semiconductor element 11 , and current sensing section 12 . Anode pad 23a is in contact with p ⁺ type polysilicon layer 81b at third contact hole 83a of interlayer insulating film 83, and is electrically connected to p ⁺ type polysilicon layer 81b and p type polysilicon layer 81a.

カソードパッド２３ｂは、層間絶縁膜８３の第４コンタクトホール８３ｂにおいてｎ⁺型ポリシリコン層８２ｂに接し、ｎ⁺型ポリシリコン層８２ｂおよびｎ型ポリシリコン層８２ａに電気的に接続されている。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。 Cathode pad 23b contacts n ⁺ type polysilicon layer 82b at fourth contact hole 83b of interlayer insulating film 83, and is electrically connected to n ⁺ type polysilicon layer 82b and n type polysilicon layer 82a. The anode pad 23a and the cathode pad 23b are, for example, made of the same material as the source pad 21a, and are formed at the same time as the source pad 21a. Terminal pins 48c and 48d are connected to the anode pad 23a and the cathode pad 23b, respectively, with the same wiring structure as that on the source pad 21a.

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子であり、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。温度センス部１３にバリアメタルは設けられていない。 The terminal pins 48c and 48d are external connection terminals that take out the potential of the anode pad 23a and the cathode pad 23b to the outside, respectively, and are round rod-shaped wiring members having a predetermined diameter depending on the current capacity of the temperature sensing section 13. . Reference numerals 47c and 47d indicate plating films forming the wiring structure on the anode pad 23a and the wiring structure on the cathode pad 23b, respectively. Reference numerals 49c and 50c are first and second protective films forming the wiring structure on the temperature sensing section 13, respectively. No barrier metal is provided in the temperature sensing section 13.

また、メイン無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂを配置したゲートパッド部１４が設けられている（図１参照）。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン（不図示）が接合されている。 Furthermore, the main invalid region 1b is provided with a gate pad section 14 in which the gate pad 21b of the main semiconductor element 11 is arranged (see FIG. 1). Gate pad 21b is provided on interlayer insulating film 40 in main invalid region 1b, apart from other electrode pads. For example, the gate pad 21b is made of the same material as the source pad 21a, and is formed at the same time as the source pad 21a. A terminal pin (not shown) is connected onto the gate pad 21b with the same wiring structure as the wiring structure on the source pad 21a.

実施の形態にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。 The operation of the semiconductor device 20 according to the embodiment will be explained. While a positive voltage (forward voltage) is applied to the drain electrode 51 with respect to the source electrode (source pad 21a) of the main semiconductor element 11, a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 39a of the main semiconductor element 11. When applied, a channel (n-type inversion layer) is formed in a portion of the p-type base region 34a of the main semiconductor element 11 along the trench 37a. As a result, a current flows from the n ⁺ type drain region 31 to the n ⁺ type source region 35a of the main semiconductor element 11, and the main semiconductor element 11 is turned on.

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。 Under the same conditions as the main semiconductor element 11, with a positive voltage (forward voltage) applied to the drain electrode 51 with respect to the source electrode (OC pad 22) of the current sensing section 12, the gate electrode of the current sensing section 12 is When a voltage equal to or higher than the gate threshold voltage is applied to 39b, a channel (n-type inversion layer) is formed in a portion of p-type base region 34b of current sensing section 12 along trench 37b. As a result, a current (hereinafter referred to as a sense current) flows from the n ⁺ type drain region 31 of the current sensing section 12 toward the n ⁺ type source region 35b, and the current sensing section 12 is turned on.

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。 When the main semiconductor element 11 is turned on, the current sensing section 12 is turned on. When the sense current flows through the current sensing section 12, a voltage drop occurs in a resistor (not shown) connected between the n ⁺ type source region 35b of the current sensing section 12 and the ground point. Since the sense current of the current sensing section 12 increases in accordance with the magnitude of the current flowing through the main semiconductor element 11, the voltage drop across the resistor also increases. Therefore, by monitoring the magnitude of the voltage drop across this resistor, it is possible to detect an overcurrent in the main semiconductor element 11.

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。 On the other hand, in the main semiconductor element 11, when a voltage lower than the gate threshold voltage is applied to the gate electrode 39a, the first and second p ⁺ type regions 61a and 62a, the n type current diffusion region 33a, and the n ^- type drift region 32 The pn junction of is reverse biased to maintain the off state. A voltage lower than the gate threshold voltage is also applied to the gate electrode 39b of the current sensing section 12, and the current sensing section 12 includes the first and second p ⁺ type regions 61b and 62b, the n type current diffusion region 33b, and the n ^- type drift region 32. The off state is maintained by reverse biasing the pn junction between the two.

また、実施の形態にかかる半導体装置２０の動作時、温度センス部１３には、常時、アノードパッド２３ａから、アノード領域（ｐ型ポリシリコン層８１ａおよびｐ⁺型ポリシリコン層８１ｂ）とカソード領域（ｎ型ポリシリコン層８２ａおよびｎ⁺型ポリシリコン層８２ｂ）とのｐｎ接合を経てカソードパッド２３ｂへ向かって順方向電流を流し続ける。温度センス部１３の順方向電流Ｉｆと順方向電圧Ｖｆとの関係を示す曲線（順方向電圧特性）は温度に依存し、高温度になるほど順方向電圧Ｖｆが小さくなる。 Further, during operation of the semiconductor device 20 according to the embodiment, the temperature sensing section 13 always has an anode region (p-type polysilicon layer 81a and p ⁺ -type polysilicon layer 81b) and a cathode region ( A forward current continues to flow toward cathode pad 23b via the pn junction with n-type polysilicon layer 82a and n ⁺ type polysilicon layer 82b. A curve (forward voltage characteristic) showing the relationship between the forward current If and the forward voltage Vf of the temperature sensing section 13 depends on the temperature, and the higher the temperature, the smaller the forward voltage Vf becomes.

そこで、温度センス部１３の順方向電圧特性を予め取得して例えば記憶部（不図示）に保存しておく。実施の形態にかかる半導体装置２０の動作時、例えば、演算回路部によって、常温（例えば２５℃程度）での温度センス部１３のアノードパッド２３ａとカソードパッド２３ｂとの間で生じる順方向電圧Ｖｆ（温度センス部１３での電圧降下）を監視し続ける。温度センス部１３の順方向電圧Ｖｆの変化により、メイン半導体素子１１の温度（半導体基板１０の温度）変化を検出することができる。 Therefore, the forward voltage characteristics of the temperature sensing section 13 are obtained in advance and stored in, for example, a storage section (not shown). During operation of the semiconductor device 20 according to the embodiment, the forward voltage Vf( voltage drop at the temperature sensing unit 13). A change in the temperature of the main semiconductor element 11 (temperature of the semiconductor substrate 10) can be detected by a change in the forward voltage Vf of the temperature sensing section 13.

メイン半導体素子１１の温度は、予め取得した温度センス部１３の順方向電圧特性と、温度センス部１３に常時流し続けている順方向電流Ｉｆ（例えば２００μＡ程度）と、に基づいて確認することができる。温度センス部１３の順方向電圧Ｖｆの電圧値が常温時（例えば１Ｖ程度）から低下して例えば０．５Ｖ程度となったときに、半導体基板１０に高温度（例えば１６０℃程度）の部分が生じているため、演算回路部によってメイン半導体素子１１へのゲート電圧の供給を停止して、メイン半導体素子１１の動作を停止する。 The temperature of the main semiconductor element 11 can be confirmed based on the forward voltage characteristics of the temperature sensing section 13 obtained in advance and the forward current If (for example, about 200 μA) that is constantly flowing through the temperature sensing section 13. can. When the voltage value of the forward voltage Vf of the temperature sensing section 13 decreases from room temperature (for example, about 1V) to, for example, about 0.5V, a high temperature (for example, about 160° C.) portion of the semiconductor substrate 10 is detected. Therefore, the arithmetic circuit section stops supplying the gate voltage to the main semiconductor element 11, thereby stopping the operation of the main semiconductor element 11.

次に、実施の形態にかかる半導体装置２０の製造方法について説明する。図９～１８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図９～１４には、メイン半導体素子１１の製造途中の状態のみを示すが、同一の半導体基板１０に作製される半導体素子（図１～３を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。図１５～１８には、温度センス部１３の製造途中の状態を示す。 Next, a method for manufacturing the semiconductor device 20 according to the embodiment will be described. 9 to 18 are cross-sectional views showing states in the middle of manufacturing the semiconductor device according to the embodiment. Although FIGS. 9 to 14 only show the state in which the main semiconductor device 11 is being manufactured, each part of the semiconductor device (see FIGS. 1 to 3) manufactured on the same semiconductor substrate 10 is the same as each part of the main semiconductor device 11. Each part is formed at the same time with the same impurity concentration and depth. 15 to 18 show the temperature sensing section 13 in the middle of manufacturing.

まず、図９に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。 First, as shown in FIG. 9, a nitrogen (N)-doped silicon carbide single crystal substrate, for example, is prepared as an n ⁺ -type starting substrate (semiconductor wafer) 71 made of silicon carbide. Next, an n ⁻ type silicon carbide layer 72 doped with nitrogen at a lower concentration than that of the n ⁺ type starting substrate 71 is epitaxially grown on the front surface of the n ⁺ type starting substrate 71 . When main semiconductor element 11 has a breakdown voltage class of 3300 V, thickness t1 of n ^- type silicon carbide layer 72 may be, for example, about 30 μm.

次に、図１０に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば、半導体基板１０に平行な一方向Ｙ（横方向：図２，３参照）に交互に繰り返し配置される。 Next, as shown in FIG. 10, first ^{p + type} region 61a and p ⁺ type regions 91 are selectively formed. The first p ⁺ -type regions 61a and the p ⁺ -type regions 91 are, for example, alternately and repeatedly arranged in one direction Y (horizontal direction: see FIGS. 2 and 3) parallel to the semiconductor substrate 10.

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成される。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。 Next, an n-type region 92 is formed in the surface region of the n ^- type silicon carbide layer 72 over the entire main effective region 1a by photolithography and ion implantation of an n-type impurity such as nitrogen. The n type region 92 is formed between the first p ⁺ type region 61a and the p ⁺ type region 91 and in contact with these p ⁺ type regions 61a and 91. The order in which the n-type region 92 and the p ⁺ -type regions 61a and 91 are formed may be reversed.

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。 The distance d2 between the mutually adjacent p ⁺ type regions 61a and 91 is, for example, about 1.5 μm. The p ⁺ -type regions 61a and 91 have, for example, a depth d1 and an impurity concentration of about 0.5 μm and about 5.0×10 ¹⁸ /cm ³ , respectively. The depth d3 and impurity concentration of the n-type region 92 are, for example, about 0.4 μm and about 1.0×10 ¹⁷ /cm ³ , respectively. A portion of n ^- type silicon carbide layer 72 that is not ion-implanted becomes n ^- type drift region 32 .

次に、図１１に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。 Next, as shown in FIG. 11, an n ^- type silicon carbide layer doped with an n-type impurity such as nitrogen is epitaxially grown on the n ^- type silicon carbide layer 72 to a thickness t2 of, for example, about 0.5 μm. , the thickness of n ^- type silicon carbide layer 72 is increased. As a result, the thickness of n ^- type silicon carbide layer 72 becomes a predetermined thickness. The impurity concentration of thickened portion 72a of n ^- type silicon carbide layer 72 may be, for example, 3×10 ¹⁵ /cm ³ .

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。 Next, by photolithography and ion implantation of p-type impurities such as Al, p ⁺ -type regions 93 reaching p ⁺ -type regions 91 are selectively formed in thickened portions 72a of n ^- -type silicon carbide layers 72. Form. Next, an n-type region 94 reaching the n-type region 92 is selectively formed in the thickened portion 72a of the n ^- type silicon carbide layer 72 by photolithography and ion implantation of an n-type impurity such as nitrogen. do.

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。 As a result, the p ⁺ -type regions 91 and 93 adjacent to each other in the depth direction Z are connected to form a second p ⁺ -type region 62a. N-type regions 92 and 94 adjacent to each other in the depth direction Z are connected to form an n-type current diffusion region 33a. Conditions such as impurity concentration of p ⁺ type region 93 and n type region 94 are, for example, similar to those of p ⁺ type region 91 and n type region 92, respectively. The order in which the p ⁺ type region 93 and the n type region 94 are formed may be reversed.

次に、図１２に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。 12, a p ^- type silicon carbide layer 73 doped with a p-type impurity such as Al is epitaxially grown on the n -type silicon carbide layer 72. The thickness t3 and impurity concentration of the p-type silicon carbide layer 73 are, for example, about 1.3 μm and about 4.0×10 ¹⁷ /cm ³ , respectively. Through the steps up to this point, a semiconductor substrate 10 (semiconductor wafer) is produced in which the n ^-type silicon carbide layer 72 and the p-type silicon carbide layer 73 are laminated in this order on the n ⁺ type starting substrate 71.

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。 Next, a set of photolithography and ion implantation steps are repeated under different conditions to form an n ⁺ type source region 35a and a p ^{+ +} type contact region in the surface region of the p type silicon carbide layer 73 in the main effective region 1a. 36a are selectively formed. A portion of p-type silicon carbide layer 73 in main effective region 1a between n ⁺ -type source region 35a and p ^{+ +} -type contact region 36a and n ^−-type silicon carbide layer 72 becomes p-type base region 34a. .

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。 Next, the diffusion regions (first and second p ⁺ type regions 61a, 62a, n type current diffusion region 33a, n + type source region 35a and p ^{+ +} type contact region 36a) formed by ion implantation are heated to about 1700°C, for example. Impurity activation is performed by heat treatment (activation annealing) at a temperature of about 2 minutes. Activation annealing may be performed once after all diffusion regions are formed, or may be performed each time a diffusion region is formed by ion implantation.

次に、図１３に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図３，４参照）に第１ｐ⁺型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。 Next, as shown in FIG. 13, photolithography and etching are performed to penetrate the n ⁺ type source region 35a and the p type base region 34a from the front surface of the semiconductor substrate 10 to reach the n type current diffusion region 33a. A trench 37a facing the first p ⁺ type region 61a is formed in the depth direction Z (vertical direction: see FIGS. 3 and 4). For example, the trench 37a may reach the first p ⁺ type region 61a and terminate inside the first p ⁺ type region 61a.

次に、図１４に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。 14, a gate insulating film 38a is formed along the front surface of the semiconductor substrate 10 and the inner wall of the trench 37a. The gate insulating film 38a may be, for example, a thermal oxide film formed by thermally oxidizing the semiconductor surface at a temperature of about 1000° C. in an oxygen (O ₂ ) atmosphere, or may be a deposition film formed by high temperature oxidation (HTO: High Temperature Oxide).

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、当該ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。 Next, a phosphorus (P)-doped polysilicon layer, for example, is deposited (formed) on the front surface of the semiconductor substrate 10 so as to be buried inside the trench 37a. Next, the polysilicon layer is selectively removed by photolithography and etching, leaving only the portion of the polysilicon layer that will become the gate electrode 39a inside the trench 37a.

また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製される半導体素子（電流センス部１２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図３，４参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。 In addition, as described above, when forming each part of the MOS gate of the main semiconductor element 11, the semiconductor elements (current sensing part 12, overvoltage protection part (not shown), and arithmetic circuit part (not shown)) are manufactured on the same semiconductor substrate 10. Highly functional parts such as (not shown) (see FIGS. 3 and 4) may be formed simultaneously with each part having the same impurity concentration and depth as each part of the main semiconductor element 11.

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。 The main semiconductor element 11 is disposed within the island-shaped p-type base region 34a formed in the front surface region of the semiconductor substrate 10, so that the p-type base region 34a and the n ^- type drift region 32 are separated from each other. The pn junction isolation separates the semiconductor element from other semiconductor elements manufactured on the same semiconductor substrate 10. The current sensing section 12 has the same structure as the main semiconductor element 11 and may be disposed within an island-shaped p-type base region 34b formed in the front surface region of the semiconductor substrate 10.

次に、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜４０を例えば１μｍの厚さで形成する。 Next, an interlayer insulating film 40 made of, for example, BPSG (Boro Phospho Silicate Glass) or PSG (Phospho Silicate Glass) is formed to a thickness of, for example, 1 μm over the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 39a. to form.

次に、図１５に示すように、メイン無効領域１ｂにおいて層間絶縁膜４０上に、例えば５００℃以上６３０℃以下程度の温度環境下でポリシリコン層１０１を堆積（形成）する。ポリシリコン層１０１は、後の工程で形成されるｎ型ポリシリコン層８２ａの不純物濃度以下でｎ型不純物がドープされていてもよいし、ノンドープであってもよい。 Next, as shown in FIG. 15, a polysilicon layer 101 is deposited (formed) on the interlayer insulating film 40 in the main ineffective region 1b in a temperature environment of, for example, about 500° C. to 630° C. The polysilicon layer 101 may be doped with n-type impurities at an impurity concentration equal to or lower than that of the n-type polysilicon layer 82a formed in a later process, or may be undoped.

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層１０１を選択的に除去して、ポリシリコン層１０１の、ポリシリコンダイオード８０ａとなる部分を残す。次に、ポリシリコン層１０１の上に、ポリシリコンダイオード８０ａのアノード領域となるｐ型ポリシリコン層８１ａの形成領域に対応する部分を開口したイオン注入用マスク１０２を形成する。 Next, polysilicon layer 101 is selectively removed by photolithography and etching, leaving a portion of polysilicon layer 101 that will become polysilicon diode 80a. Next, an ion implantation mask 102 is formed on the polysilicon layer 101, which has an opening corresponding to the region where the p-type polysilicon layer 81a, which will become the anode region of the polysilicon diode 80a, is to be formed.

次に、イオン注入用マスク１０２を用いて例えばボロン（Ｂ）等のｐ型不純物（イオン種）をイオン注入１０３して、ポリシリコン層１０１の内部にｐ型ポリシリコン層８１ａを選択的に形成する。イオン注入１０３のドーズ量は例えば１×１０¹⁵／ｃｍ²程度であってもよい。そして、イオン注入用マスク１０２を除去する。 Next, a p-type impurity (ion species) such as boron (B) is ion-implanted 103 using an ion implantation mask 102 to selectively form a p-type polysilicon layer 81a inside the polysilicon layer 101. do. The dose of the ion implantation 103 may be, for example, about 1×10 ¹⁵ /cm ² . Then, the ion implantation mask 102 is removed.

次に、図１６に示すように、ポリシリコン層１０１の上に、ポリシリコンダイオード８０ａのカソード領域となるｎ型ポリシリコン層８２ａの形成領域に対応する部分を開口したイオン注入用マスク１０４を形成する。次に、イオン注入用マスク１０４を用いて例えばヒ素（Ａｓ）等のｎ型不純物（イオン種）をイオン注入１０５して、ポリシリコン層１０１の内部に、ｎ型ポリシリコン層８２ａを選択的に形成する。 Next, as shown in FIG. 16, an ion implantation mask 104 is formed on the polysilicon layer 101, with an opening in a portion corresponding to the formation region of the n-type polysilicon layer 82a that will become the cathode region of the polysilicon diode 80a. Next, using the ion implantation mask 104, an n-type impurity (ion species) such as arsenic (As) is ion-implanted 105 to selectively form the n-type polysilicon layer 82a inside the polysilicon layer 101.

ここまでの工程により、ポリシリコン層１０１に、ｐ型ポリシリコン層８１ａとｎ型ポリシリコン層８２ａとのｐｎ接合によるポリシリコンダイオード８０ａが形成される。イオン注入１０５のドーズ量は、例えば５×１０¹⁵／ｃｍ²程度であってもよい。ポリシリコン層１０１がｎ型ポリシリコン層８２ａと同じ不純物濃度である場合、イオン注入用マスク１０４の形成およびイオン注入１０５は省略する。そして、イオン注入用マスク１０４を除去する。 Through the steps up to this point, a polysilicon diode 80a is formed in the polysilicon layer 101 by a pn junction between the p-type polysilicon layer 81a and the n-type polysilicon layer 82a. The dose of the ion implantation 105 may be, for example, about 5×10 ¹⁵ /cm ² . When polysilicon layer 101 has the same impurity concentration as n-type polysilicon layer 82a, formation of ion implantation mask 104 and ion implantation 105 are omitted. Then, the ion implantation mask 104 is removed.

次に、図１７に示すように、ポリシリコン層１０１（すなわちポリシリコンダイオード８０ａ）の上にポリシリコン層１０６を堆積（形成）して積層する。ポリシリコン層１０６は、後の工程で形成されるｎ⁺型ポリシリコン層８２ｂの不純物濃度以下でｎ型不純物がドープされていてもよいし、ノンドープであってもよい。 Next, as shown in FIG. 17, a polysilicon layer 106 is deposited (formed) and laminated on the polysilicon layer 101 (ie, polysilicon diode 80a). The polysilicon layer 106 may be doped with an n-type impurity at a concentration lower than that of the n ⁺ type polysilicon layer 82b formed in a later step, or may be non-doped.

ポリシリコン層１０６は、下層のポリシリコン層１０１の堆積時の温度よりも高く、かつ例えば５２０℃以上６５０℃以下程度の温度環境下で堆積する。具体的には、ポリシリコン層１０６の堆積時の温度は、ポリシリコン層１０１の堆積時の温度よりも例えば１００℃程度高いことがよい。 The polysilicon layer 106 is deposited under a temperature environment higher than the temperature at which the underlying polysilicon layer 101 is deposited, and for example, about 520° C. or higher and 650° C. or lower. Specifically, the temperature during the deposition of the polysilicon layer 106 is preferably about 100° C. higher than the temperature during the deposition of the polysilicon layer 101.

ポリシリコン層１０６の堆積時の温度を、ポリシリコン層１０１の堆積時の温度よりも高くすることで、ポリシリコン層１０６のポリシリコン結晶粒の結晶粒径を、平面粒径および断面粒径ともにポリシリコン層１０１のポリシリコン結晶粒の結晶粒径よりも大きくすることができる。 By setting the temperature during the deposition of the polysilicon layer 106 higher than the temperature during the deposition of the polysilicon layer 101, the crystal grain size of the polysilicon crystal grains of the polysilicon layer 106 can be increased in both the plane grain size and the cross-sectional grain size. The crystal grain size can be made larger than the crystal grain size of the polysilicon crystal grains of the polysilicon layer 101.

また、ポリシリコン層１０６は、可能な限り時間を空けずにポリシリコン層１０１上に堆積することがよい。その理由は、ポリシリコン層１０６の堆積前に、ポリシリコン層１０１の表面が自然酸化され、この自然酸化膜によって、ポリシリコン層１０１とポリシリコン層１０６とが電気的に絶縁されてしまう虞があるからである。 It is also advisable to deposit polysilicon layer 106 on polysilicon layer 101 as soon as possible. This is because the surface of polysilicon layer 101 is naturally oxidized before polysilicon layer 106 is deposited, and there is a risk that this natural oxide film will electrically insulate polysilicon layer 101 from polysilicon layer 106.

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層１０６を選択的に除去して、ポリシリコン層１０６の、ポリシリコンダイオード８０ｂとなる部分を残す。次に、ポリシリコン層１０６の上に、ポリシリコンダイオード８０ｂのアノード領域となるｐ⁺型ポリシリコン層８１ｂの形成領域に対応する部分を開口したイオン注入用マスク１０７を形成する。 Next, polysilicon layer 106 is selectively removed by photolithography and etching, leaving a portion of polysilicon layer 106 that will become polysilicon diode 80b. Next, an ion implantation mask 107 is formed on the polysilicon layer 106, which has an opening corresponding to the formation region of the p ⁺ type polysilicon layer 81b, which will become the anode region of the polysilicon diode 80b.

次に、イオン注入用マスク１０７を用いて例えばボロン等のｐ型不純物（イオン種）をイオン注入１０８して、深さ方向にポリシリコン層１０６を貫通してｐ型ポリシリコン層８１ａに達するｐ⁺型ポリシリコン層８１ｂを形成する。イオン注入１０８のドーズ量は、ｐ型ポリシリコン層８１ａを形成するためのイオン注入１０３のドーズ量と同じか、好ましくはイオン注入１０３のドーズ量よりも多いことがよい。そして、イオン注入用マスク１０７を除去する。 Next, using an ion implantation mask 107, a p-type impurity (ion species) such as boron is ion-implanted 108 to penetrate the polysilicon layer 106 in the depth direction and reach the p-type polysilicon layer 81a. ^{A +} type polysilicon layer 81b is formed. The dose of ion implantation 108 is preferably the same as the dose of ion implantation 103 for forming p-type polysilicon layer 81a, or preferably larger than the dose of ion implantation 103. Then, the ion implantation mask 107 is removed.

次に、図１８に示すように、ポリシリコン層１０６の上に、ポリシリコンダイオード８０ｂのカソード領域となるｎ⁺型ポリシリコン層８２ｂの形成領域に対応する部分を開口したイオン注入用マスク１０９を形成する。次に、イオン注入用マスク１０９を用いて例えばヒ素等のｎ型不純物（イオン種）をイオン注入１１０して、深さ方向にポリシリコン層１０６を貫通してｎ型ポリシリコン層８２ａに達するｎ⁺型ポリシリコン層８２ｂを選択的に形成する。ポリシリコン層１０６がｎ⁺型ポリシリコン層８２ｂと同じ不純物濃度である場合、イオン注入用マスク１０９の形成およびイオン注入１１０は省略してもよい。 Next, as shown in FIG. 18, an ion implantation mask 109 is placed over the polysilicon layer 106, which has an opening corresponding to the formation region of the n ⁺ type polysilicon layer 82b, which will become the cathode region of the polysilicon diode 80b. Form. Next, using an ion implantation mask 109, an n-type impurity (ion species) such as arsenic is ion-implanted 110 to penetrate the polysilicon layer 106 in the depth direction and reach the n-type polysilicon layer 82a. ^{A +} type polysilicon layer 82b is selectively formed. When polysilicon layer 106 has the same impurity concentration as n ⁺ -type polysilicon layer 82b, formation of ion implantation mask 109 and ion implantation 110 may be omitted.

ここまでの工程により、ポリシリコン層１０６に、ｐ⁺型ポリシリコン層８１ｂとｎ⁺型ポリシリコン層８２ｂとのｐｎ接合によるポリシリコンダイオード８０ｂが形成される。イオン注入１１０のドーズ量は、ｎ型ポリシリコン層８２ａを形成するためのイオン注入１０５のドーズ量と同じか、好ましくはイオン注入１０５のドーズ量よりも多いことがよい。 Through the steps up to this point, a polysilicon diode 80b is formed in the polysilicon layer 106 by a pn junction between the p ⁺ type polysilicon layer 81b and the n ⁺ type polysilicon layer 82b. The dose of ion implantation 110 is preferably the same as the dose of ion implantation 105 for forming the n-type polysilicon layer 82a, or preferably larger than the dose of ion implantation 105.

ポリシリコン層１０６がｎ⁺型ポリシリコン層８２ｂと同じ不純物濃度である場合、イオン注入用マスク１０９の形成およびイオン注入１１０は省略する。そして、イオン注入用マスク１０９を除去する。これによって、ポリシリコンダイオード８０ａ，８０ｂによる温度センス部１３が形成される。次に、温度センス部１３を覆う層間絶縁膜８３を形成する。 When polysilicon layer 106 has the same impurity concentration as n ⁺ -type polysilicon layer 82b, formation of ion implantation mask 109 and ion implantation 110 are omitted. Then, the ion implantation mask 109 is removed. As a result, temperature sensing section 13 is formed by polysilicon diodes 80a and 80b. Next, an interlayer insulating film 83 covering the temperature sensing section 13 is formed.

次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１，２コンタクトホール４０ａ，４０ｂを形成する。深さ方向Ｚに層間絶縁膜８３を貫通する第３，４コンタクトホール８３ａ，８３ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。 Next, first and second contact holes 40a and 40b penetrating the interlayer insulating film 40 and the gate insulating film 38a in the depth direction Z are formed by photolithography and etching. Third and fourth contact holes 83a and 83b penetrating the interlayer insulating film 83 in the depth direction Z are formed. The n ⁺ type source region 35a and the p ^{+ +} type contact region 36a of the main semiconductor element 11 are exposed in the first contact hole 40a.

第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール８３ａ，８３ｂには、それぞれ温度センス部１３のｐ⁺型ポリシリコン層８１ｂおよびｎ⁺型ポリシリコン層８２ｂを露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。 The n ⁺ type source region 35b and the p ^{+ +} type contact region 36b of the current sensing section 12 are exposed in the second contact hole 40b. The p ⁺ type polysilicon layer 81b and the n ⁺ type polysilicon layer 82b of the temperature sensing section 13 are exposed in the third and fourth contact holes 83a and 83b, respectively. Next, the interlayer insulating films 40 and 83 are planarized (reflowed) by heat treatment.

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。 Next, a first TiN film 42a covering only the interlayer insulating film 40 is formed. Next, a NiSi film 41a is formed on the front surface of the semiconductor substrate 10 in a portion exposed to the first contact hole 40a. Next, a barrier metal 46a is formed by sequentially stacking a first Ti film 43a, a second TiN film 44a, and a second Ti film 45a so as to cover the NiSi film 41a and the first TiN film 42a. Next, a source pad 21a is deposited on the second Ti film 45a.

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、これらの金属膜と同じ構成で、それぞれＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第２～４コンタクトホール４０ｂ，８３ａ，８３ｂ内にも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、それぞれ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。 Furthermore, in the second contact hole 40b, a NiSi film 41b and a barrier metal 46b are formed simultaneously with the NiSi film 41a and the barrier metal 46a, respectively, with the same structure as these metal films. In the second to fourth contact holes 40b, 83a, and 83b, an OC pad 22, an anode pad 23a, and a cathode pad 23b are formed, respectively, simultaneously with the source pad 21a and with the same configuration as the source pad 21a.

また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。 Further, a drain electrode 51 is formed in ohmic contact with the back surface of the semiconductor substrate 10, and a drain pad (not shown) is formed by sequentially laminating, for example, a Ti film, a Ni film, and a gold (Au) film on the surface of the drain electrode 51. .

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃを選択的に形成し、これら第１保護膜４９ａ～４９ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃの開口部に露出する部分にめっき膜４７ａ～４７ｄを形成する。 Next, first protective films 49a to 49c made of polyimide are selectively formed on the front surface of the semiconductor substrate 10, and each different electrode pad 21a, 22, 23a and 23b are exposed. Next, after a general plating pretreatment, plating films 47a to 47d are formed on the portions of the electrode pads 21a, 22, 23a, and 23b that are exposed to the openings of the first protective films 49a to 49c. form.

次に、熱処理（ベーク）によりめっき膜４７ａ～４７ｄを乾燥させる。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃを形成し、めっき膜４７ａ～４７ｄと第１保護膜４９ａ～４９ｃとの各境界を覆う。次に、熱処理（キュア）によりポリイミド膜（第１保護膜４９ａ～４９ｃおよび第２保護膜５０ａ～５０ｃ）の強度を向上させる。次に、めっき膜４７ａ～４７ｄ上に、それぞれはんだ層により端子ピン４８ａ～４８ｄを接合する。 Next, the plating films 47a to 47d are dried by heat treatment (baking). Next, second protective films 50a to 50c made of polyimide are formed to cover each boundary between the plating films 47a to 47d and the first protective films 49a to 49c. Next, the strength of the polyimide films (first protective films 49a to 49c and second protective films 50a to 50c) is improved by heat treatment (curing). Next, terminal pins 48a to 48d are bonded onto the plating films 47a to 47d using solder layers, respectively.

図示省略するが、ゲートパッド２１ｂの上にも、電極パッド２１ａ，２２，２３ａ，２３ｂ上の配線構造と同時に、第１保護膜、めっき膜および第２保護膜を順に形成し、はんだ層により端子ピンを接合した配線構造を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～８に示す半導体装置２０が完成する。 Although not shown, a first protective film, a plating film, and a second protective film are sequentially formed on the gate pad 21b at the same time as the wiring structure on the electrode pads 21a, 22, 23a, and 23b, and a solder layer is used to form terminals. A wiring structure is formed by joining the pins. Thereafter, the semiconductor substrate 10 (semiconductor wafer) is diced (cut) into individual chips, thereby completing the semiconductor device 20 shown in FIGS. 1 to 8.

以上、説明したように、実施の形態によれば、温度センス部を、横型のポリシリコンダイオードを複数積層した多層構造とし、上層のポリシリコンダイオードほどポリシリコン結晶粒の結晶粒径を大きくする。上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ポリシリコン結晶粒の結晶粒径が大きいことで、ポリシリコン結晶粒の結晶粒界が少ない。このため、上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。 As described above, according to the embodiment, the temperature sensing section has a multilayer structure in which a plurality of horizontal polysilicon diodes are stacked, and the polysilicon diodes in the upper layer have a larger crystal grain size. The polysilicon diode in the upper layer has fewer crystal grain boundaries in the polysilicon crystal grains because the crystal grain size of the polysilicon crystal grains is larger than that in the polysilicon diode in the lower layer. Therefore, compared to the lower layer polysilicon diode, the upper layer polysilicon diode has fewer depletion layers that form at the grain boundaries of polysilicon crystal grains and act as energy barriers due to band bending due to homojunction, and has a lower resistance and forward direction. Current flows easily.

温度センス部において主に上層のポリシリコンダイオードに順方向電流が流れるため、単層構造のポリシリコンダイオードを温度センス部とする従来構造（図２１参照）と比べて、順方向電圧特性のばらつきが抑制される。これにより、温度センス部による温度検出精度を向上させることができるため、半導体装置の信頼性を向上させることができる。また、上層のポリシリコンダイオードは、高不純物濃度とするほど、ホモ接合によるバンドの曲がりによりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなり、キャリアが空乏層によるエネルギー障壁の影響を受けにくくすることができる。 In the temperature sensing section, forward current flows mainly through the upper polysilicon diode, so the variation in forward voltage characteristics is suppressed compared to the conventional structure (see FIG. 21) in which a single-layer polysilicon diode is used as the temperature sensing section. This improves the temperature detection accuracy of the temperature sensing section, thereby improving the reliability of the semiconductor device. In addition, the higher the impurity concentration of the upper polysilicon diode, the narrower the width of the depletion layer formed at the grain boundaries of the polysilicon crystal grains due to band bending caused by homojunctions, making carriers less susceptible to the energy barrier caused by the depletion layer.

また、実施の形態によれば、温度センスを、上層ほどポリシリコン結晶粒の結晶粒径を大きくしたポリシリコンダイオードの多層構造とすることで、上層のポリシリコンダイオードにイオン注入されたイオン種を、上層のポリシリコンダイオードと下層のポリシリコンダイオードとの間で止めて上層のポリシリコンダイオードに留めることができる。また、上層のポリシリコンダイオードの形成時、下層のポリシリコンダイオードから外方拡散した導電型不純物は、上層のポリシリコンダイオード側へ拡散され、温度センス部の外方へ拡散しにくい。 Further, according to the embodiment, the temperature sense is made of a multilayer structure of polysilicon diodes in which the crystal grain size of the polysilicon crystal grains becomes larger toward the upper layer, so that ion species implanted into the upper layer polysilicon diode are , it can be stopped between the upper layer polysilicon diode and the lower layer polysilicon diode, and can be stopped at the upper layer polysilicon diode. Further, when forming the upper layer polysilicon diode, conductivity type impurities diffused outward from the lower layer polysilicon diode are diffused toward the upper layer polysilicon diode and are difficult to diffuse outside the temperature sensing portion.

これによって、温度センス部を構成するポリシリコンダイオードの各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。これにより、温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になり、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さくなる。温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さいことで、順方向電流の大きさに依らずキャリアのエネルギー障壁の影響を受けにくくなる。 This makes it possible to make the impurity concentration of each polysilicon layer of the polysilicon diode constituting the temperature sensing section uniform. As a result, each polysilicon diode constituting the temperature sensing section has a uniform impurity concentration in the plane of the polysilicon crystal grain and across the grain boundary, and is formed by a homojunction at the grain boundary of the polysilicon crystal grain. Band bending becomes smaller. Each polysilicon diode that makes up the temperature sensing section has a small bend in the band formed by homojunctions at the grain boundaries of polysilicon crystal grains, so that the influence of the carrier energy barrier does not depend on the magnitude of the forward current. becomes difficult to receive.

また、従来構造では、半導体基板の半導体材料がシリコンである場合、半導体基板に１８０℃程度の温度の部分が生じていると、メイン半導体素子に大きなリーク電流（数百ｍＡ程度）が流れてしまう。このため、温度センス部をポリシリコンダイオードとした場合、メイン半導体素子を使用上限温度に近い温度（例えば１７０℃程度）以上の高温度で使用すると、ポリシリコンダイオードの順方向電圧特性のばらつきにより温度センス部による検出温度が数℃ずれただけで、メイン半導体素子に大きなリーク電流が流れ、メイン半導体素子がリーク電流だけで壊れてしまう。 Additionally, in the conventional structure, when the semiconductor material of the semiconductor substrate is silicon, if there is a part of the semiconductor substrate with a temperature of about 180 degrees Celsius, a large leakage current (about several hundred mA) will flow into the main semiconductor element. . For this reason, when the temperature sensing part is a polysilicon diode, if the main semiconductor element is used at a high temperature higher than the upper limit temperature (for example, about 170°C), the temperature will increase due to variations in the forward voltage characteristics of the polysilicon diode. Even if the temperature detected by the sensing section deviates by just a few degrees, a large leakage current will flow through the main semiconductor element, and the main semiconductor element will be destroyed by the leakage current alone.

半導体基板の半導体材料を高温特性に優れた炭化珪素とすることで、大きなリーク電流が流れたとしてもメイン半導体素子が壊れることはないが、高周波用デバイスや大電流動作用デバイスとして用いられると、メイン半導体素子の動作時に半導体基板の温度が瞬間的に温度上昇し、半導体基板に例えば３００℃以上の温度になる部分が生じる。このため、半導体基板の内部温度分布のばらつきにより、ポリシリコンダイオードの順方向電圧特性のばらつきがさらに大きくなり、半導体基板内部の拡散領域で形成される拡散ダイオードと比べて温度検出精度がさらに低くなる。 By using silicon carbide as the semiconductor material for the semiconductor substrate, which has excellent high-temperature characteristics, the main semiconductor element will not be damaged even if a large leakage current flows, but if it is used as a high-frequency device or a device for large current operation, During operation of the main semiconductor element, the temperature of the semiconductor substrate rises instantaneously, and a portion of the semiconductor substrate has a temperature of, for example, 300° C. or higher. Therefore, due to the variation in the internal temperature distribution of the semiconductor substrate, the variation in the forward voltage characteristics of the polysilicon diode becomes even larger, and the temperature detection accuracy becomes even lower than that of a diffused diode formed in a diffusion region inside the semiconductor substrate. .

一方、実施の形態によれば、半導体基板の半導体材料を炭化珪素として、かつ温度センス部をポリシリコンダイオードとしたとしても、温度センス部を構成する上層のポリシリコンダイオードがポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様であることで、半導体基板の内部温度分布がばらついたとしても、上層のポリシリコンダイオードに常時一定量の順方向電流を流し続けることができる。このため、温度センス部の順方向電圧特性がばらつきにくく、従来構造と比べて温度検出精度を向上させることができる。 On the other hand, according to the embodiment, even if the semiconductor material of the semiconductor substrate is silicon carbide and the temperature sensing section is a polysilicon diode, the upper polysilicon diode constituting the temperature sensing section has a uniform impurity concentration within the plane of the polysilicon crystal grains and across the grain boundaries, so that even if the internal temperature distribution of the semiconductor substrate varies, a constant amount of forward current can be continuously passed through the upper polysilicon diode. As a result, the forward voltage characteristics of the temperature sensing section are less likely to vary, and temperature detection accuracy can be improved compared to conventional structures.

また、温度センス部を拡散ダイオードとした場合、温度センス部が半導体基板の内部の寄生動作の悪影響を受けて誤動作するため、半導体基板の内部の寄生動作による誤動作を回避するために、温度センス部を大きい面積（表面積）の領域に形成する必要がある。一方、実施の形態によれば、温度センス部をポリシリコンダイオードとすることで、温度センス部と半導体基板とが厚い酸化膜（層間絶縁膜）で電気的に絶縁されるため、半導体基板の内部の寄生動作による誤動作が生じない。したがって、温度センス部を縮小化することができる。 In addition, if the temperature sensing section is a diffused diode, the temperature sensing section will malfunction due to the adverse effects of parasitic operation inside the semiconductor substrate.In order to avoid malfunction due to parasitic operation inside the semiconductor substrate, must be formed in a large area (surface area). On the other hand, according to the embodiment, by using a polysilicon diode as the temperature sensing section, the temperature sensing section and the semiconductor substrate are electrically insulated by a thick oxide film (interlayer insulating film), so that Malfunctions due to parasitic operations do not occur. Therefore, the temperature sensing section can be downsized.

（実施例）
上述した実施の形態にかかる半導体装置２０の温度センス部１３（図３～８参照）の順方向電圧特性について検証した。図１９は、実施例の順方向電圧特性を示す度数分布図である。図２０は、従来例の順方向電圧特性を示す度数分布図である。上述した実施の形態にかかる半導体装置２０の温度センス部１３（以下、実施例とする）に所定の順方向電流Ｉｆを流し続けた状態での、温度センス部１３の順方向電圧Ｖｆの度数分布を図１９に示す。 (Example)
The forward voltage characteristics of the temperature sensing section 13 (see FIGS. 3 to 8) of the semiconductor device 20 according to the embodiment described above were verified. FIG. 19 is a frequency distribution diagram showing the forward voltage characteristics of the example. FIG. 20 is a frequency distribution diagram showing forward voltage characteristics of a conventional example. Frequency distribution of the forward voltage Vf of the temperature sensing section 13 in a state where a predetermined forward current If continues to flow through the temperature sensing section 13 (hereinafter referred to as an example) of the semiconductor device 20 according to the embodiment described above. is shown in FIG.

比較として、従来の半導体装置２２０の温度センス部２１３（以下、従来例とする：図２１参照）に実施例と同じ所定の順方向電流Ｉｆを流し続けた状態での、温度センス部２１３の順方向電圧Ｖｆの度数分布を図２０に示す。従来例が実施例と異なる点は、上層のポリシリコンダイオード８０ｂを備えない点である。従来例の温度センス部２１３の厚さは、実施例のポリシリコンダイオード８０ａ，８０ｂの総厚さと同じである。 For comparison, the order of the temperature sensing section 213 in a state where the same predetermined forward current If as in the embodiment continues to flow through the temperature sensing section 213 (hereinafter referred to as the conventional example; see FIG. 21) of the conventional semiconductor device 220 is shown below. FIG. 20 shows the frequency distribution of the directional voltage Vf. The conventional example differs from the embodiment in that it does not include an upper layer polysilicon diode 80b. The thickness of the temperature sensing section 213 in the conventional example is the same as the total thickness of the polysilicon diodes 80a and 80b in the example.

図１９，２０に示す結果から、実施例は、従来例と比べて、測定される順方向電圧Ｖｆの範囲が狭く限定され、順方向電圧特性のばらつきを抑制することができることが確認された。 From the results shown in FIGS. 19 and 20, it was confirmed that in the example, the range of the measured forward voltage Vf was narrowly limited compared to the conventional example, and it was possible to suppress variations in the forward voltage characteristics.

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｐ型ポリシリコン層を堆積した後、ｎ型不純物をイオン注入することでポリシリコンダイオードを形成してもよいし、ｎ型ポリシリコン層を堆積した後、ｐ型不純物をイオン注入することでポリシリコンダイオードを形成してもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンとした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 As described above, the present invention is not limited to the embodiments described above, and various changes can be made without departing from the spirit of the present invention. For example, a polysilicon diode may be formed by depositing a p-type polysilicon layer and then ion-implanting n-type impurities, or by depositing an n-type polysilicon layer and then ion-implanting p-type impurities. A polysilicon diode may be formed using Further, the present invention is also applicable to the case where a wide bandgap semiconductor other than silicon carbide or silicon is used instead of using silicon carbide as the semiconductor material. Furthermore, the present invention is equally applicable even when the conductivity type (n type, p type) is reversed.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。 As described above, the semiconductor device and the method for manufacturing a semiconductor device according to the present invention are useful for power semiconductor devices that control high voltages and large currents.

１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８３ 層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ～４７ｄ めっき膜
４８ａ～４８ｄ 端子ピン
４９ａ～４９ｃ 第１保護膜
５０ａ～５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，９１，９３ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８０ａ，８０ｂ ポリシリコンダイオード
８１ａ ｐ型ポリシリコン層
８１ｂ ｐ⁺型ポリシリコン層
８２ａ ｎ型ポリシリコン層
８２ｂ ｎ⁺型ポリシリコン層
９２，９４ ｎ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ，Ｙ 半導体基板のおもて面に平行な一方向
Ｚ 深さ方向 1 active region 1a main effective region 1b main invalid region 2 edge termination region 10 semiconductor substrate 11 main semiconductor element 12 current sense section 12a sense effective region 12b sense invalid region 13 temperature sense section 14 gate pad section 20 semiconductor device 21a source pad (electrode) pad)
21b Gate pad (electrode pad)
22 OC pad (electrode pad)
23a Anode pad (electrode pad)
23b Cathode pad (electrode pad)
31 n ⁺ type drain region 32 n ^- type drift region 32a n ^- type region 33a, 33b n type current diffusion region 34a, 34b p type base region 35a, 35b n ⁺ type source region 36a, 36b p ⁺⁺ type contact region 37a , 37b trench 38a, 38b gate insulating film 39a, 39b gate electrode 40, 83 interlayer insulating film 40a, 40b, 83a, 83b contact hole 41a, 41b NiSi film 42a, 42b first TiN film 43a, 43b first Ti film 44a, 44b 2TiN film 45a, 45b 2nd Ti film 46a, 46b Barrier metal 47a-47d Plating film 48a-48d Terminal pin 49a-49c First protective film 50a-50c Second protective film 51 Drain electrode 61a, 61b, 62a, 62b, 91, 93 p ⁺ type region 71 n ⁺ type starting substrate 72 n ^- type silicon carbide layer 72a thickened portion of n ^- type silicon carbide layer 73 p type silicon carbide layer 80a, 80b polysilicon diode 81a p type polysilicon layer 81b p ⁺ type polysilicon layer 82a n type polysilicon layer 82b n ⁺ type polysilicon layer 92, 94 n type region d1 depth of p ⁺ type region d2 distance between mutually adjacent p ⁺ type regions d3 distance of n type region Depth t1 Thickness of the n ^- type silicon carbide layer initially deposited on the n ⁺ type starting substrate t2 Thickness of the thickened portion of the n ^- type silicon carbide layer t3 Thickness of the p type silicon carbide layer X, Y One direction parallel to the front surface of the semiconductor substrate Z Depth direction

Claims (6)

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、
前記メイン半導体素子の温度を検出する温度センス部と、
を備え、
前記温度センス部は、
前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、
上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、
前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様である、ことを特徴とする半導体装置。 A semiconductor substrate made of a semiconductor with a wider bandgap than silicon,
a main semiconductor element having a pn junction on a first main surface side of the semiconductor substrate, through which a current flows;
a temperature sensing section that detects the temperature of the main semiconductor element;
Equipped with
The temperature sensing section includes:
A multilayer structure including a plurality of horizontal polysilicon diodes made of polysilicon stacked on the first main surface of the semiconductor substrate via an insulating film and having regions of the same conductivity type adjacent to each other in the depth direction,
The polysilicon diode in the upper layer has a larger crystal grain size of the polysilicon crystal grains,
A semiconductor device characterized in that the polysilicon diode has a uniform impurity concentration within the plane of the polysilicon crystal grains and across the grain boundaries . 上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the upper layer of the polysilicon diode has a higher impurity concentration. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、 A semiconductor substrate made of a semiconductor with a wider bandgap than silicon,
前記半導体基板の第１主面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、 a main semiconductor element having a pn junction on a first main surface side of the semiconductor substrate, through which a current flows;
前記メイン半導体素子の温度を検出する温度センス部と、 a temperature sensing section that detects the temperature of the main semiconductor element;
を備え、 Equipped with
前記温度センス部は、 The temperature sensing section includes:
前記半導体基板の第１主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、 A multilayer structure including a plurality of horizontal polysilicon diodes made of polysilicon stacked on the first main surface of the semiconductor substrate via an insulating film and having regions of the same conductivity type adjacent to each other in the depth direction,
上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きく、不純物濃度が高いことを特徴とする半導体装置。 A semiconductor device characterized in that the polysilicon diode in the upper layer has a larger polysilicon crystal grain size and a higher impurity concentration. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、前記半導体基板の第１面側にｐｎ接合を有し、前記ｐｎ接合を通過する電流が流れるメイン半導体素子と、前記メイン半導体素子の温度を検出する温度センス部と、を備えた半導体装置の製造方法であって、
前記半導体基板の第１主面に絶縁膜を介して複数のポリシリコン層を積層する積層工程と、
前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にｐ型不純物および／またはｎ型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する注入工程と、
を行うことで前記温度センス部を形成し、
前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積することを特徴とする半導体装置の製造方法。 A semiconductor substrate made of a semiconductor with a wider bandgap than silicon, a main semiconductor element having a pn junction on the first surface side of the semiconductor substrate, through which a current flows through the pn junction, and a temperature of the main semiconductor element. A method for manufacturing a semiconductor device, comprising: a temperature sensing section for detecting a temperature;
a lamination step of laminating a plurality of polysilicon layers on the first main surface of the semiconductor substrate with an insulating film interposed therebetween;
Each time the polysilicon layer is laminated in the lamination step, a p-type impurity and/or an n-type impurity is ion-implanted into the polysilicon layer to form a horizontal polysilicon layer in which regions of the same conductivity type are adjacent to each other in the depth direction. an implantation process to form a silicon diode;
Forming the temperature sensing part by performing
A method for manufacturing a semiconductor device, wherein in the lamination step, the polysilicon layer in the upper layer is deposited in a higher temperature environment. 前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも１００℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする請求項４に記載の半導体装置の製造方法。 In the lamination step, the polysilicon layer adjacent to the lower polysilicon layer in the depth direction is deposited in a temperature environment that is 100° C. or more higher than the temperature at which the lower polysilicon layer is deposited. 5. The method of manufacturing a semiconductor device according to claim 4. 前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする請求項４または５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 4, wherein in the implantation step, the dose of the ion implantation is increased for the upper polysilicon layer.

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