KR20160059525A - 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치 - Google Patents

저항 또는 셀에 저장된 정보를 리드하는 반도체 장치 Download PDF

Info

Publication number
KR20160059525A
KR20160059525A KR1020140160784A KR20140160784A KR20160059525A KR 20160059525 A KR20160059525 A KR 20160059525A KR 1020140160784 A KR1020140160784 A KR 1020140160784A KR 20140160784 A KR20140160784 A KR 20140160784A KR 20160059525 A KR20160059525 A KR 20160059525A
Authority
KR
South Korea
Prior art keywords
voltage
transistors
sense amplifier
transistor
signal
Prior art date
Application number
KR1020140160784A
Other languages
English (en)
Inventor
송현민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140160784A priority Critical patent/KR20160059525A/ko
Priority to US14/638,628 priority patent/US9312000B1/en
Publication of KR20160059525A publication Critical patent/KR20160059525A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 제 1 및 제 2 가변저항, 가변저항 선택부 및 문턱전압 조절부를 포함할 수 있다. 상기 가변저항 선택부는 저항 선택 신호에 응답하여 상기 제 1 및 제 2 가변저항을 각각 센스앰프와 연결시키는 복수의 트랜지스터를 포함할 수 있다. 상기 문턱 전압 조절부는 리드 동작 중에 상기 복수의 트랜지스터의 벌크로 제 1 전압을 제공하고, 상기 리드 동작이 아닐 때 상기 복수의 트랜지스터의 벌크로 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압을 제공할 수 있다.

Description

저항 또는 셀에 저장된 정보를 리드하는 반도체 장치{SEMICONDUCTOR APPARATUS FOR READING STORED INFORMATION OF RESISTOR OR CELL}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치에 관한 것이다.
반도체 장치와 같은 전자 장치에서는 일반적으로 트랜지스터 소자가 다양하게 사용되고 있다. 상기 트랜지스터는 게이트, 드레인 및 소스를 포함하고, 게이트로 문턱 전압보다 높은 전압을 입력 받을 때 드레인과 소스 사이에서 채널을 형성하여 상기 채널을 통해 전류가 흐를 수 있도록 한다. 상기 트랜지스터는 일반적으로 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 분류될 수 있다. N 채널 모스 트랜지스터는 고전압을 잘 통과시키지 못하고, P 채널 모스 트랜지스터는 저전압을 잘 통과시키지 못하는 특성을 갖고 있다.
상기 트랜지스터는 전자 장치에서 스위칭 소자로 많이 사용되고 있음에도 불구하고, 앞서 설명한 것과 같이 N 채널 모스 트랜지스터 및 P 채널 모스 트랜지스터는 고전압과 저전압 중 어느 하나를 잘 통과시키지 못하는 문제점을 갖는다. 특히, N 채널 모스 트랜지스터가 전원전압과 접지전압 사이에 연결되는 경우, 상기 N 채널 모스 트랜지스터는 전원전압에서 문턱전압만큼 강하된 전압을 통과시킬 수 밖에 없다. 따라서, 상기 N 채널 모스 트랜지스터는 전압 레벨 또는 전류 크기에 민감한 정보를 전달하는 스위칭 소자로 사용되기 어렵다. N 채널 모스 트랜지스터를 통해 고전압을 손실 없이 통과시키기 위해서는, 상기 N 채널 모스 트랜지스터로 인가되는 게이트 전압을 상승시키는 방법이 있지만, 일반적인 게이트 전압인 전원전압보다 더 높은 레벨의 전압을 생성하기 위한 별도의 회로가 필요하게 되어 전자장치의 면적을 증가시킬 수 있다.
본 발명의 실시예는 반도체 장치의 동작에 따라 트랜지스터의 벌크 바이어스 전압을 제어하여 트랜지스터의 문턱전압을 조절할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 및 제 2 가변저항; 저항 선택 신호에 응답하여 상기 제 1 및 제 2 가변저항을 각각 센스앰프와 연결시키는 복수의 트랜지스터를 포함하는 가변저항 선택부; 및 리드 동작 중에 상기 복수의 트랜지스터의 벌크로 제 1 전압을 제공하고, 상기 리드 동작이 아닐 때 상기 복수의 트랜지스터의 벌크로 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압을 제공하는 문턱전압 조절부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 컬럼 선택신호에 응답하여 메모리 셀이 연결된 비트라인을 센스앰프와 연결하는 컬럼 선택부, 및 리드 신호에 응답하여 제 1 전압 및 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압 중 하나를 상기 컬럼 선택부의 벌크 바이어스 전압으로 제공하는 문턱전압 조절부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 복수의 메모리 셀을 포함하는 메모리 블록; 상기 복수의 메모리 셀과 센스앰프 사이에 연결되고, 컬럼 선택신호에 응답하여 상기 복수의 메모리 셀이 연결된 복수의 비트라인 중 하나를 선택하는 컬럼 선택부; 및 리드 동작 중에 상기 컬럼 선택부의 벌크 바이어스 전압으로 제 1 전압을 제공하고, 상기 리드 동작이 아닐 때 상기 컬럼 선택부의 벌크 바이어스 전압으로 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압을 제공하는 문턱전압 조절부를 포함한다.
본 발명의 실시예는 반도체 장치의 동작에 따라 벌크 바이어스 전압을 제어하여 트랜지스터의 문턱 전압을 조절하고, 트랜지스터를 통해 더 많은 전류가 흐를 수 있게 하여 가변 저항부 또는 메모리 셀에 저장된 정보를 보다 빠르고 정확하게 센싱할 수 있다. 따라서, 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2a는 도 1의 문턱전압 조절부의 일 실시예의 구성을 보여주는 도면,
도 2b는 도 1의 문턱전압 조절부의 일 실시예의 구성을 보여주는 도면,
도 3은 도 1의 전원 공급부의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1에서 본 발명의 실시예에 따른 반도체 장치(1)는 가변 저항부(110), 가변 저항 선택부(120), 센스 앰프(130) 및 문턱전압 조절부(140)를 포함한다.
상기 가변 저항부(110)는 복수의 가변 저항을 포함할 수 있다. 상기 복수의 가변 저항은 다양한 정보를 저장할 수 있다. 상기 복수의 가변 저항은 저장된 정보에 대응하여 다양한 저항 값을 가질 수 있다. 도 1에서, 상기 가변 저항부(110)는 제 1 및 제 2 가변 저항(RO, R1)을 포함할 수 있다. 상기 가변 저항부(110)는 2개의 가변 저항을 포함하는 것으로 예시되었으나, 이에 한정하는 것은 아니며, 더 많은 수의 가변 저항이 어레이 형태로 배치될 수 있다. 상기 제 1 및 제 2 가변 저항(RO, R1)의 일 단은 접지전압(VSS)과 연결되고, 타 단은 각각 할당된 저항 선택 라인(SL0, SL1)을 통해 가변 저항 선택부(120)와 연결될 수 있다. 도 1에서, 상기 제 1 가변 저항(R0)은 제 1 저항 선택 라인(SL0)과 연결될 수 있고, 상기 제 2 가변 저항(R1)은 제 2 저항 선택 라인(SL1)과 연결될 수 있다.
상기 제 1 및 제 2 가변 저항(R0, R1)은 가변 저항 소자를 포함할 수 있다. 가변 저항 소자는 온도, 자기장의 배열, 전압 또는 전류 조건에 따라 변화하는 저항 값을 가질 수 있다. 상기 제 1 및 제 2 가변 저항(R0, R1)은 저장된 정보에 따라 특정 저항 값을 가질 수 있다. 상기 제 1 및 제 2 가변 저항(R0, R1)의 저항 값은 상기 정보를 저장시키는 기입 회로를 통해 설정될 수 있다.
가변 저항 선택부(120)는 저항 선택 신호(S<0:1>)에 기초하여 제 1 및 제 2 저항 선택 라인(SL0, SL1) 중 하나를 선택할 수 있다. 상기 가변저항 선택부(120)는 가변 저항부(110)와 센스 앰프(130) 사이에 연결되고, 제 1 및 제 2 저항 선택 라인(SL0, SL1)을 통해 제 1 및 제 2 가변 저항(R0, R1)과 연결될 수 있다. 상기 가변저항 선택부(120)는 복수의 트랜지스터를 포함할 수 있고, 상기 복수의 트랜지스터의 개수는 저항 선택 라인의 개수와 대응될 수 있다.
상기 복수의 트랜지스터는 패스 트랜지스터일 수 있고, N-채널 트랜지스터를 포함할 수 있다. 상기 트랜지스터가 N-채널 트랜지스터일 경우, 문턱 전압을 낮추어 트랜지스터를 통과하는 전압의 크기를 증가시킴으로써 상기 트랜지스터를 통해 흐를 수 있는 전류의 크기를 증가시킬 수 있고, 가변 저항 선택부(120)로부터 전류 또는 전압을 수신하는 센스 앰프(130)의 센싱 마진을 확보할 수 있다.
상기 가변 저항 선택부(120)는 제 1 트랜지스터(M0)와 제 2 트랜지스터(M1)를 포함할 수 있다. 도 1에서, 상기 가변 저항부(110)가 2개의 가변 저항을 포함하므로, 상기 복수의 트랜지스터는 2개의 트랜지스터를 포함하는 것으로 예시되었으나, 이에 한정하는 것은 아니다. 상기 제 1 트랜지스터(M0)는 게이트로 제 1 저항 선택 신호(S<0>)를 수신하고, 소스는 제 1 가변 저항(R0)에 연결되며, 드레인은 노드(A)에 연결된다. 상기 제 2 트랜지스터(M1)는 게이트로 제 2 저항 선택 신호(S<1>)를 수신하고, 소스는 제 2 가변 저항(R1)에 연결되며, 드레인은 상기 노드(A)에 연결된다.
상기 저항 선택 신호(S<0:1>)는 상기 제 1 및 제 2 가변 저항(R0, R1) 중 억세스하려는 저항을 선택하기 위해 인에이블될 수 있다. 상기 제 1 저항 선택 신호(S<0>)가 인에이블된 경우, 제 1 트랜지스터(M0)는 제 1 저항 선택 라인(SL0)을 통해 제 1 가변 저항(R0)과 연결되고, 상기 제 2 저항 선택 신호(S<1>)가 인에이블된 경우, 제 2 트랜지스터(M1)는 제 2 저항 선택 라인(SL1)을 통해 제 2 가변 저항(R1)과 연결된다.
센스앰프(130)는 저항 선택 신호(S<0:1>)에 의해 특정 저항 선택 라인이 선택되면 선택된 저항 선택 라인과 연결된 가변 저항의 정보를 감지 증폭하여 출력 신호(OUT)를 생성할 수 있다. 상기 센스 앰프(130)는 상기 노드(A)와 연결될 수 있고, 상기 가변 저항(R0, R1)은 상기 가변 저항 선택부(120)를 구성하는 트랜지스터(M0, M1)를 통해 상기 센스 앰프(130)와 연결될 수 있다. 따라서, 상기 센스 앰프(130)는 상기 가변 저항 선택부(120)를 통해 특정 가변 저항과 연결될 수 있고, 저항 선택 라인(SL0, SL1)을 통해 입력된 가변 저항(R0, R1)의 정보를 감지 증폭하여 출력 신호(OUT)를 생성할 수 있다. 상기 센스 앰프(130)는 상기 노드(A)를 통해 흐르는 전류를 감지하여 디지털 신호를 생성하는 아날로그 디지털 컨버터(Analog to Digital Converter, ADC) 또는 상기 노드(A)의 전압 레벨과 기준 전압의 레벨을 비교하여 디지털 신호를 생성하는 전압 증폭기를 포함할 수 있다.
문턱전압 조절부(140)는 반도체 장치의 동작에 따라 상기 가변 저항 선택부(120)를 구성하는 트랜지스터(M0, M1)의 문턱 전압을 조절할 수 있다. 상기 반도체 장치는 다양한 동작 모드로 동작할 수 있다. 예를 들어, 상기 반도체 장치는 액티브 모드, 스탠바이 모드, 파워 다운 모드 (또는, 슬립 모드) 등으로 동작할 수 있으며, 상기 액티브 모드 중에 라이트 동작 및 리드 동작을 수행할 수 있다. 상기 라이트 동작은 상기 가변 저항부(110)의 가변 저항의 저항 값을 변화시켜 상기 가변 저항에 특정한 정보를 저장시키기 위한 동작일 수 있다. 상기 리드 동작은 가변 저항의 정보를 리드하기 위한 동작일 수 있다. 리드 신호(RD)는 상기 가변 저항의 정보를 리드하는 반도체 장치의 동작 중에 인에이블 될 수 있는 신호이다.
상기 문턱전압 조절부(140)는 리드 신호(RD)에 응답하여 제 1 전압(V1) 또는 제 2 전압(V2) 중 하나를 상기 가변 저항 선택부(120)를 구성하는 트랜지스터의 벌크로 제공할 수 있다. 상기 제 1 전압(V1) 과 제 2 전압(V2) 은 서로 다른 레벨을 가질 수 있다. 예를 들어, 상기 제 1 전압(V1)의 레벨은 상기 제 2 전압(V2)의 레벨보다 더 높을 수 있다. 상기 문턱 전압 조절부(140)는 상기 리드 동작 중에 상기 제 1 전압(V1)을 가변 저항 선택부(120)의 벌크 바이어스 전압(VBB)으로 제공할 수 있고, 상기 리드 동작이 아닐 때 상기 제 2 전압(V2)을 가변 저항 선택부(120)의 벌크 바이어스 전압(VBB)으로 제공할 수 있다. 일 실시예에서, 가변 저항 선택부(120)를 구성하는 제 1 및 제 2 트랜지스터(M0, M1)는 동일한 웰(well)에 형성될 수 있다. 따라서, 상기 제 1 및 제 2 트랜지스터(M0, M1)는 동일한 시점에 문턱 전압 조절부(140)로부터 가변되는 벌크 바이어스 전압(VBB)을 인가 받을 수 있다.
도 1에서 상기 반도체 장치(1)는 전원 공급부(150)를 더 포함할 수 있다. 상기 전원 공급부(150)는 동작에 필요한 전압을 공급해주기 위한 것으로, 리드 신호(RD)에 응답하여 외부 전원 전압(VDD)을 노드(A)로 인가한다. 상기 전원 공급부(150)가 상기 노드(A)로 외부 전원 전압(VDD)을 공급하면, 상기 노드(A)와 상기 가변 저항 선택부(120)를 통해 선택된 가변 저항으로 상기 외부 전원 전압(VDD)이 공급될 수 있다. 상기 가변 저항으로 상기 외부 전원 전압(VDD)이 공급되면, 상기 선택된 가변 저항의 저항 값에 따라 가변하는 전류가 상기 노드(A)를 통해 흐를 수 있다. 또는, 상기 선택된 가변 저항의 저항 값에 따라 상기 노드(A)의 전압 레벨이 변화될 수 있다.
전원 공급부(150)는 상기 리드 신호(RD)에 응답하여 노드(A)로 외부 전원 전압(VDD)을 인가할 수 있고, 인가된 외부 전원 전압(VDD)은 상기 노드(A)와 연결된 가변저항 선택부(120)의 트랜지스터(M0, M1)를 통해 선택된 가변 저항으로 공급될 수 있다. 앞서 설명한 바와 같이, 상기 트랜지스터(M0, M1)는 각각 게이트로 할당된 저항 선택 신호(S<0:1>)를 수신하고, 선택된 저항 선택 라인(SL0, SL1)을 통해 가변 저항(R0, R1)과 연결된다. 또한 상기 트랜지스터(M0, M1)의 벌크는 문턱전압 조절부(140)와 연결된다. 상기 트랜지스터(M0, M1)의 문턱 전압은 일반적으로 게이트와 소스 사이의 전압 레벨 차이로 결정될 수 있고, 벌크로 인가되는 벌크 바이어스 전압(VBB)에 따라 추가적으로 조절될 수 있다. 본 발명의 실시예에서, 상기 문턱 전압 조절부(140)는 상기 반도체 장치의 리드 동작 중에, 상기 트랜지스터(M0, M1)의 벌크 바이어스 전압(VBB)으로 제 2 전압(V2) 대신에 제 1 전압(V1)을 제공하여 상기 트랜지스터(M0, M1)의 문턱 전압을 낮출 수 있고, 이에 따라 상기 전원 공급부(150)로부터 인가된 외부 전원 전압(VDD)이 상기 트랜지스터(M0, M1)를 통해 손실 없이 상기 가변 저항(R0, R1)으로 충분히 전달될 수 있도록 한다. 따라서, 상기 가변 저항(R0, R1)의 저항 값에 따라 흐르는 전류가 상기 노드(A)로 충분히 전달될 수 있다.
도 2a는 도 1에 도시된 문턱전압 조절부(140)의 일 실시예의 구성을 보여주는 도면이다. 문턱전압 조절부(140A)는 반도체 장치의 동작에 따라 제 1 전압(V1) 및 제 2 전압(V2) 중 하나를 벌크 바이어스 전압(VBB)으로 제공한다.
상기 문턱전압 조절부(140A)는 제 1 전압 출력부(211)와 제 2 전압 출력부(212)를 포함할 수 있다. 리드 동작 중에, 상기 제 1 전압 출력부(211)는 상기 리드 신호(RD)에 응답하여 제 1 전압(V1)을 벌크 바이어스 전압(VBB)로 제공한다. 상기 리드 동작이 아닐 때, 상기 제 2 전압 출력부(212)는 리드 신호의 반전 신호(RDB)에 응답하여 제 2 전압(V2)을 벌크 바이어스 전압(VBB)으로 제공한다. 상기 제 1 전압 출력부(211)는 제 1 스위칭 트랜지스터(ST1)를 포함할 수 있고, 상기 제 2 전압 출력부(212)는 제 2 스위칭 트랜지스터(ST2)를 포함할 수 있다. 상기 제 1 스위칭 트랜지스터(ST1)는 게이트로 리드 신호(RD)를 수신하고, 소스로 제 1 전압(V1)을 수신하며, 드레인은 벌크 바이어스 전압(VBB)이 출력되는 노드에 연결된다. 상기 제 2 스위칭 트랜지스터(ST2)는 게이트로 리드 신호의 반전 신호(RDB)를 수신하고, 소스로 제 2 전압(V2)을 수신하며, 드레인은 벌크 바이어스 전압(VBB)이 출력되는 노드에 연결된다.
도 2b는 도 1에 도시된 문턱전압 조절부(140)의 일 실시예의 구성을 보여주는 도면이다. 문턱전압 조절부(140B)는 제 3 전압 출력부(221) 및 제 4 전압 출력부(222)를 포함할 수 있다. 리드 신호(RD)가 인에이블 되면 상기 제 3 전압 출력부(221)는 상기 리드 신호(RD)에 응답하여 제 1 전압(V1)을 출력하고, 리드 신호(RD)가 디스에이블 되면 상기 제 4 전압 출력부(222)는 리드 신호의 반전 신호(RDB)에 응답하여 제 2 전압(V2)을 출력한다.
상기 제 3 전압 출력부(221)는 제 3 스위칭 트랜지스터(ST3)와 캐패시터(C)를 포함한다. 상기 제 3 스위칭 트랜지스터(ST3)의 게이트는 리드 신호(RD)를 수신하고, 드레인은 벌크 바이어스 전압(VBB)이 출력되는 노드에 연결되며, 소스는 캐패시터(C)의 일 단과 연결된다. 상기 캐패시터(C)의 타 단은 제 1 전압(V1)을 수신한다. 상기 제 3 전압 출력부(221)는 도 2a의 제 1 전압출력부(211)와 다르게 캐패시터(C)를 추가로 포함하여 안정된 전압 레벨을 갖는 제 1 전압(V1)이 벌크 바이어스 전압(VBB)으로 제공될 수 있도록 한다.
상기 제 4 전압 출력부(222)는 제 4 스위칭 트랜지스터(ST4)를 포함한다. 상기 제 4 스위칭 트랜지스터(222)의 게이트는 리드 신호의 반전 신호(RDB)를 수신하고, 드레인은 벌크 바이어스 전압(VBB)이 출력되는 노드에 연결되며, 소스는 상기 제 2 전압(V2)을 수신할 수 있다.
도 3은 도 1에 도시된 전원 공급부(150)의 구성을 보여주는 도면이다. 상기 전원 공급부(150)는 가변 저항(R0, R1)의 상기 리드 동작 중에 노드(A)로 외부 전원전압(VDD)을 공급할 수 있다. 상기 전원 공급부(150)는 리드 신호(RD)에 응답하여 외부 전원 전압(VDD)을 상기 노드(A)로 인가할 수 있다.
상기 전원 공급부(150)는 스위치(310)를 포함할 수 있다. 상기 스위치(310)는 상기 리드 신호(RD)에 응답하여 외부 전원 전압(VDD)을 상기 노드(A)로 인가한다. 일 실시예에서, 상기 스위치(310)는 P-채널 트랜지스터를 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4를 참조하여, 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 상기 반도체 장치의 리드 동작이 수행되면 상기 가변 저항부(110)의 제 1 가변 저항(R0)을 억세스 하기 위해서 제 1 저항 선택 신호(S<0>)가 인에이블 될 수 있다. 상기 제 1 저항 선택 신호(S<0>)가 인에이블 되면 제 1 저항 선택 라인(SL0)을 통해 연결된 가변 저항 선택부(120)의 제 1 트랜지스터(M0)가 턴온되며, 노드(A)와 제 1 가변 저항(R0)이 연결된다. 이후, 상기 제 1 가변 저항(R0)에 저장된 정보를 리드하기 위해 리드 신호(RD)가 인에이블되면, 전원 공급부(150)는 상기 노드(A)로 외부 전원 전압(VDD)을 인가할 수 있다. 상기 제 1 트랜지스터(M0)가 턴온 되면 상기 외부 전원 전압(VDD)은 상기 노드(A)와 연결된 가변 저항 선택부(120)의 상기 제 1 트랜지스터(M0)를 통해 제 1 가변 저항(R0)으로 인가될 수 있다. 이 때, 상기 제 1 트랜지스터(M0)는 상기 외부 전원 전압(VDD)에서 상기 제 1 트랜지스터(M0)의 문턱전압만큼 강하된 전압을 상기 가변 저항(R0)으로 인가한다. 외부 전원 전압(VDD)이 상기 제 1 트랜지스터(M0)를 통해 상기 제 1 가변 저항(R0)으로 인가되면, 상기 제 1 가변 저항(R0)의 저항 값에 따라 노드(A)로부터 접지전압(VSS)으로 전류가 흐르게 된다. 이 때, 문턱전압 조절부(140)는 제 1 트랜지스터(M0)로 제공되는 문턱전압을 조절할 수 있고, 리드 신호(RD)에 응답하여 제 2 전압(V2)보다 높은 레벨을 갖는 제 1 전압(V1)을 상기 가변 저항 선택부(120)의 벌크 바이어스 전압(VBB)으로 제공할 수 있다. 상기 제 1 전압(V1)이 상기 제 1 트랜지스터(M0)의 벌크 바이어스 전압(VBB)으로 인가되면, 상기 제 1 트랜지스터(M0)의 문턱 전압은 낮아질 수 있고, 상기 제 1 트랜지스터를 통해 상기 제 1 가변 저항(R0)에 인가되는 전압 레벨이 상승할 수 있다. 따라서, 상기 제 1 트랜지스터(M0)를 통해 상기 노드(A)에 흐르는 전류의 크기가 증가할 수 있다. 상기 센스앰프(130)는 상기 노드(A)에 흐르는 전류의 크기 또는 상기 노드(A)의 전압 레벨을 감지하여 상기 제 1 가변 저항(R0)의 저항 값을 감지할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 반도체 장치(2)를 보여준다. 상기 반도체 장치(2)는 데이터를 저장 및 출력하는 메모리 장치일 수 있다. 상기 반도체 장치(2)는 메모리 블록(510), 컬럼 선택부(520), 센스 앰프(530) 및 문턱전압 조절부(540)를 포함할 수 있다.
상기 메모리 블록(510)은 복수의 워드라인(WL<0:n>), 복수의 비트라인(BL<0:n>) 및 복수의 메모리 셀을 포함할 수 있다. 상기 메모리 블록(510)은 어레이 형태를 이루며, 상기 워드라인(WL)은 로우 방향으로 배치될 수 있고, 상기 비트라인(BL)은 컬럼 방향으로 배치될 수 있다. 상기 복수의 메모리 셀은 상기 워드라인(WL)과 비트라인(BL)이 교차하는 지점에 배치될 수 있다. 따라서, 특정한 메모리 셀과 연결되는 워드라인(WL) 및 비트라인(BL)을 선택하여 상기 특정한 메모리 셀을 억세스할 수 있다.
상기 반도체 장치(2)는 휘발성 메모리 장치일 수 있으나, 바람직하게는 비휘발성 메모리 장치일 수 있다. 예를 들어, 상기 반도체 장치는 플래시 메모리 장치, 저항 변화 메모리(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Random Access Memory: PRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 자기 저항 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 장치 등을 포함할 수 있다.
또한, 상기 메모리 셀은 플로팅 게이트를 포함하는 플래시 메모리 소자, 이이피롬 메모리 소자일 수 있다. 또한, 저항 변화 메모리 소자, 상변화 메모리 소자, 강유전체 메모리 소자, 자기 저항 메모리 소자 등을 포함할 수 있다.
컬럼 선택부(520)는 컬럼 선택 신호(CS<0:n>)에 기초하여 복수의 비트 라인(BL<0:n>) 중 하나를 선택할 수 있다. 상기 컬럼 선택부(520)는 메모리 블록(510)과 센스 앰프(530) 사이에 연결되고, 복수의 비트 라인(BL<0:n>)을 통해 각각의 메모리 셀과 연결된다. 상기 컬럼 선택부(520)는 복수의 트랜지스터(N0-Nn)를 포함할 수 있고, 상기 복수의 트랜지스터(N0-Nn)의 개수는 저항 선택 라인의 개수와 대응될 수 있다.
상기 복수의 트랜지스터(N0-Nn)는 패스 트랜지스터일 수 있고, N-채널 트랜지스터를 포함할 수 있다. 상기 트랜지스터가 N-채널 트랜지스터일 경우, 문턱 전압을 낮추어 트랜지스터를 통과하는 전압을 증가시킴으로써 상기 트랜지스터를 통해 흐르는 전류의 양을 증가시킬 수 있고, 컬럼 선택부(520)로부터 전류 또는 전압을 수신하는 센스 앰프(530)의 센싱 마진을 확보할 수 있다.
상기 컬럼 선택부(520)는 복수의 트랜지스터(N0-Nn)을 포함할 수 있다. 제 1 트랜지스터(N0)는 게이트로 제 1 컬럼 선택 신호(CS<0>)를 수신하고, 소스는 선택된 메모리 셀과 연결되며, 드레인은 노드(B)에 연결된다. 제 2 트랜지스터(M1)는 게이트로 제 2 컬럼 선택 신호(CS<1>)를 수신하고, 소스는 선택된 메모리 셀과 연결되며, 드레인은 상기 노드(B)에 연결된다.
상기 컬럼 선택 신호(CS<0:n>)는 상기 복수의 메모리 셀 중 원하는 메모리셀을 선택하기 위해 인에이블될 수 있다. 상기 제 1 컬럼 선택 신호(CS<0>)가 인에이블된 경우, 제 1 트랜지스터(N0)는 제 1 비트 라인(BL0)을 통해 메모리 셀과 연결되고, 상기 제 2 컬럼 선택 신호(CS<1>)가 인에이블된 경우, 제 2 트랜지스터(N1)는 제 2 비트 라인(BL1)을 통해 메모리 셀과 연결될 수 있다. 따라서, 상기 제 n+1 컬럼 선택 신호(CS<n>)가 선택된 경우, 제 n+1 트랜지스터(Nn)는 제 n+1 비트 라인(BLn)을 통해 메모리 셀과 연결될 수 있다.
센스 앰프(530)는 컬럼 선택 신호(CS<0:n>)에 의해 특정 비트 라인이 선택되면, 선택된 비트 라인과 연결된 메모리 셀의 정보를 감지 증폭하여 출력 신호(OUT)를 생성할 수 있다. 상기 센스 앰프(530)는 상기 노드(B)와 연결될 수 있고, 상기 복수의 메모리 셀은 상기 컬럼 선택부(520)를 구성하는 복수의 트랜지스터(N0-Nn)를 통해 상기 센스 앰프(530)와 연결될 수 있다. 따라서, 상기 센스 앰프(530)는 상기 컬럼 선택부(520)를 통해 특정 메모리 셀과 연결될 수 있고, 비트 라인(BL0-BLn)을 통해 입력된 메모리 셀의 정보를 감지 증폭하여 출력 신호(OUT)를 생성할 수 있다. 상기 센스 앰프(530)는 상기 노드(B)를 통해 흐르는 전류를 감지하여 디지털 신호를 생성하는 아날로그 디지털 컨버터(Analog to Digital Converter, ADC) 또는 상기 노드(B)의 전압 레벨과 기준 전압의 레벨을 비교하여 디지털 신호를 생성하는 전압 증폭기를 포함할 수 있다.
문턱전압 조절부(540)는 반도체 장치의 동작에 따라 상기 컬럼 선택부(520)를 구성하는 트랜지스터의 문턱 전압을 조절할 수 있다. 상기 반도체 장치는 다양한 동작 모드로 동작할 수 있다. 예를 들어, 상기 반도체 장치는 액티브 모드, 스탠바이 모드, 파워 다운 모드 (또는, 슬립 모드) 등으로 동작할 수 있으며, 상기 액티브 모드 중에 라이트 동작 및 리드 동작을 수행할 수 있다. 상기 라이트 동작은 상기 메모리 블록(510)을 구성하는 메모리 셀에 특정한 정보를 저장시키기 위한 동작일 수 있다. 상기 리드 동작은 메모리 셀에 저장된 정보를 리드하기 위한 동작일 수 있다. 리드 신호(RD)는 상기 메모리 셀에 저장된 정보를 리드하는 반도체 장치의 동작 중에 인에이블 될 수 있는 신호이다.
상기 문턱전압 조절부(540)는 리드 신호(RD)에 응답하여 제 1 전압(V1) 또는 제 2 전압(V2) 중 하나를 상기 컬럼 선택부(520)를 구성하는 트랜지스터의 벌크로 제공할 수 있다. 상기 제 1 전압(V1) 과 제 2 전압(V2) 은 서로 다른 레벨을 가질 수 있다. 예를 들어, 상기 제1 전압(V1)의 레벨은 상기 제 2 전압(V2)의 레벨보다 더 높을 수 있다. 상기 문턱 전압 조절부(540)는 상기 리드 동작 중에 상기 제 1 전압(V1)을 컬럼 선택부(520)의 벌크 바이어스 전압(VBB)으로 제공할 수 있고, 상기 리드 동작이 아닐 때 상기 제 2 전압(V2)을 컬럼 선택부(520)의 벌크 바이어스 전압(VBB)으로 제공할 수 있다. 일 실시예에서, 컬럼 선택부(520)를 구성하는 트랜지스터(N0-Nn)는 동일한 웰(well)에 형성될 수 있다. 따라서, 상기 복수의 트랜지스터(N0-Nn)는 동일한 시점에 문턱 전압 조절부(540)로부터 가변되는 벌크 바이어스 전압(VBB)을 인가받을 수 있다.
도 5에서 상기 반도체 장치(2)는 전원 공급부(550)를 더 포함할 수 있다. 상기 전원 공급부(550)는 동작에 필요한 전압을 공급해 주기 위한 것으로, 리드 신호(RD)에 응답하여 외부 전원 전압(VDD)을 노드(B)로 인가한다. 상기 전원 공급부(550)가 상기 노드(B)로 외부 전원 전압(VDD)을 공급하면, 상기 노드(B)와 상기 컬럼 선택부(520)를 통해 선택된 메모리 셀로 상기 외부 전원 전압(VDD)이 공급될 수 있다. 상기 메모리 셀로 상기 외부 전원 전압(VDD)이 공급되면, 상기 선택된 메모리 셀에 저장된 정보에 따라 가변하는 전류가 상기 노드(B)를 통해 흐를 수 있다. 또는, 상기 선택된 메모리 셀의 정보에 따라 상기 노드(B)의 전압 레벨이 변화될 수 있다.
전원 공급부(550)는 상기 리드 신호(RD)에 응답하여 노드(B)로 외부 전원 전압(VDD)을 인가할 수 있고, 인가된 외부 전원 전압(VDD)은 상기 노드(B)와 연결된 컬럼 선택부(520)의 복수의 트랜지스터(N0-Nn)를 통해 선택된 메모리 셀로 공급될 수 있다. 앞서 설명한 바와 같이, 상기 복수의 트랜지스터(N0-Nn)는 각각 게이트로 할당된 컬럼 선택 신호(CS<0:n>)를 수신하고, 선택된 비트 라인(BL<0:n>)을 통해 메모리 셀과 연결된다. 또한, 상기 복수의 트랜지스터(N0-Nn)의 벌크는 문턱전압 조절부(540)와 연결된다. 상기 복수의 트랜지스터(N0-Nn)의 문턱전압은 일반적으로 게이트와 소스 사이의 전압 레벨 차이로 결정될 수 있고, 벌크로 인가되는 벌크 바이어스 전압(VBB)에 따라 추가적으로 조절될 수 있다. 본 발명의 실시예에서, 상기 문턱 전압 조절부(540)는 상기 반도체 장치의 리드 동작 중에, 상기 복수의 트랜지스터(N0-Nn)의 벌크 바이어스 전압(VBB)으로 제 2 전압(V2) 대신에 제 1 전압(V1)을 제공하여 상기 복수의 트랜지스터(N0-Nn)의 문턱 전압을 낮출 수 있고, 이에 따라 상기 전원 공급부(550)로부터 인가된 외부 전원 전압(VDD)이 상기 복수의 트랜지스터(N0-Nn)를 통해 손실 없이 상기 메모리 셀로 충분히 전달될 수 있도록 한다. 따라서, 상기 메모리 셀의 정보에 따라 흐르는 전류가 상기 노드(B)로 충분히 전달될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 및 제 2 가변저항;
    저항 선택 신호에 응답하여 상기 제 1 및 제 2 가변저항을 각각 센스앰프와 연결시키는 복수의 트랜지스터를 포함하는 가변저항 선택부; 및
    리드 동작 중에 상기 복수의 트랜지스터의 벌크로 제 1 전압을 제공하고, 상기 리드 동작이 아닐 때 상기 복수의 트랜지스터의 벌크로 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압을 제공하는 문턱전압 조절부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 트랜지스터는 제 1 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 게이트로 제 1 컬럼 선택 신호를 수신하고, 소스는 상기 제 1 가변저항과 연결되며 드레인은 상기 센스앰프와 연결되고, 상기 제 2 트랜지스터는 게이트로 제 2 컬럼 선택 신호를 수신하고, 소스가 상기 제 2 가변저항과 연결되며 드레인은 상기 센스앰프와 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 트랜지스터는 N-채널 트랜지스터를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 문턱전압 조절부는,
    상기 리드 동작 중에 상기 제 1 전압을 출력하는 제 1 전압 출력부; 및
    상기 리드 동작이 아닐 때 상기 제 2 전압을 출력하는 제 2 전압 출력부를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 높은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 복수의 트랜지스터 및 상기 센스앰프에 공통으로 연결되고, 상기 리드 동작 중에 상기 공통으로 연결된 노드로 외부 전원 전압을 제공하는 전원 공급부를 더 포함하는 반도체 장치.
  7. 컬럼 선택신호에 응답하여 메모리 셀이 연결된 비트라인을 센스앰프와 연결하는 컬럼 선택부, 및;
    리드 신호에 응답하여 제 1 전압 및 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압 중 하나를 상기 컬럼 선택부의 벌크 바이어스 전압으로 제공하는 문턱전압 조절부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 컬럼 선택부는 트랜지스터를 포함하고,
    상기 트랜지스터는 게이트로 상기 컬럼 선택 신호를 수신하고, 소스는 상기 메모리 셀과 연결되며 드레인은 상기 센스앰프와 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 트랜지스터는 N-채널 트랜지스터를 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 문턱전압 조절부는
    상기 리드 신호에 응답하여 상기 제 1 전압을 출력하는 제 1 전압 출력부; 및
    상기 리드 신호의 반전 신호에 응답하여 상기 제 2 전압을 출력하는 제 2 전압 출력부를 포함하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 높은 반도체 장치.
  12. 제 7 항에 있어서
    상기 컬럼 선택부와 상기 센스앰프에 공통으로 연결되고, 상기 리드 신호에 응답하여 상기 공통으로 연결된 노드로 외부 전원 전압을 제공하는 전원 공급부를 더 포함하는 반도체 장치.
  13. 복수의 메모리 셀을 포함하는 메모리 블록;
    상기 복수의 메모리 셀과 센스앰프 사이에 연결되고, 컬럼 선택신호에 응답하여 상기 복수의 메모리 셀이 연결된 복수의 비트라인 중 하나를 선택하는 컬럼 선택부; 및
    리드 동작 중에 상기 컬럼 선택부의 벌크 바이어스 전압으로 제 1 전압을 제공하고, 상기 리드 동작이 아닐 때 상기 컬럼 선택부의 벌크 바이어스 전압으로 상기 제 1 전압과 다른 레벨을 갖는 제 2 전압을 제공하는 문턱전압 조절부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 컬럼 선택부는 복수의 트랜지스터를 포함하고,
    상기 복수의 트랜지스터는 각각 게이트로 할당된 컬럼 선택 신호를 수신하고, 소스가 할당된 메모리 셀과 연결되며 드레인은 상기 센스앰프와 연결되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 복수의 트랜지스터는 N-채널 트랜지스터를 포함하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 문턱전압 조절부는,
    상기 리드 동작 중에 상기 제 1 전압을 출력하는 제 1 전압 출력부와, 상기 리드 동작이 아닐 때 상기 제 2 전압을 출력하는 제 2 전압 출력부를 포함하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 높은 반도체 장치.
  18. 제 14 항에 있어서,
    상기 복수의 트랜지스터와 상기 센스앰프에 공통으로 연결되고, 상기 리드동작 중에 상기 공통으로 연결된 노드로 외부 전원 전압을 제공하는 전원 공급부를 더 포함하는 반도체 장치.
KR1020140160784A 2014-11-18 2014-11-18 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치 KR20160059525A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140160784A KR20160059525A (ko) 2014-11-18 2014-11-18 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
US14/638,628 US9312000B1 (en) 2014-11-18 2015-03-04 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140160784A KR20160059525A (ko) 2014-11-18 2014-11-18 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20160059525A true KR20160059525A (ko) 2016-05-27

Family

ID=55643273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140160784A KR20160059525A (ko) 2014-11-18 2014-11-18 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치

Country Status (2)

Country Link
US (1) US9312000B1 (ko)
KR (1) KR20160059525A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024537A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스위칭가능 파워 서플라이

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
KR102341230B1 (ko) * 2015-05-08 2021-12-21 에스케이하이닉스 주식회사 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
US10318726B2 (en) * 2016-04-18 2019-06-11 Qualcomm Incorporated Systems and methods to provide security to one time program data
TWI704564B (zh) * 2017-01-25 2020-09-11 聯華電子股份有限公司 記憶體裝置及其電源控制電路
KR102426729B1 (ko) 2017-08-11 2022-07-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
CN114930456A (zh) * 2020-01-10 2022-08-19 铁电存储器股份有限公司 铁电存储器电路及其读取方法
US11646070B2 (en) * 2021-10-12 2023-05-09 Micron Technology, Inc. Memory cell sensing using an averaged reference voltage

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US8611132B2 (en) * 2011-04-29 2013-12-17 Qualcomm Incorporated Self-body biasing sensing circuit for resistance-based memories

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024537A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스위칭가능 파워 서플라이
US10921839B2 (en) 2017-08-30 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Switchable power supply
US11592856B2 (en) 2017-08-30 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Switchable power supply

Also Published As

Publication number Publication date
US9312000B1 (en) 2016-04-12

Similar Documents

Publication Publication Date Title
KR20160059525A (ko) 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
JP4199781B2 (ja) 不揮発性半導体記憶装置
KR100843144B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US20190348118A1 (en) Resistive memory device including reference cell and method of operating the same
US10269404B2 (en) Resistance change memory
KR101311499B1 (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
KR20120037887A (ko) 반도체 메모리 및 시스템
KR20110035744A (ko) 기준전압 생성 회로 및 방법, 이를 이용한 상변화 메모리 장치 및 리드 방법
WO2016067805A1 (ja) 不揮発性メモリ装置
KR20140097954A (ko) 자기저항 랜덤 액세스 메모리에서 비트 라인 및 소스 라인 저항들의 밸런스 조절
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
US9460784B1 (en) Reference voltage generation apparatuses and methods
KR20140080945A (ko) 비휘발성 메모리 장치
TW202121423A (zh) 記憶體裝置以及提供寫入電壓的方法
JP2017126393A (ja) 抵抗変化型ランダムアクセスメモリ装置
US20180268878A1 (en) Non-volatile semiconductor memory device
WO2013031126A1 (ja) 読み出し回路およびこれを用いた不揮発性メモリ
CN109817269B (zh) 测试电路块、可变电阻存储器件和形成该存储器件的方法
KR102341230B1 (ko) 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
CN112927736B (zh) 磁性随机存储器之读写电路
TWI751921B (zh) 記憶體裝置及操作其的方法
TWI786731B (zh) 電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法
KR101080202B1 (ko) 센스 앰프를 제어하는 비휘발성 반도체 메모리 회로
KR102526601B1 (ko) 전류 드라이버, 라이트 드라이버 및 이를 이용하는 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid