JP7431951B2 - ドットマトリクス型表示装置および計時装置 - Google Patents
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Description
外部からシリアルインターフェースを介して入力されるシリアル信号であって、画像データの書き換えが行われる画素回路を特定するためのアドレスデータと前記画素回路に供給される前記画像データとを含むシリアル信号を、外部から入力される第1クロック信号に同期して取り込み、取り込んだ前記シリアル信号をパラレル信号に変換する変換回路と、
前記第1クロック信号の周波数よりも低い周波数の第2クロック信号に基づいて、前記変換回路によるシリアルパラレル変換のタイミングを制御する制御信号を生成する制御回路と、を備え、
前記複数の画素回路は、それぞれ前記画像データを保持するラッチ回路を備え、前記画像データの書き換えが行われない前記画素回路は、前記ラッチ回路に保持されている前記画像データを用いて静止画駆動を実行し、
前記シリアル信号は、書き換え駆動のために用いられないダミーデータを含み、前記ダミーデータは、前記アドレスデータおよび前記画像データに続いて前記変換回路に転送され、
前記ダミーデータの転送期間は、前記画像データの書き換えが行われる前記画素回路を特定するためのアドレス信号に基づくゲート信号が前記ゲート信号線に供給される前記ゲート信号の活性期間であるとともに、前記画像データに基づくソース信号が前記ソース信号線に供給される前記ソース信号の活性期間であり、
前記ダミーデータの転送期間は、前記画像データの転送期間より短い。
をループ状に接続して成るスタティック型メモリ(Static Random Access Memory:SRAM)等から構成される。ラッチ回路332は、第1のCMOSインバータ332aと第2のCMOSインバータ332bとを直列に接続し、第2のCMOSインバータ332bのドレイン共通接続点からの出力を、第1のCMOSインバータ332aのゲート共通接続点に帰還入力させている。これにより、第1のCMOSインバータ332aのゲート共通接続点にハイレベルの信号(以下、単に、H信号ともいう)が入力されると、第1のCMOSインバータ332aのドレイン共通接続点からローレベルの信号(以下、単に、L信号ともいう)が出力される。第1のCMOSインバータ332aからのL信号が第2のCMOSインバータ332bのゲート共通接続点に入力されると、第2のCMOSインバータ332bのドレイン共通接続点からH信号が出力され、そのH信号が第1のCMOSインバータ332aのゲート共通接続点に帰還入力される。その結果、「H,L,H」の信号が、常時、ループ状の伝送線上において保持される。
2 基板
3 表示部
31 ゲート信号線
32 ソース信号線
33 画素回路
331 書込みスイッチ回路
332 ラッチ回路
332a,332b CMOSインバータ
333 画素電位生成回路
334 液晶素子
334a 画素電極
334b 液晶
334c 対向電極
4 分周回路
41 フリップフロップ回路
42 インバータ回路
5 変換回路
51 垂直変換回路
52 シフトレジスタ回路
521 フリップフロップ回路
53 ラッチ活性信号回路
531 インバータ回路
532 論理ゲート回路(NAND回路)
54 ラッチ回路
55 水平変換回路
56 シフトレジスタ回路
561 フリップフロップ回路
57 ラッチ活性信号回路
571 インバータ回路
572 論理ゲート回路(NAND回路)
58 ラッチ回路
6 制御回路
61 カウンタ回路
611 組合せ論理回路
612 フリップフロップ回路
62 垂直制御回路
621 組合せ論理回路
622 フリップフロップ回路
623 第1ワンショットパルス回路
624 第2ワンショットパルス回路
625 第3ワンショットパルス回路
626 論理ゲート回路(OR回路)
627 RSラッチ回路
628 組合せ論理回路
629 フリップフロップ回路
63 水平制御回路
631 組合せ論理回路
632 フリップフロップ回路
633 第4ワンショットパルス回路
634 第5ワンショットパルス回路
635 RSラッチ回路
636 組合せ論理回路
637 フリップフロップ回路
7 デコーダ回路
71 論理ゲート回路(NOR回路)
72 インバータ回路
8 ドライバ回路
81 垂直ドライバ回路
811 論理ゲート回路(AND回路)
812 バッファ回路
82 水平ドライバ回路
821 論理ゲート回路(AND回路)
822 バッファ回路
200 計時装置
201 表示部
202,203,204 表示領域
205 計時開始ボタン
206 計時停止ボタン
207 最小単位変更ボタン
208 計時制御部
Claims (11)
- 第1方向に延びる複数のゲート信号線、前記第1方向と交差する第2方向に延びる複数のソース信号線、および前記複数のゲート信号線と前記複数のソース信号線との交差部に対応して配置される複数の画素回路を有する表示部と、
外部からシリアルインターフェースを介して入力されるシリアル信号であって、画像データの書き換えが行われる画素回路を特定するためのアドレスデータと前記画素回路に供給される前記画像データとを含むシリアル信号を、外部から入力される第1クロック信号に同期して取り込み、取り込んだ前記シリアル信号をパラレル信号に変換する変換回路と、
前記第1クロック信号の周波数よりも低い周波数の第2クロック信号に基づいて、前記変換回路によるシリアルパラレル変換のタイミングを制御する制御信号を生成する制御回路と、を備え、
前記複数の画素回路は、それぞれ前記画像データを保持するラッチ回路を備え、前記画像データの書き換えが行われない前記画素回路は、前記ラッチ回路に保持されている前記画像データを用いて静止画駆動を実行し、
前記シリアル信号は、書き換え駆動のために用いられないダミーデータを含み、前記ダミーデータは、前記アドレスデータおよび前記画像データに続いて前記変換回路に転送され、
前記ダミーデータの転送期間は、前記画像データの書き換えが行われる前記画素回路を特定するためのアドレス信号に基づくゲート信号が前記ゲート信号線に供給される前記ゲート信号の活性期間であるとともに、前記画像データに基づくソース信号が前記ソース信号線に供給される前記ソース信号の活性期間であり、
前記ダミーデータの転送期間は、前記画像データの転送期間より短い、ドットマトリクス型表示装置。 - 前記第1クロック信号の周波数を制御するクロック周波数制御部を備える、請求項1に記載のドットマトリクス型表示装置。
- 前記第1クロック信号に基づいて、該第1クロック信号を分周した前記第2クロック信号を生成する分周回路を備える、請求項1または2に記載のドットマトリクス型表示装置。
- 前記第1クロック信号を生成する第1クロック信号発生部と、前記第2クロック信号を生成する第2クロック信号発生部と、を備える、請求項1に記載のドットマトリクス型表示装置。
- 前記制御回路は、前記第2クロック信号の立ち上がりエッジの数を計数して得られる計数信号に基づいて、前記制御信号を生成する、請求項1~4のいずれかに記載のドットマトリクス型表示装置。
- 前記制御回路は、前記第2クロック信号に同期して前記計数信号を生成する計数回路を含む、請求項5に記載のドットマトリクス型表示装置。
- 前記変換回路は、垂直変換回路を有し、
前記垂直変換回路は、前記制御信号に基づいて、前記シリアル信号に含まれる前記アドレスデータをパラレル信号に変換し、前記アドレス信号を生成する、請求項1~6のいずれかに記載のドットマトリクス型表示装置。 - 前記垂直変換回路は、デコーダ回路を有し、
前記デコーダ回路は、前記アドレス信号に基づいて、前記複数本のゲート信号線に供給されるアドレスデコード信号を生成する、請求項7に記載のドットマトリクス型表示装置。 - 前記変換回路は、水平変換回路を有し、
前記水平変換回路は、前記制御信号に基づいて、前記シリアル信号に含まれる前記画像データをパラレル信号に変換し、前記複数本のソース信号線に供給されるデータ信号を生成する、請求項1~8のいずれかに記載のドットマトリクス型表示装置。 - 前記ラッチ回路が複数のビットを保持することによって、前記画素回路は階調表示を行う請求項1に記載の表示装置。
- 請求項1~10のいずれかに記載のドットマトリクス型表示装置を備えた計時装置であって、
経過時間の最小単位を制御する経時制御部を備えた計時装置。
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