JP7421367B2 - スイッチング電源用回路 - Google Patents

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本発明は、スイッチング電源装置を形成するためのスイッチング電源用回路に関する。
図２７にカレントモードで動作するスイッチング電源装置９００の構成例を示す。スイッチング電源装置９００は、入力電圧Ｖｉｎを出力トランジスタ９１１にてスイッチングすることで出力電圧Ｖｏｕｔを得る降圧型のＤＣ／ＤＣコンバータである。出力トランジスタ９１１と、出力電圧Ｖｏｕｔが加わる出力コンデンサ９１３との間にインダクタ９１２が配置される。スイッチング電源装置９００では、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖｃｍｐをエラーアンプ９１４にて生成し、誤差電圧Ｖｃｍｐと出力トランジスタ９１１の電流情報（従ってインダクタ９１２の電流情報）とを用いて出力トランジスタ９１１を制御することで出力電圧Ｖｏｕｔを所望の目標電圧に安定化させる。
図２７のスイッチング電源装置９００では、クロック信号ｃｌｋに同期して出力トランジスタ９１１のターンオンを指定するセット信号ｓｅｔが生成される。そして、出力トランジスタ９１１に流れる電流に応じたスロープ電圧Ｖｓｌｐが誤差電圧Ｖｃｍｐに達するとリセット信号ｒｓｔが発行されて出力トランジスタ９１１がターンオフされる。
特開２０１６－１１１８４５号公報
カレントモードで動作するスイッチング電源装置９００では、原理上、出力電圧Ｖｏｕｔの供給を受ける負荷の電流に応じて誤差電圧Ｖｃｍｐが変動する。そして、誤差電圧Ｖｃｍｐに基づき負荷が軽いと判断される状況下では、クロック信号ｃｌｋの同期した出力トランジスタ９１１のスイッチング動作（ＰＷＭ制御）を停止させ、代わりに軽負荷制御を行うことが可能である。軽負荷制御により、軽負荷時におけるスイッチング損失を低減することが可能である。
ＰＷＭ制御及び軽負荷制御を切り替え実行可能なスイッチング電源装置９００ａの構成を図２８に示す。スイッチング電源装置９００ａでは、軽負荷時に誤差電圧Ｖｃｍｐを低下し、誤差電圧Ｖｃｍｐがスキップ判定電圧Ｖｔｓｋｐを下回ると軽負荷制御に移行する。軽負荷制御への移行後、出力電圧Ｖｏｕｔの低下が検知された場合には、軽負荷制御の下で出力トランジスタ９１１がターンオンされる。
スイッチング電源装置９００ａのような、ＰＷＭ制御及び軽負荷制御を切り替え実行可能なスイッチング電源装置では、制御の切り替えを安定してシームレスに行うことが要求される。これとは別に、軽負荷制御時においてスイッチング電源装置の効率（電力変換効率）をなるだけ高くすることも要求される。従来のスイッチング電源装置では、これらの要求への対応に改善の余地があった。
他方、多くのスイッチング電源装置では、起動時に出力電圧を徐々に上昇させるソフトスタート動作が行われる。但し、スイッチング電源装置９００ａのような、ＰＷＭ制御及び軽負荷制御を切り替え実行可能なスイッチング電源装置において、ソフトスタート動作を実現させる際には、注意が必要となり、スキップ判定電圧Ｖｔｓｋｐが良好なソフトスタート動作を阻害しないようにするための工夫が必要となる。
本発明は、良好な制御切り替えを実現する又は効率の改善に寄与するスイッチング電源用回路を提供することを第１の目的とする。また、本発明は、良好なソフトスタート動作を実現するスイッチング電源用回路を提供することを第２の目的とする。
本発明に係るスイッチング電源用回路は、出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部を備え、前記制御部は、前記誤差電圧とスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータ、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記スキップ判定電圧生成部は、前記入力電圧又は前記出力トランジスタのデューティに応じて前記スキップ判定電圧を可変とする構成（第１の構成）である。
上記第１の構成に係るスイッチング電源用回路において、前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第１方向とは逆の第２方向に向けて変化してゆき、前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベルとし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベルとし、前記制御部は、前記スキップ信号が前記第１レベルに維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベルに変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行する構成（第２の構成）であっても良い。
上記第２の構成に係るスイッチング電源用回路において、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化することで前記スキップ信号が前記第２レベルから前記第１レベルへ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成（第３の構成）であっても良い。
上記第２又は第３の構成に係るスイッチング電源用回路において、前記スキップ判定電圧生成部は、前記入力電圧の低下又は前記出力トランジスタのデューティの増大に伴って前記スキップ判定電圧を前記第１方向に変化させる構成（第４の構成）であっても良い。
上記第２～第４の構成の何れかに係るスイッチング電源用回路において、前記制御部は、ソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を前記第１方向へと徐々に変化させ、前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第１方向側にあるときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも前記第２方向側にあるときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第１方向に向けて変化させ、その後、前記入力電圧に応じた電圧又は前記出力トランジスタのデューティに応じた電圧を前記スキップ判定電圧に設定する構成（第５の構成）であっても良い。
上記第５の構成に係るスイッチング電源用回路において、前記スキップ判定電圧生成部は、前記ソフトスタート電圧を用いて前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる構成（第６の構成）であっても良い。
上記第１～第６の構成の何れかに係るスイッチング電源用回路において、前記出力トランジスタにインダクタが直列接続され、前記出力トランジスタがオン状態であるとき、前記出力トランジスタ及び前記インダクタを通じて前記入力電圧に基づく電流が流れる
構成（第７の構成）であっても良い。
本発明に係る他のスイッチング電源用回路は、出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部を備え、前記制御部は、前記誤差電圧とスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータ、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記制御部は、ソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を第１方向へと徐々に変化させ、前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第１方向側にあるときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも第２方向側にあるときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記第１方向及び前記第２方向は互いに逆であり、前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる構成（第８の構成）である。
上記第８の構成に係るスイッチング電源用回路において、前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が前記第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第２方向に向けて変化してゆき、前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベルとし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベルとし、前記制御部は、前記スキップ信号が前記第１レベルに維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベルに変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行する構成（第９の構成）であっても良い。
上記第９の構成に係るスイッチング電源用回路において、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化することで前記スキップ信号が前記第２レベルから前記第１レベルへ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成（第１０の構成）であっても良い。
上記第８～第１０の構成の何れかに係るスイッチング電源用回路において、前記スキップ判定電圧生成部は、前記ソフトスタート電圧を用いて前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる構成（第１１の構成）であっても良い。
上記第８～第１１の構成の何れかに係るスイッチング電源用回路において、前記出力トランジスタにインダクタが直列接続され、前記出力トランジスタがオン状態であるとき、前記出力トランジスタ及び前記インダクタを通じて前記入力電圧に基づく電流が流れる構成（第１２の構成）であっても良い。
本発明によれば、良好な制御切り替えを実現する又は効率の改善に寄与するスイッチング電源用回路を提供することが可能となる。また、本発明によれば、良好なソフトスタート動作を実現するスイッチング電源用回路を提供することが可能となる。
本発明の第１実施形態に係るスイッチング電源装置の全体構成図である。 本発明の第１実施形態に係る電源ＩＣの外観図である。 本発明の第１実施形態に係り、複数の信号間の関係図である。 本発明の第１実施形態に係り、スロープ電圧生成部の構成図（ａ）と、スロープ電圧の説明図（ｂ）である。 本発明の第１実施形態に係り、クロック信号及びセット信号の説明図である。 本発明の第１実施形態に係り、基本スイッチング制御のタイミングチャートである。 本発明の第１実施形態に係り、負荷電流の低下に伴う波形変動の様子を示す図である。 本発明の第１実施形態に係り、パルススキップ制御を説明するためのタイミングチャートである。 本発明の第１実施形態に係り、参考復帰制御を説明するためのタイミングチャートである。 本発明の第１実施形態に係り、ワンショットパルスに関わる複数の信号間の関係図である。 本発明の第１実施形態に係り、ワンショットパルスの生成に伴う動作の説明図である。 本発明の第１実施形態に係り、特定の条件下における信号波形図である。 本発明の第２実施形態に係る動作を説明するためのタイミングチャートである。 本発明の第３実施形態に係り、ＰＷＭ制御における出力トランジスタのオン時間の入力電圧依存性を示す図である。 本発明の第３実施形態に係り、軽負荷制御における出力トランジスタのオン時間の説明図である。 本発明の第３実施形態に係り、出力トランジスタのオン時間と、実行される制御と、入力電圧との関係を示す図である（但し、スキップ判定電圧が固定されていると仮定）。 本発明の第３実施形態に係り、出力トランジスタのオン時間と、実行される制御と、入力電圧との関係を示す図である（但し、第１改良技術が適用されていると仮定）。 本発明の第３実施形態に係るスイッチング電源装置の特性説明図である。 本発明の第３実施形態に係り、ソフトスタート動作に関わる部位の構成図である。 本発明の第３実施形態に係り、ソフトスタート動作に関わるタイミングチャートである。 本発明の第３実施形態に係り、スイッチング電源装置の起動時における出力電圧の変化の様子を示す図である。 本発明の第３実施形態に係るスキップ判定電圧生成部の回路図である。 図２２のスキップ判定電圧生成部に関わるタイミングチャートである。 本発明の第３実施形態に係る第１シミュレーションの結果を示す図である。 本発明の第３実施形態に係る第２シミュレーションの結果を示す図である。 本発明の第３実施形態に係る変形技術の説明図である。 本発明の関連技術に係るスイッチング電源装置の全体構成図である。 本発明の関連技術に係るスイッチング電源装置の全体構成図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｍ１”によって参照される出力トランジスタは（図１参照）、出力トランジスタＭ１と表記されることもあるし、トランジスタＭ１と略記されることもあり得るが、それらは全て同じものを指す。
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。
グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解して良い。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、第１実施形態に係るスイッチング電源装置ＡＡの全体構成図である。図１のスイッチング電源装置ＡＡは、入力電圧ＶＩＮから入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは正の直流電圧である。スイッチング電源装置ＡＡは、スイッチング電源用回路としての電源ＩＣ１と、電源ＩＣ１の外部に設けられたインダクタＬ１、出力コンデンサＣ１、帰還抵抗Ｒ１及びＲ２を備える。
図２に電源ＩＣ１の外観の例を示す。電源ＩＣ１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）であり、電源ＩＣ１を構成する各回路が半導体にて集積化されている。電源ＩＣ１としての電子部品の筐体には、ＩＣ１の外部に対し筐体から露出した外部端子が複数設けられている。尚、図２に示される外部端子の数は例示に過ぎない。
電源ＩＣ１に設けられる複数の外部端子の一部として、図１には外部端子ＴＭ１～ＴＭ４が示されている。外部端子ＴＭ１には入力電圧ＶＩＮが入力される。外部端子ＴＭ２は後述のノードＮＤ１に接続される。外部端子ＴＭ３はグランドに接続される。外部端子ＴＭ４には後述の帰還電圧ＶＦＢが加わる。
電源ＩＣ１には、出力トランジスタＭ１及び同期整流トランジスタＭ２と、制御部１０と、内部電源回路３０と、が設けられる。制御部１０に属さず且つ内部電源回路３０と異なるブロック（リセット回路、保護回路等）が更に電源ＩＣ１に含まれうるが、ここでは、必要の無い限り、当該ブロックの図示及び機能説明を省略する。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。但し、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能である。
スイッチング電源装置ＡＡは、出力トランジスタＭ１及び同期整流トランジスタＭ２を用いて同期整流方式にて直流－直流変換を行う。但し、トランジスタＭ２をダイオードに置きかえることもでき、この場合、スイッチング電源装置ＡＡは非同期整流方式にて直流－直流変換を行うことになる。尚、トランジスタＭ１及びＭ２を含む任意のトランジスタについて、当該トランジスタがオン状態となっている区間をオン区間と称することがあり、当該トランジスタがオフ状態となっている区間をオフ区間と称することがある。
トランジスタＭ１のドレインは外部端子ＴＭ１に接続され、従って入力電圧ＶＩＮの入力を受ける。トランジスタＭ１のソースとトランジスタＭ２のドレインはノードＮＤ１にて共通接続される。トランジスタＭ２のソースは外部端子ＴＭ３に接続される、即ちグランドに接続される。ノードＮＤ１に生じる電圧をスイッチ電圧と称し、記号“ＶＳＷ”にて表す。インダクタＬ１の一端は外部端子ＴＭ２に接続され、インダクタＬ１の他端はノードＮＤ２に接続される。ノードＮＤ２に出力電圧ＶＯＵＴが生じる。ノードＮＤ２とグランドとの間に出力コンデンサＣ１が接続される。また、ノードＮＤ２とグランドとの間に帰還抵抗Ｒ１及びＲ２の直列回路が設けられる。従って、帰還抵抗Ｒ１及びＲ２間の接続ノードには出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢが生じる。帰還抵抗Ｒ１及びＲ２間の接続ノードが外部端子ＴＭ４に接続されることで、外部端子ＴＭ４に帰還電圧ＶＦＢが加わる。尚、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する場合にあってはトランジスタＭ１のソース及びドレインの関係が逆になる（即ち、トランジスタＭ１のソース、ドレインが、夫々、外部端子ＴＭ１、ノードＮＤ１に接続されることになる）。
図１において、“ＬＤ”は、ノードＮＤ２とグランドとの間に接続される負荷を表している。負荷ＬＤは出力電圧ＶＯＵＴに基づき駆動する任意の負荷（マイクロコンピュータ等）である。ノーＮＤ２から負荷ＬＤに流れる、負荷ＬＤの消費電流を負荷電流と称し、記号“ＩＬＤ”にて表す。また、インダクタＬ１に流れる電流をインダクタ電流と称し、記号“ＩＬ”にて表す。
制御部１０は、帰還電圧ＶＦＢと、出力トランジスタＭ１に流れる電流に応じた後述のスロープ電圧ＶＳＬＰとに基づき、トランジスタＭ１及びＭ２のゲート電圧を制御することを通じてトランジスタＭ１及びＭ２のオン／オフを制御し、これによって出力電圧ＶＯＵＴを所定の目標電圧ＶＴＧ（例えば５Ｖ）に安定化させる。図１の制御部１０では、所謂カレントモード制御方式にてトランジスタＭ１及びＭ２を駆動することが可能となっている。内部電源回路３０は、入力電圧ＶＩＮから所定の内部電源電圧ＶＲＥＧを生成する。制御部１０内の各回路は内部電源電圧ＶＲＥＧに基づいて駆動する。
制御部１０の内部構成を説明する。制御部１０は、エラーアンプ１１、基準電圧源１２、抵抗１３、コンデンサ１４、スロープ電圧生成部１５、メインコンパレータ１６、セット信号生成部１７、制御信号生成部１８、ゲートドライバ１９、逆流検出部２０、スキップコンパレータ２１、ワンショットパルス生成部２２及びスキップ判定電圧生成部２３を備える。説明の便宜上、まず、制御部１０の内、スキップコンパレータ２１、ワンショットパルス生成部２２及びスキップ判定電圧生成部２３の存在を無視し、他の部位の説明を行う。
エラーアンプ１１は電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子には外部端子ＴＭ４に加わる帰還電圧ＶＦＢが供給される。基準電圧源１２は所定の正の直流電圧である基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦはエラーアンプ１１の非反転入力端子に入力される。エラーアンプ１１の出力端子は電源ＩＣ１内の配線であるラインＬＮ１に接続される。尚、電源ＩＣ１にソフトスタート機能が設けられる場合には、エラーアンプ１１に対しソフトスタート電圧も入力されるが、当該機能については後述するものとし、ここでは当該機能を無視する。
エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧ＶＣＭＰを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧ＶＦＢ、基準電圧ＶＲＥＦである。エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をラインＬＮ１に対して入出力することで、ラインＬＮ１に誤差電圧ＶＣＭＰを生じさせる。具体的にはエラーアンプ１１は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧ＶＣＭＰが高くなるようにラインＬＮ１に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧ＶＣＭＰが低くなるようにラインＬＮ１からエラーアンプ１１に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。
ラインＬＮ１とグランドとの間には抵抗１３及びコンデンサ１４の直列回路が接続される。当該直列回路は位相補償部として機能し、エラーアンプ１１と協働してラインＬＮ１に誤差電圧ＶＣＭＰを生じさせる。具体的には抵抗１３の一端がラインＬＮ１に接続され、抵抗１３の他端がコンデンサ１４を介してグランドに接続される。抵抗１３の抵抗値及びコンデンサ１４の静電容量値を適切に設定することにより誤差電圧ＶＣＭＰの信号位相を補償して出力帰還ループの発振を防ぐことができる。尚、抵抗１３及びコンデンサ１４の双方又は一方は、電源ＩＣ１の外部に設けられて、電源ＩＣ１に対して外付け接続されるものであっても良い。
スロープ電圧生成部１５は、出力トランジスタＭ１のオン区間（即ち、出力トランジスタＭ１がオン状態となっている区間）において出力トランジスタＭ１に流れる電流に応じたスロープ電圧ＶＳＬＰを生成する。
メインコンパレータ１６は、スロープ電圧ＶＳＬＰと誤差電圧ＶＣＭＰとを比較して比較結果を示す信号ＲＳＴを出力する。メインコンパレータ１６の出力信号ＲＳＴの内、ハイレベルの信号ＲＳＴのみがリセット信号として機能し、ローレベルの信号ＲＳＴはリセット信号に該当しない。以下、メインコンパレータ１６からハイレベルの信号ＲＳＴが出力されることを、リセット信号の発行又は出力と表現することがある。メインコンパレータ１６は、スロープ電圧ＶＳＬＰ及び誤差電圧ＶＣＭＰに基づきリセット信号を発行するリセット信号生成部として機能する。
セット信号生成部１７は、信号ＳＥＴを制御信号生成部１８に対して出力する。セット信号生成部１７の出力信号ＳＥＴの内、ハイレベルの信号ＳＥＴのみがセット信号として機能し、ローレベルの信号ＳＥＴはセット信号に該当しない。以下、セット信号生成部１７からハイレベルの信号ＳＥＴが出力されることを、セット信号の発行又は出力と表現することがある。セット信号生成部１７は周期的にセット信号を発行できる他、後述の信号ＳＫＰ及びＯＳＨＴに基づくセット信号の出力／非出力制御も可能であるが、詳細は後述される。
制御信号生成部１８は、フリップフリップなどのロジック回路にて構成され、セット信号生成部１７からの信号ＳＥＴとメインコンパレータ１６からの信号ＲＳＴとに基づいて、トランジスタＭ１及びＭ２のオン／オフ状態を指定する制御信号ＣＮＴを生成及び出力する。ゲートドライバ１９は、制御信号ＣＮＴに基づいてトランジスタＭ１のゲート信号Ｇ１及びトランジスタＭ２のゲート信号Ｇ２を制御する。
図３に、信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１及びＧ２の関係を示す。信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１及びＧ２の夫々は、ハイレベル及びローレベルの何れかをとる二値信号である。
信号ＲＳＴがローレベルである状態でハイレベルの信号ＳＥＴが制御信号生成部１８に入力されたとき（即ちセット信号が発行されたとき）、制御信号ＣＮＴはハイレベルとなり、以後、ハイレベルの信号ＲＳＴが制御信号生成部１８に入力されるまで（即ちリセット信号が発行されるまで）制御信号ＣＮＴはハイレベルに保持される。
信号ＳＥＴがローレベルである状態でハイレベルの信号ＲＳＴが制御信号生成部１８に入力されたとき（即ちリセット信号が発行されたとき）、制御信号ＣＮＴはローレベルとなり、以後、ハイレベルの信号ＳＥＴが制御信号生成部１８に入力されるまで（即ちセット信号が発行されるまで）制御信号ＣＮＴはローレベルに保持される。
信号ＳＥＴ及びＲＳＴが共にローレベルである区間では、制御信号ＣＮＴは保持されたレベルにて維持される。制御部１０において信号ＳＥＴ及びＲＳＴが同時にハイレベルとなることは無い。
トランジスタＭ１及びＭ２から成るブロックを、便宜上、出力段と称する。出力段の状態は、出力ハイ状態と、出力ロー状態と、Ｈｉ－Ｚ状態の何れかとなる。出力ハイ状態では、トランジスタＭ１、Ｍ２が夫々、オン状態、オフ状態である。出力ロー状態では、トランジスタＭ１、Ｍ２が夫々、オフ状態、オン状態である。Ｈｉ－Ｚ状態では、トランジスタＭ１及びＭ２が共にオフ状態である。ゲートドライバ１９は、制御信号ＣＮＴがハイレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ハイレベル、ローレベルとすることで、出力段を出力ハイ状態とし、制御信号ＣＮＴがローレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ローレベル、ハイレベルとすることで、出力段を出力ロー状態とする。但し、制御信号ＣＮＴがローレベルとなっている区間においても、逆流検出部２０からハイレベルの逆流検出信号ＺＸＯＵＴが出力されると、ゲートドライバ１９は出力段を出力ロー状態からＨｉ－Ｚ状態に切り替え、以後、制御信号ＣＮＴがハイレベルに切り替わるまで、出力段をＨｉ－Ｚ状態に維持する。
逆流検出部２０は、トランジスタＭ２のオン区間中にスイッチ電圧ＶＳＷをグランドの電位と比較することにより、トランジスタＭ２への逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはゲートドライバ１９に供給される。逆流電流とは、ノードＮＤ１からトランジスタＭ２を介してグランドに流れ込む電流を指す。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧ＶＳＷがグランドの電位よりも低いときにローレベルとなり、スイッチ電圧ＶＳＷがグランドの電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは、インダクタ電流ＩＬがグランドからトランジスタＭ２を介してインダクタＬ１に向けて流れているときにローレベルとなり、インダクタ電流ＩＬがインダクタＬ１からトランジスタＭ２を介しグランドに逆流しているときにハイレベルとなる。逆流電流が検知されたときに出力段をＨｉ－Ｚ状態にして逆流電流を遮断することで、軽負荷時の効率を向上させることができる。
上述の如く構成された制御部１０は、帰還電圧ＶＦＢ及びスロープ電圧ＶＳＬＰに基づき、トランジスタＭ１及びＭ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える）スイッチング動作を行うことで、基準電圧ＶＲＥＦに応じた目標電圧ＶＴＧに出力電圧ＶＯＵＴを安定化させることができ、スロープ電圧ＶＳＬＰによる電流情報を用いることで負荷応答性を高めることができる。出力電圧ＶＯＵＴの情報に加えて（即ち帰還電圧ＶＦＢに加えて）電流情報を用いてトランジスタＭ１及びＭ２を制御する方式はカレントモード制御方式と称され、その制御はカレントモード制御と称される。
尚、スイッチング動作において、トランジスタＭ１及びＭ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える）とは、出力ロー状態から出力ハイ状態への遷移の間に逆流検出信号ＺＸＯＵＴに基づくＨｉ－Ｚ状態が介在することをも含む概念である。また、出力段の状態を出力ハイ状態及び出力ロー状態間で切り替える際、トランジスタＭ１及びＭ２を通じた貫通電流の発生を抑止すべく、トランジスタＭ１及びＭ２が同時にオフとされるデッドタイムが挿入されても良い。
スイッチング動作により、実質的に入力電圧ＶＩＮのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧ＶＳＷとして現れるが、当該スイッチ電圧ＶＳＷがインダクタＬ１及び出力コンデンサＣ１にて平滑化されることで直流の出力電圧ＶＯＵＴが得られる。
スロープ電圧ＶＳＬＰについて説明を補足する。出力トランジスタＭ１のオン区間中において出力トランジスタＭ１に流れる電流は、出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬに等しいため、スロープ電圧ＶＳＬＰは出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬの情報を示している。即ち、スロープ電圧ＶＳＬＰは、出力トランジスタＭ１のオン区間中における出力トランジスタＭ１又はインダクタＬ１の電流情報を含んでいる。当該電流情報を含むスロープ電圧ＶＳＬＰの生成方法として公知の任意の方法を利用できる。
図４（ａ）にスロープ電圧生成部１５の構成の例を示し、図４（ｂ）にスロープ電圧ＶＳＬＰに関与する電流及び電圧の波形を示す。図４（ａ）のスロープ電圧生成部１５は、ＩＶ変換部１５ａと、ランプ電圧生成部１５ｂと、加算部１５ｃと、備える。ＩＶ変換部１５ａは、出力トランジスタＭ１のオン区間中に出力トランジスタＭ１に流れる電流（即ち出力トランジスタＭ１のオン区間中におけるインダクタ電流ＩＬ）を電圧に変換することにより、当該電流に比例したセンス電圧ＶＳＮＳを生成する。ランプ電圧生成部１５ｂは、出力トランジスタＭ１のオン区間中において０Ｖを起点に徐々に増加する鋸波状のランプ電圧ＶＲＭＰを生成する。加算部１５ｃは、センス電圧ＶＳＮＳとランプ電圧ＶＲＭＰの和の電圧をスロープ電圧ＶＳＬＰとして生成する。出力トランジスタＭ１のオン区間以外の区間においてスロープ電圧ＶＳＬＰは０Ｖである（但し、所定のバイアス電圧値を有していても良い）。周知の如く、ランプ電圧ＶＲＭＰの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
［基本スイッチング制御］
次に、負荷電流ＩＬＤが比較的大きい場合に制御部１０にて実行可能な基本スイッチング制御について説明する。ここにおける負荷電流ＩＬＤが比較的大きい状態とは、スキップコンパレータ２１の出力信号ＳＫＰがローレベルに維持される状態に対応し、この状態において、スキップコンパレータ２１及びワンショットパルス生成部２２は有意に機能しない。そこで、スキップコンパレータ２１及びワンショットパルス生成部２２の存在を無視して基本スイッチング制御を説明する。
図５（ａ）に示す如く、セット信号生成部１７は、所定の基準周波数ｆＣＬＫを有するクロック信号ＣＬＫを生成するクロック生成部１７ａを備え、基本スイッチング制御が実行される状態を含み、基本的にはクロック信号ＣＬＫに基づき信号ＳＥＴを生成及び出力することができる。図５（ｂ）に示す如く、クロック信号ＣＬＫは、基準周波数ｆＣＬＫにてパルスが生じる信号であり、クロック信号ＣＬＫの周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号ＣＬＫに生じる。クロック信号ＣＬＫにおいて、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫの１周期分の時間ＴＰ１、即ち基準周波数ｆＣＬＫの逆数と一致する。クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、クロック信号ＣＬＫのダウンエッジを契機にして信号ＳＥＴが所定の微小時間だけハイレベルとなる。即ち、クロック信号ＣＬＫに基づき信号ＳＥＴが生成される場合、信号ＳＥＴはクロック信号ＣＬＫを上記微小時間だけ時間の遅れ方向にシフトした信号となる。
パルス等について述べられる微小時間は、本発明において特に有意な長さを持たない。このため、以下の説明では、微小時間は十分に短い時間であるとして適宜ゼロとみなされる。また、ここでは、クロック信号ＣＬＫから信号ＳＥＴが生成されているが、基本スイッチング制御においてクロック信号ＣＬＫそのものを信号ＳＥＴとして制御信号生成部１８に供給するようにしても良い。また、基本スイッチング制御において、クロック信号ＣＬＫのダウンエッジの発生がセット信号の発行に相当すると考えても良い。
図６に基本スイッチング制御のタイミングチャートを示す。出力段が出力ロー状態であって且つクロック信号ＣＬＫがローレベルであるタイミングｔＡ０を起点にして基本スイッチング制御を説明する。基本スイッチング制御において、タイミングｔＡ０ではスロープ電圧ＶＳＬＰは０Ｖであり、その後、タイミングｔＡ１にてクロック信号ＣＬＫにパルスが生じるとクロック信号ＣＬＫのダウンエッジを契機として信号ＳＥＴが微小時間だけハイレベルとなる、即ちセット信号が発行される。セット信号の発行を受けて制御信号ＣＮＴがローレベルからハイレベルに切り替わることで出力段は出力ロー状態から出力ハイ状態に切り替わる。出力段が出力ハイ状態である区間では、インダクタ電流ＩＬが徐々に増大してゆき、これに連動してスロープ電圧ＶＳＬＰも徐々に上昇してゆく。そして、誤差電圧ＶＣＭＰ未満であったスロープ電圧ＶＳＬＰがタイミングｔＡ２にて誤差電圧ＶＣＭＰにまで達すると、メインコンパレータ１６の出力信号ＲＳＴがローレベルからハイレベルに切り替わる、即ちリセット信号が発行される。リセット信号の発行を受けて制御信号ＣＮＴがハイレベルからローレベルに切り替わることで出力段は出力ハイ状態から出力ロー状態に切り替わる。出力段が出力ロー状態となると、速やかにスロープ電圧ＶＳＬＰが０Ｖまで低下するため、信号ＲＳＴはローレベルに戻る。以後、同様の動作が繰り返される。
このように、基本スイッチング制御では、基準周波数ｆＣＬＫを有するクロック信号ＣＬＫのダウンエッジに応答してセット信号が発行されることになるため、トランジスタＭ１及びＭ２は基準周波数ｆＣＬＫにてＰＷＭ制御されることになる。即ち、基本スイッチング制御では、入力電圧ＶＩＮが基準周波数ｆＣＬＫにてパルス幅変調されることで出力電圧ＶＯＵＴが得られる。“ＰＷＭ”はパルス幅変調の略語である。
図７は、基本スイッチング制御が実行されているときにおいて負荷電流ＩＬＤが低下したときの波形変化を表している。図７において、実線波形３１１、３１２、３１３は、夫々、負荷電流ＩＬＤの大きさが第１の大きさであるときのインダクタ電流ＩＬ、誤差電圧ＶＣＭＰ、スロープ電圧ＶＳＬＰの波形を表し、破線波形３１４、３１５、３１６は、夫々、負荷電流ＩＬＤの大きさが第１の大きさから第２の大きさへと低下したときのインダクタ電流ＩＬ、誤差電圧ＶＣＭＰ、スロープ電圧ＶＳＬＰの波形を表す。尚、図７において、スイッチ電圧ＶＳＷがローレベルとなる区間では、波形３１３と波形３１６が互いに重なり合っている。
上述の回路構成から理解されるように、カレントモード制御の一種である基本スイッチング制御では負荷電流ＩＬＤに応じて誤差電圧ＶＣＭＰが変動し、例えば図７に示す如く負荷電流ＩＬＤの大きさが第１の大きさから第２の大きさに減少すると、インダクタ電流ＩＬの平均値が減少すると共に誤差電圧ＶＣＭＰが低下する。負荷電流ＩＬＤの減少に対して誤差電圧ＶＣＭＰに変化が無かったとしたならば、出力コンデンサＣ１への充電量が負荷電流ＩＬＤに対して過大となって出力電圧ＶＯＵＴが上昇するため、誤差電圧ＶＣＭＰが低下するように作用する。
［パルススキップ制御］
次に、負荷電流ＩＬＤが比較的に小さいときに実行可能なパルススキップ制御について説明する。パルススキップ制御の実現にはスキップコンパレータ２１が利用される。スキップコンパレータ２１の反転入力端子、非反転入力端子には、夫々、誤差電圧ＶＣＭＰ、スキップ判定電圧ＶＴＳＫＰが入力される。スキップ判定電圧ＶＴＳＫＰはスキップ判定電圧生成部２３にて生成される。スキップ判定電圧生成部２３は、スキップ判定電圧ＶＴＳＫＰを入力電圧ＶＩＮ又は出力トランジスタＭ１のデューティに応じて変化させる機能、及び、電源ＩＣ１の起動時においてスキップ判定電圧ＶＴＳＫＰを徐々に上昇させる機能を有するが、それらの機能については後の第３実施形態で説明するものとし、ここでは、スキップ判定電圧ＶＴＳＫＰが所定の正の直流電圧にて固定されていることを想定する。スキップコンパレータ２１は、誤差電圧ＶＣＭＰとスキップ判定電圧ＶＴＳＫＰとを比較して比較結果に基づくスキップ信号ＳＫＰを出力する。具体的には、スキップコンパレータ２１は、スキップ判定電圧ＶＴＳＫＰが誤差電圧ＶＣＭＰより高ければハイレベルのスキップ信号ＳＫＰを出力し、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰより高ければローレベルのスキップ信号ＳＫＰを出力する。誤差電圧ＶＣＭＰとスキップ判定電圧ＶＴＳＫＰとが一致する場合、スキップ信号ＳＫＰのレベルはローレベル及びハイレベルの何れかとなる。セット信号生成部１７はスキップ信号ＳＫＰがハイレベルであるときパルススキップ制御を行うことができる。
図８を参照してパルススキップ制御を説明する。図８の動作例において、タイミングｔＡ２の後のタイミングｔＡ３の直前までは、“ＶＣＭＰ＞ＶＴＳＫＰ”であるが故にスキップ信号ＳＫＰがローレベルに維持されている。スキップ信号ＳＫＰがローレベルである区間（図８では、タイミングｔＡ３の直前までの区間）では上述の基本スイッチング制御をできる。故に、図８の動作例において、タイミングｔＡ０からｔＡ２までの動作は上述した通りであって、タイミングｔＡ３の直前までは基本スイッチング制御が実行されている。
図８の動作例では、負荷電流ＩＬＤの低下に伴い、タイミングｔＡ０からタイミングｔＡ３以降に亘って誤差電圧ＶＣＭＰが単調減少することが想定されており、タイミングｔＡ２の後、クロック信号ＣＬＫに次のパルスが生じる前のタイミングｔＡ３を境に誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰを下回り、結果、タイミングｔＡ３にてスキップ信号ＳＫＰがローレベルからハイレベルに切り替わる。セット信号生成部１７は、タイミングｔＡ３にてスキップ信号ＳＫＰがハイレベルに切り替わると、スキップ信号ＳＫＰがハイレベルに維持されている区間においてパルススキップ制御を行う。
パルススキップ制御では、クロック信号ＣＬＫに同期した基本スイッチング制御が停止される。具体的には、パルススキップ制御では、ハイレベルのスキップ信号ＳＫＰに基づき、セット信号生成部１７内において、クロック信号ＣＬＫをマスクする信号が発行され、その結果、信号ＳＥＴがローレベルに維持される。従って、タイミングｔＡ３以降、スキップ信号ＳＫＰがハイレベルに維持されている限り、信号ＳＥＴがローレベルに維持されることになるため、出力トランジスタＭ１はオフに維持される。図８において、破線パルス３３３はマスクされたクロック信号ＣＬＫのパルスを表し、破線パルス３３４及び３３５は、パルススキップ制御が行われなかったとしたならば信号ＳＥＴ及びＲＳＴに生じていたであろうパルスを表し、破線波形３３１及び３３２はパルススキップ制御が行われなかったとしたならばスイッチ電圧ＶＳＷ及びスロープ電圧ＶＳＬＰに含まれていたであろう電圧の波形を表している。上述のパルススキップ制御によりスイッチング損失が低減されて軽負荷時の効率向上が図られる。
［参考復帰制御］
次に、パルススキップ制御から復帰するための制御として参考復帰制御を説明する。図９は参考復帰制御の説明図である。参考復帰制御では、スキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりに応答して、クロック信号ＣＬＫのマスクを解除し、以後、単純に上述の基本スイッチング制御を再開する。
出力電圧ＶＯＵＴの低下は誤差電圧ＶＣＭＰの上昇をもたらすため、スキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりは出力電圧ＶＯＵＴの低下を意味している。目標電圧ＶＴＧからみて出力電圧ＶＯＵＴが低下したとき、速やかに出力電圧ＶＯＵＴを目標電圧ＶＴＧに戻すことが要求されるが、クロック信号ＣＬＫとスキップ信号ＳＫＰとは非同期であるため、参考復帰制御を用いた場合、スキップ信号ＳＫＰがローレベルに切り替わってから次にセット信号が発行されるまでに、比較的大きな時間が経過する場合が生じる。結果、参考復帰制御を用いた場合、クロック信号ＣＬＫのマスク解除後、セット信号が発行されるまでに出力電圧ＶＯＵＴが目標電圧ＶＴＧに対して大きく低下することがある。
出力電圧ＶＯＵＴは目標電圧ＶＴＧにて安定化されるべきであるので、出力電圧ＶＯＵＴが目標電圧ＶＴＧに対して大きく低下すること自体、好ましくないし、参考復帰制御を用いるとクロック信号ＣＬＫのマスク解除後の出力電圧ＶＯＵＴの変動が大きくなることがある（即ち出力電圧ＶＯＵＴのリプルが大きくなることがある）。クロック信号ＣＬＫのマスク解除後、出力電圧ＶＯＵＴを目標電圧ＶＴＧにまで速やかに戻すためにセット信号を複数回連続的に発行するという方法も考えられるが、その方法を利用したとしても出力電圧ＶＯＵＴのリプルが大きくなりうることに変わりは無い。
［改良復帰制御］
そこで、パルススキップ制御から復帰するための制御として、制御部１０は改良復帰制御を実行可能とされている。改良復帰制御には図１のワンショットパルス生成部２２（以下、生成部２２と略記され得る）が利用される。生成部２２は、スキップ信号ＳＫＰにダウンエッジが生じたとき（即ちスキップ信号ＳＫＰのハイレベルからローレベルへの切り替わりがあったとき）、スキップ信号ＳＫＰのダウンエッジに応答してワンショットパルスを発生させ、ワンショットパルスを信号ＯＳＨＴに含めてセット信号生成部１７に出力する。尚、以下では、ワンショットパルスの生成（発生）をワンショットパルスの発行と表現することもある。
図１０に、信号ＳＫＰ、ＳＫＰＩＮ及びＯＳＨＴに関係を示す。スキップ信号ＳＫＰを参照する回路（例えば生成部１７及び２２）には、スキップ信号ＳＫＰのノイズを除去するためのフィルタが設けられており、ノイズ除去後のスキップ信号ＳＫＰが信号ＳＫＰＩＮに相当する。スキップ信号ＳＫＰを参照する回路（例えば生成部１７及び２２）は、信号ＳＫＰＩＮに基づいて動作する。具体的には、上記フィルタは、原則として、スキップ信号ＳＫＰがローレベルであれば信号ＳＫＰＩＮもローレベルとし且つスキップ信号ＳＫＰがハイレベルであれば信号ＳＫＰＩＮもハイレベルとするが、スキップ信号ＳＫＰのダウンエッジに応答して信号ＳＫＰＩＮにダウンエッジを発生させた後は、スキップ信号ＳＫＰのレベルに関係なく、所定のロー保持時間、信号ＳＫＰＩＮをローレベルに維持する。スキップ信号ＳＫＰのダウンエッジに連動して信号ＳＫＰＩＮのダウンエッジが生じるため、スキップ信号ＳＫＰのダウンエッジと信号ＳＫＰＩＮのダウンエッジとは等価であると考えて良い。
生成部２２は、信号ＯＳＨＴを原則としてローレベルに維持し、スキップ信号ＳＫＰのダウンエッジが発生したときに限り、スキップ信号ＳＫＰのダウンエッジを契機として（実際には信号ＳＫＰＩＮのダウンエッジを契機として）微小時間だけ信号ＯＳＨＴをハイレベルとする。信号ＯＳＨＴに含まれ得る、微小時間だけハイレベルとなるパルス信号がワンショットパルスである。
図１１に、改良復帰制御のタイミングチャートを示す。上述のタイミングｔＡ０からタイミングｔＡ３までの流れにより基本スイッチング制御を経てパルススキップ制御が開始された後（図８参照）、スキップ判定電圧ＶＴＳＫＰを下回っていた誤差電圧ＶＣＭＰが増加してきてタイミングｔＡ４にてスキップ判定電圧ＶＴＳＫＰに達したとする。そうすると、タイミングｔＡ４において、信号ＳＫＰ及びＳＫＰＩＮにダウンエッジが生じ、信号ＳＫＰ及びＳＫＰＩＮのダウンエッジを契機として信号ＯＳＨＴにワンショットパルス（図１１では“パルス３５１”に対応）が生じる。
セット信号生成部１７は、信号ＯＳＨＴにワンショットパルスが生じたことに応答して信号ＳＥＴを微小時間だけハイレベルとする、即ちセット信号を発行する。セット信号の発行を契機として制御信号ＣＮＴにアップエッジが生じるため、出力段の状態が出力ロー状態又はＨｉ－Ｚ状態から出力ハイ状態へと切り替えられる。実際には信号等に遅延があるが、ここでは、タイミングｔＡ４における信号ＳＫＰ及びＳＫＰＩＮにダウンエッジに伴い、タイミングｔＡ４にて、ワンショットパルスの生成、セット信号の発行、及び、出力段の出力ハイ状態への切り替えが生じると考える。
タイミングｔＡ４の後、上昇してきたスロープ電圧ＶＳＬＰがタイミングｔＡ５にて誤差電圧ＶＣＭＰに達すると、リセット信号（即ちハイレベルの信号ＲＳＴ）が発行されるので、制御信号ＣＮＴがハイレベルからローレベルに切り替えられ、出力段の状態は出力ハイ状態から出力ロー状態へと切り替えられる。特に図示しないが、タイミングｔＡ５の後、ハイレベルの逆流検出信号ＺＸＯＵＴが生じると、出力段がＨｉ－Ｚ状態に切り替えられる。
また、セット信号生成部１７は、ワンショットパルスの発生タイミング、即ちタイミングｔＡ４を内部クロック信号の動作開始タイミングに設定する。タイミングｔＡ４が動作開始タイミングに設定された内部クロック信号を、上述のクロック信号ＣＬＫと区別するために、クロック信号ＣＬＫ２を称する。上述のクロック信号ＣＬＫはパルススキップ制御が行われる前の内部クロック信号に相当すると解して良い。クロック信号ＣＬＫ２は所定の周波数ｆＣＬＫ２（例えば３００ｋＨｚ）を有する。クロック信号ＣＬＫ２は、周波数ｆＣＬＫ２にてパルスが生じる信号であり、クロック信号ＣＬＫ２の周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号ＣＬＫ２に生じる（後述の図１３も参照）。クロック信号ＣＬＫ２において、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫ２の１周期分の時間ＴＰ２、即ち周波数ｆＣＬＫ２の逆数と一致する。タイミングｔＡ４から時間ＴＰ２が経過したタイミングにおいてクロック信号ＣＬＫ２に１回目のパルスが発生し、以後、周波数ｆＣＬＫ２にて周期的にクロック信号ＣＬＫ２にパルスが生じる。信号ＳＫＰＩＮにおける上記のロー保持時間は、クロック信号ＣＬＫ２に基づき決定されて良く、図１１では、タイミングｔＡ４から周波数ｆＣＬＫ２の逆数分の時間ＴＰ２が経過したタイミングｔＡ６にてクロック信号ＣＬＫ２にパルスが発生し、そのパルスを契機に信号ＳＫＰＩＮのアップエッジが生じている（但し、ここでは、タイミングｔＡ４の後、タイミングｔＡ６よりも前に信号ＳＫＰにアップエッジが生じると仮定されている）。
このように、改良復帰制御では、スキップ信号ＳＫＰのハイレベルからローレベルへの遷移に応答して、基本スイッチング動作におけるクロック信号ＣＬＫとは非同期で、即時に出力トランジスタＭ１をターンオンする。これにより、出力電圧ＶＯＵＴの低下に応答して素早く出力コンデンサＣ１に電荷を供給することができるため、参考復帰制御の採用時との比較において出力電圧ＶＯＵＴのリプルを低く抑えることが可能となる。
制御部１０等の動作について説明を加える。制御部１０は、スキップ信号ＳＫＰが第１レベル（例えばローレベル）であるとき、クロック信号ＣＬＫに同期してスイッチング動作を実行する基本スイッチング制御を行うことが可能であり（図６及び図８参照）、基本スイッチング制御を行っているときにスキップ信号ＳＫＰが第２レベル（例えばハイレベル）に変化するとクロック信号ＣＬＫに同期したスイッチング動作を停止するパルススキップ制御を行うことができる（図８参照）。その後、スキップ信号ＳＫＰが第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に遷移したとき、制御部１０は、基本スイッチング制御におけるクロック信号ＣＬＫとは非同期で出力トランジスタＭ１をターンオンする（図１１参照）。
より具体的には、スイッチング電源装置ＡＡでは、基本スイッチング制御において、負荷電流ＩＬＤが大きくなるほど誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に向けて変化してゆき、且つ、負荷電流ＩＬＤが小さくなるほど誤差電圧ＶＣＭＰが第１方向とは逆の第２方向（例えば低下方向）に向けて変化してゆくように帰還制御ループが形成されている。また、スキップコンパレータ２１は、誤差電圧ＶＣＭＰの第２方向（例えば低下方向）への変化により誤差電圧ＶＣＭＰ及びスキップ判定電圧ＶＴＳＫＰ間の高低関係が逆転したとき、スキップ信号ＳＫＰを第１レベル（例えばローレベル）から第２レベル（例えばハイレベル）に変化させ、且つ、誤差電圧ＶＣＭＰの第１方向（例えば上昇方向）への変化により誤差電圧ＶＣＭＰ及びスキップ判定電圧ＶＴＳＫＰ間の高低関係が逆転したとき、スキップ信号ＳＫＰを第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に変化させるように構成されている。
加えて、エラーアンプ１１は、出力電圧ＶＯＵＴの低下に伴って誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に変化するよう構成されている。このため、第２レベル（例えばハイレベル）のスキップ信号ＳＫＰに基づくパルススキップ制御の開始後、出力電圧ＶＯＵＴの低下に伴って誤差電圧ＶＣＭＰが第１方向（例えば上昇方向）に変化し、これによってスキップ信号ＳＫＰが第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）に遷移したとき、制御部１０は、基本スイッチング制御におけるクロック信号ＣＬＫとは非同期で出力トランジスタＭ１をターンオンすることになる（図１１参照）。
スキップ信号ＳＫＰにおける第１レベル、第２レベルは、図１のスイッチング電源装置ＡＡでは、夫々、ローレベル、ハイレベルであるが、第１、第２レベルが、夫々、ハイレベル、ローレベルとなるようにスイッチング電源装置ＡＡを変形しても構わない（後述の他の任意の実施形態においても同様）。スキップ信号ＳＫＰが第１レベル、第２レベルであるとは、厳密には、スキップ信号のレベルが第１レベル、第２レベルであることを意味する（他の信号についても同様）。第１レベルのスキップ信号ＳＫＰは第１論理値を有するスキップ信号ＳＫＰであって且つ第２レベルのスキップ信号ＳＫＰは第１論理値とは異なる第２論理値を有するスキップ信号ＳＫＰである、と考えることもできる（他の信号についても同様）。また、誤差電圧ＶＣＭＰの変化の方向としての第１方向、第２方向は、図１のスイッチング電源装置ＡＡでは、夫々、上昇方向、低下方向であるが、第１方向、第２方向が、夫々、低下方向、上昇方向となるようにスイッチング電源装置ＡＡを変形しても構わない（後述の他の任意の実施形態においても同様）。
制御部１０は、スキップ信号ＳＫＰの第２レベル（例えばハイレベル）から第１レベル（例えばローレベル）への遷移に応答して特定信号を生成する特定信号生成部を有し、特定信号に基づき出力トランジスタＭ１をターンオンする。ワンショットパルス生成部２２は特定信号生成部の例であり、ワンショットパルスは特定信号の例である。本発明において、特定信号の形態はパルス信号に限定されない。
そして、制御部１０は、特定信号（ここではワンショットパルス）に基づき出力トランジスタＭ１をターンオンした後、メインコンパレータ１６による誤差電圧ＶＣＭＰとスロープ電圧ＶＳＬＰとの比較結果に基づき出力トランジスタＭ１のターンオフタイミングを決定すると良い（図１１のタイミングｔＡ５参照）。
図１２に、負荷電流ＩＬＤが比較的小さく、スキップ制御と改良復帰制御が交互に繰り返されるケースでのタイミングチャートを示す。図１２において、３７１、３７２及び３７３は、信号ＯＳＨＴに発生する３つのワンショットパルスを表しており、３８１、３８２、３８３は、夫々、ワンショットパルス３７１、３７２、３７３に応答して発行されるセット信号を表す。図１２のケースでは、スキップ信号ＳＫＰのダウンエッジに応答してワンショットパルス（例えば３７１）が発行され、出力電圧ＶＯＵＴが持ち上がることでスキップ信号ＳＫＰがハイレベルに戻る。その後、出力電圧ＶＯＵＴが徐々に低下してくるとスキップ信号ＳＫＰに再度ダウンエッジに応答してワンショットパルス（例えば３７２）が再度発行される。以下、同様の動作が繰り返される。図１２のようなケースでは、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰ近辺にて安定化するような動作が実現され、また制御信号ＣＮＴがハイレベルであるときのスロープ電圧ＶＳＬＰの傾きは一定であるので、ワンショットパルスの発行ごとの制御信号ＣＮＴのハイレベル区間は実質的に一定となる。故に、図１２のケースでは、コンスタントオンタイム制御と実質的に等価な制御が行われると言える。
ワンショットパルスの発行間隔は負荷電流ＩＬＤに依存し、負荷電流ＩＬＤの増大につれてワンショットパルスの発行間隔は狭まる。その発行間隔が所定間隔にまで狭まると、以後は、クロック信号ＣＬＫ２に同期してセット信号の発行を行うＰＷＭ制御に移行にしても良い。このＰＷＭ制御は、セット信号がクロック信号ＣＬＫ２に同期して発行される点を除き、上述の基本スイッチング制御と同様である。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２～第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第４実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３及び第４実施形態についても同様）。矛盾の無い限り、第１～第４実施形態の内、任意の複数の実施形態を組み合わせても良い。
図１３に第２実施形態に係る制御のタイミングチャートを示す。図１３におけるタイミングｔＢ１は第１実施形態で述べたタイミングｔＡ４（図１１参照）に相当し、タイミングｔＢ１よりも前の動作は第１実施形態で述べた通りであって良い。タイミングｔＢ１において、信号ＳＫＰ及びＳＫＰＩＮにダウンエッジが生じ、信号ＳＫＰ及びＳＫＰＩＮのダウンエッジを契機として信号ＯＳＨＴにワンショットパルス４１１が生じる。セット信号生成部１７は、信号ＯＳＨＴにワンショットパルス４１１が生じたことに応答して信号ＳＥＴを微小時間だけハイレベルとする、即ちセット信号４３１を発行する。セット信号４３１の発行を契機として出力段が出力ハイ状態に切り替わること、及び、その後にスロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達したことを契機としてリセット信号の発行を介し出力段が出力ロー状態に切り替わることは、第１実施形態で述べた通りである（後述の他のセット信号についても同様）。
セット信号生成部１７は、ワンショットパルス４１１の発生タイミング、即ちタイミングｔＢ１を内部クロック信号の動作開始タイミングに設定する。図１３の例においては、タイミングｔＢ１が動作開始タイミングに設定された内部クロック信号がクロック信号ＣＬＫ２と称される。第１実施形態でも述べたように、クロック信号ＣＬＫ２は所定の周波数ｆＣＬＫ２（例えば３００ｋＨｚ）を有し、クロック信号ＣＬＫ２の周期ごとにクロック信号ＣＬＫ２にパルスが生じる。従って、タイミングｔＢ１からクロック信号ＣＬＫ２の１周期分の時間ＴＰ２が経過したタイミングｔＢ２においてクロック信号ＣＬＫ２にパルス４２２が生じ、その後、更に時間ＴＰ２が経過したタイミングｔＢ３においてクロック信号ＣＬＫ２にパルス４２３が生じる。
図１３に示す状況とは異なるが、スキップ信号ＳＫＰのダウンエッジに応答したワンショットパルス４１１の発生後、パルス４２２が生じるまでに、リセット信号の発行及びスキップ信号ＳＫＰのアップエッジを経てスキップ信号ＳＫＰに再度のダウンエッジが生じ、スキップ信号ＳＫＰに再度のダウンエッジに応答して再度のワンショットパルスが発生するケースを考える。当該ケースは、換言すれば、スキップ信号ＳＫＰのダウンエッジのタイミングｔＢ１から所定時間内に（即ちクロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰに再度のダウンエッジが生じるケースである。当該ケースでは、セット信号生成部１７は、再度のワンショットパルス（スキップ信号ＳＫＰの再度のダウンエッジ）に応答してセット信号を発行すれば良く、これによって再度のワンショットパルスに応答して出力段が出力ハイ状態とされる。
上記ケースは図１２のケースに対応している。図１２のケースでは、ワンショットパルス３７１の発生後、クロック信号ＣＬＫ２の１周期分の時間ＴＰ２が経過するまでに、リセット信号の発行及びスキップ信号ＳＫＰのアップエッジを経てスキップ信号ＳＫＰの再度のダウンエッジが生じることでワンショットパルス３７２が発生しており、故に、セット信号生成部１７はワンショットパルス３７２に応答してセット信号３８２を発行している。図１２に示すケースは、負荷電流ＩＬＤが比較的小さく、ワンショットパルスの１回の発行により出力コンデンサＣ１が十分に充電されるケース（即ち、出力電圧ＶＯＵＴが目標電圧ＶＴＧにまで持ち上がるケース）に相当する。
これに対し、図１３に示すケースは、タイミングｔＢ１近辺からの負荷電流ＩＬＤが比較的大きく、ワンショットパルスの１回の発行では出力コンデンサＣ１が十分に充電されないケースに相当し、タイミングｔＢ１以降、タイミングｔＢ２及びｔＢ３を含めて、スキップ信号ＳＫＰがローレベルに維持されている。
図１３のケースにおいて、セット信号生成部１７は、タイミングｔＢ２におけるクロック信号ＣＬＫ２でのパルス４２２の発生を契機として、クロックマスク信号ＸＣＬＫＭＳＫをローレベルからハイレベルに切り替える。信号ＸＣＬＫＭＳＫは、クロック信号ＣＬＫ２に基づきセット信号を発行するか否かを指定する信号であって、セット信号生成部１７により生成される。スキップ信号ＳＫＰがハイレベルであるとき、信号ＸＣＬＫＭＳＫはローレベルとされる。スキップ信号ＳＫＰのダウンエッジのタイミングから所定時間内に（即ち、クロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰに再度のダウンエッジが生じなかったとき、信号ＸＣＬＫＭＳＫにアップエッジが生じる。
信号ＸＣＬＫＭＳＫがハイレベルであるときに限り、クロック信号ＣＬＫ２に基づきセット信号が発行される。故に、図１３のケースでは、タイミングｔＢ２にてクロック信号ＣＬＫ２でのパルス４２２に同期してセット信号４３２が発行され、タイミングｔＢ３にてクロック信号ＣＬＫ２でのパルス４２３に同期してセット信号４３３が発行される。厳密には、信号ＸＣＬＫＭＳＫがハイレベルであるとき、クロック信号ＣＬＫ２のダウンエッジに同期してセット信号が発行される。以後、同様の動作が繰り返される。
図１２には特に示されていないが、図１２のケースでは、信号ＸＣＬＫＭＳＫがローレベルに維持されていることが想定されている。信号ＸＣＬＫＭＳＫがローレベルであるときには、ワンショットパルスに基づきセット信号が発行される。信号ＸＣＬＫＭＳＫに応じ、ワンショットパルス及びクロック信号ＣＬＫ２の何れかを選択的に用いてセット信号を発行するセレクタをセット信号生成部１７に設けておくことができる。
このように、制御部１０は、スキップ信号ＳＫＰのダウンエッジのタイミングｔＢ１から所定時間内に（即ち、クロック信号ＣＬＫ２の１周期分の時間内に）スキップ信号ＳＫＰの再度のダウンエッジが生じなかったとき、負荷電流ＩＬＤが比較的大きいと判断して、タイミングｔＢ１から上記所定時間が経過したタイミングｔＢ２を起点に、クロック信号ＣＬＫ２に同期した出力段のＰＷＭ制御を開始する。これにより、シームレスな制御の切り替えが可能となる。クロック信号ＣＬＫ２に同期したＰＷＭ制御において、ＰＷＭ周波数（パルス幅変調の周波数）は周波数ｆＣＬＫ２にて固定され、出力段の出力デューティは誤差電圧ＶＣＭＰ及びスロープ電圧ＶＳＬＰに依存して定まる。即ち、タイミングｔＢ２以降に行われるＰＷＭ制御は周波数ｆＣＬＫ２をＰＷＭ周波数としたカレントモードでのＰＷＭ制御である。出力段の出力デューティとは、ＰＷＭ制御の１周期に占める、出力トランジスタＭ１のオン区間の割合を指す。
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。第３実施形態では、第１及び第２実施形態に対して適用可能な改良技術を説明する。尚、本実施形態で述べるＰＷＭ制御とは、クロック信号ＣＬＫに同期したＰＷＭ制御（即ち上述の基本スイッチング制御）又はクロック信号ＣＬＫ２に同期したＰＷＭ制御に相当する。
電源ＩＣ１における制御部１０は、負荷ＬＤが比較的重いときには（即ち負荷電流ＩＬＤが比較的大きいときには）、上述のＰＷＭ制御を実行可能であり、負荷ＬＤが比較的軽いときには（即ち負荷電流ＩＬＤが比較的小さいときには）、軽負荷制御を実行することができる。軽負荷制御とは、図１２に示す如く、スキップ信号ＳＫＰに応じて実行されるスイッチング制御を指す。
ＰＷＭ制御の例である基本スイッチング制御が実行されている状態を起点にして、より具体的に説明する。制御部１０は、スキップ信号ＳＫＰがローレベルに維持されているときにおいて基本スイッチング制御を実行し、スキップ信号ＳＫＰがローレベルからハイレベルに遷移すると基本スイッチング制御を停止してパルススキップ制御（図８参照）を含む軽負荷制御を実行する。
基本スイッチング制御では、クロック信号ＣＬＫに同期して出力段を出力ハイ状態とした後（即ち出力トランジスタＭ１をターンオンした後）、帰還電圧ＶＦＢとスロープ電圧ＶＳＬＰとの比較結果に基づくタイミングで出力段を出力ロー状態とする（即ち出力トランジスタＭ１をターンオフする）。尚、出力段とは、上述したようにトランジスタＭ１及びＭ２から成るブロックを指す。
一方、スキップ信号ＳＫＰがハイレベルに移行することで遷移する軽負荷制御では、パルススキップ制御により出力電圧ＶＯＵＴの低下が見込まれる。但し、軽負荷制御では、図１２に示す如く、出力電圧ＶＯＵＴの低下に伴って誤差電圧ＶＣＭＰが上昇することでスキップ信号ＳＫＰがハイレベルからローレベルに遷移すると、その遷移に応答して出力段を出力ハイ状態とし（即ち出力トランジスタＭ１をターンオンし）、その後、帰還電圧ＶＦＢとスロープ電圧ＶＳＬＰとの比較結果に基づくタイミングで出力段を出力ロー状態とする（即ち出力トランジスタＭ１をターンオフする）。軽負荷制御が維持されるケースでは、スキップ信号ＳＫＰのダウンエッジを契機とした出力トランジスタＭ１のターンオンにより“ＶＣＭＰ＜ＶＴＳＫＰ”となるまで出力電圧ＶＯＵＴが持ち上がり、結果、スキップ信号ＳＫＰがハイレベルに戻る（図１２参照）。スキップ信号ＳＫＰがハイレベルに戻った後は、上述の動作が繰り返される。
このように、軽負荷制御では、スキップ信号ＳＫＰのレベル変化に応じて（誤差電圧ＶＣＭＰ及びスキップ判定電圧ＶＴＳＫＰ間の高低関係の変化に応じて）スイッチング動作が行われることになる。より具体的には、軽負荷制御では、
動作ａ：スキップ信号ＳＫＰがハイレベルであるときにおける出力電圧ＶＯＵＴの低下、
動作ｂ：出力電圧ＶＯＵＴの低下に伴う誤差電圧ＶＣＭＰの上昇を通じ“ＶＣＭＰ＞ＶＴＳＫＰ”となることによるスキップ信号ＳＫＰのローレベルへの遷移、
動作ｃ：スキップ信号ＳＫＰのローレベルへの遷移に伴う出力トランジスタＭ１のターンオン、
動作ｄ：帰還電圧ＶＦＢとスロープ電圧ＶＳＬＰとの比較結果に基づく出力トランジスタＭ１のターンオフ、
動作ｅ：出力トランジスタＭ１のターンオンに伴う誤差電圧ＶＣＭＰの低下を通じ“ＶＣＭＰ＜ＶＴＳＫＰ”となることによるスキップ信号ＳＫＰのハイレベルへの復帰、
が繰り返し実行されることになる。
軽負荷制御が継続的に実行されているとき、図１２に示す如く、誤差電圧ＶＣＭＰはスキップ判定電圧ＶＴＳＫＰを中心に上下することになり、誤差電圧ＶＣＭＰはスキップ判定電圧ＶＴＳＫＰと概略的に等しいと考えることができる。
ところで、ここまでは特に意識しなかったが、入力電圧ＶＩＮは所定の電圧範囲内で変動しうる。入力電圧ＶＩＮの変動範囲を、以下、入力電圧範囲と称することがある。例えば、入力電圧ＶＩＮが所定の下限電圧ＶＩＮＬから所定の上限電圧ＶＩＮＨまでの入力電圧範囲内で変動することが許容されており、その入力電圧範囲内で安定して動作することが電源ＩＣ１に要求される。ここで、“０＜ＶＩＮＬ＜ＶＩＮＨ”であり、例えば、下限電圧ＶＩＮＬ、上限電圧ＶＩＮＨは、夫々、１２Ｖ、３６Ｖである。
基本スイッチング制御のようなＰＷＭ制御において、出力段の出力デューティ（ＰＷＭ制御の１周期に占める、出力トランジスタＭ１のオン区間の割合）は入力電圧ＶＩＮに依存し、故に、ＰＷＭ制御の各周期における出力トランジスタＭ１のオン時間も入力電圧ＶＩＮに依存する。ＰＷＭ制御の各周期における出力トランジスタＭ１のオン時間を“ＴＯＮ＿ＰＷＭ”で表す。ＰＷＭ制御におけるＰＷＭ周波数を“ｆｒｅｑ”で表すと、出力電圧ＶＯＵＴが所望の目標電圧ＶＴＧが安定化されている状況において、“ＴＯＮ＿ＰＷＭ＝（ＶＯＵＴ／ＶＩＮ）（１／ｆｒｅｑ）”となる。図１４に、入力電圧ＶＩＮが相対的に低いときのオン時間ＴＯＮ＿ＰＷＭと入力電圧ＶＩＮが相対的に高いときのオン時間ＴＯＮ＿ＰＷＭとの関係を概念的に示す。
他方、負荷電流ＩＬＤが一定であると仮定すれば、軽負荷制御でも、ＰＷＭ制御に類似して出力トランジスタＭ１が周期的にターンオンされることになる。軽負荷制御における１回あたりの出力トランジスタＭ１のオン時間を“ＴＯＮ＿ＬＬＭ”で表す。軽負荷制御が継続的に実行されているとき、誤差電圧ＶＣＭＰは概ねスキップ判定電圧ＶＴＳＫＰと等しくなり、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達した時点で出力トランジスタＭ１がターンオフされるのであるから、軽負荷制御でのオン時間ＴＯＮ＿ＬＬＭはスキップ判定電圧ＶＴＳＫＰに略比例することになる（図１５参照）。
電源ＩＣ１の設計段階において様々な条件下におけるオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭが設定及び調整され、或る特定の条件下ではオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭが概ね一致する。ここでは、特定の条件は“ＶＩＮ＝ＶＩＮＨ”を含むものとする。即ち、負荷電流ＩＬＤ及び目標電圧ＶＴＧに関する所定の条件下において、入力電圧ＶＩＮが上限電圧ＶＩＮＨと一致するときにオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭが概ね一致するよう電源ＩＣ１が設計されているものとする（但し、上記特定の条件は任意であって良い）。
この場合において、入力電圧ＶＩＮが上限電圧ＶＩＮＨから下限電圧ＶＩＮＬへと低下したときの挙動を考える。ＰＷＭ制御において入力電圧ＶＩＮの低下はオン時間ＴＯＮ＿ＰＷＭの増大をもたらす。結果、図１６に示す如く、スキップ判定電圧ＶＴＳＫＰが固定されていると仮定したならば、入力電圧ＶＩＮが下限電圧ＶＩＮＬであるとき、オン時間ＴＯＮ＿ＰＷＭは相対的にオン時間ＴＯＮ＿ＬＬＭよりも長くなる。
軽負荷制御からＰＷＭ制御への切り替え又はＰＷＭ制御から軽負荷制御への切り替えにおいて、オン時間が切り替え前後で同程度であることが安定的な又はシームレスな制御切り替えにとって理想的である。ＰＷＭ制御用に位相補償定数が最適化されている状態において、オン時間ＴＯＮ＿ＬＬＭがオン時間ＴＯＮ＿ＰＷＭからかけ離れすぎていると、軽負荷制御において帰還ループに発振が生じることもあり得る。
［第１改良技術］
これを考慮した第１改良技術が第３実施形態に係る電源ＩＣ１に適用されている。第１改良技術では、入力電圧ＶＩＮに応じてスキップ判定電圧ＶＴＳＫＰを可変とする。より具体的には、入力電圧ＶＩＮの低下に伴ってスキップ判定電圧ＶＴＳＫＰを増加させる。これにより、入力電圧ＶＩＮの低下に伴ってオン時間ＴＯＮ＿ＬＬＭが増大方向に向かう。結果、スキップ判定電圧ＶＴＳＫＰが固定されている場合（図１６）と比べて、図１７に示す如く、入力電圧ＶＩＮが比較的低いときにおけるオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭ間の差が小さくなり、安定したシームレスな制御切り替えが実現可能となる。
また、或る負荷条件において、オン時間ＴＯＮ＿ＬＬＭが小さいことは軽負荷制御におけるスイッチングの周波数が相対的に高くなることを意味する。スイッチング周波数の増大はスイッチング損失を増加させ、スイッチング電源装置ＡＡの効率低下に繋がる。第１改良技術によれば、スキップ判定電圧ＶＴＳＫＰが固定されている場合と比べて、入力電圧ＶＩＮが比較的低いときにおけるオン時間ＴＯＮ＿ＬＬＭが増大するため、軽負荷制御におけるスイッチング周波数の低下、ひいては効率の改善が見込める。尚、軽負荷制御では、厳密にはスイッチングが周期的に行われるとは限らず、故にスイッチング周波数を定義できないとも言えるが、ここでは、説明の便宜上、軽負荷制御においてスキップ信号ＳＫＰのダウンエッジが一定の周期で生じてスイッチングが周期的に行われると仮定している。
スイッチング電源装置ＡＡでは、帰還抵抗Ｒ１及びＲ２の抵抗値の比の調整により出力電圧ＶＯＵＴの目標電圧ＶＴＧを調整することもできる。入力電圧ＶＩＮの変動範囲及び目標電圧ＶＴＧの調整可能範囲の全体に亘って常にオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭを一致させることは難しいが、第１改良技術による入力電圧ＶＩＮに応じたスキップ判定電圧ＶＴＳＫＰの調整を通じて、様々な条件下でオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭ間の比を“１”に近づけることが可能である。
図１８に、第１改良技術にて実現可能なオン時間ＴＯＮ＿ＰＷＭ及びＴＯＮ＿ＬＬＭ間の比のシミュレーション結果を示す。図１８において、破線波形４５１～４５３の夫々は、オン時間ＴＯＮ＿ＰＷＭに対するオン時間ＴＯＮ＿ＬＬＭの比と、入力電圧ＶＩＮとの関係を示している。但し、破線波形４５１では、出力電圧ＶＯＵＴの目標電圧ＶＴＧが５．０Ｖより高い電圧値を有することが想定されている。破線波形４５２では、出力電圧ＶＯＵＴの目標電圧ＶＴＧが３．３Ｖ以上且つ５．０Ｖ以下の電圧値を有することが想定されている。破線波形４５３では、出力電圧ＶＯＵＴの目標電圧ＶＴＧが１．０Ｖ以上且つ２．４Ｖ以下の電圧値を有することが想定されている。
入力電圧ＶＩＮの変動範囲が１２Ｖから３６Ｖであるとすれば、３．３Ｖ以上且つ５．０Ｖ以下の目標電圧ＶＴＧに対し、比“ＴＯＮ＿ＬＬＭ／ＴＯＮ＿ＰＷＭ”を概ね８０％～１００％の範囲内に収めるといった設計が可能である。５．０Ｖ超や１．０Ｖの目標電圧ＶＴＧに対しても、比“ＴＯＮ＿ＬＬＭ／ＴＯＮ＿ＰＷＭ”の１００％からの乖離を４０％程度までに抑えることが可能である。３．３Ｖや５．０Ｖは、多くの電子機器において、電源電圧等として採用及び重要視される電圧である。このため、３．３Ｖや５．０Ｖの目標電圧ＶＴＧに対して比“ＴＯＮ＿ＬＬＭ／ＴＯＮ＿ＰＷＭ”が１に近づくよう電源ＩＣ１を設計して良いが、それ以外の目標電圧ＶＴＧに対して比“ＴＯＮ＿ＬＬＭ／ＴＯＮ＿ＰＷＭ”が１に近づくよう電源ＩＣ１を設計することも可能である。
［第２改良技術］
第３実施形態に係る電源ＩＣ１には、第１改良技術とは別に第２改良技術も適用されている。まず、第２改良技術の前提となるソフトスタート動作について説明する。電源ＩＣ１は、スイッチング電源装置ＡＡの起動時において、出力電圧ＶＯＵＴを０Ｖから目標電圧ＶＴＧに向けて緩やかに上昇させていくソフトスタート動作を実現する。尚、第１及び第２実施形態に示した動作は、後述の信号ＳＳＥＮＤがハイレベルとなった後の動作であると解して良い。
ソフトスタート動作を実現するために、制御部１０には、図１９に示す如くソフトスタート電圧ＶＳＳを生成するソフトスタート電圧生成部５１及び電圧ＶＳＳに応じた信号ＳＳＥＮＤを生成する回路５２が設けられ、且つ、エラーアンプ１１には非反転入力端子として第１及び第２非反転入力端子が設けられる。エラーアンプ１１の第１、第２非反転入力端子に対して、夫々、ソフトスタート電圧ＶＳＳ、基準電圧ＶＲＥＦが印加される。エラーアンプ１１の反転入力端子には上述の如く帰還電圧ＶＦＢが印加される。
エラーアンプ１１は、上述の如く、負側対象電圧と正側対象電圧との差分に応じた誤差電圧ＶＣＭＰを生成するが、ソフトスタート電圧ＶＳＳ及び基準電圧ＶＲＥＦの内、低い方の電圧が正側対象電圧として用いられる。負側対象電圧は帰還電圧ＶＦＢである。故に、エラーアンプ１１は、ソフトスタート電圧ＶＳＳが基準電圧ＶＲＥＦよりも低い区間では、帰還電圧ＶＦＢとソフトスタート電圧ＶＳＳとの差分に応じて誤差電圧ＶＣＭＰを生成し、ソフトスタート電圧ＶＳＳが基準電圧ＶＲＥＦよりも高い区間では、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分に応じて誤差電圧ＶＣＭＰを生成する。“ＶＳＳ＝ＶＲＥＦ”であるときには、ソフトスタート電圧ＶＳＳと基準電圧ＶＲＥＦの何れかが正側対象電圧となる。
図２０はスイッチング電源装置ＡＡの起動時におけるタイミングチャートである。タイミングｔＣ１において、電源ＩＣ１に供給される入力電圧ＶＩＮが０Ｖ（ゼロボルト）から所定の正の直流電圧へと上昇したとする。そうすると、タイミングｔＣ１にて電源ＩＣ１が起動し、生成部５１は、タイミングｔＣ１を起点に、ソフトスタート電圧ＶＳＳを０Ｖから所定の正の所定電圧ＶＳＳＭＡＸに向けて徐々に上昇させてゆく。例えば、定電流を生成する定電流回路と該定電流にて充電されるコンデンサにて電圧ＶＳＳを生成することができ、電圧ＶＳＳを生成するためのコンデンサは電源ＩＣ１に外付け接続されていても良い。タイミングｔＣ１よりも後のタイミングｔＣ３において、電圧ＶＳＳはちょうど所定電圧ＶＳＳＭＡＸに達し、以後、電圧ＶＳＳは所定電圧ＶＳＳＭＡＸに維持される。タイミングｔＣ１及びｔＣ３間のタイミングｔＣ２において、ちょうど、電圧ＶＳＳは所定電圧ＶＳＳＭＡＸよりも低い所定電圧ＶＳＳＥＮＤに達する。回路５２は、電圧ＶＳＳが所定電圧ＶＳＳＥＮＤ未満であるときにローレベルの信号ＳＳＥＮＤを出力し、電圧ＶＳＳが所定電圧ＶＳＳＥＮＤ以上であるときにハイレベルの信号ＳＳＥＮＤを出力する。ハイレベルの信号ＳＳＥＮＤはソフトスタート動作の完了を意味している。ここで、“０＜ＶＲＥＦ＜ＶＳＳＥＮＤ＜ＶＳＳＭＡＸ”が成立する。但し“ＶＲＥＦ＝ＶＳＳＥＮＤ”であっても構わない。
このように、生成部５１は、スイッチング電源装置ＡＡの起動時において（即ち電源ＩＣ１の起動時において）、基準電圧ＶＲＥＦより低い電位から基準電圧ＶＲＥＦより高い電位（ＶＳＳＭＡＸ）に向けて徐々に電位が上昇するソフトスタート電圧ＶＳＳを生成し、これによって出力電圧ＶＯＵＴを０Ｖから目標電圧ＶＴＧに向けて緩やかに上昇させていくソフトスタート動作を実現する。
出力電圧ＶＯＵＴが０Ｖ近辺にあるときには、出力トランジスタＭ１のオン時間を短くして出力電圧ＶＯＵＴを緩やかに上昇させることが要求される。タイミングｔＣ１を起点にして、エラーアンプ１１からラインＬＮ１に供給される電流により誤差電圧ＶＣＭＰが０Ｖ（ゼロボルト）から徐々に上昇してゆくことになるが、仮に、タイミングｔＣ１直後からスキップ判定電圧ＶＴＳＫＰが大きな電圧値を有していたならば、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰに達するまでパルスキップ制御が働いて出力トランジスタＭ１が長時間にわたりオンとならない。そして、誤差電圧ＶＣＭＰがスキップ判定電圧ＶＴＳＫＰに達すると、大きなスキップ判定電圧ＶＴＳＫＰに対応する大きなオン時間分、出力トランジススタＭ１がオンとされて出力電圧ＶＯＵＴが急激に上昇するおそれがある。このような動作は、出力電圧ＶＯＵＴの上昇の滑らかさを損なうおそれがある。即ち、図２１に示す如く、起動時における出力電圧ＶＯＵＴの波形が、理想的な実線波形４６２から乖離した、破線波形４６１のようになるおそれがある。第１改良技術の適用により、入力電圧ＶＩＮの低下に伴ってスキップ判定電圧ＶＴＳＫＰを増大させる場合にあっては、このようなおそれが特に顕在化しうる。
これを考慮し、第２改良技術では、スイッチング電源装置ＡＡの起動時において（即ち電源ＩＣ１の起動時において）、スキップ判定電圧ＶＴＳＫＰの電位を初期電位から徐々に上昇させ、その後、最終電位にて固定する（換言すれば最終電位を持つ電圧をスキップ判定電圧ＶＴＳＫＰに設定する）。これにより、スイッチング電源装置ＡＡの起動時において（即ち電源ＩＣ１の起動時において）、出力電圧ＶＯＵＴを緩やかに上昇させることが可能となる。
スキップ判定電圧ＶＴＳＫＰの初期電位は０Ｖであっても良いし、０Ｖと異なっていても良い。スキップ判定電圧ＶＴＳＫＰの最終電位はスキップ判定電圧ＶＴＳＫＰの初期電位よりも高ければ任意である。スキップ判定電圧ＶＴＳＫＰの初期電位、最終電位は、夫々、第１所定電位（予め定められた第１固定電位）、第２所定電位（予め定められた第２固定電位）であっても良い。電源ＩＣ１に対し第１改良技術及び第２改良技術の双方が適用されても良く、この場合、少なくともスキップ判定電圧ＶＴＳＫＰの最終電位は入力電圧ＶＩＮに応じた電位とされる（入力電圧ＶＩＮが低いほどスキップ判定電圧ＶＴＳＫＰの最終電位は高く設定される）。スキップ判定電圧ＶＴＳＫＰの初期電位も入力電圧ＶＩＮに応じた電位とされて良い（入力電圧ＶＩＮが低いほどスキップ判定電圧ＶＴＳＫＰの初期電位は高く設定されて良い）。
［スキップ判定電圧生成部］
図２２に第１及び第２改良技術の双方を実現するスキップ判定電圧生成部２３の回路構成例を示す。図２２のスキップ判定電圧生成部２３は、抵抗１１１～１１７と、トランジスタ１２１～１３３と、オペアンプ１４１と、コンデンサ１４２と、を備える。図２２のスキップ判定電圧生成部２３は、端子ＴＭ１（図１参照）を通じて入力電圧ＶＩＮを受ける他、上述のソフトスタート電圧ＶＳＳと所定の正の直流電圧Ｖｒｅｇ１～Ｖｒｅｇ３を受ける。直流電圧Ｖｒｅｇ１～Ｖｒｅｇ３は、図１の内部電源回路３０により生成される電圧であって良い、或いは、内部電源回路３０にて生成された内部電源電圧ＶＲＥＧを元に電源ＩＣ１内で生成されて良い。例えば、直流電圧Ｖｒｅｇ１～Ｖｒｅｇ３は、夫々、３．３Ｖ、１．１Ｖ、０．２Ｖである。直流電圧Ｖｒｅｇ２よりも上述の所定電圧ＶＳＳＭＡＸ（図２０参照）の方が高い。
トランジスタ１２１、１２７及び１３３はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されており、トランジスタ１２２～１２６及び１２８～１３２はＰチャネル型のＭＯＳＦＥＴとして構成されている。
抵抗１１１の一端には入力電圧ＶＩＮが加わり、抵抗１１１の他端は抵抗１１２を介してグランドに接続される。抵抗１１１及び１１２間の接続ノードは、オペアンプ１４１の非反転入力端子に接続されると共にコンデンサ１４２を介してグランドに接続される。オペアンプ１４１の反転入力端子は、トランジスタ１２１のソースに接続されると共に抵抗１１３を介してグランドに接続される。トランジスタ１２１のゲートはオペアンプ１４１の出力端子に接続される。トランジスタ１２１のドレインは、トランジスタ１２２～１２４の各ゲートとトランジスタ１２２のドレインに共通接続される。
トランジスタ１２２～１２４及び１２９～１３２の各ソースには共通して直流電圧Ｖｒｅｇ１が印加される。トランジスタ１２３のドレインは、トランジスタ１２５及び１２６の各ソースとトランジスタ１２７のゲートに接続される。トランジスタ１２５及び１２６の各ドレインはグランドに接続される。トランジスタ１２５のゲートには直流電圧Ｖｒｅｇ２が印加され、トランジスタ１２６のゲートにはソフトスタート電圧ＶＳＳが印加される。
トランジスタ１２４のドレインは、トランジスタ１３３のゲートに接続されると共に、抵抗１１４を介してトランジスタ１２８のソースに接続される。トランジスタ１２８のドレインはグランドに接続され、トランジスタ１２８のゲートには直流電圧Ｖｒｅｇ３が印加される。
トランジスタ１２７のドレインと、トランジスタ１２９のドレイン及びゲートと、トランジスタ１３０のゲートと、トランジスタ１３１のドレインとは、互いに共通接続される。トランジスタ１２７のソースは抵抗１１５を介してグランドに接続される。トランジスタ１３０のドレインは抵抗１１７を介してグランドに接続される。トランジスタ１３３のドレインと、トランジスタ１３２のドレイン及びゲートと、トランジスタ１３１のゲートとは、互いに共通接続される。トランジスタ１３３のソースは抵抗１１６を介してグランドに接続される。
トランジスタ１２２～１２４によりトランジスタ１２２を電流の入力側とし且つトランジスタ１２３及び１２４を電流の出力側とする第１カレントミラー回路が形成される。トランジスタ１２９及び１３０によりトランジスタ１２９を電流の入力側とし且つトランジスタ１３０を電流の出力側とする第２カレントミラー回路が形成される。トランジスタ１３１及び１３２によりトランジスタ１３２を電流の入力側とし且つトランジスタ１３１を電流の出力側とする第３カレントミラー回路が形成される。ここでは、第１～第３カレントミラー回路の夫々において電流の入出力比が“１：１”に設定されているものとする。
トランジスタ１２１、１２４のドレイン電流（ドレイン－ソース間に流れる電流）を、夫々、“ＩＳ１” 、“ＩＳ２”にて表すと共に、トランジスタ１２７、１３２、１３０のドレイン電流を、夫々、“ＩＡ” 、“ＩＢ” 、“ＩＯ”にて表す。また、抵抗１１３、１１４の抵抗値を、夫々、“ＲＳ１” 、“ＲＳ２”にて表すと共に、抵抗１１５、１１６、１１７の抵抗値を、夫々、“ＲＡ” 、“ＲＢ”、“ＲＯ”にて表す。加えて、抵抗１１１及び１１２間の接続ノードの電圧を“ＶＩＮＳ”で表すと共に、トランジスタ１２７のゲート電圧を“ＶＰ”で表す。電圧ＶＩＮＳは入力電圧ＶＩＮの分圧である。トランジスタ１３０のドレインと抵抗１１７との接続ノードにおける電圧（即ち抵抗１１７の両端子間電圧）がスキップ判定電圧ＶＴＳＫＰとして利用される。
図２２の構成に関わる幾つか関係式について説明する。図２２の構成において、下記式（１）が成立し、上述の如くトランジスタ１２２及び１２４から成るカレントミラー回路の電流の入出力比が“１：１”であるとすると下記式（２）が成立する。
ＩＳ１＝ＶＩＮＳ／ＲＳ１ ・・・（１）
ＩＳ１＝ＩＳ２ ・・・（２）
ここで、抵抗１１３、１１４の抵抗値が等しく設定されているものとする。即ち、下記式（３）が成立するものとする。そうすると、式（１）～（３）より式（４）が成立する。更に、抵抗１１５、１１６の抵抗値が等しく設定されているものとする。即ち、下記式（５）が成立するものとする。ここでは、抵抗値ＲＳ１、ＲＳ２、ＲＡ及びＲＢは全て等しく例えば１５００ｋΩに設定される。
ＲＳ１＝ＲＳ２ ・・・（３）
ＩＳ２・ＲＳ２＝ＶＩＮＳ ・・・（４）
ＲＡ＝ＲＢ ・・・（５）
図２３に、図２２のスキップ判定電圧生成部２３を含むスイッチング電源装置ＡＡの起動時におけるタイミングチャートを示す。タイミングｔＤ１において、電源ＩＣ１に供給される入力電圧ＶＩＮが０Ｖ（ゼロボルト）から所定の正の直流電圧へと上昇したとする。そうすると、タイミングｔＤ１にて電源ＩＣ１が起動し、タイミングｔＤ１を起点に、ソフトスタート電圧ＶＳＳが０Ｖから所定の正の所定電圧ＶＳＳＭＡＸに向けて徐々に上昇してゆく。タイミングｔＤ１よりも後のタイミングｔＤ３において、電圧ＶＳＳはちょうど所定電圧ＶＳＳＭＡＸに達し、以後、電圧ＶＳＳは所定電圧ＶＳＳＭＡＸに維持される。
ソフトスタート電圧ＶＳＳが０Ｖから上昇する過程において、電圧ＶＰもソフトスタート電圧ＶＳＳの上昇に連動して上昇してゆく。但し、電圧ＶＰの上昇はタイミングｔＤ２にて終了し、タイミングｔＤ２以降において、電圧ＶＰは電圧Ｖｒｅｇ２に応じた電圧（概ねＶｒｅｇ２に等しい）にて固定される。タイミングｔＤ２は、タイミングｔＤ１よりも後であって且つタイミングｔＤ３よりも前のタイミングである。電圧ＶＰの上昇過程において、電圧ＶＰの上昇に伴って電流ＩＡが増大し、電流ＩＡの増大に伴い、電流ＩＯの増大を通じてスキップ判定電圧ＶＴＳＫＰが上昇する。
電流ＩＳ２は電圧ＶＩＮＳに依存するので電流ＩＢも電圧ＶＩＮＳに依存し、トランジスタ１３１及び１３２から成るカレントミラー回路並びにトランジスタ１２９及び１３０から成るカレントミラー回路の働きを通じて電流ＩＡ及びＩＯも電圧ＶＩＮＳに依存することになる。故に、スキップ判定電圧ＶＴＳＫＰは、タイミングｔＤ１及びｔＤ２間において、入力電圧ＶＩＮに依存しつつソフトスタート電圧ＶＳＳの上昇に伴って初期電位から最終電位に向けて徐々に上昇してゆき、タイミングｔＤ２以降、入力電圧ＶＩＮに依存する最終電位にて固定されることになる。
タイミングｔＤ２以降におけるスキップ判定電圧ＶＴＳＫＰは下記式（６）にて表される。式（２）の右辺第２項により、入力電圧ＶＩＮの低下に伴うスキップ判定電圧ＶＴＳＫＰの上昇（第１改良技術）が実現される。タイミングｔＤ１及びｔＤ２間では、式（２）の右辺第１項の“Ｖｒｅｇ２”が“ＶＳＳ”に置き換わったようなスキップ判定電圧ＶＴＳＫＰが得られ（但しＶＴＳＫＰが負になることはない）、第２改良技術が実現される。
ＶＴＳＫＰ＝（Ｖｒｅｇ２－Ｖｒｅｇ３）・ＲＯ／ＲＡ－ＶＩＮＳ・ＲＯ／ＲＡ
・・・（６）
図２４及び図２５に、スイッチング電源装置ＡＡに関わる第１及び第２シミュレーションの結果を示す。図２４に対応する第１シミュレーションでは、入力電圧ＶＩＮが１２Ｖであって且つ出力電圧ＶＯＵＴが５Ｖである（即ち目標電圧ＶＴＧが５Ｖである）ことが想定されている。図２５に対応する第２シミュレーションでは、入力電圧ＶＩＮが１２Ｖであって且つ出力電圧ＶＯＵＴが３．３Ｖである（即ち目標電圧ＶＴＧが３．３Ｖである）ことが想定されている。
図２４の破線波形４７１及び実線波形４７２並びに図２５の破線波形４８１及び実線波形４８２は、負荷電流ＩＬＤとスイッチング電源装置の効率との関係を表している。但し、破線波形４７１及び４８１は第１改良技術が適用されない仮想スイッチング電源装置における効率の負荷電流依存性を表し、実線波形４７２及び４８２は第１改良技術が適用されたスイッチング電源装置ＡＡ（具体的には図２２のスキップ判定電圧生成部２３を含むスイッチング電源装置ＡＡ）における効率の負荷電流依存性を表す。仮想スイッチング電源装置では、入力電圧ＶＩＮが上限電圧ＶＩＮＨ（ここでは３６Ｖ）と一致するときに比“ＴＯＮ＿ＬＬＭ／ＴＯＮ＿ＰＷＭ”が概ね１となるよう設計された上で、入力電圧ＶＩＮに対してスキップ判定電圧ＶＴＳＫＰが不変とされる。第１改良技術の適用有無を除き、第１シミュレーションの条件は仮想スイッチング電源装置及びスイッチング電源装置ＡＡ間で互いに同じであり、第２シミュレーションの条件も仮想スイッチング電源装置及びスイッチング電源装置ＡＡ間で互いに同じである。
図２４の破線円４７３及び図２４の破線円４８３は、仮想スイッチング電源装置における軽負荷制御及びＰＷＭ制御間の切り替えポイントを表し、図２４の破線円４７４及び図２４の破線円４８４は、第１改良技術が適用されたスイッチング電源装置ＡＡにおける軽負荷制御及びＰＷＭ制御間の切り替えポイントを表す。図２４及び図２５から明らかではないが、これらの切り替えポイントより負荷電流ＩＬＤが大きい電流領域において、波形４７１及び４７２は部分的に重なり合っており、波形４８１及び４８２は部分的に重なり合っている。第１改良技術の適用により、軽負荷制御における効率の改善がみられる。
［第１改良技術の変形］
上述した第１改良技術、即ち、入力電圧ＶＩＮに応じスキップ判定電圧ＶＴＳＫＰを可変とする第１改良技術を、便宜上、基本の第１改良技術と称する。第１改良技術において、出力トランジスタＭ１のデューティに応じてスキップ判定電圧ＶＴＳＫＰを可変するようにしても良い。以下、説明の便宜上、出力トランジスタＭ１のデューティに応じてスキップ判定電圧ＶＴＳＫＰを可変する技術を変形された第１改良技術と称し、出力トランジスタＭ１のデューティをデューティＤＴＹと称する。
変形された第１改良技術において、スキップ判定電圧生成部２３は、図２６（ａ）に示す如く、デューティＤＴＹに応じてスキップ判定電圧ＶＴＳＫＰを可変設定することとなり、この際、デューティＤＴＹを導出するデューティ導出部２４が電源ＩＣ１に追加される。デューティ導出部２４は、スキップ判定電圧生成部２３の構成要素としてスキップ判定電圧生成部２３に内蔵されるものであっても良い。
デューティＤＴＹは、“出力トランジスタＭ１のオン時間及びオフ時間の和に対する出力トランジスタＭ１のオン時間の比率”を表す。
出力トランジスタＭ１のオン時間は出力トランジスタＭ１のオン区間の長さを表し、
出力トランジスタＭ１のオフ時間は出力トランジスタＭ１のオフ区間の長さを表す。
ＰＷＭ制御が行われているとき、“出力トランジスタＭ１のオン時間及びオフ時間の和に対する出力トランジスタＭ１のオン時間の比率”は、ＰＷＭ制御の１周期に占める出力トランジスタＭ１のオン区間の比率（割合）と一致する。
軽負荷制御が行われているときにはスイッチングが周期的に行われるとは限らないのでスイッチングの周期は不定であるが、軽負荷制御が行われているときにおいても“出力トランジスタＭ１のオン時間及びオフ時間の和に対する出力トランジスタＭ１のオン時間の比率”は定義可能である（但し、負荷電流ＩＬＤがゼロであることに伴い出力トランジスタＭ１のスイッチングが停止される状況を除く）。
例えば、デューティ導出部２４は、出力電圧ＶＯＵＴと入力電圧ＶＩＮとの比に基づいてデューティＤＴＹを導出しても良い。スイッチング電源装置ＡＡのような降圧型ＤＣ／ＤＣコンバータでは、定常状態において、比（ＶＯＵＴ／ＶＩＮ）は実質的にデューティＤＴＹと一致すると考えられるからである。図２６（ｂ）に示す如く、比（ＶＯＵＴ／ＶＩＮ）に基づいてデューティＤＴＹを導出する方法を第１導出方法と称する。図２６（ｂ）には、第１導出方法を採用するデューティ導出部２４がデューティ導出部２４ａとして示されている。第１導出方法にて導出されたデューティＤＴＹを、便宜上、記号“ＤＴＹ１”で表す。デューティＤＴＹ１は、“ＤＴＹ１＝ＶＯＵＴ／ＶＩＮ”により表される。第１導出方法を採用する場合にあっては、ノードＮＤ２（図１参照）に接続されて出力電圧ＶＯＵＴを受ける出力監視端子（不図示）を、電源ＩＣ１の外部端子として電源ＩＣ１に設けておけば良い。
また例えば、デューティ導出部２４は、スイッチ電圧ＶＳＷに基づいてデューティＤＴＹを導出しても良い。上述したように、スイッチング動作により実質的に入力電圧ＶＩＮのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧ＶＳＷとして現れることになるが、例えば、電圧（ＶＩＮ／２）を基準にスイッチ電圧ＶＳＷを二値化する。この場合、スイッチ電圧ＶＳＷが電圧（ＶＩＮ／２）以上となる区間の長さを出力トランジスタＭ１のオン時間とみなすと共にスイッチ電圧ＶＳＷが電圧（ＶＩＮ／２）未満となる区間の長さを出力トランジスタＭ１のオフ時間とみなして、デューティＤＴＹを導出すれば良い。
或いは例えば、デューティ導出部２４は、ゲート信号Ｇ１又は制御信号ＣＮＴに基づいてデューティＤＴＹを導出しても良い。この場合、ゲート信号Ｇ１のハイレベル区間の長さを出力トランジスタＭ１のオン時間とみなすと共にゲート信号Ｇ１のローレベル区間の長さを出力トランジスタＭ１のオフ時間とみなしてデューティＤＴＹを導出するか、或いは、制御信号ＣＮＴのハイレベル区間の長さを出力トランジスタＭ１のオン時間とみなすと共に制御信号ＣＮＴのローレベル区間の長さを出力トランジスタＭ１のオフ時間とみなしてデューティＤＴＹを導出すれば良い。
スイッチ電圧ＶＳＷ、ゲート信号Ｇ１又は制御信号ＣＮＴに基づいてデューティＤＴＹを導出する方法を第２導出方法と称し、第２導出方法にて導出されたデューティＤＴＹを、便宜上、記号“ＤＴＹ２”で表す。
第１導出方法を利用する場合にあっては、或るタイミングにおける比（ＶＯＵＴ／ＶＩＮ）に基づいて、そのタイミングにおけるスキップ判定電圧ＶＴＳＫＰを決定及び制御すれば良い。これは、基本の第１改良方法でも同様であり、基本の第１改良方法では、或るタイミングにおける入力電圧ＶＩＮに基づいて、そのタイミングにおけるスキップ判定電圧ＶＴＳＫＰを決定及び制御すれば良い。
第２導出方法を利用する場合にあっても、その時々のデューティＤＴＹ２に基づいてスキップ判定電圧ＶＴＳＫＰがリアルタイムで調整されることになるが、デューティＤＴＹ２の導出には出力トランジスタＭ１の１サイクル分以上のスイッチングが必要となるため、厳密には、過去のデューティＤＴＹ２に基づいて現在のスキップ判定電圧ＶＴＳＫＰが決定されることになる。即ち、第２導出方法を利用する場合、任意の第１区間中におけるスイッチ電圧ＶＳＷ、ゲート信号Ｇ１又は制御信号ＣＮＴに基づいて第１区間中におけるデューティＤＴＹ２が導出され、導出された第１区間中のデューティＤＴＹ２に基づいて、第１区間よりも後の第２区間におけるスキップ判定電圧ＶＴＳＫＰが可変設定される。
スイッチ電圧ＶＳＷの平均電圧は出力電圧ＶＯＵＴに相当するはずであるので、以下の第３導出方法も採用可能である。第３導出方法では、スイッチ電圧ＶＳＷの平均電圧（換言すればスイッチ電圧ＶＳＷの直流成分）と入力電圧ＶＩＮとの比に基づいてデューティＤＴＹを導出する。図２６（ｃ）に、第３導出方法を採用するデューティ導出部２４の構成例をデューティ導出部２４ｂとして示す。デューティ導出部２４ｂは、スイッチ電圧ＶＳＷを平均化することでスイッチ電圧ＶＳＷの平均電圧に相当する電圧ＶＯＵＴ’を生成するフィルタブロック２４ｂ＿１と、電圧ＶＯＵＴ’及びＶＩＮに基づいてデューティＤＴＹを導出する導出ブロック２４ｂ＿２と、を備える。フィルタブロック２４ｂ＿１は、例えば、抵抗及びコンデンサから成るローパスフィルタを複数段直列接続することで形成されるが、スイッチ電圧ＶＳＷの平均電圧を導出できる構成を持つのであれば任意である。フィルタブロック２４ｂ＿１は、スイッチ電圧ＶＳＷの交流成分を低減することでスイッチ電圧ＶＳＷの直流成分を電圧ＶＯＵＴ’として生成する回路であるとも言える。第３導出方法にて導出されたデューティＤＴＹを、便宜上、記号“ＤＴＹ３”で表す。デューティＤＴＹ３は、“ＤＴＹ３＝ＶＯＵＴ’／ＶＩＮ”により表される。
第３導出方法を利用する場合にあっては、第１導出方法と同様且つ第２導出方法と異なり、或るタイミングにおける比（ＶＯＵＴ’／ＶＩＮ）に基づいて、そのタイミングにおけるスキップ判定電圧ＶＴＳＫＰを決定及び制御することができる。尚、負荷電流ＩＬＤが完全にゼロとなると出力トランジスタＭ１のスイッチングが行われなくなるため、出力トランジスタＭ１のオン時間の検出は不可能となる。但し、出力電圧ＶＯＵＴを受ける出力監視端子（不図示）が電源ＩＣ１に設けられている場合には“ＩＬＤ＝０”であっても出力監視端子の電圧を検出することで出力電圧ＶＯＵＴの情報を得ることが可能であり、また図２６（ｃ）のような構成によれば“ＩＬＤ＝０”であっても出力電圧ＶＯＵＴの情報を得ることが可能である。
基本の第１改良技術では、上述したように、入力電圧ＶＩＮの低下に伴いスキップ判定電圧ＶＴＳＫＰを増加させる。入力電圧ＶＩＮの低下はデューティＤＴＹの増加をもたらすため、変形された第１改良技術を用いる場合、スキップ判定電圧生成部２３は、デューティＤＴＹ（ＤＴＹ１、ＤＴＹ２又はＤＴＹ３）の増加に伴ってスキップ判定電圧ＶＴＳＫＰを増加させると良い。これにより、基本の第１改良技術と同等の効果が得られる。例えば、式“ＶＴＳＫＰ＝ｋ１・ＤＴＹ＋ｋ２”に基づいてスキップ判定電圧ＶＴＳＫＰが決定されて良い。この式において、ＤＴＹはＤＴＹ１、ＤＴＹ２又はＤＴＹ３であり、ｋ１は正の所定値を有する係数である。ｋ２は正又は負の所定値を持つ。“ｋ２＝０”でも良い。
デューティＤＴＹ（ＤＴＹ１、ＤＴＹ２又はＤＴＹ３）の増加に伴ってスキップ判定電圧ＶＴＳＫＰを増加させる制御は、ソフトスタート動作の完了後に行われる制御であって良く、ソフトスタート動作の実行中では、デューティＤＴＹに関係なくスキップ判定電圧ＶＴＳＫＰを決定するようにしても良い。例えば、図２２の回路構成を利用する場合（図１９及び図２０も参照）、信号ＳＳＥＮＤのローレベル区間では抵抗１１７の両端子間電圧をスキップ判定電圧ＶＴＳＫＰに設定し、信号ＳＳＥＮＤのハイレベル区間では式“ＶＴＳＫＰ＝ｋ１・ＤＴＹ＋ｋ２”に基づきスキップ判定電圧ＶＴＳＫＰが決定されて良い。何れにせよ、第２改良技術と変形された第１改良技術とが組み合わされる場合、スイッチング電源装置ＡＡの起動時において（即ち電源ＩＣ１の起動時において）、スキップ判定電圧ＶＴＳＫＰの電位を初期電位から徐々に上昇させ、その後（例えば信号ＳＳＥＮＤがハイレベルに切り替わった後に）、デューティＤＴＹ（ＤＴＹ１、ＤＴＹ２又はＤＴＹ３）に応じた電圧をスキップ判定電圧ＶＴＳＫＰに設定すれば良い。
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第４実施形態では、上述の第１～第３実施形態の内の任意の実施形態に適用可能な応用技術及び変形技術等を説明する。
第３実施形態では、図２２を参照して第１及び第２改良技術の双方を実施できるスキップ判定電圧生成部２３の構成例を説明した。しかしながら、スキップ判定電圧生成部２３において、第１改良技術のみを実施するようにしても良いし、第２改良技術のみを実施するようにしても良い。但し、第１及び第２改良技術の双方を実施することが好ましい。
スイッチング電源装置ＡＡは、負荷ＬＤを有する任意の電気機器に搭載されて良い。出力電圧ＶＯＵＴのリプル低減及び軽負荷時における電力消費削減に対して要求の強い用途において、スイッチング電源装置ＡＡは特に有益に機能するが、スイッチング電源装置ＡＡの用途は任意である。スイッチング電源装置ＡＡが搭載される電気機器の例として、ＰＬＣ（Programmable Logic Controller）が挙げられる。この場合、ＰＬＣに設けられたマイクロコンピュータやＡＳＩＣ（Application Specific Integrated Circuit）が負荷ＬＤとなりうる。
スイッチング電源装置ＡＡが搭載される電気機器の他の例として冷蔵庫や洗濯機などの家電機器も挙げられる。冷蔵庫の庫内を照らすための照明部が負荷ＬＤとなり得る。冷蔵庫では、扉の閉鎖時において照明部が消灯される一方で扉の開放時において照明部が点灯される。このため、照明部がスイッチング電源装置ＡＡの負荷ＬＤとなる場合、負荷電流ＩＬＤが大きく変動し、この変動の過程において上述の各実施形態で述べたような制御の滑らかな切り替えが有効に機能する。
上述したように、電源ＩＣ１の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて電源ＩＣ１内の回路と同等の回路を構成するようにしても良い。電源ＩＣ１内に含まれるものとして上述した幾つかの回路素子（例えばトランジスタＭ１及びＭ２）は、電源ＩＣ１外に設けられて電源ＩＣ１に外付け接続されても良い。逆に、電源ＩＣ１外に設けられるものとして上述した幾つかの回路素子を、電源ＩＣ１内に設けるようにしても良い。
スイッチング電源装置ＡＡはスイッチング電源用回路を内包している。電源ＩＣ１がスイッチング電源用回路に相当すると考えることができる。上述の電源ＩＣ１から電源ＩＣ１の構成要素の一部を除いた回路がスイッチング電源用回路に相当すると考えても良いし、或いは、上述の電源ＩＣ１と電源ＩＣ１外の任意の要素とでスイッチング電源用回路が構成されると考えても良い。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げたが、本発明の適用対象はこれに限定されるものではなく、非同期整流方式のスイッチング電源装置に本発明を適用しても構わないし、昇圧型や昇降圧型のスイッチング電源装置に本発明を適用しても構わない。
＜＜本発明の考察＞＞
上述の各実施形態（特に第３実施形態）にて具体化された本発明について考察する。
本発明の一側面に係るスイッチング電源用回路は（図１、図２２、図２３参照）、出力トランジスタのスイッチング動作により入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成するスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧（ＶＦＢ）と基準電圧（ＶＲＥＦ）との差分に応じた誤差電圧（ＶＣＭＰ）を生成するエラーアンプ（１１）、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧（ＶＳＬＰ）を生成するスロープ電圧生成部（１５）を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部（１０）を備え、前記制御部は、前記誤差電圧（ＶＣＭＰ）とスキップ判定電圧（ＶＴＳＫＰ）との比較結果に基づくスキップ信号（ＳＫＰ）を生成するスキップコンパレータ（２１）、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部（２３）を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記スキップ判定電圧生成部は、前記入力電圧又は前記出力トランジスタのデューティに応じて前記スキップ判定電圧を可変とする構成（構成ＷＡ１）を有する。
上記構成ＷＡ１により、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うＰＷＭ制御を実行し、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御を実行する、といったことが可能となる。ここで、ＰＷＭ制御及び軽負荷制御の双方を安定的に動作させうるスキップ判定電圧や、軽負荷制御の実行時の効率（電力変換効率）の向上に向けたスキップ判定電圧には、適正値が存在し、その適正値は入力電圧又は出力トランジスタのデューティに依存する。これを考慮し、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を可変とする。これにより、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧が適正化され、制御の安定性及び軽負荷制御時の効率の向上が図られる。
上記構成ＷＡ１に係るスイッチング電源用回路に関し、例えば、前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第１方向（例えば上昇方向）に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第１方向とは逆の第２方向（例えば低下方向）に向けて変化してゆき、
前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベル（例えば“ＶＣＭＰ＞ＶＴＳＫＰ”のときＳＫＰをローレベル）とし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベル（例えば“ＶＣＭＰ＜ＶＴＳＫＰ”のときＳＫＰをハイレベル）とし、前記制御部は、前記スキップ信号が前記第１レベル（例えばローレベル）に維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベル（例えばハイレベル）に変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行する構成（構成ＷＡ２）としても良い。
これにより、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うＰＷＭ制御が実行され、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御が実行されることとなる。このような構成において、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を可変とすることで、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧が適正化され、制御の安定性及び軽負荷制御時の効率の向上が図られる。
上記構成ＷＡ２に係るスイッチング電源用回路において、例えば、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向（例えば上昇方向）に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では（図１２参照）、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向（例えば上昇方向）に変化することで前記スキップ信号が前記第２レベル（例えばハイレベル）から前記第１レベル（例えばローレベル）へ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成（構成ＷＡ３）としても良い。
構成ＷＡ３により、ＰＷＭ制御では出力トランジスタのオン時間が入力電圧又は出力トランジスタのデューティに依存して変化することになる。この場合において、仮にスキップ判定電圧を入力電圧又は出力トランジスタのデューティに依存させることなく固定しておいたならば、入力電圧又は出力トランジスタのデューティによっては、ＰＷＭ制御での出力トランジスタのオン時間と軽負荷制御での出力トランジスタのオン時間とが大きく乖離する。これは、制御方式のシームレスな切り替えを含む御御の安定性に悪影響をもたらしうる。また、軽負荷制御での出力トランジスタのオン時間が短くなりすぎると、軽負荷制御での効率が低下する。入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を適切に調整することで、制御の安定性及び軽負荷制御時の効率の向上が図られる。
本発明の一側面に係るスイッチング電源用回路は（図１、図１９、図２０、図２２、図２３参照）、出力トランジスタのスイッチング動作により入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成するスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧（ＶＦＢ）と基準電圧（ＶＲＥＦ）との差分に応じた誤差電圧（ＶＣＭＰ）を生成するエラーアンプ（１１）、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧（ＶＳＬＰ）を生成するスロープ電圧生成部（１５）を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部（１０）を備え、前記制御部は、前記誤差電圧（ＶＣＭＰ）とスキップ判定電圧（ＶＴＳＫＰ）との比較結果に基づくスキップ信号（ＳＫＰ）を生成するスキップコンパレータ（２１）、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部（２３）を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記制御部は、ソフトスタート電圧（ＶＳＳ）を生成するソフトスタート電圧生成部（５１）を更に有し、前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を第１方向へと徐々に変化させ（例えば上昇させ）、前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第１方向側にあるときには（例えば“ＶＳＳ＞ＶＲＥＦ”のときには）、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも第２方向側にあるときには（例えば“ＶＳＳ＜ＶＲＥＦ”のときには）、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記第１方向及び前記第２方向は互いに逆であり、前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる構成（構成ＷＢ１）を有する。
上記構成ＷＢ１により、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うＰＷＭ制御を実行し、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御を実行する、といったことが可能となる。ソフトスタート電圧を利用したエラーアンプの機能により出力電圧を徐々に所望電圧に向かわせるソフトスタート動作を実現可能となるが、仮にスキップ判定電圧が常時所定電圧（構成ＷＢ１において最終的にスキップ判定電圧が固定されるべき電圧であって、図２３ではタイミングｔＤ２以降のＶＴＳＫＰに対応）にて固定されていると、常時固定されたスキップ判定電圧が理想的なソフトスタート動作を阻害することが懸念される。上記構成ＷＢ１により、このような懸念が解消される。
上記構成ＷＢ１に係るスイッチング電源用回路に関し、例えば、前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が前記第１方向（例えば上昇方向）に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第２方向（例えば低下方向）に向けて変化してゆき、前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベル（例えば“ＶＣＭＰ＞ＶＴＳＫＰ”のときＳＫＰをローレベル）とし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベル（例えば“ＶＣＭＰ＜ＶＴＳＫＰ”のときＳＫＰをハイレベル）とし、前記制御部は、前記スキップ信号が前記第１レベル（例えばローレベル）に維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベル（例えばハイレベル）に変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行する構成（構成ＷＢ２）としても良い。
これにより、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うＰＷＭ制御が実行され、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御が実行されることとなる。仮に、スキップ判定電圧が常時所定電圧（構成ＷＢ２において最終的にスキップ判定電圧が固定されるべき電圧であって、図２３ではタイミングｔＤ２以降のＶＴＳＫＰに対応）にて固定されていると、スイッチング電源用回路の起動直後においてスキップ信号が第２レベルとなってＰＷＭ制御が停止され、理想的なソフトスタート動作が阻害されることが懸念される。上記構成ＷＢ２により、このような懸念が解消される。
上記構成ＷＢ２に係るスイッチング電源用回路において、例えば、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向（例えば上昇方向）に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では（図１２参照）、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向（例えば上昇方向）に変化することで前記スキップ信号が前記第２レベル（例えばハイレベル）から前記第１レベル（例えばローレベル）へ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成（構成ＷＢ３）としても良い。
仮に、スキップ判定電圧が常時所定電圧（構成ＷＢ２において最終的にスキップ判定電圧が固定されるべき電圧であって、図２３ではタイミングｔＤ２以降のＶＴＳＫＰに対応）にて固定されていると、スイッチング電源用回路の起動直後においてスキップ信号が第２レベルとなってＰＷＭ制御が停止され、理想的なソフトスタート動作が阻害されることが懸念される。上記構成ＷＢ３により、このような懸念が解消される。
スキップ信号における第１レベル、第２レベルは、図１のスイッチング電源装置ＡＡでは、夫々、ローレベル、ハイレベルであるが、第１、第２レベルが、夫々、ハイレベル、ローレベルとなるようにスイッチング電源装置ＡＡを変形しても構わない。即ち、構成ＷＡ１～ＷＡ３及びＷＢ１～ＷＢ３に係るスイッチング電源用回路を含む本発明に係るスイッチング電源用回路において、第１レベル及び第２レベルの内、何れが高い電位を有していても構わない。スキップ信号が第１レベル、第２レベルであるとは、厳密には、スキップ信号のレベルが第１レベル、第２レベルであることを意味する（他の信号についても同様）。第１レベルのスキップ信号は第１論理値を有するスキップ信号であって且つ第２レベルのスキップ信号は第１論理値とは異なる第２論理値を有するスキップ信号である、と考えることもできる（他の信号についても同様）。また、上述の第１方向、第２方向は、図１のスイッチング電源装置ＡＡでは、夫々、上昇方向、低下方向であるが、第１方向、第２方向が、夫々、低下方向、上昇方向となるようにスイッチング電源装置ＡＡを変形しても構わない。即ち、構成ＷＡ１～ＷＡ３及びＷＢ１～ＷＢ３に係るスイッチング電源用回路を含む本発明に係るスイッチング電源用回路において、第１方向が上昇方向且つ第２方向が低下方向であっても良いし、第１方向が低下方向且つ第２方向が上昇方向であっても良い。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
ＡＡ スイッチング電源装置
１ 電源ＩＣ
１０ 制御部
１１ エラーアンプ
１５ スロープ電圧生成部
１６ メインコンパレータ
１７ セット信号生成部
１８ 制御信号生成部
２１ スキップコンパレータ
２２ ワンショットパルス生成部
２３ スキップ判定電圧生成部
５１ ソフトスタート電圧生成部
Ｍ１ 出力トランジスタ
Ｍ２ 同期整流トランジスタ
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＦＢ 帰還電圧

Claims (10)

  1. 出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、
    前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部を備え、
    前記制御部は、前記誤差電圧とスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータ、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、
    前記スキップ判定電圧生成部は、前記入力電圧又は前記出力トランジスタのデューティに応じて前記スキップ判定電圧を可変とし、
    前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第１方向とは逆の第２方向に向けて変化してゆき、
    前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベルとし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベルとし、
    前記制御部は、前記スキップ信号が前記第１レベルに維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベルに変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行し、
    前記制御部は、ソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、
    前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を前記第１方向へと徐々に変化させ、
    前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第１方向側にあるときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも前記第２方向側にあるときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、
    前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第１方向に向けて変化させ、その後、前記入力電圧に応じた電圧又は前記出力トランジスタのデューティに応じた電圧を前記スキップ判定電圧に設定する
    、スイッチング電源用回路。
  2. 前記スキップ判定電圧生成部は、前記ソフトスタート電圧を用いて前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる
    、請求項１に記載のスイッチング電源用回路。
  3. 前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向に向けて変化し、
    前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、
    前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、
    前記軽負荷制御では、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化することで前記スキップ信号が前記第２レベルから前記第１レベルへ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする
    、請求項１又は２に記載のスイッチング電源用回路。
  4. 前記スキップ判定電圧生成部は、前記入力電圧の低下又は前記出力トランジスタのデューティの増大に伴って前記スキップ判定電圧を前記第１方向に変化させる
    、請求項１～３の何れかに記載のスイッチング電源用回路。
  5. 前記出力トランジスタにインダクタが直列接続され、前記出力トランジスタがオン状態であるとき、前記出力トランジスタ及び前記インダクタを通じて前記入力電圧に基づく電流が流れる
    、請求項１～４の何れかに記載のスイッチング電源用回路。
  6. 出力トランジスタのスイッチング動作により入力電圧から出力電圧を生成するスイッチング電源用回路において、
    前記出力電圧に応じた帰還電圧と基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うＰＷＭ制御を実行可能な制御部を備え、
    前記制御部は、前記誤差電圧とスキップ判定電圧との比較結果に基づくスキップ信号を生成するスキップコンパレータ、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部を更に有して、前記ＰＷＭ制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、
    前記制御部は、ソフトスタート電圧を生成するソフトスタート電圧生成部を更に有し、
    前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を第１方向へと徐々に変化させ、
    前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第１方向側にあるときには、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも第２方向側にあるときには、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、
    前記第１方向及び前記第２方向は互いに逆であり、
    前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる
    、スイッチング電源用回路。
  7. 前記ＰＷＭ制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が前記第１方向に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第２方向に向けて変化してゆき、
    前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第１方向側にあるとき前記スキップ信号を第１レベルとし、前記誤差電圧が前記スキップ判定電圧よりも前記第２方向側にあるとき前記スキップ信号を第２レベルとし、
    前記制御部は、前記スキップ信号が前記第１レベルに維持されているとき前記ＰＷＭ制御を実行し、前記スキップ信号が前記第１レベルから前記第２レベルに変化すると前記ＰＷＭ制御を停止して前記軽負荷制御に移行する
    、請求項６に記載のスイッチング電源用回路。
  8. 前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第１方向に向けて変化し、
    前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化するよう構成されており、
    前記ＰＷＭ制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、
    前記軽負荷制御では、前記出力電圧の低下に伴って前記誤差電圧が前記第１方向に変化することで前記スキップ信号が前記第２レベルから前記第１レベルへ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする
    、請求項７に記載のスイッチング電源用回路。
  9. 前記スキップ判定電圧生成部は、前記ソフトスタート電圧を用いて前記スキップ判定電圧を徐々に前記第１方向に向けて変化させる
    、請求項６～８の何れかに記載のスイッチング電源用回路。
  10. 前記出力トランジスタにインダクタが直列接続され、前記出力トランジスタがオン状態であるとき、前記出力トランジスタ及び前記インダクタを通じて前記入力電圧に基づく電流が流れる
    、請求項６～９の何れかに記載のスイッチング電源用回路。
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