以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“M1”によって参照される出力トランジスタは(図1参照)、出力トランジスタM1と表記されることもあるし、トランジスタM1と略記されることもあり得るが、それらは全て同じものを指す。
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。
グランドとは、0V(ゼロボルト)の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
MOSFETを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解して良い。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
<<第1実施形態>>
本発明の第1実施形態を説明する。図1は、第1実施形態に係るスイッチング電源装置AAの全体構成図である。図1のスイッチング電源装置AAは、入力電圧VINから入力電圧VINよりも低い出力電圧VOUTを生成する降圧型DC/DCコンバータとして構成されている。入力電圧VIN及び出力電圧VOUTは正の直流電圧である。スイッチング電源装置AAは、スイッチング電源用回路としての電源IC1と、電源IC1の外部に設けられたインダクタL1、出力コンデンサC1、帰還抵抗R1及びR2を備える。
図2に電源IC1の外観の例を示す。電源IC1は、半導体集積回路を樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(半導体装置)であり、電源IC1を構成する各回路が半導体にて集積化されている。電源IC1としての電子部品の筐体には、IC1の外部に対し筐体から露出した外部端子が複数設けられている。尚、図2に示される外部端子の数は例示に過ぎない。
電源IC1に設けられる複数の外部端子の一部として、図1には外部端子TM1~TM4が示されている。外部端子TM1には入力電圧VINが入力される。外部端子TM2は後述のノードND1に接続される。外部端子TM3はグランドに接続される。外部端子TM4には後述の帰還電圧VFBが加わる。
電源IC1には、出力トランジスタM1及び同期整流トランジスタM2と、制御部10と、内部電源回路30と、が設けられる。制御部10に属さず且つ内部電源回路30と異なるブロック(リセット回路、保護回路等)が更に電源IC1に含まれうるが、ここでは、必要の無い限り、当該ブロックの図示及び機能説明を省略する。トランジスタM1及びM2はNチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)として構成されている。但し、トランジスタM1をPチャネル型のMOSFETとして構成する変形も可能である。
スイッチング電源装置AAは、出力トランジスタM1及び同期整流トランジスタM2を用いて同期整流方式にて直流-直流変換を行う。但し、トランジスタM2をダイオードに置きかえることもでき、この場合、スイッチング電源装置AAは非同期整流方式にて直流-直流変換を行うことになる。尚、トランジスタM1及びM2を含む任意のトランジスタについて、当該トランジスタがオン状態となっている区間をオン区間と称することがあり、当該トランジスタがオフ状態となっている区間をオフ区間と称することがある。
トランジスタM1のドレインは外部端子TM1に接続され、従って入力電圧VINの入力を受ける。トランジスタM1のソースとトランジスタM2のドレインはノードND1にて共通接続される。トランジスタM2のソースは外部端子TM3に接続される、即ちグランドに接続される。ノードND1に生じる電圧をスイッチ電圧と称し、記号“VSW”にて表す。インダクタL1の一端は外部端子TM2に接続され、インダクタL1の他端はノードND2に接続される。ノードND2に出力電圧VOUTが生じる。ノードND2とグランドとの間に出力コンデンサC1が接続される。また、ノードND2とグランドとの間に帰還抵抗R1及びR2の直列回路が設けられる。従って、帰還抵抗R1及びR2間の接続ノードには出力電圧VOUTの分圧である帰還電圧VFBが生じる。帰還抵抗R1及びR2間の接続ノードが外部端子TM4に接続されることで、外部端子TM4に帰還電圧VFBが加わる。尚、トランジスタM1をPチャネル型のMOSFETとして構成する場合にあってはトランジスタM1のソース及びドレインの関係が逆になる(即ち、トランジスタM1のソース、ドレインが、夫々、外部端子TM1、ノードND1に接続されることになる)。
図1において、“LD”は、ノードND2とグランドとの間に接続される負荷を表している。負荷LDは出力電圧VOUTに基づき駆動する任意の負荷(マイクロコンピュータ等)である。ノーND2から負荷LDに流れる、負荷LDの消費電流を負荷電流と称し、記号“ILD”にて表す。また、インダクタL1に流れる電流をインダクタ電流と称し、記号“IL”にて表す。
制御部10は、帰還電圧VFBと、出力トランジスタM1に流れる電流に応じた後述のスロープ電圧VSLPとに基づき、トランジスタM1及びM2のゲート電圧を制御することを通じてトランジスタM1及びM2のオン/オフを制御し、これによって出力電圧VOUTを所定の目標電圧VTG(例えば5V)に安定化させる。図1の制御部10では、所謂カレントモード制御方式にてトランジスタM1及びM2を駆動することが可能となっている。内部電源回路30は、入力電圧VINから所定の内部電源電圧VREGを生成する。制御部10内の各回路は内部電源電圧VREGに基づいて駆動する。
制御部10の内部構成を説明する。制御部10は、エラーアンプ11、基準電圧源12、抵抗13、コンデンサ14、スロープ電圧生成部15、メインコンパレータ16、セット信号生成部17、制御信号生成部18、ゲートドライバ19、逆流検出部20、スキップコンパレータ21、ワンショットパルス生成部22及びスキップ判定電圧生成部23を備える。説明の便宜上、まず、制御部10の内、スキップコンパレータ21、ワンショットパルス生成部22及びスキップ判定電圧生成部23の存在を無視し、他の部位の説明を行う。
エラーアンプ11は電流出力型のトランスコンダクタンスアンプである。エラーアンプ11の反転入力端子には外部端子TM4に加わる帰還電圧VFBが供給される。基準電圧源12は所定の正の直流電圧である基準電圧VREFを生成する。基準電圧VREFはエラーアンプ11の非反転入力端子に入力される。エラーアンプ11の出力端子は電源IC1内の配線であるラインLN1に接続される。尚、電源IC1にソフトスタート機能が設けられる場合には、エラーアンプ11に対しソフトスタート電圧も入力されるが、当該機能については後述するものとし、ここでは当該機能を無視する。
エラーアンプ11は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧VCMPを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧VFB、基準電圧VREFである。エラーアンプ11は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をラインLN1に対して入出力することで、ラインLN1に誤差電圧VCMPを生じさせる。具体的にはエラーアンプ11は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧VCMPが高くなるようにラインLN1に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧VCMPが低くなるようにラインLN1からエラーアンプ11に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。
ラインLN1とグランドとの間には抵抗13及びコンデンサ14の直列回路が接続される。当該直列回路は位相補償部として機能し、エラーアンプ11と協働してラインLN1に誤差電圧VCMPを生じさせる。具体的には抵抗13の一端がラインLN1に接続され、抵抗13の他端がコンデンサ14を介してグランドに接続される。抵抗13の抵抗値及びコンデンサ14の静電容量値を適切に設定することにより誤差電圧VCMPの信号位相を補償して出力帰還ループの発振を防ぐことができる。尚、抵抗13及びコンデンサ14の双方又は一方は、電源IC1の外部に設けられて、電源IC1に対して外付け接続されるものであっても良い。
スロープ電圧生成部15は、出力トランジスタM1のオン区間(即ち、出力トランジスタM1がオン状態となっている区間)において出力トランジスタM1に流れる電流に応じたスロープ電圧VSLPを生成する。
メインコンパレータ16は、スロープ電圧VSLPと誤差電圧VCMPとを比較して比較結果を示す信号RSTを出力する。メインコンパレータ16の出力信号RSTの内、ハイレベルの信号RSTのみがリセット信号として機能し、ローレベルの信号RSTはリセット信号に該当しない。以下、メインコンパレータ16からハイレベルの信号RSTが出力されることを、リセット信号の発行又は出力と表現することがある。メインコンパレータ16は、スロープ電圧VSLP及び誤差電圧VCMPに基づきリセット信号を発行するリセット信号生成部として機能する。
セット信号生成部17は、信号SETを制御信号生成部18に対して出力する。セット信号生成部17の出力信号SETの内、ハイレベルの信号SETのみがセット信号として機能し、ローレベルの信号SETはセット信号に該当しない。以下、セット信号生成部17からハイレベルの信号SETが出力されることを、セット信号の発行又は出力と表現することがある。セット信号生成部17は周期的にセット信号を発行できる他、後述の信号SKP及びOSHTに基づくセット信号の出力/非出力制御も可能であるが、詳細は後述される。
制御信号生成部18は、フリップフリップなどのロジック回路にて構成され、セット信号生成部17からの信号SETとメインコンパレータ16からの信号RSTとに基づいて、トランジスタM1及びM2のオン/オフ状態を指定する制御信号CNTを生成及び出力する。ゲートドライバ19は、制御信号CNTに基づいてトランジスタM1のゲート信号G1及びトランジスタM2のゲート信号G2を制御する。
図3に、信号SET、RST、CNT、G1及びG2の関係を示す。信号SET、RST、CNT、G1及びG2の夫々は、ハイレベル及びローレベルの何れかをとる二値信号である。
信号RSTがローレベルである状態でハイレベルの信号SETが制御信号生成部18に入力されたとき(即ちセット信号が発行されたとき)、制御信号CNTはハイレベルとなり、以後、ハイレベルの信号RSTが制御信号生成部18に入力されるまで(即ちリセット信号が発行されるまで)制御信号CNTはハイレベルに保持される。
信号SETがローレベルである状態でハイレベルの信号RSTが制御信号生成部18に入力されたとき(即ちリセット信号が発行されたとき)、制御信号CNTはローレベルとなり、以後、ハイレベルの信号SETが制御信号生成部18に入力されるまで(即ちセット信号が発行されるまで)制御信号CNTはローレベルに保持される。
信号SET及びRSTが共にローレベルである区間では、制御信号CNTは保持されたレベルにて維持される。制御部10において信号SET及びRSTが同時にハイレベルとなることは無い。
トランジスタM1及びM2から成るブロックを、便宜上、出力段と称する。出力段の状態は、出力ハイ状態と、出力ロー状態と、Hi-Z状態の何れかとなる。出力ハイ状態では、トランジスタM1、M2が夫々、オン状態、オフ状態である。出力ロー状態では、トランジスタM1、M2が夫々、オフ状態、オン状態である。Hi-Z状態では、トランジスタM1及びM2が共にオフ状態である。ゲートドライバ19は、制御信号CNTがハイレベルである区間では、ゲート信号G1、G2を、夫々、ハイレベル、ローレベルとすることで、出力段を出力ハイ状態とし、制御信号CNTがローレベルである区間では、ゲート信号G1、G2を、夫々、ローレベル、ハイレベルとすることで、出力段を出力ロー状態とする。但し、制御信号CNTがローレベルとなっている区間においても、逆流検出部20からハイレベルの逆流検出信号ZXOUTが出力されると、ゲートドライバ19は出力段を出力ロー状態からHi-Z状態に切り替え、以後、制御信号CNTがハイレベルに切り替わるまで、出力段をHi-Z状態に維持する。
逆流検出部20は、トランジスタM2のオン区間中にスイッチ電圧VSWをグランドの電位と比較することにより、トランジスタM2への逆流電流の有無を検出して、その検出結果を示す逆流検出信号ZXOUTを生成する。逆流検出信号ZXOUTはゲートドライバ19に供給される。逆流電流とは、ノードND1からトランジスタM2を介してグランドに流れ込む電流を指す。逆流検出信号ZXOUTのレベルは、スイッチ電圧VSWがグランドの電位よりも低いときにローレベルとなり、スイッチ電圧VSWがグランドの電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ZXOUTのレベルは、インダクタ電流ILがグランドからトランジスタM2を介してインダクタL1に向けて流れているときにローレベルとなり、インダクタ電流ILがインダクタL1からトランジスタM2を介しグランドに逆流しているときにハイレベルとなる。逆流電流が検知されたときに出力段をHi-Z状態にして逆流電流を遮断することで、軽負荷時の効率を向上させることができる。
上述の如く構成された制御部10は、帰還電圧VFB及びスロープ電圧VSLPに基づき、トランジスタM1及びM2を交互にオン、オフとする(即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える)スイッチング動作を行うことで、基準電圧VREFに応じた目標電圧VTGに出力電圧VOUTを安定化させることができ、スロープ電圧VSLPによる電流情報を用いることで負荷応答性を高めることができる。出力電圧VOUTの情報に加えて(即ち帰還電圧VFBに加えて)電流情報を用いてトランジスタM1及びM2を制御する方式はカレントモード制御方式と称され、その制御はカレントモード制御と称される。
尚、スイッチング動作において、トランジスタM1及びM2を交互にオン、オフとする(即ち、出力段を出力ハイ状態及び出力ロー状態間で切り替える)とは、出力ロー状態から出力ハイ状態への遷移の間に逆流検出信号ZXOUTに基づくHi-Z状態が介在することをも含む概念である。また、出力段の状態を出力ハイ状態及び出力ロー状態間で切り替える際、トランジスタM1及びM2を通じた貫通電流の発生を抑止すべく、トランジスタM1及びM2が同時にオフとされるデッドタイムが挿入されても良い。
スイッチング動作により、実質的に入力電圧VINのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧VSWとして現れるが、当該スイッチ電圧VSWがインダクタL1及び出力コンデンサC1にて平滑化されることで直流の出力電圧VOUTが得られる。
スロープ電圧VSLPについて説明を補足する。出力トランジスタM1のオン区間中において出力トランジスタM1に流れる電流は、出力トランジスタM1のオン区間中におけるインダクタ電流ILに等しいため、スロープ電圧VSLPは出力トランジスタM1のオン区間中におけるインダクタ電流ILの情報を示している。即ち、スロープ電圧VSLPは、出力トランジスタM1のオン区間中における出力トランジスタM1又はインダクタL1の電流情報を含んでいる。当該電流情報を含むスロープ電圧VSLPの生成方法として公知の任意の方法を利用できる。
図4(a)にスロープ電圧生成部15の構成の例を示し、図4(b)にスロープ電圧VSLPに関与する電流及び電圧の波形を示す。図4(a)のスロープ電圧生成部15は、IV変換部15aと、ランプ電圧生成部15bと、加算部15cと、備える。IV変換部15aは、出力トランジスタM1のオン区間中に出力トランジスタM1に流れる電流(即ち出力トランジスタM1のオン区間中におけるインダクタ電流IL)を電圧に変換することにより、当該電流に比例したセンス電圧VSNSを生成する。ランプ電圧生成部15bは、出力トランジスタM1のオン区間中において0Vを起点に徐々に増加する鋸波状のランプ電圧VRMPを生成する。加算部15cは、センス電圧VSNSとランプ電圧VRMPの和の電圧をスロープ電圧VSLPとして生成する。出力トランジスタM1のオン区間以外の区間においてスロープ電圧VSLPは0Vである(但し、所定のバイアス電圧値を有していても良い)。周知の如く、ランプ電圧VRMPの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
[基本スイッチング制御]
次に、負荷電流ILDが比較的大きい場合に制御部10にて実行可能な基本スイッチング制御について説明する。ここにおける負荷電流ILDが比較的大きい状態とは、スキップコンパレータ21の出力信号SKPがローレベルに維持される状態に対応し、この状態において、スキップコンパレータ21及びワンショットパルス生成部22は有意に機能しない。そこで、スキップコンパレータ21及びワンショットパルス生成部22の存在を無視して基本スイッチング制御を説明する。
図5(a)に示す如く、セット信号生成部17は、所定の基準周波数fCLKを有するクロック信号CLKを生成するクロック生成部17aを備え、基本スイッチング制御が実行される状態を含み、基本的にはクロック信号CLKに基づき信号SETを生成及び出力することができる。図5(b)に示す如く、クロック信号CLKは、基準周波数fCLKにてパルスが生じる信号であり、クロック信号CLKの周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号CLKに生じる。クロック信号CLKにおいて、ハイレベルとなる区間の間隔は、クロック信号CLKの1周期分の時間TP1、即ち基準周波数fCLKの逆数と一致する。クロック信号CLKに基づき信号SETが生成される場合、クロック信号CLKのダウンエッジを契機にして信号SETが所定の微小時間だけハイレベルとなる。即ち、クロック信号CLKに基づき信号SETが生成される場合、信号SETはクロック信号CLKを上記微小時間だけ時間の遅れ方向にシフトした信号となる。
パルス等について述べられる微小時間は、本発明において特に有意な長さを持たない。このため、以下の説明では、微小時間は十分に短い時間であるとして適宜ゼロとみなされる。また、ここでは、クロック信号CLKから信号SETが生成されているが、基本スイッチング制御においてクロック信号CLKそのものを信号SETとして制御信号生成部18に供給するようにしても良い。また、基本スイッチング制御において、クロック信号CLKのダウンエッジの発生がセット信号の発行に相当すると考えても良い。
図6に基本スイッチング制御のタイミングチャートを示す。出力段が出力ロー状態であって且つクロック信号CLKがローレベルであるタイミングtA0を起点にして基本スイッチング制御を説明する。基本スイッチング制御において、タイミングtA0ではスロープ電圧VSLPは0Vであり、その後、タイミングtA1にてクロック信号CLKにパルスが生じるとクロック信号CLKのダウンエッジを契機として信号SETが微小時間だけハイレベルとなる、即ちセット信号が発行される。セット信号の発行を受けて制御信号CNTがローレベルからハイレベルに切り替わることで出力段は出力ロー状態から出力ハイ状態に切り替わる。出力段が出力ハイ状態である区間では、インダクタ電流ILが徐々に増大してゆき、これに連動してスロープ電圧VSLPも徐々に上昇してゆく。そして、誤差電圧VCMP未満であったスロープ電圧VSLPがタイミングtA2にて誤差電圧VCMPにまで達すると、メインコンパレータ16の出力信号RSTがローレベルからハイレベルに切り替わる、即ちリセット信号が発行される。リセット信号の発行を受けて制御信号CNTがハイレベルからローレベルに切り替わることで出力段は出力ハイ状態から出力ロー状態に切り替わる。出力段が出力ロー状態となると、速やかにスロープ電圧VSLPが0Vまで低下するため、信号RSTはローレベルに戻る。以後、同様の動作が繰り返される。
このように、基本スイッチング制御では、基準周波数fCLKを有するクロック信号CLKのダウンエッジに応答してセット信号が発行されることになるため、トランジスタM1及びM2は基準周波数fCLKにてPWM制御されることになる。即ち、基本スイッチング制御では、入力電圧VINが基準周波数fCLKにてパルス幅変調されることで出力電圧VOUTが得られる。“PWM”はパルス幅変調の略語である。
図7は、基本スイッチング制御が実行されているときにおいて負荷電流ILDが低下したときの波形変化を表している。図7において、実線波形311、312、313は、夫々、負荷電流ILDの大きさが第1の大きさであるときのインダクタ電流IL、誤差電圧VCMP、スロープ電圧VSLPの波形を表し、破線波形314、315、316は、夫々、負荷電流ILDの大きさが第1の大きさから第2の大きさへと低下したときのインダクタ電流IL、誤差電圧VCMP、スロープ電圧VSLPの波形を表す。尚、図7において、スイッチ電圧VSWがローレベルとなる区間では、波形313と波形316が互いに重なり合っている。
上述の回路構成から理解されるように、カレントモード制御の一種である基本スイッチング制御では負荷電流ILDに応じて誤差電圧VCMPが変動し、例えば図7に示す如く負荷電流ILDの大きさが第1の大きさから第2の大きさに減少すると、インダクタ電流ILの平均値が減少すると共に誤差電圧VCMPが低下する。負荷電流ILDの減少に対して誤差電圧VCMPに変化が無かったとしたならば、出力コンデンサC1への充電量が負荷電流ILDに対して過大となって出力電圧VOUTが上昇するため、誤差電圧VCMPが低下するように作用する。
[パルススキップ制御]
次に、負荷電流ILDが比較的に小さいときに実行可能なパルススキップ制御について説明する。パルススキップ制御の実現にはスキップコンパレータ21が利用される。スキップコンパレータ21の反転入力端子、非反転入力端子には、夫々、誤差電圧VCMP、スキップ判定電圧VTSKPが入力される。スキップ判定電圧VTSKPはスキップ判定電圧生成部23にて生成される。スキップ判定電圧生成部23は、スキップ判定電圧VTSKPを入力電圧VIN又は出力トランジスタM1のデューティに応じて変化させる機能、及び、電源IC1の起動時においてスキップ判定電圧VTSKPを徐々に上昇させる機能を有するが、それらの機能については後の第3実施形態で説明するものとし、ここでは、スキップ判定電圧VTSKPが所定の正の直流電圧にて固定されていることを想定する。スキップコンパレータ21は、誤差電圧VCMPとスキップ判定電圧VTSKPとを比較して比較結果に基づくスキップ信号SKPを出力する。具体的には、スキップコンパレータ21は、スキップ判定電圧VTSKPが誤差電圧VCMPより高ければハイレベルのスキップ信号SKPを出力し、誤差電圧VCMPがスキップ判定電圧VTSKPより高ければローレベルのスキップ信号SKPを出力する。誤差電圧VCMPとスキップ判定電圧VTSKPとが一致する場合、スキップ信号SKPのレベルはローレベル及びハイレベルの何れかとなる。セット信号生成部17はスキップ信号SKPがハイレベルであるときパルススキップ制御を行うことができる。
図8を参照してパルススキップ制御を説明する。図8の動作例において、タイミングtA2の後のタイミングtA3の直前までは、“VCMP>VTSKP”であるが故にスキップ信号SKPがローレベルに維持されている。スキップ信号SKPがローレベルである区間(図8では、タイミングtA3の直前までの区間)では上述の基本スイッチング制御をできる。故に、図8の動作例において、タイミングtA0からtA2までの動作は上述した通りであって、タイミングtA3の直前までは基本スイッチング制御が実行されている。
図8の動作例では、負荷電流ILDの低下に伴い、タイミングtA0からタイミングtA3以降に亘って誤差電圧VCMPが単調減少することが想定されており、タイミングtA2の後、クロック信号CLKに次のパルスが生じる前のタイミングtA3を境に誤差電圧VCMPがスキップ判定電圧VTSKPを下回り、結果、タイミングtA3にてスキップ信号SKPがローレベルからハイレベルに切り替わる。セット信号生成部17は、タイミングtA3にてスキップ信号SKPがハイレベルに切り替わると、スキップ信号SKPがハイレベルに維持されている区間においてパルススキップ制御を行う。
パルススキップ制御では、クロック信号CLKに同期した基本スイッチング制御が停止される。具体的には、パルススキップ制御では、ハイレベルのスキップ信号SKPに基づき、セット信号生成部17内において、クロック信号CLKをマスクする信号が発行され、その結果、信号SETがローレベルに維持される。従って、タイミングtA3以降、スキップ信号SKPがハイレベルに維持されている限り、信号SETがローレベルに維持されることになるため、出力トランジスタM1はオフに維持される。図8において、破線パルス333はマスクされたクロック信号CLKのパルスを表し、破線パルス334及び335は、パルススキップ制御が行われなかったとしたならば信号SET及びRSTに生じていたであろうパルスを表し、破線波形331及び332はパルススキップ制御が行われなかったとしたならばスイッチ電圧VSW及びスロープ電圧VSLPに含まれていたであろう電圧の波形を表している。上述のパルススキップ制御によりスイッチング損失が低減されて軽負荷時の効率向上が図られる。
[参考復帰制御]
次に、パルススキップ制御から復帰するための制御として参考復帰制御を説明する。図9は参考復帰制御の説明図である。参考復帰制御では、スキップ信号SKPのハイレベルからローレベルへの切り替わりに応答して、クロック信号CLKのマスクを解除し、以後、単純に上述の基本スイッチング制御を再開する。
出力電圧VOUTの低下は誤差電圧VCMPの上昇をもたらすため、スキップ信号SKPのハイレベルからローレベルへの切り替わりは出力電圧VOUTの低下を意味している。目標電圧VTGからみて出力電圧VOUTが低下したとき、速やかに出力電圧VOUTを目標電圧VTGに戻すことが要求されるが、クロック信号CLKとスキップ信号SKPとは非同期であるため、参考復帰制御を用いた場合、スキップ信号SKPがローレベルに切り替わってから次にセット信号が発行されるまでに、比較的大きな時間が経過する場合が生じる。結果、参考復帰制御を用いた場合、クロック信号CLKのマスク解除後、セット信号が発行されるまでに出力電圧VOUTが目標電圧VTGに対して大きく低下することがある。
出力電圧VOUTは目標電圧VTGにて安定化されるべきであるので、出力電圧VOUTが目標電圧VTGに対して大きく低下すること自体、好ましくないし、参考復帰制御を用いるとクロック信号CLKのマスク解除後の出力電圧VOUTの変動が大きくなることがある(即ち出力電圧VOUTのリプルが大きくなることがある)。クロック信号CLKのマスク解除後、出力電圧VOUTを目標電圧VTGにまで速やかに戻すためにセット信号を複数回連続的に発行するという方法も考えられるが、その方法を利用したとしても出力電圧VOUTのリプルが大きくなりうることに変わりは無い。
[改良復帰制御]
そこで、パルススキップ制御から復帰するための制御として、制御部10は改良復帰制御を実行可能とされている。改良復帰制御には図1のワンショットパルス生成部22(以下、生成部22と略記され得る)が利用される。生成部22は、スキップ信号SKPにダウンエッジが生じたとき(即ちスキップ信号SKPのハイレベルからローレベルへの切り替わりがあったとき)、スキップ信号SKPのダウンエッジに応答してワンショットパルスを発生させ、ワンショットパルスを信号OSHTに含めてセット信号生成部17に出力する。尚、以下では、ワンショットパルスの生成(発生)をワンショットパルスの発行と表現することもある。
図10に、信号SKP、SKPIN及びOSHTに関係を示す。スキップ信号SKPを参照する回路(例えば生成部17及び22)には、スキップ信号SKPのノイズを除去するためのフィルタが設けられており、ノイズ除去後のスキップ信号SKPが信号SKPINに相当する。スキップ信号SKPを参照する回路(例えば生成部17及び22)は、信号SKPINに基づいて動作する。具体的には、上記フィルタは、原則として、スキップ信号SKPがローレベルであれば信号SKPINもローレベルとし且つスキップ信号SKPがハイレベルであれば信号SKPINもハイレベルとするが、スキップ信号SKPのダウンエッジに応答して信号SKPINにダウンエッジを発生させた後は、スキップ信号SKPのレベルに関係なく、所定のロー保持時間、信号SKPINをローレベルに維持する。スキップ信号SKPのダウンエッジに連動して信号SKPINのダウンエッジが生じるため、スキップ信号SKPのダウンエッジと信号SKPINのダウンエッジとは等価であると考えて良い。
生成部22は、信号OSHTを原則としてローレベルに維持し、スキップ信号SKPのダウンエッジが発生したときに限り、スキップ信号SKPのダウンエッジを契機として(実際には信号SKPINのダウンエッジを契機として)微小時間だけ信号OSHTをハイレベルとする。信号OSHTに含まれ得る、微小時間だけハイレベルとなるパルス信号がワンショットパルスである。
図11に、改良復帰制御のタイミングチャートを示す。上述のタイミングtA0からタイミングtA3までの流れにより基本スイッチング制御を経てパルススキップ制御が開始された後(図8参照)、スキップ判定電圧VTSKPを下回っていた誤差電圧VCMPが増加してきてタイミングtA4にてスキップ判定電圧VTSKPに達したとする。そうすると、タイミングtA4において、信号SKP及びSKPINにダウンエッジが生じ、信号SKP及びSKPINのダウンエッジを契機として信号OSHTにワンショットパルス(図11では“パルス351”に対応)が生じる。
セット信号生成部17は、信号OSHTにワンショットパルスが生じたことに応答して信号SETを微小時間だけハイレベルとする、即ちセット信号を発行する。セット信号の発行を契機として制御信号CNTにアップエッジが生じるため、出力段の状態が出力ロー状態又はHi-Z状態から出力ハイ状態へと切り替えられる。実際には信号等に遅延があるが、ここでは、タイミングtA4における信号SKP及びSKPINにダウンエッジに伴い、タイミングtA4にて、ワンショットパルスの生成、セット信号の発行、及び、出力段の出力ハイ状態への切り替えが生じると考える。
タイミングtA4の後、上昇してきたスロープ電圧VSLPがタイミングtA5にて誤差電圧VCMPに達すると、リセット信号(即ちハイレベルの信号RST)が発行されるので、制御信号CNTがハイレベルからローレベルに切り替えられ、出力段の状態は出力ハイ状態から出力ロー状態へと切り替えられる。特に図示しないが、タイミングtA5の後、ハイレベルの逆流検出信号ZXOUTが生じると、出力段がHi-Z状態に切り替えられる。
また、セット信号生成部17は、ワンショットパルスの発生タイミング、即ちタイミングtA4を内部クロック信号の動作開始タイミングに設定する。タイミングtA4が動作開始タイミングに設定された内部クロック信号を、上述のクロック信号CLKと区別するために、クロック信号CLK2を称する。上述のクロック信号CLKはパルススキップ制御が行われる前の内部クロック信号に相当すると解して良い。クロック信号CLK2は所定の周波数fCLK2(例えば300kHz)を有する。クロック信号CLK2は、周波数fCLK2にてパルスが生じる信号であり、クロック信号CLK2の周期ごとに微小時間だけハイレベルをとなるパルスがクロック信号CLK2に生じる(後述の図13も参照)。クロック信号CLK2において、ハイレベルとなる区間の間隔は、クロック信号CLK2の1周期分の時間TP2、即ち周波数fCLK2の逆数と一致する。タイミングtA4から時間TP2が経過したタイミングにおいてクロック信号CLK2に1回目のパルスが発生し、以後、周波数fCLK2にて周期的にクロック信号CLK2にパルスが生じる。信号SKPINにおける上記のロー保持時間は、クロック信号CLK2に基づき決定されて良く、図11では、タイミングtA4から周波数fCLK2の逆数分の時間TP2が経過したタイミングtA6にてクロック信号CLK2にパルスが発生し、そのパルスを契機に信号SKPINのアップエッジが生じている(但し、ここでは、タイミングtA4の後、タイミングtA6よりも前に信号SKPにアップエッジが生じると仮定されている)。
このように、改良復帰制御では、スキップ信号SKPのハイレベルからローレベルへの遷移に応答して、基本スイッチング動作におけるクロック信号CLKとは非同期で、即時に出力トランジスタM1をターンオンする。これにより、出力電圧VOUTの低下に応答して素早く出力コンデンサC1に電荷を供給することができるため、参考復帰制御の採用時との比較において出力電圧VOUTのリプルを低く抑えることが可能となる。
制御部10等の動作について説明を加える。制御部10は、スキップ信号SKPが第1レベル(例えばローレベル)であるとき、クロック信号CLKに同期してスイッチング動作を実行する基本スイッチング制御を行うことが可能であり(図6及び図8参照)、基本スイッチング制御を行っているときにスキップ信号SKPが第2レベル(例えばハイレベル)に変化するとクロック信号CLKに同期したスイッチング動作を停止するパルススキップ制御を行うことができる(図8参照)。その後、スキップ信号SKPが第2レベル(例えばハイレベル)から第1レベル(例えばローレベル)に遷移したとき、制御部10は、基本スイッチング制御におけるクロック信号CLKとは非同期で出力トランジスタM1をターンオンする(図11参照)。
より具体的には、スイッチング電源装置AAでは、基本スイッチング制御において、負荷電流ILDが大きくなるほど誤差電圧VCMPが第1方向(例えば上昇方向)に向けて変化してゆき、且つ、負荷電流ILDが小さくなるほど誤差電圧VCMPが第1方向とは逆の第2方向(例えば低下方向)に向けて変化してゆくように帰還制御ループが形成されている。また、スキップコンパレータ21は、誤差電圧VCMPの第2方向(例えば低下方向)への変化により誤差電圧VCMP及びスキップ判定電圧VTSKP間の高低関係が逆転したとき、スキップ信号SKPを第1レベル(例えばローレベル)から第2レベル(例えばハイレベル)に変化させ、且つ、誤差電圧VCMPの第1方向(例えば上昇方向)への変化により誤差電圧VCMP及びスキップ判定電圧VTSKP間の高低関係が逆転したとき、スキップ信号SKPを第2レベル(例えばハイレベル)から第1レベル(例えばローレベル)に変化させるように構成されている。
加えて、エラーアンプ11は、出力電圧VOUTの低下に伴って誤差電圧VCMPが第1方向(例えば上昇方向)に変化するよう構成されている。このため、第2レベル(例えばハイレベル)のスキップ信号SKPに基づくパルススキップ制御の開始後、出力電圧VOUTの低下に伴って誤差電圧VCMPが第1方向(例えば上昇方向)に変化し、これによってスキップ信号SKPが第2レベル(例えばハイレベル)から第1レベル(例えばローレベル)に遷移したとき、制御部10は、基本スイッチング制御におけるクロック信号CLKとは非同期で出力トランジスタM1をターンオンすることになる(図11参照)。
スキップ信号SKPにおける第1レベル、第2レベルは、図1のスイッチング電源装置AAでは、夫々、ローレベル、ハイレベルであるが、第1、第2レベルが、夫々、ハイレベル、ローレベルとなるようにスイッチング電源装置AAを変形しても構わない(後述の他の任意の実施形態においても同様)。スキップ信号SKPが第1レベル、第2レベルであるとは、厳密には、スキップ信号のレベルが第1レベル、第2レベルであることを意味する(他の信号についても同様)。第1レベルのスキップ信号SKPは第1論理値を有するスキップ信号SKPであって且つ第2レベルのスキップ信号SKPは第1論理値とは異なる第2論理値を有するスキップ信号SKPである、と考えることもできる(他の信号についても同様)。また、誤差電圧VCMPの変化の方向としての第1方向、第2方向は、図1のスイッチング電源装置AAでは、夫々、上昇方向、低下方向であるが、第1方向、第2方向が、夫々、低下方向、上昇方向となるようにスイッチング電源装置AAを変形しても構わない(後述の他の任意の実施形態においても同様)。
制御部10は、スキップ信号SKPの第2レベル(例えばハイレベル)から第1レベル(例えばローレベル)への遷移に応答して特定信号を生成する特定信号生成部を有し、特定信号に基づき出力トランジスタM1をターンオンする。ワンショットパルス生成部22は特定信号生成部の例であり、ワンショットパルスは特定信号の例である。本発明において、特定信号の形態はパルス信号に限定されない。
そして、制御部10は、特定信号(ここではワンショットパルス)に基づき出力トランジスタM1をターンオンした後、メインコンパレータ16による誤差電圧VCMPとスロープ電圧VSLPとの比較結果に基づき出力トランジスタM1のターンオフタイミングを決定すると良い(図11のタイミングtA5参照)。
図12に、負荷電流ILDが比較的小さく、スキップ制御と改良復帰制御が交互に繰り返されるケースでのタイミングチャートを示す。図12において、371、372及び373は、信号OSHTに発生する3つのワンショットパルスを表しており、381、382、383は、夫々、ワンショットパルス371、372、373に応答して発行されるセット信号を表す。図12のケースでは、スキップ信号SKPのダウンエッジに応答してワンショットパルス(例えば371)が発行され、出力電圧VOUTが持ち上がることでスキップ信号SKPがハイレベルに戻る。その後、出力電圧VOUTが徐々に低下してくるとスキップ信号SKPに再度ダウンエッジに応答してワンショットパルス(例えば372)が再度発行される。以下、同様の動作が繰り返される。図12のようなケースでは、誤差電圧VCMPがスキップ判定電圧VTSKP近辺にて安定化するような動作が実現され、また制御信号CNTがハイレベルであるときのスロープ電圧VSLPの傾きは一定であるので、ワンショットパルスの発行ごとの制御信号CNTのハイレベル区間は実質的に一定となる。故に、図12のケースでは、コンスタントオンタイム制御と実質的に等価な制御が行われると言える。
ワンショットパルスの発行間隔は負荷電流ILDに依存し、負荷電流ILDの増大につれてワンショットパルスの発行間隔は狭まる。その発行間隔が所定間隔にまで狭まると、以後は、クロック信号CLK2に同期してセット信号の発行を行うPWM制御に移行にしても良い。このPWM制御は、セット信号がクロック信号CLK2に同期して発行される点を除き、上述の基本スイッチング制御と同様である。
<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態並びに後述の第3及び第4実施形態は第1実施形態を基礎とする実施形態であり、第2~第4実施形態において特に述べない事項に関しては、矛盾の無い限り、第1実施形態の記載が第2~第4実施形態にも適用される。第2実施形態の記載を解釈するにあたり、第1及び第2実施形態間で矛盾する事項については第2実施形態の記載が優先されて良い(後述の第3及び第4実施形態についても同様)。矛盾の無い限り、第1~第4実施形態の内、任意の複数の実施形態を組み合わせても良い。
図13に第2実施形態に係る制御のタイミングチャートを示す。図13におけるタイミングtB1は第1実施形態で述べたタイミングtA4(図11参照)に相当し、タイミングtB1よりも前の動作は第1実施形態で述べた通りであって良い。タイミングtB1において、信号SKP及びSKPINにダウンエッジが生じ、信号SKP及びSKPINのダウンエッジを契機として信号OSHTにワンショットパルス411が生じる。セット信号生成部17は、信号OSHTにワンショットパルス411が生じたことに応答して信号SETを微小時間だけハイレベルとする、即ちセット信号431を発行する。セット信号431の発行を契機として出力段が出力ハイ状態に切り替わること、及び、その後にスロープ電圧VSLPが誤差電圧VCMPに達したことを契機としてリセット信号の発行を介し出力段が出力ロー状態に切り替わることは、第1実施形態で述べた通りである(後述の他のセット信号についても同様)。
セット信号生成部17は、ワンショットパルス411の発生タイミング、即ちタイミングtB1を内部クロック信号の動作開始タイミングに設定する。図13の例においては、タイミングtB1が動作開始タイミングに設定された内部クロック信号がクロック信号CLK2と称される。第1実施形態でも述べたように、クロック信号CLK2は所定の周波数fCLK2(例えば300kHz)を有し、クロック信号CLK2の周期ごとにクロック信号CLK2にパルスが生じる。従って、タイミングtB1からクロック信号CLK2の1周期分の時間TP2が経過したタイミングtB2においてクロック信号CLK2にパルス422が生じ、その後、更に時間TP2が経過したタイミングtB3においてクロック信号CLK2にパルス423が生じる。
図13に示す状況とは異なるが、スキップ信号SKPのダウンエッジに応答したワンショットパルス411の発生後、パルス422が生じるまでに、リセット信号の発行及びスキップ信号SKPのアップエッジを経てスキップ信号SKPに再度のダウンエッジが生じ、スキップ信号SKPに再度のダウンエッジに応答して再度のワンショットパルスが発生するケースを考える。当該ケースは、換言すれば、スキップ信号SKPのダウンエッジのタイミングtB1から所定時間内に(即ちクロック信号CLK2の1周期分の時間内に)スキップ信号SKPに再度のダウンエッジが生じるケースである。当該ケースでは、セット信号生成部17は、再度のワンショットパルス(スキップ信号SKPの再度のダウンエッジ)に応答してセット信号を発行すれば良く、これによって再度のワンショットパルスに応答して出力段が出力ハイ状態とされる。
上記ケースは図12のケースに対応している。図12のケースでは、ワンショットパルス371の発生後、クロック信号CLK2の1周期分の時間TP2が経過するまでに、リセット信号の発行及びスキップ信号SKPのアップエッジを経てスキップ信号SKPの再度のダウンエッジが生じることでワンショットパルス372が発生しており、故に、セット信号生成部17はワンショットパルス372に応答してセット信号382を発行している。図12に示すケースは、負荷電流ILDが比較的小さく、ワンショットパルスの1回の発行により出力コンデンサC1が十分に充電されるケース(即ち、出力電圧VOUTが目標電圧VTGにまで持ち上がるケース)に相当する。
これに対し、図13に示すケースは、タイミングtB1近辺からの負荷電流ILDが比較的大きく、ワンショットパルスの1回の発行では出力コンデンサC1が十分に充電されないケースに相当し、タイミングtB1以降、タイミングtB2及びtB3を含めて、スキップ信号SKPがローレベルに維持されている。
図13のケースにおいて、セット信号生成部17は、タイミングtB2におけるクロック信号CLK2でのパルス422の発生を契機として、クロックマスク信号XCLKMSKをローレベルからハイレベルに切り替える。信号XCLKMSKは、クロック信号CLK2に基づきセット信号を発行するか否かを指定する信号であって、セット信号生成部17により生成される。スキップ信号SKPがハイレベルであるとき、信号XCLKMSKはローレベルとされる。スキップ信号SKPのダウンエッジのタイミングから所定時間内に(即ち、クロック信号CLK2の1周期分の時間内に)スキップ信号SKPに再度のダウンエッジが生じなかったとき、信号XCLKMSKにアップエッジが生じる。
信号XCLKMSKがハイレベルであるときに限り、クロック信号CLK2に基づきセット信号が発行される。故に、図13のケースでは、タイミングtB2にてクロック信号CLK2でのパルス422に同期してセット信号432が発行され、タイミングtB3にてクロック信号CLK2でのパルス423に同期してセット信号433が発行される。厳密には、信号XCLKMSKがハイレベルであるとき、クロック信号CLK2のダウンエッジに同期してセット信号が発行される。以後、同様の動作が繰り返される。
図12には特に示されていないが、図12のケースでは、信号XCLKMSKがローレベルに維持されていることが想定されている。信号XCLKMSKがローレベルであるときには、ワンショットパルスに基づきセット信号が発行される。信号XCLKMSKに応じ、ワンショットパルス及びクロック信号CLK2の何れかを選択的に用いてセット信号を発行するセレクタをセット信号生成部17に設けておくことができる。
このように、制御部10は、スキップ信号SKPのダウンエッジのタイミングtB1から所定時間内に(即ち、クロック信号CLK2の1周期分の時間内に)スキップ信号SKPの再度のダウンエッジが生じなかったとき、負荷電流ILDが比較的大きいと判断して、タイミングtB1から上記所定時間が経過したタイミングtB2を起点に、クロック信号CLK2に同期した出力段のPWM制御を開始する。これにより、シームレスな制御の切り替えが可能となる。クロック信号CLK2に同期したPWM制御において、PWM周波数(パルス幅変調の周波数)は周波数fCLK2にて固定され、出力段の出力デューティは誤差電圧VCMP及びスロープ電圧VSLPに依存して定まる。即ち、タイミングtB2以降に行われるPWM制御は周波数fCLK2をPWM周波数としたカレントモードでのPWM制御である。出力段の出力デューティとは、PWM制御の1周期に占める、出力トランジスタM1のオン区間の割合を指す。
<<第3実施形態>>
本発明の第3実施形態を説明する。第3実施形態では、第1及び第2実施形態に対して適用可能な改良技術を説明する。尚、本実施形態で述べるPWM制御とは、クロック信号CLKに同期したPWM制御(即ち上述の基本スイッチング制御)又はクロック信号CLK2に同期したPWM制御に相当する。
電源IC1における制御部10は、負荷LDが比較的重いときには(即ち負荷電流ILDが比較的大きいときには)、上述のPWM制御を実行可能であり、負荷LDが比較的軽いときには(即ち負荷電流ILDが比較的小さいときには)、軽負荷制御を実行することができる。軽負荷制御とは、図12に示す如く、スキップ信号SKPに応じて実行されるスイッチング制御を指す。
PWM制御の例である基本スイッチング制御が実行されている状態を起点にして、より具体的に説明する。制御部10は、スキップ信号SKPがローレベルに維持されているときにおいて基本スイッチング制御を実行し、スキップ信号SKPがローレベルからハイレベルに遷移すると基本スイッチング制御を停止してパルススキップ制御(図8参照)を含む軽負荷制御を実行する。
基本スイッチング制御では、クロック信号CLKに同期して出力段を出力ハイ状態とした後(即ち出力トランジスタM1をターンオンした後)、帰還電圧VFBとスロープ電圧VSLPとの比較結果に基づくタイミングで出力段を出力ロー状態とする(即ち出力トランジスタM1をターンオフする)。尚、出力段とは、上述したようにトランジスタM1及びM2から成るブロックを指す。
一方、スキップ信号SKPがハイレベルに移行することで遷移する軽負荷制御では、パルススキップ制御により出力電圧VOUTの低下が見込まれる。但し、軽負荷制御では、図12に示す如く、出力電圧VOUTの低下に伴って誤差電圧VCMPが上昇することでスキップ信号SKPがハイレベルからローレベルに遷移すると、その遷移に応答して出力段を出力ハイ状態とし(即ち出力トランジスタM1をターンオンし)、その後、帰還電圧VFBとスロープ電圧VSLPとの比較結果に基づくタイミングで出力段を出力ロー状態とする(即ち出力トランジスタM1をターンオフする)。軽負荷制御が維持されるケースでは、スキップ信号SKPのダウンエッジを契機とした出力トランジスタM1のターンオンにより“VCMP<VTSKP”となるまで出力電圧VOUTが持ち上がり、結果、スキップ信号SKPがハイレベルに戻る(図12参照)。スキップ信号SKPがハイレベルに戻った後は、上述の動作が繰り返される。
このように、軽負荷制御では、スキップ信号SKPのレベル変化に応じて(誤差電圧VCMP及びスキップ判定電圧VTSKP間の高低関係の変化に応じて)スイッチング動作が行われることになる。より具体的には、軽負荷制御では、
動作a:スキップ信号SKPがハイレベルであるときにおける出力電圧VOUTの低下、
動作b:出力電圧VOUTの低下に伴う誤差電圧VCMPの上昇を通じ“VCMP>VTSKP”となることによるスキップ信号SKPのローレベルへの遷移、
動作c:スキップ信号SKPのローレベルへの遷移に伴う出力トランジスタM1のターンオン、
動作d:帰還電圧VFBとスロープ電圧VSLPとの比較結果に基づく出力トランジスタM1のターンオフ、
動作e:出力トランジスタM1のターンオンに伴う誤差電圧VCMPの低下を通じ“VCMP<VTSKP”となることによるスキップ信号SKPのハイレベルへの復帰、
が繰り返し実行されることになる。
軽負荷制御が継続的に実行されているとき、図12に示す如く、誤差電圧VCMPはスキップ判定電圧VTSKPを中心に上下することになり、誤差電圧VCMPはスキップ判定電圧VTSKPと概略的に等しいと考えることができる。
ところで、ここまでは特に意識しなかったが、入力電圧VINは所定の電圧範囲内で変動しうる。入力電圧VINの変動範囲を、以下、入力電圧範囲と称することがある。例えば、入力電圧VINが所定の下限電圧VINLから所定の上限電圧VINHまでの入力電圧範囲内で変動することが許容されており、その入力電圧範囲内で安定して動作することが電源IC1に要求される。ここで、“0<VINL<VINH”であり、例えば、下限電圧VINL、上限電圧VINHは、夫々、12V、36Vである。
基本スイッチング制御のようなPWM制御において、出力段の出力デューティ(PWM制御の1周期に占める、出力トランジスタM1のオン区間の割合)は入力電圧VINに依存し、故に、PWM制御の各周期における出力トランジスタM1のオン時間も入力電圧VINに依存する。PWM制御の各周期における出力トランジスタM1のオン時間を“TON_PWM”で表す。PWM制御におけるPWM周波数を“freq”で表すと、出力電圧VOUTが所望の目標電圧VTGが安定化されている状況において、“TON_PWM=(VOUT/VIN)(1/freq)”となる。図14に、入力電圧VINが相対的に低いときのオン時間TON_PWMと入力電圧VINが相対的に高いときのオン時間TON_PWMとの関係を概念的に示す。
他方、負荷電流ILDが一定であると仮定すれば、軽負荷制御でも、PWM制御に類似して出力トランジスタM1が周期的にターンオンされることになる。軽負荷制御における1回あたりの出力トランジスタM1のオン時間を“TON_LLM”で表す。軽負荷制御が継続的に実行されているとき、誤差電圧VCMPは概ねスキップ判定電圧VTSKPと等しくなり、スロープ電圧VSLPが誤差電圧VCMPに達した時点で出力トランジスタM1がターンオフされるのであるから、軽負荷制御でのオン時間TON_LLMはスキップ判定電圧VTSKPに略比例することになる(図15参照)。
電源IC1の設計段階において様々な条件下におけるオン時間TON_PWM及びTON_LLMが設定及び調整され、或る特定の条件下ではオン時間TON_PWM及びTON_LLMが概ね一致する。ここでは、特定の条件は“VIN=VINH”を含むものとする。即ち、負荷電流ILD及び目標電圧VTGに関する所定の条件下において、入力電圧VINが上限電圧VINHと一致するときにオン時間TON_PWM及びTON_LLMが概ね一致するよう電源IC1が設計されているものとする(但し、上記特定の条件は任意であって良い)。
この場合において、入力電圧VINが上限電圧VINHから下限電圧VINLへと低下したときの挙動を考える。PWM制御において入力電圧VINの低下はオン時間TON_PWMの増大をもたらす。結果、図16に示す如く、スキップ判定電圧VTSKPが固定されていると仮定したならば、入力電圧VINが下限電圧VINLであるとき、オン時間TON_PWMは相対的にオン時間TON_LLMよりも長くなる。
軽負荷制御からPWM制御への切り替え又はPWM制御から軽負荷制御への切り替えにおいて、オン時間が切り替え前後で同程度であることが安定的な又はシームレスな制御切り替えにとって理想的である。PWM制御用に位相補償定数が最適化されている状態において、オン時間TON_LLMがオン時間TON_PWMからかけ離れすぎていると、軽負荷制御において帰還ループに発振が生じることもあり得る。
[第1改良技術]
これを考慮した第1改良技術が第3実施形態に係る電源IC1に適用されている。第1改良技術では、入力電圧VINに応じてスキップ判定電圧VTSKPを可変とする。より具体的には、入力電圧VINの低下に伴ってスキップ判定電圧VTSKPを増加させる。これにより、入力電圧VINの低下に伴ってオン時間TON_LLMが増大方向に向かう。結果、スキップ判定電圧VTSKPが固定されている場合(図16)と比べて、図17に示す如く、入力電圧VINが比較的低いときにおけるオン時間TON_PWM及びTON_LLM間の差が小さくなり、安定したシームレスな制御切り替えが実現可能となる。
また、或る負荷条件において、オン時間TON_LLMが小さいことは軽負荷制御におけるスイッチングの周波数が相対的に高くなることを意味する。スイッチング周波数の増大はスイッチング損失を増加させ、スイッチング電源装置AAの効率低下に繋がる。第1改良技術によれば、スキップ判定電圧VTSKPが固定されている場合と比べて、入力電圧VINが比較的低いときにおけるオン時間TON_LLMが増大するため、軽負荷制御におけるスイッチング周波数の低下、ひいては効率の改善が見込める。尚、軽負荷制御では、厳密にはスイッチングが周期的に行われるとは限らず、故にスイッチング周波数を定義できないとも言えるが、ここでは、説明の便宜上、軽負荷制御においてスキップ信号SKPのダウンエッジが一定の周期で生じてスイッチングが周期的に行われると仮定している。
スイッチング電源装置AAでは、帰還抵抗R1及びR2の抵抗値の比の調整により出力電圧VOUTの目標電圧VTGを調整することもできる。入力電圧VINの変動範囲及び目標電圧VTGの調整可能範囲の全体に亘って常にオン時間TON_PWM及びTON_LLMを一致させることは難しいが、第1改良技術による入力電圧VINに応じたスキップ判定電圧VTSKPの調整を通じて、様々な条件下でオン時間TON_PWM及びTON_LLM間の比を“1”に近づけることが可能である。
図18に、第1改良技術にて実現可能なオン時間TON_PWM及びTON_LLM間の比のシミュレーション結果を示す。図18において、破線波形451~453の夫々は、オン時間TON_PWMに対するオン時間TON_LLMの比と、入力電圧VINとの関係を示している。但し、破線波形451では、出力電圧VOUTの目標電圧VTGが5.0Vより高い電圧値を有することが想定されている。破線波形452では、出力電圧VOUTの目標電圧VTGが3.3V以上且つ5.0V以下の電圧値を有することが想定されている。破線波形453では、出力電圧VOUTの目標電圧VTGが1.0V以上且つ2.4V以下の電圧値を有することが想定されている。
入力電圧VINの変動範囲が12Vから36Vであるとすれば、3.3V以上且つ5.0V以下の目標電圧VTGに対し、比“TON_LLM/TON_PWM”を概ね80%~100%の範囲内に収めるといった設計が可能である。5.0V超や1.0Vの目標電圧VTGに対しても、比“TON_LLM/TON_PWM”の100%からの乖離を40%程度までに抑えることが可能である。3.3Vや5.0Vは、多くの電子機器において、電源電圧等として採用及び重要視される電圧である。このため、3.3Vや5.0Vの目標電圧VTGに対して比“TON_LLM/TON_PWM”が1に近づくよう電源IC1を設計して良いが、それ以外の目標電圧VTGに対して比“TON_LLM/TON_PWM”が1に近づくよう電源IC1を設計することも可能である。
[第2改良技術]
第3実施形態に係る電源IC1には、第1改良技術とは別に第2改良技術も適用されている。まず、第2改良技術の前提となるソフトスタート動作について説明する。電源IC1は、スイッチング電源装置AAの起動時において、出力電圧VOUTを0Vから目標電圧VTGに向けて緩やかに上昇させていくソフトスタート動作を実現する。尚、第1及び第2実施形態に示した動作は、後述の信号SSENDがハイレベルとなった後の動作であると解して良い。
ソフトスタート動作を実現するために、制御部10には、図19に示す如くソフトスタート電圧VSSを生成するソフトスタート電圧生成部51及び電圧VSSに応じた信号SSENDを生成する回路52が設けられ、且つ、エラーアンプ11には非反転入力端子として第1及び第2非反転入力端子が設けられる。エラーアンプ11の第1、第2非反転入力端子に対して、夫々、ソフトスタート電圧VSS、基準電圧VREFが印加される。エラーアンプ11の反転入力端子には上述の如く帰還電圧VFBが印加される。
エラーアンプ11は、上述の如く、負側対象電圧と正側対象電圧との差分に応じた誤差電圧VCMPを生成するが、ソフトスタート電圧VSS及び基準電圧VREFの内、低い方の電圧が正側対象電圧として用いられる。負側対象電圧は帰還電圧VFBである。故に、エラーアンプ11は、ソフトスタート電圧VSSが基準電圧VREFよりも低い区間では、帰還電圧VFBとソフトスタート電圧VSSとの差分に応じて誤差電圧VCMPを生成し、ソフトスタート電圧VSSが基準電圧VREFよりも高い区間では、帰還電圧VFBと基準電圧VREFとの差分に応じて誤差電圧VCMPを生成する。“VSS=VREF”であるときには、ソフトスタート電圧VSSと基準電圧VREFの何れかが正側対象電圧となる。
図20はスイッチング電源装置AAの起動時におけるタイミングチャートである。タイミングtC1において、電源IC1に供給される入力電圧VINが0V(ゼロボルト)から所定の正の直流電圧へと上昇したとする。そうすると、タイミングtC1にて電源IC1が起動し、生成部51は、タイミングtC1を起点に、ソフトスタート電圧VSSを0Vから所定の正の所定電圧VSSMAXに向けて徐々に上昇させてゆく。例えば、定電流を生成する定電流回路と該定電流にて充電されるコンデンサにて電圧VSSを生成することができ、電圧VSSを生成するためのコンデンサは電源IC1に外付け接続されていても良い。タイミングtC1よりも後のタイミングtC3において、電圧VSSはちょうど所定電圧VSSMAXに達し、以後、電圧VSSは所定電圧VSSMAXに維持される。タイミングtC1及びtC3間のタイミングtC2において、ちょうど、電圧VSSは所定電圧VSSMAXよりも低い所定電圧VSSENDに達する。回路52は、電圧VSSが所定電圧VSSEND未満であるときにローレベルの信号SSENDを出力し、電圧VSSが所定電圧VSSEND以上であるときにハイレベルの信号SSENDを出力する。ハイレベルの信号SSENDはソフトスタート動作の完了を意味している。ここで、“0<VREF<VSSEND<VSSMAX”が成立する。但し“VREF=VSSEND”であっても構わない。
このように、生成部51は、スイッチング電源装置AAの起動時において(即ち電源IC1の起動時において)、基準電圧VREFより低い電位から基準電圧VREFより高い電位(VSSMAX)に向けて徐々に電位が上昇するソフトスタート電圧VSSを生成し、これによって出力電圧VOUTを0Vから目標電圧VTGに向けて緩やかに上昇させていくソフトスタート動作を実現する。
出力電圧VOUTが0V近辺にあるときには、出力トランジスタM1のオン時間を短くして出力電圧VOUTを緩やかに上昇させることが要求される。タイミングtC1を起点にして、エラーアンプ11からラインLN1に供給される電流により誤差電圧VCMPが0V(ゼロボルト)から徐々に上昇してゆくことになるが、仮に、タイミングtC1直後からスキップ判定電圧VTSKPが大きな電圧値を有していたならば、誤差電圧VCMPがスキップ判定電圧VTSKPに達するまでパルスキップ制御が働いて出力トランジスタM1が長時間にわたりオンとならない。そして、誤差電圧VCMPがスキップ判定電圧VTSKPに達すると、大きなスキップ判定電圧VTSKPに対応する大きなオン時間分、出力トランジススタM1がオンとされて出力電圧VOUTが急激に上昇するおそれがある。このような動作は、出力電圧VOUTの上昇の滑らかさを損なうおそれがある。即ち、図21に示す如く、起動時における出力電圧VOUTの波形が、理想的な実線波形462から乖離した、破線波形461のようになるおそれがある。第1改良技術の適用により、入力電圧VINの低下に伴ってスキップ判定電圧VTSKPを増大させる場合にあっては、このようなおそれが特に顕在化しうる。
これを考慮し、第2改良技術では、スイッチング電源装置AAの起動時において(即ち電源IC1の起動時において)、スキップ判定電圧VTSKPの電位を初期電位から徐々に上昇させ、その後、最終電位にて固定する(換言すれば最終電位を持つ電圧をスキップ判定電圧VTSKPに設定する)。これにより、スイッチング電源装置AAの起動時において(即ち電源IC1の起動時において)、出力電圧VOUTを緩やかに上昇させることが可能となる。
スキップ判定電圧VTSKPの初期電位は0Vであっても良いし、0Vと異なっていても良い。スキップ判定電圧VTSKPの最終電位はスキップ判定電圧VTSKPの初期電位よりも高ければ任意である。スキップ判定電圧VTSKPの初期電位、最終電位は、夫々、第1所定電位(予め定められた第1固定電位)、第2所定電位(予め定められた第2固定電位)であっても良い。電源IC1に対し第1改良技術及び第2改良技術の双方が適用されても良く、この場合、少なくともスキップ判定電圧VTSKPの最終電位は入力電圧VINに応じた電位とされる(入力電圧VINが低いほどスキップ判定電圧VTSKPの最終電位は高く設定される)。スキップ判定電圧VTSKPの初期電位も入力電圧VINに応じた電位とされて良い(入力電圧VINが低いほどスキップ判定電圧VTSKPの初期電位は高く設定されて良い)。
[スキップ判定電圧生成部]
図22に第1及び第2改良技術の双方を実現するスキップ判定電圧生成部23の回路構成例を示す。図22のスキップ判定電圧生成部23は、抵抗111~117と、トランジスタ121~133と、オペアンプ141と、コンデンサ142と、を備える。図22のスキップ判定電圧生成部23は、端子TM1(図1参照)を通じて入力電圧VINを受ける他、上述のソフトスタート電圧VSSと所定の正の直流電圧Vreg1~Vreg3を受ける。直流電圧Vreg1~Vreg3は、図1の内部電源回路30により生成される電圧であって良い、或いは、内部電源回路30にて生成された内部電源電圧VREGを元に電源IC1内で生成されて良い。例えば、直流電圧Vreg1~Vreg3は、夫々、3.3V、1.1V、0.2Vである。直流電圧Vreg2よりも上述の所定電圧VSSMAX(図20参照)の方が高い。
トランジスタ121、127及び133はNチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)として構成されており、トランジスタ122~126及び128~132はPチャネル型のMOSFETとして構成されている。
抵抗111の一端には入力電圧VINが加わり、抵抗111の他端は抵抗112を介してグランドに接続される。抵抗111及び112間の接続ノードは、オペアンプ141の非反転入力端子に接続されると共にコンデンサ142を介してグランドに接続される。オペアンプ141の反転入力端子は、トランジスタ121のソースに接続されると共に抵抗113を介してグランドに接続される。トランジスタ121のゲートはオペアンプ141の出力端子に接続される。トランジスタ121のドレインは、トランジスタ122~124の各ゲートとトランジスタ122のドレインに共通接続される。
トランジスタ122~124及び129~132の各ソースには共通して直流電圧Vreg1が印加される。トランジスタ123のドレインは、トランジスタ125及び126の各ソースとトランジスタ127のゲートに接続される。トランジスタ125及び126の各ドレインはグランドに接続される。トランジスタ125のゲートには直流電圧Vreg2が印加され、トランジスタ126のゲートにはソフトスタート電圧VSSが印加される。
トランジスタ124のドレインは、トランジスタ133のゲートに接続されると共に、抵抗114を介してトランジスタ128のソースに接続される。トランジスタ128のドレインはグランドに接続され、トランジスタ128のゲートには直流電圧Vreg3が印加される。
トランジスタ127のドレインと、トランジスタ129のドレイン及びゲートと、トランジスタ130のゲートと、トランジスタ131のドレインとは、互いに共通接続される。トランジスタ127のソースは抵抗115を介してグランドに接続される。トランジスタ130のドレインは抵抗117を介してグランドに接続される。トランジスタ133のドレインと、トランジスタ132のドレイン及びゲートと、トランジスタ131のゲートとは、互いに共通接続される。トランジスタ133のソースは抵抗116を介してグランドに接続される。
トランジスタ122~124によりトランジスタ122を電流の入力側とし且つトランジスタ123及び124を電流の出力側とする第1カレントミラー回路が形成される。トランジスタ129及び130によりトランジスタ129を電流の入力側とし且つトランジスタ130を電流の出力側とする第2カレントミラー回路が形成される。トランジスタ131及び132によりトランジスタ132を電流の入力側とし且つトランジスタ131を電流の出力側とする第3カレントミラー回路が形成される。ここでは、第1~第3カレントミラー回路の夫々において電流の入出力比が“1:1”に設定されているものとする。
トランジスタ121、124のドレイン電流(ドレイン-ソース間に流れる電流)を、夫々、“IS1” 、“IS2”にて表すと共に、トランジスタ127、132、130のドレイン電流を、夫々、“IA” 、“IB” 、“IO”にて表す。また、抵抗113、114の抵抗値を、夫々、“RS1” 、“RS2”にて表すと共に、抵抗115、116、117の抵抗値を、夫々、“RA” 、“RB”、“RO”にて表す。加えて、抵抗111及び112間の接続ノードの電圧を“VINS”で表すと共に、トランジスタ127のゲート電圧を“VP”で表す。電圧VINSは入力電圧VINの分圧である。トランジスタ130のドレインと抵抗117との接続ノードにおける電圧(即ち抵抗117の両端子間電圧)がスキップ判定電圧VTSKPとして利用される。
図22の構成に関わる幾つか関係式について説明する。図22の構成において、下記式(1)が成立し、上述の如くトランジスタ122及び124から成るカレントミラー回路の電流の入出力比が“1:1”であるとすると下記式(2)が成立する。
IS1=VINS/RS1 ・・・(1)
IS1=IS2 ・・・(2)
ここで、抵抗113、114の抵抗値が等しく設定されているものとする。即ち、下記式(3)が成立するものとする。そうすると、式(1)~(3)より式(4)が成立する。更に、抵抗115、116の抵抗値が等しく設定されているものとする。即ち、下記式(5)が成立するものとする。ここでは、抵抗値RS1、RS2、RA及びRBは全て等しく例えば1500kΩに設定される。
RS1=RS2 ・・・(3)
IS2・RS2=VINS ・・・(4)
RA=RB ・・・(5)
図23に、図22のスキップ判定電圧生成部23を含むスイッチング電源装置AAの起動時におけるタイミングチャートを示す。タイミングtD1において、電源IC1に供給される入力電圧VINが0V(ゼロボルト)から所定の正の直流電圧へと上昇したとする。そうすると、タイミングtD1にて電源IC1が起動し、タイミングtD1を起点に、ソフトスタート電圧VSSが0Vから所定の正の所定電圧VSSMAXに向けて徐々に上昇してゆく。タイミングtD1よりも後のタイミングtD3において、電圧VSSはちょうど所定電圧VSSMAXに達し、以後、電圧VSSは所定電圧VSSMAXに維持される。
ソフトスタート電圧VSSが0Vから上昇する過程において、電圧VPもソフトスタート電圧VSSの上昇に連動して上昇してゆく。但し、電圧VPの上昇はタイミングtD2にて終了し、タイミングtD2以降において、電圧VPは電圧Vreg2に応じた電圧(概ねVreg2に等しい)にて固定される。タイミングtD2は、タイミングtD1よりも後であって且つタイミングtD3よりも前のタイミングである。電圧VPの上昇過程において、電圧VPの上昇に伴って電流IAが増大し、電流IAの増大に伴い、電流IOの増大を通じてスキップ判定電圧VTSKPが上昇する。
電流IS2は電圧VINSに依存するので電流IBも電圧VINSに依存し、トランジスタ131及び132から成るカレントミラー回路並びにトランジスタ129及び130から成るカレントミラー回路の働きを通じて電流IA及びIOも電圧VINSに依存することになる。故に、スキップ判定電圧VTSKPは、タイミングtD1及びtD2間において、入力電圧VINに依存しつつソフトスタート電圧VSSの上昇に伴って初期電位から最終電位に向けて徐々に上昇してゆき、タイミングtD2以降、入力電圧VINに依存する最終電位にて固定されることになる。
タイミングtD2以降におけるスキップ判定電圧VTSKPは下記式(6)にて表される。式(2)の右辺第2項により、入力電圧VINの低下に伴うスキップ判定電圧VTSKPの上昇(第1改良技術)が実現される。タイミングtD1及びtD2間では、式(2)の右辺第1項の“Vreg2”が“VSS”に置き換わったようなスキップ判定電圧VTSKPが得られ(但しVTSKPが負になることはない)、第2改良技術が実現される。
VTSKP=(Vreg2-Vreg3)・RO/RA-VINS・RO/RA
・・・(6)
図24及び図25に、スイッチング電源装置AAに関わる第1及び第2シミュレーションの結果を示す。図24に対応する第1シミュレーションでは、入力電圧VINが12Vであって且つ出力電圧VOUTが5Vである(即ち目標電圧VTGが5Vである)ことが想定されている。図25に対応する第2シミュレーションでは、入力電圧VINが12Vであって且つ出力電圧VOUTが3.3Vである(即ち目標電圧VTGが3.3Vである)ことが想定されている。
図24の破線波形471及び実線波形472並びに図25の破線波形481及び実線波形482は、負荷電流ILDとスイッチング電源装置の効率との関係を表している。但し、破線波形471及び481は第1改良技術が適用されない仮想スイッチング電源装置における効率の負荷電流依存性を表し、実線波形472及び482は第1改良技術が適用されたスイッチング電源装置AA(具体的には図22のスキップ判定電圧生成部23を含むスイッチング電源装置AA)における効率の負荷電流依存性を表す。仮想スイッチング電源装置では、入力電圧VINが上限電圧VINH(ここでは36V)と一致するときに比“TON_LLM/TON_PWM”が概ね1となるよう設計された上で、入力電圧VINに対してスキップ判定電圧VTSKPが不変とされる。第1改良技術の適用有無を除き、第1シミュレーションの条件は仮想スイッチング電源装置及びスイッチング電源装置AA間で互いに同じであり、第2シミュレーションの条件も仮想スイッチング電源装置及びスイッチング電源装置AA間で互いに同じである。
図24の破線円473及び図24の破線円483は、仮想スイッチング電源装置における軽負荷制御及びPWM制御間の切り替えポイントを表し、図24の破線円474及び図24の破線円484は、第1改良技術が適用されたスイッチング電源装置AAにおける軽負荷制御及びPWM制御間の切り替えポイントを表す。図24及び図25から明らかではないが、これらの切り替えポイントより負荷電流ILDが大きい電流領域において、波形471及び472は部分的に重なり合っており、波形481及び482は部分的に重なり合っている。第1改良技術の適用により、軽負荷制御における効率の改善がみられる。
[第1改良技術の変形]
上述した第1改良技術、即ち、入力電圧VINに応じスキップ判定電圧VTSKPを可変とする第1改良技術を、便宜上、基本の第1改良技術と称する。第1改良技術において、出力トランジスタM1のデューティに応じてスキップ判定電圧VTSKPを可変するようにしても良い。以下、説明の便宜上、出力トランジスタM1のデューティに応じてスキップ判定電圧VTSKPを可変する技術を変形された第1改良技術と称し、出力トランジスタM1のデューティをデューティDTYと称する。
変形された第1改良技術において、スキップ判定電圧生成部23は、図26(a)に示す如く、デューティDTYに応じてスキップ判定電圧VTSKPを可変設定することとなり、この際、デューティDTYを導出するデューティ導出部24が電源IC1に追加される。デューティ導出部24は、スキップ判定電圧生成部23の構成要素としてスキップ判定電圧生成部23に内蔵されるものであっても良い。
デューティDTYは、“出力トランジスタM1のオン時間及びオフ時間の和に対する出力トランジスタM1のオン時間の比率”を表す。
出力トランジスタM1のオン時間は出力トランジスタM1のオン区間の長さを表し、
出力トランジスタM1のオフ時間は出力トランジスタM1のオフ区間の長さを表す。
PWM制御が行われているとき、“出力トランジスタM1のオン時間及びオフ時間の和に対する出力トランジスタM1のオン時間の比率”は、PWM制御の1周期に占める出力トランジスタM1のオン区間の比率(割合)と一致する。
軽負荷制御が行われているときにはスイッチングが周期的に行われるとは限らないのでスイッチングの周期は不定であるが、軽負荷制御が行われているときにおいても“出力トランジスタM1のオン時間及びオフ時間の和に対する出力トランジスタM1のオン時間の比率”は定義可能である(但し、負荷電流ILDがゼロであることに伴い出力トランジスタM1のスイッチングが停止される状況を除く)。
例えば、デューティ導出部24は、出力電圧VOUTと入力電圧VINとの比に基づいてデューティDTYを導出しても良い。スイッチング電源装置AAのような降圧型DC/DCコンバータでは、定常状態において、比(VOUT/VIN)は実質的にデューティDTYと一致すると考えられるからである。図26(b)に示す如く、比(VOUT/VIN)に基づいてデューティDTYを導出する方法を第1導出方法と称する。図26(b)には、第1導出方法を採用するデューティ導出部24がデューティ導出部24aとして示されている。第1導出方法にて導出されたデューティDTYを、便宜上、記号“DTY1”で表す。デューティDTY1は、“DTY1=VOUT/VIN”により表される。第1導出方法を採用する場合にあっては、ノードND2(図1参照)に接続されて出力電圧VOUTを受ける出力監視端子(不図示)を、電源IC1の外部端子として電源IC1に設けておけば良い。
また例えば、デューティ導出部24は、スイッチ電圧VSWに基づいてデューティDTYを導出しても良い。上述したように、スイッチング動作により実質的に入力電圧VINのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧VSWとして現れることになるが、例えば、電圧(VIN/2)を基準にスイッチ電圧VSWを二値化する。この場合、スイッチ電圧VSWが電圧(VIN/2)以上となる区間の長さを出力トランジスタM1のオン時間とみなすと共にスイッチ電圧VSWが電圧(VIN/2)未満となる区間の長さを出力トランジスタM1のオフ時間とみなして、デューティDTYを導出すれば良い。
或いは例えば、デューティ導出部24は、ゲート信号G1又は制御信号CNTに基づいてデューティDTYを導出しても良い。この場合、ゲート信号G1のハイレベル区間の長さを出力トランジスタM1のオン時間とみなすと共にゲート信号G1のローレベル区間の長さを出力トランジスタM1のオフ時間とみなしてデューティDTYを導出するか、或いは、制御信号CNTのハイレベル区間の長さを出力トランジスタM1のオン時間とみなすと共に制御信号CNTのローレベル区間の長さを出力トランジスタM1のオフ時間とみなしてデューティDTYを導出すれば良い。
スイッチ電圧VSW、ゲート信号G1又は制御信号CNTに基づいてデューティDTYを導出する方法を第2導出方法と称し、第2導出方法にて導出されたデューティDTYを、便宜上、記号“DTY2”で表す。
第1導出方法を利用する場合にあっては、或るタイミングにおける比(VOUT/VIN)に基づいて、そのタイミングにおけるスキップ判定電圧VTSKPを決定及び制御すれば良い。これは、基本の第1改良方法でも同様であり、基本の第1改良方法では、或るタイミングにおける入力電圧VINに基づいて、そのタイミングにおけるスキップ判定電圧VTSKPを決定及び制御すれば良い。
第2導出方法を利用する場合にあっても、その時々のデューティDTY2に基づいてスキップ判定電圧VTSKPがリアルタイムで調整されることになるが、デューティDTY2の導出には出力トランジスタM1の1サイクル分以上のスイッチングが必要となるため、厳密には、過去のデューティDTY2に基づいて現在のスキップ判定電圧VTSKPが決定されることになる。即ち、第2導出方法を利用する場合、任意の第1区間中におけるスイッチ電圧VSW、ゲート信号G1又は制御信号CNTに基づいて第1区間中におけるデューティDTY2が導出され、導出された第1区間中のデューティDTY2に基づいて、第1区間よりも後の第2区間におけるスキップ判定電圧VTSKPが可変設定される。
スイッチ電圧VSWの平均電圧は出力電圧VOUTに相当するはずであるので、以下の第3導出方法も採用可能である。第3導出方法では、スイッチ電圧VSWの平均電圧(換言すればスイッチ電圧VSWの直流成分)と入力電圧VINとの比に基づいてデューティDTYを導出する。図26(c)に、第3導出方法を採用するデューティ導出部24の構成例をデューティ導出部24bとして示す。デューティ導出部24bは、スイッチ電圧VSWを平均化することでスイッチ電圧VSWの平均電圧に相当する電圧VOUT’を生成するフィルタブロック24b_1と、電圧VOUT’及びVINに基づいてデューティDTYを導出する導出ブロック24b_2と、を備える。フィルタブロック24b_1は、例えば、抵抗及びコンデンサから成るローパスフィルタを複数段直列接続することで形成されるが、スイッチ電圧VSWの平均電圧を導出できる構成を持つのであれば任意である。フィルタブロック24b_1は、スイッチ電圧VSWの交流成分を低減することでスイッチ電圧VSWの直流成分を電圧VOUT’として生成する回路であるとも言える。第3導出方法にて導出されたデューティDTYを、便宜上、記号“DTY3”で表す。デューティDTY3は、“DTY3=VOUT’/VIN”により表される。
第3導出方法を利用する場合にあっては、第1導出方法と同様且つ第2導出方法と異なり、或るタイミングにおける比(VOUT’/VIN)に基づいて、そのタイミングにおけるスキップ判定電圧VTSKPを決定及び制御することができる。尚、負荷電流ILDが完全にゼロとなると出力トランジスタM1のスイッチングが行われなくなるため、出力トランジスタM1のオン時間の検出は不可能となる。但し、出力電圧VOUTを受ける出力監視端子(不図示)が電源IC1に設けられている場合には“ILD=0”であっても出力監視端子の電圧を検出することで出力電圧VOUTの情報を得ることが可能であり、また図26(c)のような構成によれば“ILD=0”であっても出力電圧VOUTの情報を得ることが可能である。
基本の第1改良技術では、上述したように、入力電圧VINの低下に伴いスキップ判定電圧VTSKPを増加させる。入力電圧VINの低下はデューティDTYの増加をもたらすため、変形された第1改良技術を用いる場合、スキップ判定電圧生成部23は、デューティDTY(DTY1、DTY2又はDTY3)の増加に伴ってスキップ判定電圧VTSKPを増加させると良い。これにより、基本の第1改良技術と同等の効果が得られる。例えば、式“VTSKP=k1・DTY+k2”に基づいてスキップ判定電圧VTSKPが決定されて良い。この式において、DTYはDTY1、DTY2又はDTY3であり、k1は正の所定値を有する係数である。k2は正又は負の所定値を持つ。“k2=0”でも良い。
デューティDTY(DTY1、DTY2又はDTY3)の増加に伴ってスキップ判定電圧VTSKPを増加させる制御は、ソフトスタート動作の完了後に行われる制御であって良く、ソフトスタート動作の実行中では、デューティDTYに関係なくスキップ判定電圧VTSKPを決定するようにしても良い。例えば、図22の回路構成を利用する場合(図19及び図20も参照)、信号SSENDのローレベル区間では抵抗117の両端子間電圧をスキップ判定電圧VTSKPに設定し、信号SSENDのハイレベル区間では式“VTSKP=k1・DTY+k2”に基づきスキップ判定電圧VTSKPが決定されて良い。何れにせよ、第2改良技術と変形された第1改良技術とが組み合わされる場合、スイッチング電源装置AAの起動時において(即ち電源IC1の起動時において)、スキップ判定電圧VTSKPの電位を初期電位から徐々に上昇させ、その後(例えば信号SSENDがハイレベルに切り替わった後に)、デューティDTY(DTY1、DTY2又はDTY3)に応じた電圧をスキップ判定電圧VTSKPに設定すれば良い。
<<第4実施形態>>
本発明の第4実施形態を説明する。第4実施形態では、上述の第1~第3実施形態の内の任意の実施形態に適用可能な応用技術及び変形技術等を説明する。
第3実施形態では、図22を参照して第1及び第2改良技術の双方を実施できるスキップ判定電圧生成部23の構成例を説明した。しかしながら、スキップ判定電圧生成部23において、第1改良技術のみを実施するようにしても良いし、第2改良技術のみを実施するようにしても良い。但し、第1及び第2改良技術の双方を実施することが好ましい。
スイッチング電源装置AAは、負荷LDを有する任意の電気機器に搭載されて良い。出力電圧VOUTのリプル低減及び軽負荷時における電力消費削減に対して要求の強い用途において、スイッチング電源装置AAは特に有益に機能するが、スイッチング電源装置AAの用途は任意である。スイッチング電源装置AAが搭載される電気機器の例として、PLC(Programmable Logic Controller)が挙げられる。この場合、PLCに設けられたマイクロコンピュータやASIC(Application Specific Integrated Circuit)が負荷LDとなりうる。
スイッチング電源装置AAが搭載される電気機器の他の例として冷蔵庫や洗濯機などの家電機器も挙げられる。冷蔵庫の庫内を照らすための照明部が負荷LDとなり得る。冷蔵庫では、扉の閉鎖時において照明部が消灯される一方で扉の開放時において照明部が点灯される。このため、照明部がスイッチング電源装置AAの負荷LDとなる場合、負荷電流ILDが大きく変動し、この変動の過程において上述の各実施形態で述べたような制御の滑らかな切り替えが有効に機能する。
上述したように、電源IC1の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて電源IC1内の回路と同等の回路を構成するようにしても良い。電源IC1内に含まれるものとして上述した幾つかの回路素子(例えばトランジスタM1及びM2)は、電源IC1外に設けられて電源IC1に外付け接続されても良い。逆に、電源IC1外に設けられるものとして上述した幾つかの回路素子を、電源IC1内に設けるようにしても良い。
スイッチング電源装置AAはスイッチング電源用回路を内包している。電源IC1がスイッチング電源用回路に相当すると考えることができる。上述の電源IC1から電源IC1の構成要素の一部を除いた回路がスイッチング電源用回路に相当すると考えても良いし、或いは、上述の電源IC1と電源IC1外の任意の要素とでスイッチング電源用回路が構成されると考えても良い。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして上述されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げたが、本発明の適用対象はこれに限定されるものではなく、非同期整流方式のスイッチング電源装置に本発明を適用しても構わないし、昇圧型や昇降圧型のスイッチング電源装置に本発明を適用しても構わない。
<<本発明の考察>>
上述の各実施形態(特に第3実施形態)にて具体化された本発明について考察する。
本発明の一側面に係るスイッチング電源用回路は(図1、図22、図23参照)、出力トランジスタのスイッチング動作により入力電圧(VIN)から出力電圧(VOUT)を生成するスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧(VFB)と基準電圧(VREF)との差分に応じた誤差電圧(VCMP)を生成するエラーアンプ(11)、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧(VSLP)を生成するスロープ電圧生成部(15)を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うPWM制御を実行可能な制御部(10)を備え、前記制御部は、前記誤差電圧(VCMP)とスキップ判定電圧(VTSKP)との比較結果に基づくスキップ信号(SKP)を生成するスキップコンパレータ(21)、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部(23)を更に有して、前記PWM制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記スキップ判定電圧生成部は、前記入力電圧又は前記出力トランジスタのデューティに応じて前記スキップ判定電圧を可変とする構成(構成WA1)を有する。
上記構成WA1により、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うPWM制御を実行し、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御を実行する、といったことが可能となる。ここで、PWM制御及び軽負荷制御の双方を安定的に動作させうるスキップ判定電圧や、軽負荷制御の実行時の効率(電力変換効率)の向上に向けたスキップ判定電圧には、適正値が存在し、その適正値は入力電圧又は出力トランジスタのデューティに依存する。これを考慮し、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を可変とする。これにより、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧が適正化され、制御の安定性及び軽負荷制御時の効率の向上が図られる。
上記構成WA1に係るスイッチング電源用回路に関し、例えば、前記PWM制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が第1方向(例えば上昇方向)に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第1方向とは逆の第2方向(例えば低下方向)に向けて変化してゆき、
前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第1方向側にあるとき前記スキップ信号を第1レベル(例えば“VCMP>VTSKP”のときSKPをローレベル)とし、前記誤差電圧が前記スキップ判定電圧よりも前記第2方向側にあるとき前記スキップ信号を第2レベル(例えば“VCMP<VTSKP”のときSKPをハイレベル)とし、前記制御部は、前記スキップ信号が前記第1レベル(例えばローレベル)に維持されているとき前記PWM制御を実行し、前記スキップ信号が前記第1レベルから前記第2レベル(例えばハイレベル)に変化すると前記PWM制御を停止して前記軽負荷制御に移行する構成(構成WA2)としても良い。
これにより、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うPWM制御が実行され、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御が実行されることとなる。このような構成において、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を可変とすることで、入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧が適正化され、制御の安定性及び軽負荷制御時の効率の向上が図られる。
上記構成WA2に係るスイッチング電源用回路において、例えば、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第1方向(例えば上昇方向)に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第1方向に変化するよう構成されており、前記PWM制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では(図12参照)、前記出力電圧の低下に伴って前記誤差電圧が前記第1方向(例えば上昇方向)に変化することで前記スキップ信号が前記第2レベル(例えばハイレベル)から前記第1レベル(例えばローレベル)へ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成(構成WA3)としても良い。
構成WA3により、PWM制御では出力トランジスタのオン時間が入力電圧又は出力トランジスタのデューティに依存して変化することになる。この場合において、仮にスキップ判定電圧を入力電圧又は出力トランジスタのデューティに依存させることなく固定しておいたならば、入力電圧又は出力トランジスタのデューティによっては、PWM制御での出力トランジスタのオン時間と軽負荷制御での出力トランジスタのオン時間とが大きく乖離する。これは、制御方式のシームレスな切り替えを含む御御の安定性に悪影響をもたらしうる。また、軽負荷制御での出力トランジスタのオン時間が短くなりすぎると、軽負荷制御での効率が低下する。入力電圧又は出力トランジスタのデューティに応じてスキップ判定電圧を適切に調整することで、制御の安定性及び軽負荷制御時の効率の向上が図られる。
本発明の一側面に係るスイッチング電源用回路は(図1、図19、図20、図22、図23参照)、出力トランジスタのスイッチング動作により入力電圧(VIN)から出力電圧(VOUT)を生成するスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧(VFB)と基準電圧(VREF)との差分に応じた誤差電圧(VCMP)を生成するエラーアンプ(11)、及び、前記出力トランジスタに流れる電流に応じたスロープ電圧(VSLP)を生成するスロープ電圧生成部(15)を有して、前記誤差電圧及び前記スロープ電圧に基づきクロック信号に同期して前記スイッチング動作を行うPWM制御を実行可能な制御部(10)を備え、前記制御部は、前記誤差電圧(VCMP)とスキップ判定電圧(VTSKP)との比較結果に基づくスキップ信号(SKP)を生成するスキップコンパレータ(21)、及び、前記スキップ判定電圧を生成するスキップ判定電圧生成部(23)を更に有して、前記PWM制御又は前記誤差電圧及び前記スキップ判定電圧間の高低関係の変化に応じて前記スイッチング動作を行う軽負荷制御を、前記スキップ信号に基づき切り替え実行可能であり、前記制御部は、ソフトスタート電圧(VSS)を生成するソフトスタート電圧生成部(51)を更に有し、前記ソフトスタート電圧生成部は、当該スイッチング電源用回路の起動時において、前記基準電圧を跨いで前記ソフトスタート電圧を第1方向へと徐々に変化させ(例えば上昇させ)、前記エラーアンプは、前記ソフトスタート電圧が前記基準電圧よりも前記第1方向側にあるときには(例えば“VSS>VREF”のときには)、前記帰還電圧と前記基準電圧との差分に応じて前記誤差電圧を生成し、前記ソフトスタート電圧が前記基準電圧よりも第2方向側にあるときには(例えば“VSS<VREF”のときには)、前記帰還電圧と前記ソフトスタート電圧との差分に応じて前記誤差電圧を生成し、前記第1方向及び前記第2方向は互いに逆であり、前記スキップ判定電圧生成部は、当該スイッチング電源用回路の起動時において、前記スキップ判定電圧を徐々に前記第1方向に向けて変化させる構成(構成WB1)を有する。
上記構成WB1により、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うPWM制御を実行し、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御を実行する、といったことが可能となる。ソフトスタート電圧を利用したエラーアンプの機能により出力電圧を徐々に所望電圧に向かわせるソフトスタート動作を実現可能となるが、仮にスキップ判定電圧が常時所定電圧(構成WB1において最終的にスキップ判定電圧が固定されるべき電圧であって、図23ではタイミングtD2以降のVTSKPに対応)にて固定されていると、常時固定されたスキップ判定電圧が理想的なソフトスタート動作を阻害することが懸念される。上記構成WB1により、このような懸念が解消される。
上記構成WB1に係るスイッチング電源用回路に関し、例えば、前記PWM制御において、前記出力電圧の供給を受ける負荷の電流が大きくなるほど前記誤差電圧が前記第1方向(例えば上昇方向)に向けて変化してゆき、且つ、前記負荷の電流が小さくなるほど前記誤差電圧が前記第2方向(例えば低下方向)に向けて変化してゆき、前記スキップコンパレータは、前記誤差電圧が前記スキップ判定電圧よりも前記第1方向側にあるとき前記スキップ信号を第1レベル(例えば“VCMP>VTSKP”のときSKPをローレベル)とし、前記誤差電圧が前記スキップ判定電圧よりも前記第2方向側にあるとき前記スキップ信号を第2レベル(例えば“VCMP<VTSKP”のときSKPをハイレベル)とし、前記制御部は、前記スキップ信号が前記第1レベル(例えばローレベル)に維持されているとき前記PWM制御を実行し、前記スキップ信号が前記第1レベルから前記第2レベル(例えばハイレベル)に変化すると前記PWM制御を停止して前記軽負荷制御に移行する構成(構成WB2)としても良い。
これにより、負荷が或る程度重い場合などにはクロック信号に同期してスイッチング動作を行うPWM制御が実行され、軽負荷時には誤差電圧及びスキップ判定電圧間の高低関係の変化に応じてスイッチング動作を行う軽負荷制御が実行されることとなる。仮に、スキップ判定電圧が常時所定電圧(構成WB2において最終的にスキップ判定電圧が固定されるべき電圧であって、図23ではタイミングtD2以降のVTSKPに対応)にて固定されていると、スイッチング電源用回路の起動直後においてスキップ信号が第2レベルとなってPWM制御が停止され、理想的なソフトスタート動作が阻害されることが懸念される。上記構成WB2により、このような懸念が解消される。
上記構成WB2に係るスイッチング電源用回路において、例えば、前記スロープ電圧は、前記出力トランジスタに流れる電流の増加に伴って前記第1方向(例えば上昇方向)に向けて変化し、前記エラーアンプは、前記出力電圧の低下に伴って前記誤差電圧が前記第1方向に変化するよう構成されており、前記PWM制御では、前記クロック信号に同期して前記出力トランジスタをターンオンした後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフし、前記軽負荷制御では(図12参照)、前記出力電圧の低下に伴って前記誤差電圧が前記第1方向(例えば上昇方向)に変化することで前記スキップ信号が前記第2レベル(例えばハイレベル)から前記第1レベル(例えばローレベル)へ遷移すると、その遷移に応答して前記出力トランジスタをターンオンし、その後、前記誤差電圧と前記スロープ電圧との比較結果に基づき前記出力トランジスタをターンオフする構成(構成WB3)としても良い。
仮に、スキップ判定電圧が常時所定電圧(構成WB2において最終的にスキップ判定電圧が固定されるべき電圧であって、図23ではタイミングtD2以降のVTSKPに対応)にて固定されていると、スイッチング電源用回路の起動直後においてスキップ信号が第2レベルとなってPWM制御が停止され、理想的なソフトスタート動作が阻害されることが懸念される。上記構成WB3により、このような懸念が解消される。
スキップ信号における第1レベル、第2レベルは、図1のスイッチング電源装置AAでは、夫々、ローレベル、ハイレベルであるが、第1、第2レベルが、夫々、ハイレベル、ローレベルとなるようにスイッチング電源装置AAを変形しても構わない。即ち、構成WA1~WA3及びWB1~WB3に係るスイッチング電源用回路を含む本発明に係るスイッチング電源用回路において、第1レベル及び第2レベルの内、何れが高い電位を有していても構わない。スキップ信号が第1レベル、第2レベルであるとは、厳密には、スキップ信号のレベルが第1レベル、第2レベルであることを意味する(他の信号についても同様)。第1レベルのスキップ信号は第1論理値を有するスキップ信号であって且つ第2レベルのスキップ信号は第1論理値とは異なる第2論理値を有するスキップ信号である、と考えることもできる(他の信号についても同様)。また、上述の第1方向、第2方向は、図1のスイッチング電源装置AAでは、夫々、上昇方向、低下方向であるが、第1方向、第2方向が、夫々、低下方向、上昇方向となるようにスイッチング電源装置AAを変形しても構わない。即ち、構成WA1~WA3及びWB1~WB3に係るスイッチング電源用回路を含む本発明に係るスイッチング電源用回路において、第1方向が上昇方向且つ第2方向が低下方向であっても良いし、第1方向が低下方向且つ第2方向が上昇方向であっても良い。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。