JP6794250B2 - 位相補償回路及びこれを用いたｄｃ／ｄｃコンバータ - Google Patents

Description

本発明は、位相補償回路及びこれを用いたＤＣ／ＤＣコンバータに関する。

従来より、様々なアプリケーションの電源手段として、出力トランジスタをオン／オフさせて入力電圧から所望の出力電圧を生成するＤＣ／ＤＣコンバータ（いわゆるスイッチング電源）が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００８−６１４３３号公報

図１５は、ＤＣ／ＤＣコンバータの第１従来例を示す回路図である。本従来例のＤＣ／ＤＣコンバータＸ１は、軽負荷時（ＸＳＬＰ＝Ｌ）において、出力トランジスタＸ１１と同期整流トランジスタＸ１２をいずれもオフした上で、エラーアンプＸ３０、オシレータＸ５０、及び、ＰＷＭコンパレータＸ６０などを停止することにより、消費電力の小さいスリープモードに移行する機能を備えている。

ところで、ＤＣ／ＤＣコンバータＸ１のオンデューティＤｏｎ（＝所定の周期Ｔに占める出力トランジスタＸ１１のオン期間Ｔｏｎの割合）は、ＰＷＭコンパレータＸ６０にそれぞれ入力される第１電圧ＶＣと第２電圧ＲＡＭＰとの比較結果に応じて決まる。そのため、スリープモードへの移行に際して、第１電圧ＶＣを生成するエラーアンプＸ３０を停止してしまうと、スリープモードの解除に際して、エラーアンプＸ３０の起動が完了するまでの間、ＤＣ／ＤＣコンバータＸ１のオンデューティＤｏｎが安定しなくなる。

そこで、本従来例のＤＣ／ＤＣコンバータＸ１は、スリープモードでエラーアンプＸ３０が停止されている間、第１電圧ＶＣを適切なバイアス値（＝スリープモード解除時における第１電圧ＶＣの初期値に相当）に固定しておくバイアス部Ｘ８０を有する。

しかしながら、本従来例のＤＣ／ＤＣコンバータＸ１では、スリープモードでもバイアス部Ｘ８０が電力を消費するので、消費電力の削減について更なる改善の余地があった。

図１６は、ＤＣ／ＤＣコンバータの第２従来例を示す回路図である。本従来例のＤＣ／ＤＣコンバータＹ１は、電流モード制御方式の降圧型スイッチング電源であり、クランパＹ１１０を用いてスイッチ出力段Ｙ１０のコイル電流ＩＬを上限電流値ＩＬＭＴ以下に制限する機能（いわゆるＯＣＰ［over current protection］機能）を備えている。

図１７は、クランパＹ１１０によるＯＣＰ機能を説明するためのＣＯＭＰ−ＩＬ特性図である。なお、横軸はエラーアンプＹ３０で生成される誤差電圧ＣＯＭＰを示しており、縦軸はコイル電流ＩＬの平均値ＩＬ（ａｖｅ）を示している。

クランパＹ１１０は、誤差電圧ＣＯＭＰを上限電圧値ＶＬＭＴ以下に制限する。これにより、差動アンプＹ８０では、コイル電流ＩＬに応じた電流センス電圧ＣＳＮＳを上限電圧値ＶＬＭＴ以下に制限するように出力帰還制御が掛かるようになるので、コイル電流ＩＬが上限電流値ＩＬＭＴ以下に制限される。

なお、スイッチ出力段Ｙ１０の短絡異常時に生じるラッシュ電流（＝過大なコイル電流ＩＬ）を抑制するためには、出力電圧Ｖｏまたは入力電圧Ｖｉの急変動に追従して、ＤＣ／ＤＣコンバータＹ１のオンデューティＤｏｎ（延いては、差動アンプＹ８０からＰＷＭコンパレータＹ６０に入力される第１電圧ＶＣ）を急峻に変化させる必要がある。この要求に応えるためには、例えば、差動アンプＹ８０やクランパＹ１１０の駆動電流を増やすなどして、その応答速度を高めておくことが考えられる。

しかしながら、差動アンプＹ８０やクランパＹ１１０の応答速度を不用意に高めると、電圧ループ特性が変化して発振リスクが増大する、という課題があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ＤＣ／ＤＣコンバータの消費電力削減ないしはラッシュ電流抑制を実現することのできる位相補償回路及びこれを用いたＤＣ／ＤＣコンバータを提供することを目的とする。

本明細書中に開示されている位相補償回路は、スリープモードを備えたＤＣ／ＤＣコンバータのＰＷＭコンパレータに入力される第１電圧の位相を補償するものであって、抵抗を含む位相補償抵抗部と；複数のキャパシタを含む位相補償容量部と；前記スリープモードでは、各キャパシタを第１接続状態に切り替えて少なくとも一つのキャパシタを第１バイアス電圧で充電しておく一方、前記スリープモード解除時には、各キャパシタを第２接続状態に切り替えて前記第１電圧を所望の初期値に設定するスイッチ群と；を有する構成（第１の構成）とされている。

なお、第１の構成から成る位相補償回路において、前記スイッチ群は、スリープ制御信号に応じて前記複数のキャパシタのうち少なくとも一つの接続先を切り替える構成（第２の構成）にするとよい。

また、第２の構成から成る位相補償回路において、前記位相補償容量部は、それぞれの第１端が接地端に接続された第１キャパシタ及び第２キャパシタを含み、前記スイッチ群は、前記第１キャパシタの第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２キャパシタの第２端を前記第１バイアス電圧の印加端に接続するか前記第１キャパシタの第２端に接続するかを切り替える第２スイッチと、を含む構成（第３の構成）にするとよい。

また、第３の構成から成る位相補償回路は、前記第１キャパシタの容量値をＣ１とし、前記第２キャパシタの容量値をＣ２としたとき、Ｃ２／Ｃ１＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されている構成（第４の構成）にするとよい。

また、第３の構成から成る位相補償回路において、前記位相補償容量部は、第１端が前記接地端に接続された第３キャパシタを更に含み、前記スイッチ群は、前記第３キャパシタの第２端を前記第１バイアス電圧とは異なる第２バイアス電圧の印加端に接続するか前記第１キャパシタの第２端に接続するかを切り替える第３スイッチを更に含む構成（第５の構成）にするとよい。

また、第５の構成から成る位相補償回路は、前記第１キャパシタの容量値をＣ１とし、前記第２キャパシタの容量値をＣ２とし、前記第３キャパシタの容量値をＣ３としたときに、Ｃ１：Ｃ２：Ｃ３＝｛１−（ｋ＋ｋ’）｝：ｋ：ｋ’（ただし０＜ｋ＜１、かつ、０＜ｋ’＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されている構成（第６の構成）にするとよい。

また、第３〜第６いずれかの構成から成る位相補償回路において、前記抵抗は、第１端が前記ＰＷＭコンパレータの入力端に接続されており、第２端が前記第１キャパシタの第２端に接続されている構成（第７の構成）にするとよい。

また、第７の構成から成る位相補償回路は、前記スリープ制御信号に応じて前記ＰＷＭコンパレータの入力端と前段回路との間を導通／遮断するスイッチを更に有する構成（第８の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて第１電圧を生成する位相補償回路と、ランプ波形の第２電圧を生成するオシレータと、前記第１電圧と前記第２電圧とを比較して比較信号を生成するＰＷＭコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第１〜第８いずれかの構成から成る位相補償回路が用いられている構成（第９の構成）にするとよい。

なお、第９の構成から成るＤＣ／ＤＣコンバータは、前記スイッチ出力段が降圧型であり、前記第１バイアス電圧が前記出力電圧であり、前記第２電圧の振幅が前記入力電圧に応じた変動値である構成（第１０の構成）にするとよい。

また、第９の構成から成るＤＣ／ＤＣコンバータは、前記スイッチ出力段が昇圧型であり、前記第１バイアス電圧が前記入力電圧であり、前記第２電圧の振幅が前記出力電圧に応じた変動値である構成（第１１の構成）にしてもよい。

また、本明細書中に開示されている位相補償回路は、電流モード制御方式を採用したＤＣ／ＤＣコンバータのＰＷＭコンパレータに入力される第１電圧の位相を補償するものであって、位相補償抵抗部と、位相補償容量部と、を有し、前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記ＤＣ／ＤＣコンバータの出力電圧または入力電圧が監視対象電圧として印加されている構成（第１２の構成）とされている。

なお、第１２の構成から成る位相補償回路において、前記位相補償容量部は、第１端が接地端に接続された第１キャパシタと、第１端が前記監視対象電圧の印加端に接続された第２キャパシタと、を含み、前記位相補償抵抗部は、第１端が前記ＰＷＭコンパレータの入力端に接続されて第２端が各キャパシタの第２端に接続された抵抗を含む構成（第１３の構成）にするとよい。

また、上記第１３の構成から成る位相補償回路は、前記第１キャパシタの容量値をＣ１とし、前記第２キャパシタの容量値をＣ２としたとき、Ｃ２／Ｃ１＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されている構成（第１４の構成）にするとよい。

また、第１２の構成から成る位相補償回路において、前記位相補償抵抗部は、第１端が接地端に接続された第１抵抗と、第１端が前記監視対象電圧の印加端に接続された第２抵抗と、を含み、前記位相補償容量部は、第１端が前記ＰＷＭコンパレータの入力端に接続されて第２端が各抵抗の第２端に接続されたキャパシタを含む構成（第１５の構成）にするとよい。

また、第１５の構成から成る位相補償回路は、前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２としたとき、Ｒ１／Ｒ２＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されている構成（第１６の構成）にするとよい。

また、第１３または第１４の構成から成る位相補償回路は、スリープ制御信号に応じて各キャパシタの接続状態を切り替える手段として、前記第１キャパシタの第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２キャパシタの第１端を前記監視対象電圧の印加端に接続するか前記接地端に接続するかを切り替える第２スイッチと、を更に有する構成（第１７の構成）にするとよい。

また、第１５または第１６の構成から成る位相補償回路は、スリープ制御信号に応じて各抵抗の接続状態を切り替える手段として、前記第１抵抗の第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２抵抗の第１端と前記監視対象電圧の印加端との間を導通／遮断する第２スイッチと、前記キャパシタの第１端と前記接地端との間を導通／遮断する第３スイッチと、を更に有する構成（第１８の構成）にするとよい。

また、第１７または第１８の構成から成る位相補償回路は、前記スリープ制御信号に応じて前記ＰＷＭコンパレータの入力端と前段回路との間を導通／遮断するスイッチを更に有する構成（第１９の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１誤差信号を生成する第１アンプと、前記第１誤差信号の入力を受けて誤差電圧を生成する第１位相補償回路と、前記誤差電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、前記誤差電圧と前記電流センス電圧との差分に応じた第２誤差信号を生成する第２アンプと、前記第２誤差信号の入力を受けて第１電圧を出力する第２位相補償回路と、ランプ波形の第２電圧を生成するオシレータと、前記第１電圧と前記第２電圧とを比較して比較信号を生成するＰＷＭコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記第２位相補償回路として、第１２〜第１９いずれかの構成から成る位相補償回路が用いられている構成（第２０の構成）とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて誤差電圧を生成する位相補償回路と、前記誤差電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、前記誤差電圧と前記電流センス電圧との演算処理により第１電圧を生成する演算器と、ランプ波形の第２電圧を生成するオシレータと、前記第１電圧と前記第２電圧とを比較して比較信号を生成するＰＷＭコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第１２〜第１９いずれかの構成から成る位相補償回路が用いられている構成（第２１の構成）とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、前記誤差信号の入力を受けて第１電圧を生成する位相補償回路と、前記第１電圧を所定の上限電圧値以下に制限するクランパと、前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、ランプ波形の第２電圧を生成するオシレータと、前記第２電圧と前記電流センス電圧との演算処理により第３電圧を生成する演算器と、前記第１電圧と前記第３電圧とを比較して比較信号を生成するＰＷＭコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有し、前記位相補償回路として、第１２〜第１９いずれかの構成から成る位相補償回路が用いられている構成（第２２の構成）とされている。

なお、第２０〜第２２いずれかの構成から成るＤＣ／ＤＣコンバータは、前記スイッチ出力段が降圧型であり、前記監視対象電圧が前記出力電圧であり、前記第２電圧の振幅が前記入力電圧に応じた変動値である構成（第２３の構成）にするとよい。

また、第２０〜第２２いずれかの構成から成るＤＣ／ＤＣコンバータは、前記スイッチ出力段が昇圧型であり、前記監視対象電圧が前記入力電圧であり、前記第２電圧の振幅が前記出力電圧に応じた変動値である構成（第２４の構成）にしてもよい。

本明細書中に開示されている発明によれば、ＤＣ／ＤＣコンバータの消費電力削減ないしはラッシュ電流抑制を実現することのできる位相補償回路、及び、これを用いたＤＣ／ＤＣコンバータを提供することが可能となる。

ＤＣ／ＤＣコンバータの第１実施形態を示す回路図 第１実施形態におけるデューティ初期値設定動作を示すタイミングチャート ＤＣ／ＤＣコンバータの第２実施形態を示す回路図 第２実施形態におけるデューティ初期値設定動作を示すタイミングチャート ＤＣ／ＤＣコンバータの第３実施形態を示す回路図 第３実施形態におけるデューティ初期値設定動作を示すタイミングチャート ＤＣ／ＤＣコンバータの第４実施形態を示す回路図 第４実施形態におけるラッシュ電流抑制動作を示すタイミングチャート ＤＣ／ＤＣコンバータの第５実施形態を示す回路図 ＤＣ／ＤＣコンバータの第６実施形態を示す回路図 ＤＣ／ＤＣコンバータの第７実施形態を示す回路図 ＤＣ／ＤＣコンバータの第８実施形態を示す回路図 ＤＣ／ＤＣコンバータの第９実施形態を示す回路図 ＤＣ／ＤＣコンバータの第１０実施形態を示す回路図 ＤＣ／ＤＣコンバータの第１従来例を示す回路図 ＤＣ／ＤＣコンバータの第２従来例を示す回路図 クランパによるＯＣＰ機能を説明するためのＣＯＭＰ−ＩＬ特性図

＜第１実施形態＞
図１は、ＤＣ／ＤＣコンバータの第１実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、入力電圧Ｖｉから出力電圧Ｖｏを生成して不図示の負荷（ＣＰＵ［central processing unit］など）に供給するＰＷＭ［pulse width modulation］駆動方式の降圧型スイッチング電源であり、スイッチ出力段１０と、帰還電圧生成部２０と、エラーアンプ３０と、位相補償回路４０と、オシレータ５０と、ＰＷＭコンパレータ６０と、ドライバ７０と、を有する。

なお、ＤＣ／ＤＣコンバータ１には、上記した回路要素のほか、その他の保護回路（減電圧保護回路、過電圧保護回路、過電流保護回路、温度保護回路など）を適宜組み込んでも構わない。

スイッチ出力段１０は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型であり、出力トランジスタ１１（本図ではＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］）と、同期整流トランジスタ１２（本図ではＮＭＯＳＦＥＴ［N channel type MOSFET］）と、コイル１３と、キャパシタ１４と、を含んでいる。

出力トランジスタ１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１のドレインは、コイル１３の第１端に接続されている。出力トランジスタ１１のゲートは、ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１は、ゲート信号Ｇ１がハイレベルであるときにオフし、ゲート信号Ｇ１がローレベルであるときにオンする。

同期整流トランジスタ１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１２のドレインは、コイル１３の第１端に接続されている。同期整流トランジスタ１２のゲートは、ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１２は、ゲート信号Ｇ２がハイレベルであるときにオンし、ゲート信号Ｇ２がローレベルであるときにオフする。

なお、スイッチ出力段１０に高電圧が印加される場合には、出力トランジスタ１１や同期整流トランジスタ１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

出力トランジスタ１１と同期整流トランジスタ１２は、ゲート信号Ｇ１及びＧ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、コイル１３の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記の「相補的」という文言は、出力トランジスタ１１と同期整流トランジスタ１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

コイル１３とキャパシタ１４は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。なお、コイル１３の第１端は、先に述べた通り、出力トランジスタ１１及び同期整流トランジスタ１２それぞれのドレイン（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。コイル１３の第２端とキャパシタ１４の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。キャパシタ１４の第２端は、接地端に接続されている。

帰還電圧生成部２０は、出力電圧Ｖｏの印加端と接地端との間に直列接続された抵抗２１及び２２を含み、両抵抗間の接続ノードから出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがエラーアンプ３０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部２０を省略して出力電圧Ｖｏをエラーアンプ３０に直接入力しても構わない。

エラーアンプ３０は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）であり、反転入力端（−）に印加される帰還電圧Ｖｆｂと非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じた誤差電流信号Ｉ３０を生成する。誤差電流信号Ｉ３０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには正方向（＝エラーアンプ３０から位相補償回路４０に向かう方向）に流れ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには負方向（＝位相補償回路４０からエラーアンプ３０に向かう方向）に流れる。なお、エラーアンプ３０は、スリープ制御信号ＸＳＬＰがハイレベル（＝スリープモード解除時の論理レベル）であるときに動作状態となり、スリープ制御信号ＸＳＬＰがローレベル（＝スリープモード時の論理レベル）であるときに停止状態となる。

位相補償回路４０は、エラーアンプ３０とＰＷＭコンパレータ６０との間に接続されており、誤差電流信号Ｉ３０の入力を受けて第１電圧ＶＣを生成する。なお、位相補償回路４０の構成及び動作については後述する。

オシレータ５０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるランプ波形（＝三角波形、鋸波形、または、ｎ次スロープ波形（例えばｎ＝２）など）の第２電圧ＲＡＭＰを生成する。また、オシレータ５０では、第２電圧ＲＡＭＰの振幅が入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）とされている。従って、第２電圧ＲＡＭＰの振幅は、入力電圧Ｖｉが高いほど大きくなり、入力電圧Ｖｉが低いほど小さくなるが、その技術的意義については後述する。なお、オシレータ５０は、先出のエラーアンプ３０と同じく、スリープ制御信号ＸＳＬＰがハイレベルであるときに動作状態となり、スリープ制御信号ＸＳＬＰがローレベルであるときに停止状態となる。

ＰＷＭコンパレータ６０は、非反転入力端（＋）に印加される第１電圧ＶＣと反転入力端（−）に印加される第２電圧ＲＡＭＰとを比較して比較信号ＣＭＰを生成する。比較信号ＣＭＰは、第１電圧ＶＣが第２電圧ＲＡＭＰよりも高いときにハイレベルとなり、第１電圧ＶＣが第２電圧ＲＡＭＰよりも低いときにローレベルとなる。なお、ＰＷＭコンパレータ６０は、先出のエラーアンプ３０やオシレータ５０と同様、スリープ制御信号ＸＳＬＰがハイレベルであるときに動作状態となり、スリープ制御信号ＸＳＬＰがローレベルであるときに停止状態となる。

ドライバ７０は、ＮＡＮＤゲート７１とＡＮＤゲート７２を含み、比較信号ＣＭＰに応じてゲート信号Ｇ１及びＧ２（＝それぞれスイッチ出力段１０の駆動信号に相当）を生成する。より具体的に述べると、ＮＡＮＤゲート７１は、スリープ制御信号ＸＳＬＰと比較信号ＣＭＰとの否定論理積演算信号をゲート信号Ｇ１として出力する。また、ＡＮＤゲート７２は、スリープ制御信号ＸＳＬＰと反転入力される比較信号ＣＭＰとの論理積演算信号をゲート信号Ｇ２として出力する。

従って、スリープ制御信号ＸＳＬＰがハイレベルである場合、ゲート信号Ｇ１及びＧ２は、基本的に比較信号ＣＭＰの論理反転信号となる。より具体的に述べると、比較信号ＣＭＰがハイレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもローレベルとなるので、出力トランジスタ１１がオンして同期整流トランジスタ１２がオフする。逆に、比較信号ＣＭＰがローレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもハイレベルとなるので、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンする。

一方、スリープ制御信号ＸＳＬＰがローレベルである場合、ゲート信号Ｇ１は、比較信号ＣＭＰに依ることなくハイレベルとなり、ゲート信号Ｇ２は、比較信号ＣＭＰに依ることなくローレベルとなる。従って、出力トランジスタ１１と同期整流トランジスタ１２がいずれもオフする。

このように、本実施形態のＤＣ／ＤＣコンバータ１は、スリープ制御信号ＸＳＬＰがローレベルであるときに、出力トランジスタ１１と同期整流トランジスタ１２をいずれもオフした上で、エラーアンプ３０、オシレータ５０、及び、ＰＷＭコンパレータ６０などを停止することにより、消費電力の小さいスリープモードに移行する機能を備えている。

なお、スリープ制御信号ＸＳＬＰは、軽負荷状態（または無負荷状態）となったときにローレベルとすることが望ましい。なお、上記の軽負荷状態を検出する手法としては、例えば、コイル電流ＩＬの逆流検出（＝スイッチ電圧Ｖｓｗのゼロクロス検出）を行う手法が考えられる。

＜位相補償回路＞
引き続き、図１を参照しながら、位相補償回路４０の構成及び動作について詳述する。本図の位相補償回路４０は、位相補償抵抗部４１と、位相補償容量部４２と、スイッチ４３〜４５を含み、第１電圧ＶＣの位相を補償して出力帰還ループの発振を防止する。

位相補償容量部４２は、キャパシタＣ１及びＣ２を含む。キャパシタＣ１及びＣ２それぞれの第１端は、接地端に接続されている。なお、位相補償容量部４２全体の容量値をＣとし、キャパシタＣ１の容量値をＣ１とし、キャパシタＣ２の容量値をＣ２としたとき、Ｃ＝Ｃ１＋Ｃ２、Ｃ２／Ｃ１＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされている。このように、本実施形態の位相補償容量部４２では、位相補償用のキャパシタが２つに分割されているが、その技術的意義は後述する。

位相補償抵抗部４１は、第１端がＰＷＭコンパレータ６０の非反転入力端（＋）に接続され、第２端がキャパシタＣ１の第２端に接続された抵抗を含む。

スイッチ４３は、スリープ制御信号ＸＳＬＰに応じてＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間を導通／遮断する。具体的に述べると、スイッチ４３は、スリープ制御信号ＸＳＬＰがハイレベルであるときにオンしてＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間を導通し、スリープ制御信号ＸＳＬＰがローレベルであるときにオフしてＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間を遮断する。

スイッチ４４は、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ１の第２端と接地端との間を導通／遮断する。具体的に述べると、スイッチ４４は、スリープ制御信号ＸＳＬＰがローレベルであるときにオンしてキャパシタＣ１の第２端と接地端との間を導通し、スリープ制御信号ＸＳＬＰがハイレベルであるときにオフしてキャパシタＣ１の第２端と接地端との間を遮断する。

スイッチ４５は、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ２の第２端を出力電圧Ｖｏ（＝第１バイアス電圧に相当）の印加端に接続するかキャパシタＣ１の第２端に接続するかを切り替える。具体的に述べると、スイッチ４５は、スリープ制御信号ＸＳＬＰがローレベルであるときにキャパシタＣ２の第２端を出力電圧Ｖｏの印加端に接続し、スリープ制御信号ＸＳＬＰがハイレベルであるときにキャパシタＣ２の第２端をキャパシタＣ１の第２端に接続する。

このように、スイッチ４４及び４５は、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ１及びＣ２の接続先を切り替えることにより、スリープモード（ＸＳＬＰ＝Ｌ）では、キャパシタＣ１及びＣ２を第１接続状態に切り替えてキャパシタＣ２の両端間を出力電圧Ｖｏで充電しておく一方、スリープモード解除時（ＸＳＬＰ＝Ｈ）には、キャパシタＣ１及びＣ２を第２接続状態に切り替えて第１電圧ＶＣを所望の初期値（＝ｋ×Ｖｏ）に設定するスイッチ群として機能する。

なお、上記の第１接続状態とは、スイッチ４４がキャパシタＣ１の第２端と接地端との間を導通しており、スイッチ４５がキャパシタＣ２の第２端を出力電圧Ｖｏの印加端に接続している状態を指す。一方、上記の第２接続状態とは、スイッチ４４がキャパシタＣ１の第２端と接地端との間を遮断しており、スイッチ４５がキャパシタＣ２の第２端をキャパシタＣ１の第２端に接続している状態を指す。

次に、第１実施形態におけるスリープモード解除時のデューティ初期値設定動作について、図２を参照しながら詳細に説明する。

図２は、第１実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号ＸＳＬＰ、第１電圧ＶＣ（実線）及び第２電圧ＲＡＭＰ（破線）、並びに、比較信号ＣＭＰが描写されている。

時刻ｔ１１以前には、スリープ制御信号ＸＳＬＰがローレベルとされており、ＤＣ／ＤＣコンバータ１が省電力のスリープモードに移行されている。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間が遮断されると共に、キャパシタＣ１の第２端と接地端との間が導通され、キャパシタＣ２の第２端が出力電圧Ｖｏの印加端に接続された状態となる。従って、キャパシタＣ１の両端間が放電された状態となり、キャパシタＣ２の両端間が出力電圧Ｖｏで充電された状態となる。また、スリープモードでは、第１電圧ＶＣと第２電圧ＲＡＭＰがいずれも０Ｖとなり、比較信号ＣＭＰがローレベルとなる。

時刻ｔ１１において、スリープ制御信号ＸＳＬＰがハイレベルに立ち上げられると、ＤＣ／ＤＣコンバータ１がウェイクアップモードに復帰する。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間が導通されると共に、キャパシタＣ１の第２端と接地端との間が遮断され、キャパシタＣ２の第２端がキャパシタＣ１の第２端に接続された状態となる。

すなわち、位相補償容量部４２は、スリープモード解除に伴い、その両端間が放電されたキャパシタＣ１と、その両端間が出力電圧Ｖｏで充電されたキャパシタＣ２とを並列接続した状態となる。

その結果、第１電圧ＶＣは、キャパシタＣ１及びＣ２相互間の電荷分配則に従い、エラーアンプ３０の起動を待つことなく、ＶＣ＝ｋ×Ｖｏ（＝｛Ｃ２／（Ｃ１＋Ｃ２）｝×Ｖｏ）まで速やかに引き上げられる。

また、時刻ｔ１１以降は、オシレータ５０が動作状態となるので、スイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるランプ波形の第２電圧ＲＡＭＰが生成される。なお、第２電圧ＲＡＭＰの振幅は、先にも述べたように、入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）とされている。

ここで、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ）は、第１電圧ＶＣと第２電圧ＲＡＭＰとの比較結果に応じて決まる。具体的には、第１電圧ＶＣ（＝ｋ×Ｖｏ）と第２電圧ＲＡＭＰ（＝（ｋ×Ｖｉ／Ｔ）×Ｔｏｎ）とが一致するタイミングから、スリープモード解除時のオンデューティＤｏｎ（＝デューティ初期値に相当）は、Ｖｏ／Ｖｉとなる。このデューティ初期値は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する場合のデューティ理論値と一致している。従って、スリープモード解除時における出力電圧Ｖｏのオーバーシュートやアンダーシュートを防止することができる。

なお、位相補償回路４０を用いてスリープモード解除時のデューティ初期値を設定する構成であれば、図１５のＤＣ／ＤＣコンバータＸ１と異なり、スリープモードでバイアス部Ｘ８０を動かしておく必要がないので、その消費電力を大幅に削減することができる。

また、キャパシタＣ２は、その充電完了後に電流を流さなくなるので、スリープモードにおける位相補償回路４０の消費電力もゼロである。

さらに、本実施形態のＤＣ／ＤＣコンバータ１であれば、位相補償回路４０のスイッチ４３〜４５を切り替えることにより、スリープモード解除時のデューティ初期値を設定することができるので、ＤＣ／ＤＣコンバータ１の再起動時間（＝復帰時間）を理想的にはゼロまで短縮することが可能となる。

＜第２実施形態＞
図３は、ＤＣ／ＤＣコンバータの第２実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、位相補償回路４０の構成要素として、キャパシタＣ３とスイッチ４６をさらに含む点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

キャパシタＣ３は、キャパシタＣ１及びＣ２と同じく、位相補償容量部４２の構成要素であり、その第１端が接地端に接続されている。なお、位相補償容量部４２全体の容量値をＣとし、キャパシタＣ１の容量値をＣ１とし、キャパシタＣ２の容量値をＣ２とし、キャパシタＣ３の容量値をＣ３としたときに、Ｃ＝Ｃ１＋Ｃ２＋Ｃ３、Ｃ１：Ｃ２：Ｃ３＝｛１−（ｋ＋ｋ’）｝：ｋ：ｋ’（ただし、０＜ｋ＜１、かつ、０＜ｋ’＜１）が満たされている。このように、本実施形態の位相補償容量部４２では、位相補償用のキャパシタが３つに分割されているが、その技術的意義は後述する。

スイッチ４６は、スイッチ４４及び４５と同じく、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ１〜Ｃ３の接続状態を切り替えるスイッチ群の構成要素であり、キャパシタＣ３の第２端を入力電圧Ｖｉ（＝第１バイアス電圧とは異なる第２バイアス電圧に相当）の印加端に接続するかキャパシタＣ１の第２端に接続するかを切り替える。具体的に述べると、スイッチ４６は、スリープ制御信号ＸＳＬＰがローレベルであるときにキャパシタＣ３の第２端を入力電圧Ｖｉの印加端に接続し、スリープ制御信号ＸＳＬＰがハイレベルであるときにキャパシタＣ３の第２端をキャパシタＣ１の第２端に接続する。

次に、第２実施形態におけるスリープモード解除時のデューティ初期値設定動作について、図４を参照しながら詳細に説明する。

図４は、第２実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号ＸＳＬＰ、第１電圧ＶＣ（実線）及び第２電圧ＲＡＭＰ（破線）、並びに、比較信号ＣＭＰが描写されている。

時刻ｔ２１以前には、スリープ制御信号ＸＳＬＰがローレベルとされており、ＤＣ／ＤＣコンバータ１が省電力のスリープモードに移行されている。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間が遮断されると共に、キャパシタＣ１の第２端と接地端との間が導通され、キャパシタＣ２の第２端が出力電圧Ｖｏの印加端に接続され、キャパシタＣ３の第２端が入力電圧Ｖｉの印加端に接続された状態となる。従って、キャパシタＣ１の両端間が放電された状態となり、キャパシタＣ２の両端間が出力電圧Ｖｏで充電された状態となり、キャパシタＣ３の両端間が入力電圧Ｖｉで充電された状態となる。また、スリープモードでは、第１電圧ＶＣと第２電圧ＲＡＭＰがいずれも０Ｖとなり、比較信号ＣＭＰがローレベルとなる。

時刻ｔ２１において、スリープ制御信号ＸＳＬＰがハイレベルに立ち上げられると、ＤＣ／ＤＣコンバータ１がウェイクアップモードに復帰する。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端の間が導通されると共に、キャパシタＣ１の第２端と接地端との間が遮断され、キャパシタＣ２及びＣ３それぞれの第２端がいずれもキャパシタＣ１の第２端に接続された状態となる。

すなわち、位相補償容量部４２は、スリープモード解除に伴い、その両端間が放電されたキャパシタＣ１と、それぞれの両端間が出力電圧Ｖｏ及び入力電圧Ｖｉで充電されたキャパシタＣ２及びＣ３とを並列接続した状態となる。

その結果、第１電圧ＶＣは、キャパシタＣ１〜Ｃ３相互間の電荷分配則に従い、エラーアンプ３０の起動を待つことなく、ＶＣ＝ｋ×Ｖｏ＋ｋ’×Ｖｉ（＝（Ｃ２×Ｖｏ＋Ｃ３×Ｖｉ）／（Ｃ１＋Ｃ２＋Ｃ３）｝）まで速やかに引き上げられる。すなわち、本実施形態では、先の第１実施形態と比べて、スリープモード解除時における第１電圧ＶＣの初期値がｋ’×Ｖｉだけ高めにオフセットされる。

また、時刻ｔ２１以降は、オシレータ５０が動作状態となるので、スイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるランプ波形の第２電圧ＲＡＭＰが生成される。なお、第２電圧ＲＡＭＰの振幅は、先にも述べたように、入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）とされている。

従って、スリープモード解除時のオンデューティＤｏｎ（＝デューティ初期値に相当）は、（Ｖｏ／Ｖｉ）＋（ｋ’／ｋ）となる。すなわち、本実施形態におけるデューティ初期値は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する場合のデューティ理論値（＝Ｖｏ／Ｖｉ）よりも意図的に高められた値となる。

なお、第１電圧ＶＣは、出力帰還ループの働きにより、ＶＣ＝ｋ×Ｖｏとなるまで低下する。すなわち、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎは、時間の経過とともに、上記のデューティ理論値（＝Ｖｏ／Ｖｉ）に収束していく。

このように、位相補償容量部４２におけるキャパシタ分割数を３以上とし、各キャパシタをそれぞれ異なるバイアス電圧で充電しておくことにより、第１実施形態と同様の効果を享受した上で、第１電圧ＶＣの初期値を任意に調整することができる。従って、例えばＤＣ／ＤＣコンバータ１の出力ループ特性を鑑みつつ、スリープモード解除時のデューティ初期値を最適化することができるので、出力電圧Ｖｏのオーバーシュートやアンダーシュートをより適切に防止することが可能となる。

特に、キャパシタＣ２及びＣ３を充電するためのバイアス電圧として、ＤＣ／ＤＣコンバータ１に既存の出力電圧Ｖｏと入力電圧Ｖｉを用いることにより、別途のバイアス電圧を用意せずに済む。ただし、キャパシタの分割数を増やしたくなければ、先の第１実施形態（図１）において、キャパシタＣ２を出力電圧Ｖｏよりも高い任意のバイアス電圧（＝Ｖｏ＋α）で充電することにより、本実施形態と同様の効果を奏することが可能である。

＜第３実施形態＞
図５は、ＤＣ／ＤＣコンバータの第３実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、スイッチ出力段１０が降圧型から昇圧型に変更されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

スイッチ出力段１０は、入力電圧Ｖｉを昇圧して所望の出力電圧Ｖｏを生成する昇圧型であり、出力トランジスタ１５（本図ではＮＭＯＳＦＥＴ）と、同期整流トランジスタ１６（本図ではＰＭＯＳＦＥＴ）と、コイル１７と、キャパシタ１８と、を含んでいる。

コイル１７の第１端は、入力電圧Ｖｉの入力端に接続されている。コイル１７の第２端は、出力トランジスタ１５のドレインと同期整流トランジスタ１６のドレインに接続されている。出力トランジスタ１５のソースは、接地端に接続されている。同期整流トランジスタ１６のソースとキャパシタ１８の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。キャパシタ１８の第２端は、接地端に接続されている。

出力トランジスタ１５のゲートは、ゲート信号Ｇ３の印加端に接続されている。出力トランジスタ１５は、ゲート信号Ｇ３がハイレベルであるときにオンし、ゲート信号Ｇ４がローレベルであるときにオフする。同期整流トランジスタ１６のゲートは、ゲート信号Ｇ４の印加端に接続されている。同期整流トランジスタ１６は、ゲート信号Ｇ４がハイレベルであるときにオフし、ゲート信号Ｇ４がローレベルであるときにオンする。

出力トランジスタ１５と同期整流トランジスタ１６は、ゲート信号Ｇ３及びＧ４に応じて相補的にオン／オフされる。このようなオン／オフ動作により、コイル１７の第２端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記の「相補的」という文言は、出力トランジスタ１５と同期整流トランジスタ１６のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

出力トランジスタ１５がオンされて同期整流トランジスタ１６がオフされると、コイル１７には出力トランジスタ１５を介して接地端に向けたコイル電流ＩＬが流れ、その電気エネルギが蓄えられる。このとき、スイッチ電圧Ｖｓｗは、出力トランジスタ１５を介してほぼ接地電圧ＧＮＤまで低下する。なお、同期整流トランジスタ１６がオフされているので、キャパシタ１８から出力トランジスタ１５に向けて電流が流れ込むことはない。

一方、出力トランジスタ１５がオフされて同期整流トランジスタ１６がオンされると、コイル１７に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、同期整流トランジスタ１６を介して流れるコイル電流ＩＬは、出力電流として出力電圧Ｖｏの出力端から負荷に流れ込むとともに、キャパシタ１８を介して接地端にも流れ込み、キャパシタ１８が充電される。上記の動作が繰り返されることにより、負荷には、入力電圧Ｖｉを昇圧した出力電圧Ｖｏが供給される。

なお、スイッチ出力段１０に高電圧が印加される場合には、出力トランジスタ１５や同期整流トランジスタ１６として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。この点については、先の第１〜第３実施形態と同様である。

また、スイッチ出力段１０が降圧型から昇圧型に変更されたことに伴い、位相補償回路４０、オシレータ５０、ＰＷＭコンパレータ６０、及び、ドライバ７０にも、それぞれ変更が加えられている。以下では、各部の変更点について説明する。

位相補償回路４０では、キャパシタＣ２を充電するためのバイアス電圧が、出力電圧Ｖｏから入力電圧Ｖｉに変更されている。

オシレータ５０では、第２電圧ＲＡＭＰの振幅が、入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）から、出力電圧Ｖｏに応じた変動値（＝ｋ×Ｖｏ）に変更されている。

ＰＷＭコンパレータ６０は、その入力極性が第１〜第３実施形態のそれとは反転されている。すなわち、ＰＷＭコンパレータ６０の反転入力端（−）には、第１電圧ＶＣが入力されており、ＰＷＭコンパレータ６０の非反転入力端（＋）には、第２電圧ＲＡＭＰが入力されている。従って、比較信号ＣＭＰの論理レベルは、第１〜第３実施形態のそれとは逆に、第１電圧ＶＣが第２電圧ＲＡＭＰよりも高いときにローレベルとなり、第１電圧ＶＣが第２電圧ＲＡＭＰよりも低いときにハイレベルとなる。

また、ドライバ７０は、ＮＡＮＤゲート７１とＡＮＤゲート７２に代えて、ＡＮＤゲート７３とＯＲゲート７４を含み、比較信号ＣＭＰに応じてゲート信号Ｇ３及びＧ４（＝それぞれスイッチ出力段１０の駆動信号に相当）を生成する。より具体的に述べると、ＡＮＤゲート７３は、スリープ制御信号ＸＳＬＰと比較信号ＣＭＰとの論理積演算信号をゲート信号Ｇ３として出力する。また、ＯＲゲート７４は、比較信号ＣＭＰと反転入力されるスリープ制御信号ＸＳＬＰとの論理和演算信号をゲート信号Ｇ４として出力する。

従って、スリープ制御信号ＸＳＬＰがハイレベルである場合、ゲート信号Ｇ３及びＧ４は、基本的に比較信号ＣＭＰと同一論理信号となる。より具体的に述べると、比較信号ＣＭＰがハイレベルであるときには、ゲート信号Ｇ３及びＧ４がいずれもハイレベルとなるので、出力トランジスタ１５がオンして同期整流トランジスタ１６がオフする。逆に、比較信号ＣＭＰがローレベルであるときには、ゲート信号Ｇ３及びＧ４がいずれもローレベルとなるので、出力トランジスタ１５がオフして同期整流トランジスタ１６がオンする。

一方、スリープ制御信号ＸＳＬＰがローレベルである場合、ゲート信号Ｇ３は、比較信号ＣＭＰに依ることなくローレベルとなり、ゲート信号Ｇ４は、比較信号ＣＭＰに依ることなくハイレベルとなる。従って、出力トランジスタ１５と同期整流トランジスタ１６がいずれもオフする。

図６は、第３実施形態におけるデューティ初期値設定動作の一例を示すタイミングチャートであり、上から順に、スリープ制御信号ＸＳＬＰ、第１電圧ＶＣ（実線）及び第２電圧ＲＡＭＰ（破線）、並びに、比較信号ＣＭＰが描写されている。

時刻ｔ３１以前には、スリープ制御信号ＸＳＬＰがローレベルとされており、ＤＣ／ＤＣコンバータ１が省電力のスリープモードに移行されている。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間が遮断されると共に、キャパシタＣ１の第２端と接地端との間が導通され、キャパシタＣ２の第２端が出力電圧Ｖｏの印加端に接続された状態となる。従って、キャパシタＣ１の両端間が放電された状態となり、キャパシタＣ２の両端間が入力電圧Ｖｉで充電された状態となる。また、スリープモードでは、第１電圧ＶＣと第２電圧ＲＡＭＰがいずれも０Ｖとなり、比較信号ＣＭＰがローレベルとなる。これらの点については、キャパシタＣ２に印加されるバイアス電圧が出力電圧Ｖｏから入力電圧Ｖｉに変更されていること以外、何ら変わりはない。

時刻ｔ３１において、スリープ制御信号ＸＳＬＰがハイレベルに立ち上げられると、ＤＣ／ＤＣコンバータ１がウェイクアップモードに復帰する。このとき、位相補償回路４０では、ＰＷＭコンパレータ６０の非反転入力端（＋）とエラーアンプ３０の出力端との間が導通されると共に、キャパシタＣ１の第２端と接地端との間が遮断され、キャパシタＣ２の第２端がキャパシタＣ１の第２端に接続された状態となる。

すなわち、位相補償容量部４２は、スリープモード解除に伴い、その両端間が放電されたキャパシタＣ１と、その両端間が入力電圧Ｖｉで充電されたキャパシタＣ２とを並列接続した状態となる。

その結果、第１電圧ＶＣは、キャパシタＣ１及びＣ２相互間の電荷分配則に従い、エラーアンプ３０の起動を待つことなく、ＶＣ＝ｋ×Ｖｉ（＝｛Ｃ２／（Ｃ１＋Ｃ２）｝×Ｖｉ）まで速やかに引き上げられる。

また、時刻ｔ３１以降は、オシレータ５０が動作状態となるので、スイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるランプ波形の第２電圧ＲＡＭＰが生成される。なお、第２電圧ＲＡＭＰの振幅は、先にも述べたように、出力電圧Ｖｏに応じた変動値（＝ｋ×Ｖｏ）とされている。

ここで、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ）は、第１電圧ＶＣと第２電圧ＲＡＭＰとの比較結果に応じて決まる。具体的には、第１電圧ＶＣ（＝ｋ×Ｖｉ）と第２電圧ＲＡＭＰ（＝（ｋ×Ｖｏ／Ｔ）×（Ｔ−Ｔｏｎ））とが一致するタイミングから、スリープモード解除時のオンデューティＤｏｎ（＝デューティ初期値に相当）は、１−（Ｖｉ／Ｖｏ）となる。このデューティ初期値は、入力電圧Ｖｉを昇圧して所望の出力電圧Ｖｏを生成する場合のデューティ理論値と一致している。従って、スイッチ出力段１０を昇圧型とした場合であっても、スリープモード解除時における出力電圧Ｖｏのオーバーシュートやアンダーシュートを防止することができる。

もちろん、本実施形態を採用した場合であっても、第１実施形態と同様の効果、すなわち、消費電力の削減や再起動時間の短縮が可能であることは言うまでもない。

また、本実施形態では、第１実施形態（図１）をベースとしつつ、スイッチ出力段１０を昇圧型に変更した例を挙げたが、第２実施形態（図３）をベースとすることもできる。その場合、例えば、キャパシタＣ２を充電するための第１バイアス電圧を入力電圧Ｖｉとし、キャパシタＣ３を充電するための第２バイアス電圧を出力電圧Ｖｏとすればよい。

なお、上記の第１〜第３実施形態では、スイッチ出力段１０の出力形式として、降圧型（図１及び図３）と昇圧型（図５）を例に挙げたが、昇降圧型や反転型を採用しても構わない。また、スイッチ出力段１０の整流方式についても、上記の同期整流方式に限らず、ダイオード整流方式（＝同期整流トランジスタに代えて整流ダイオードを用いた方式）に変更することができる。また、ＤＣ／ＤＣコンバータ１の出力帰還制御方式については、上記の電圧モード制御方式に限らず、電流モード制御方式としてもよい。

＜第４実施形態＞
図７は、ＤＣ／ＤＣコンバータの第４実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、電流モード制御方式を採用した降圧型スイッチング電源であり、スイッチ出力段１０と、帰還電圧生成部２０と、エラーアンプ３０（第１アンプに相当）と、第１位相補償回路４０と、オシレータ５０と、ＰＷＭコンパレータ６０と、ドライバ７０と、差動アンプ８０（第２アンプに相当）と、第２位相補償回路９０と、電流検出部１００と、クランパ１１０と、を有する。

なお、上記構成要素の多くは、第１実施形態（図１）のそれと共通している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第４実施形態の特徴部分について重点的な説明を行う。

スイッチ出力段１０、帰還電圧生成部２０、及び、エラーアンプ３０については、第１実施形態（図１）のそれと全く同一である。

第１位相補償回路４０は、第１実施形態（図１）の位相補償回路４０に相当し、エラーアンプ３０から第１誤差電流信号Ｉ３０の入力を受けて誤差電圧ＣＯＭＰを生成する。ただし、本実施形態のＤＣ／ＤＣコンバータ１では、スリープモードへの移行機能が割愛されていることから、第１実施形態（図１）と異なり、位相補償容量部４２のキャパシタは複数に分割されておらず、スイッチ４３〜４５も設けられていない。

オシレータ５０とＰＷＭコンパレータ６０については、第１実施形態（図１）のそれと全く同一である。

ドライバ７０は、スリープモードの割愛に伴い、ＮＡＮＤゲート７１とＡＮＤゲート７２に代えて、インバータ７５及び７６を含む構成に変更されている。なお、インバータ７５及び７６は、それぞれ、比較信号ＣＭＰの論理反転信号をゲート信号Ｇ１及びＧ２として出力する。従って、比較信号ＣＭＰがハイレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもローレベルとなるので、出力トランジスタ１１がオンして同期整流トランジスタ１２がオフする。逆に、比較信号ＣＭＰがローレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもハイレベルとなるので、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンする。

差動アンプ８０は、エラーアンプ３０と同じく、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）であり、反転入力端（−）に印加される誤差電圧ＣＯＭＰと非反転入力端（＋）に印加される電流センス電圧ＣＳＮＳとの差分に応じた第２誤差電流信号Ｉ８０を生成する。第２誤差電流信号Ｉ８０は、誤差電圧ＣＯＭＰが電流センス電圧ＣＳＮＳよりも低いときには正方向（＝差動アンプ８０から第２位相補償回路９０に向かう方向）に流れ、誤差電圧ＣＯＭＰが電流センス電圧ＣＳＮＳよりも高いときには負方向（＝第２位相補償回路９０から差動アンプ８０に向かう方向）に流れる。

第２位相補償回路９０は、差動アンプ８０とＰＷＭコンパレータ６０との間に接続されており、第２誤差電流信号Ｉ８０の入力を受けて第１電圧ＶＣを生成する。なお、第２位相補償回路９０の構成及び動作については後述する。

電流検出部１００は、スイッチ出力段１０に流れるコイル電流ＩＬに応じた電流センス電圧ＣＳＮＳを生成する。電流センス電圧ＣＳＮＳは、例えば、コイル電流ＩＬの平均値ＩＬ（ａｖｅ）が大きいほど高くなり、逆に、コイル電流ＩＬの平均値ＩＬ（ａｖｅ）が小さいほど低くなる。

クランパ１１０は、誤差電圧ＣＯＭＰを所定の上限電圧値ＶＬＭＴ以下に制限する。これにより、差動アンプ８０では、コイル電流ＩＬに応じた電流センス電圧ＣＳＮＳを上限電圧値ＶＬＭＴ以下に制限するように出力帰還制御が掛かるようになるので、コイル電流ＩＬが上限電流値ＩＬＭＴ以下に制限される。

＜第２位相補償回路＞
引き続き、図７を参照しながら、第２位相補償回路９０の構成及び動作について詳述する。本図の第２位相補償回路９０は、位相補償抵抗部９１と位相補償容量部９２を含み、第１電圧ＶＣの位相を補償して出力帰還ループの発振を防止する。

位相補償容量部９２は、キャパシタＣ４及びＣ５を含む。キャパシタＣ４の第１端は、接地端に接続されている。一方、キャパシタＣ５の第１端は、出力電圧Ｖｏの印加端に接続されている。なお、位相補償容量部９２全体の容量値をＣとし、キャパシタＣ４の容量値をＣ４とし、キャパシタＣ５の容量値をＣ５としたとき、Ｃ＝Ｃ４＋Ｃ５、Ｃ５／Ｃ４＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされている。このように、本実施形態の位相補償容量部９２では、位相補償用のキャパシタが２つに分割されており、少なくとも一つの接地側ノード（本図ではキャパシタＣ５の第１端）には、ＤＣ／ＤＣコンバータ１の出力電圧Ｖｏが監視対象電圧として印加されているが、その技術的意義は後述する。

位相補償抵抗部９１は、第１端がＰＷＭコンパレータ６０の非反転入力端（＋）に接続され、第２端がキャパシタＣ４及びＣ５それぞれの第２端に接続された抵抗を含む。

図８は、第４実施形態におけるラッシュ電流抑制動作の一例を示すタイミングチャートであり、上から順番に、出力電圧Ｖｏ、第１電圧ＶＣ（実線）及び第２電圧ＲＡＭＰ（破線）、比較信号ＣＭＰ、並びに、コイル電流ＩＬが描写されている。

時刻ｔ４３以前においては、スイッチ出力段１０の短絡が生じていないので、出力電圧Ｖｏは、その目標値Ｖｏ１に維持されている。また、第１電圧ＶＣは、出力帰還ループの働きにより、ｋ×Ｖｏ１に維持されるので、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ）は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏ（＝Ｖｏ１）を生成する場合のデューティ理論値（＝Ｖｏ１／Ｖｉ）と一致する。

一方、時刻ｔ４３において、スイッチ出力段１０の短絡が生じ、出力電圧Ｖｏが目標値Ｖｏ１から異常値Ｖｏ２に急落した場合、第１電圧ＶＣは、キャパシタＣ４及びＣ５相互間の電荷分配則に従い、出力帰還ループの応答を待つことなく、出力電圧Ｖｏと同じ挙動で急峻に低下する。

特に、本実施形態のＤＣ／ＤＣコンバータ１では、Ｃ５／Ｃ４＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされているので、出力電圧ＶｏがΔＶだけ変動したときには、第１電圧ＶＣがｋ×ΔＶだけ変動する。また、第２電圧ＲＡＭＰの振幅は、先にも述べたように、入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）とされている。

このような設定を行っておけば、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎは、スイッチ出力段１０の短絡発生と同時に、出力電圧Ｖｏの異常値Ｖｏ２に応じたデューティ理論値（＝Ｖｏ２／Ｖｉ）へシフトされることになる。その結果、スイッチ出力段１０の短絡異常時に生じるラッシュ電流（＝過大なコイル電流ＩＬ）を効果的に抑制することができるので、スイッチ出力段１０を形成する素子の劣化を防ぐことが可能となる。

なお、第２位相補償回路９０を用いて出力電圧Ｖｏの過渡変動に応じたデューティ追従制御を実現する構成であれば、差動アンプ８０やクランパ１１０の応答速度を高めずに済む。従って、電圧ループ特性が変化しないので、発振リスクが増大することもない。

また、本実施形態のＤＣ／ＤＣコンバータ１であれば、第２電圧ＲＡＭＰの振幅が入力電圧Ｖｉに依存して変動するので、入力電圧Ｖｉの急変時においても、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎを適切な値に合わせ込み、ラッシュ電流を抑制することが可能となる。

＜第５実施形態＞
図９は、ＤＣ／ＤＣコンバータの第５実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第４実施形態（図７）をベースとしつつ、位相補償容量部９２に含まれるキャパシタを複数に分割するのではなく、位相補償抵抗部９１に含まれる抵抗を複数に分割した点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第５実施形態の特徴部分について重点的な説明を行う。

位相補償抵抗部９１は、抵抗Ｒ１及びＲ２を含む。抵抗Ｒ１の第１端は、接地端に接続されている。抵抗Ｒ２の第１端は、出力電圧Ｖｏの印加端に接続されている。位相補償抵抗部９１全体の抵抗値をＲとし、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としたときに、Ｒ＝Ｒ１／／Ｒ２、Ｒ１／Ｒ２＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされている。このように、本実施形態の位相補償抵抗部９１では、位相補償用の抵抗が２つに分割されており、少なくとも一つの接地側ノード（本図では抵抗Ｒ２の第１端）には、ＤＣ／ＤＣコンバータ１の出力電圧Ｖｏが監視対象電圧として印加されている。

位相補償容量部９２は、第１端がＰＷＭコンパレータ６０の非反転入力端（＋）に接続され、第２端が抵抗Ｒ１及びＲ２それぞれの第２端に接続されたキャパシタを含む。

本実施形態のＤＣ／ＤＣコンバータ１において、例えば、スイッチ出力段１０の短絡が生じて出力電圧Ｖｏが急落した場合、第１電圧ＶＣは、抵抗Ｒ１及びＲ２の分圧作用により、出力帰還ループの応答を待つことなく、出力電圧Ｖｏと同じ挙動で急峻に低下する。従って、先の第４実施形態（図７）と同様の効果を享受することができる。

特に、本実施形態であれば、位相補償容量部９２のキャパシタに対して、出力電圧Ｖｏの分圧電圧が印加される。従って、出力電圧Ｖｏが比較的に高い場合であっても、キャパシタの耐圧を不要に高めずに済むので、半導体装置への集積化に好適であると言える。

＜第６実施形態＞
図１０は、ＤＣ／ＤＣコンバータの第６実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第４実施形態（図７）をベースとしつつ、先出の第１実施形態（図１）に倣い、スリープモードへの移行機能を備えた点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第５実施形態の特徴部分について重点的な説明を行う。

スリープモードの導入に伴い、エラーアンプ３０、オシレータ５０、ＰＷＭコンパレータ６０、ドライバ７０、差動アンプ８０、及び、第２位相補償回路９０には、それぞれ変更が加えられている。以下では、各部の変更点について説明する。

エラーアンプ３０、オシレータ５０、ＰＷＭコンパレータ６０、及び、差動アンプ８０は、スリープ制御信号ＸＳＬＰがハイレベル（＝スリープモード解除時の論理レベル）であるときに動作状態となり、スリープ制御信号ＸＳＬＰがローレベル（＝スリープモード時の論理レベル）であるときに停止状態となる。

ドライバ７０は、インバータ７５及び７６に代えて、ＮＡＮＤゲート７１とＡＮＤゲート７２を含み、比較信号ＣＭＰとスリープ制御信号ＸＳＬＰに応じてゲート信号Ｇ１及びＧ２を生成する。なお、その回路構成や動作については、先の第１実施形態（図１）と同一なので、重複した説明は割愛する。

第２位相補償回路９０は、位相補償抵抗部９１と位相補償容量部９２に加えて、スイッチ９３〜９５を含む。

スイッチ９３は、スリープ制御信号ＸＳＬＰに応じてＰＷＭコンパレータ６０の非反転入力端（＋）と差動アンプ８０の出力端との間を導通／遮断する。具体的に述べると、スイッチ９３は、スリープ制御信号ＸＳＬＰがハイレベルであるときにオンしてＰＷＭコンパレータ６０の非反転入力端（＋）と差動アンプ８０の出力端との間を導通し、スリープ制御信号ＸＳＬＰがローレベルであるときにオフしてＰＷＭコンパレータ６０の非反転入力端（＋）と差動アンプ８０の出力端との間を遮断する。

スイッチ９４は、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ４の第２端と接地端との間を導通／遮断する。具体的に述べると、スイッチ９４は、スリープ制御信号ＸＳＬＰがローレベルであるときにオンしてキャパシタＣ４の第２端と接地端との間を導通し、スリープ制御信号ＸＳＬＰがハイレベルであるときにオフしてキャパシタＣ４の第２端と接地端との間を遮断する。

スイッチ９５は、スリープ制御信号ＸＳＬＰに応じてキャパシタＣ５の第２端を出力電圧Ｖｏ（監視対象電圧に相当）の印加端に接続するか接地端に接続するかを切り替える。具体的に述べると、スイッチ９５は、スリープ制御信号ＸＳＬＰがローレベルであるときにキャパシタＣ５の第２端を接地端に接続し、スリープ制御信号ＸＳＬＰがハイレベルであるときにキャパシタＣ５の第２端を出力電圧Ｖｏの印加端に接続する。

上記構成から成る第２位相補償回路９０では、スリープモード解除時（ＸＳＬＰ＝Ｈ）において、ＰＷＭコンパレータ６０の非反転入力端（＋）と差動アンプ８０の出力端との間が導通されると共に、キャパシタＣ４の第２端と接地端との間が遮断され、キャパシタＣ５の第２端が出力電圧Ｖｏの印加端に接続された状態となる。

すなわち、位相補償容量部９２は、スリープモード解除に伴い、出力電圧Ｖｏの印加端と接地端との間にキャパシタＣ４及びＣ５を直列接続した状態となる。その結果、第１電圧ＶＣは、キャパシタＣ４及びＣ５の容量分圧により、差動アンプ８０の起動を待つことなく、ＶＣ＝ｋ×Ｖｏ（＝｛Ｃ４／（Ｃ４＋Ｃ５）｝×Ｖｏ）まで速やかに引き上げられる。従って、先の第１実施形態（図１）と同様、第２位相補償回路９０を用いてスリープモード解除時のデューティ初期値が設定される。

また、スリープモード解除後、位相補償容量部９２の接続状態は、図７と完全に等価になる。従って、先の第４実施形態（図７）と同様、第２位相補償回路９０を用いて出力電圧Ｖｏの過渡変動に応じたデューティ追従制御を実現することができるので、スイッチ出力段１０の短絡異常時に生じるラッシュ電流を効果的に抑制することが可能となる。

このように、本実施形態のＤＣ／ＤＣコンバータ１であれば、第１実施形態（図１）と第４実施形態（図７）双方の効果を享受することが可能となる。

＜第７実施形態＞
図１１は、ＤＣ／ＤＣコンバータの第７実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第６実施形態（図１０）をベースとしつつ、位相補償容量部９２に含まれるキャパシタを複数に分割するのではなく、位相補償抵抗部９１に含まれる抵抗を複数に分割した点に特徴を有する。また、この変更に伴い、第２位相補償回路９０には、スイッチ９４及び９５に代えて、スイッチ９６〜９８が設けられている。そこで、第６実施形態と同様の構成要素については、図１０と同一の符号を付すことで重複した説明を割愛し、以下では、第７実施形態の特徴部分について重点的な説明を行う。

位相補償抵抗部９１は、抵抗Ｒ１及びＲ２を含む。抵抗Ｒ１の第１端は、接地端に接続されている。抵抗Ｒ２の第１端は、スイッチ９７を介して出力電圧Ｖｏの印加端に接続されている。なお、位相補償抵抗部９１全体の抵抗値をＲとし、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としたときに、Ｒ＝Ｒ１／／Ｒ２、Ｒ１／Ｒ２＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされている。この点については、先の第５実施形態（図９）と同様である。

位相補償容量部９２は、第１端がＰＷＭコンパレータ６０の非反転入力端（＋）に接続され、第２端が抵抗Ｒ１及びＲ２それぞれの第２端に接続されたキャパシタを含む。

スイッチ９６は、スリープ制御信号ＸＳＬＰに応じて抵抗Ｒ１の第２端と接地端との間を導通／遮断する。より具体的に述べると、スイッチ９６は、スリープ制御信号ＸＳＬＰがローレベルであるときにオンして抵抗Ｒ１の第２端と接地端との間を導通し、スリープ制御信号ＸＳＬＰがハイレベルであるときにオフして抵抗Ｒ１の第２端と接地端との間を遮断する。

スイッチ９７は、スリープ制御信号ＸＳＬＰに応じて抵抗Ｒ２の第２端と出力電圧Ｖｏ（＝監視対象電圧に相当）の印加端との間を導通／遮断する。より具体的に述べると、スイッチ９７は、スリープ制御信号ＸＳＬＰがローレベルであるときにオフして抵抗Ｒ２の第２端と出力電圧Ｖｏの印加端との間を遮断し、スリープ制御信号ＸＳＬＰがハイレベルであるときにオンして抵抗Ｒ２の第２端と出力電圧Ｖｏの印加端との間を導通する。

スイッチ９８は、スリープ制御信号ＸＳＬＰに応じて位相補償容量部９２の第１端と接地端との間を導通／遮断する。より具体的に述べると、スイッチ９８は、スリープ制御信号ＸＳＬＰがローレベルであるときにオンして位相補償容量部９２の第１端と接地端との間を導通し、スリープ制御信号ＸＳＬＰがハイレベルであるときにオフして位相補償容量部９２の第１端と接地端との間を遮断する。

上記構成から成る第２位相補償回路９０では、スリープモード解除時（ＸＳＬＰ＝Ｈ）において、ＰＷＭコンパレータ６０の非反転入力端（＋）と差動アンプ８０の出力端との間が導通されると共に、抵抗Ｒ１の第２端と接地端との間、及び、位相補償容量部９２の第１端と接地端との間がいずれも遮断され、抵抗Ｒ２の第２端が出力電圧Ｖｏの印加端に接続された状態となる。

すなわち、位相補償抵抗部９１は、スリープモード解除に伴い、出力電圧Ｖｏの印加端と接地端との間に抵抗Ｒ１及びＲ２を直列接続した状態となる。その結果、第１電圧ＶＣは、抵抗Ｒ１及びＲ２の抵抗分圧により、差動アンプ８０の起動を待つことなく、ＶＣ＝ｋ×Ｖｏ（＝｛Ｒ１／（Ｒ１＋Ｒ２）｝×Ｖｏ）まで速やかに引き上げられる。従って、先の第１実施形態（図１）と同様、第２位相補償回路９０を用いてスリープモード解除時のデューティ初期値が設定される。

また、スリープモード解除後、位相補償抵抗部９１の接続状態は、図９と完全に等価になる。従って、先の第５実施形態（図９）と同様、第２位相補償回路９０を用いて出力電圧Ｖｏの過渡変動に応じたデューティ追従制御を実現することができるので、スイッチ出力段１０の短絡異常時に生じるラッシュ電流を効果的に抑制することが可能となる。

特に、本実施形態であれば、位相補償容量部９２のキャパシタに対して、出力電圧Ｖｏの分圧電圧が印加される。従って、出力電圧Ｖｏが比較的に高い場合であっても、キャパシタの耐圧を不要に高めずに済むので、半導体装置への集積化に好適であると言える。

このように、本実施形態のＤＣ／ＤＣコンバータ１であれば、第１実施形態（図１）と第５実施形態（図９）双方の効果を享受することが可能となる。

＜第８実施形態＞
図１２は、ＤＣ／ＤＣコンバータの第８実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第４実施形態（図７）をベースとしつつ、差動アンプ８０に代えて演算器１２０に電流センス電圧ＣＳＮＳを帰還入力する点に特徴を有する。また、この変更に伴い、第２位相補償回路９０が割愛されており、その機能が位相補償回路４０に移譲されている。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第８実施形態の特徴部分について重点的な説明を行う。

位相補償回路４０は、位相補償抵抗部４１と位相補償容量部４２を含み、誤差電圧ＣＯＭＰの位相を補償して出力帰還ループの発振を防止する。

位相補償容量部４２は、キャパシタＣ６及びＣ７を含む。キャパシタＣ６の第１端は、接地端に接続されている。一方、キャパシタＣ７の第１端は、出力電圧Ｖｏの印加端に接続されている。なお、位相補償容量部４２全体の容量値をＣとし、キャパシタＣ６の容量値をＣ６とし、キャパシタＣ７の容量値をＣ７としたとき、Ｃ＝Ｃ６＋Ｃ７、Ｃ７／Ｃ６＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされている。このように、本実施形態の位相補償容量部４２では、位相補償用のキャパシタが２つに分割されており、少なくとも一つの接地側ノード（本図ではキャパシタＣ７の第１端）には、ＤＣ／ＤＣコンバータ１の出力電圧Ｖｏが監視対象電圧として印加されている。

位相補償抵抗部４１は、第１端がエラーアンプ３０の出力端に接続され、第２端がキャパシタＣ６及びＣ７それぞれの第２端に接続された抵抗を含む。

演算器１２０は、誤差電圧ＣＯＭＰと電流センス電圧ＣＳＮＳとの演算処理（例えば、誤差電圧ＣＯＭＰから電流センス電圧ＣＳＮＳを差し引く減算処理）を行うことにより、第１電圧ＶＣ（＝ＣＯＭＰ−ＣＳＮＳ）を生成する。

このように、演算器１２０を用いて電流モード制御方式を実現する場合においても、位相補償回路４０を図７と等価の回路構成とすることにより、先の第４実施形態（図７）と同様の効果を享受することが可能である。また、位相補償回路４０については、図９と等価の回路構成としてもよい。

＜第９実施形態＞
図１３は、ＤＣ／ＤＣコンバータの第９実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第８実施形態（図１２）をベースとしつつ、演算器１２０に代えて演算器１３０を用いた点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第８実施形態の特徴部分について重点的な説明を行う。

演算器１３０は、第２電圧ＲＡＭＰと電流センス電圧ＣＳＮＳとの演算処理（例えば、第２電圧ＲＡＭＰと電流センス電圧ＣＳＮＳとを足し合わせる加算処理）を行うことにより、第３電圧ＲＡＭＰ’（＝ＲＡＭＰ＋ＣＳＮＳ）を生成する。

ＰＷＭコンパレータ６０は、上記の変更に伴い、非反転入力端（＋）に入力される第１電圧ＶＣと、反転入力端（−）に入力される第３電圧ＲＡＭＰ’とを比較して比較信号ＣＭＰを生成する。

このように、演算器１３０を用いて電流モード制御方式を実現する場合においても、位相補償回路４０を図７と等価の回路構成とすることにより、先の第４実施形態（図７）と同様の効果を享受することが可能である。また、位相補償回路４０については、図９と等価の回路構成としてもよい。

＜第１０実施形態＞
図１４は、ＤＣ／ＤＣコンバータの第１０実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第４実施形態（図７）をベースとしつつ、スイッチ出力段１０が降圧型から昇圧型に変更されている点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことにより重複した説明を割愛し、以下では、第１０実施形態の特徴部分について重点的な説明を行う。

スイッチ出力段１０は、入力電圧Ｖｉを昇圧して所望の出力電圧Ｖｏを生成する昇圧型であり、出力トランジスタ１５（本図ではＮＭＯＳＦＥＴ）と、同期整流トランジスタ１６（本図ではＰＭＯＳＦＥＴ）と、コイル１７と、キャパシタ１８と、を含んでいる。なお、その回路構成や動作については、先の第３実施形態（図５）と同一なので、重複した説明は割愛する。

また、スイッチ出力段１０が降圧型から昇圧型に変更されたことに伴い、オシレータ５０、ＰＷＭコンパレータ６０、ドライバ７０、及び、第２位相補償回路９０にも、それぞれ変更が加えられている。以下では、各部の変更点について説明する。

オシレータ５０では、第２電圧ＲＡＭＰの振幅が、入力電圧Ｖｉに応じた変動値（＝ｋ×Ｖｉ）から、出力電圧Ｖｏに応じた変動値（＝ｋ×Ｖｏ）に変更されている。

ＰＷＭコンパレータ６０は、その入力極性が第４〜第９実施形態のそれとは反転されている。すなわち、ＰＷＭコンパレータ６０の反転入力端（−）には、第１電圧ＶＣが入力されており、ＰＷＭコンパレータ６０の非反転入力端（＋）には、第２電圧ＲＡＭＰが入力されている。従って、比較信号ＣＭＰの論理レベルは、第４〜第９実施形態のそれとは逆に、第１電圧ＶＣが第２電圧ＲＡＭＰよりも高いときにローレベルとなり、第１電圧ＶＣが第２電圧ＲＡＭＰよりも低いときにハイレベルとなる。

ドライバ７０は、インバータ７５及び７６に代えて、バッファ７７及び７８を含む。バッファ７７及び７８は、それぞれ、比較信号ＣＭＰと同一論理レベルのゲート信号Ｇ３及びＧ４を生成する。従って、比較信号ＣＭＰがハイレベルであるときには、ゲート信号Ｇ３及びＧ４がいずれもハイレベルとなるので、出力トランジスタ１５がオンして同期整流トランジスタ１６がオフする。逆に、比較信号ＣＭＰがローレベルであるときには、ゲート信号Ｇ３及びＧ４がいずれもローレベルとなるので、出力トランジスタ１５がオフして同期整流トランジスタ１６がオンする。

また、第２位相補償回路９０では、キャパシタＣ５の第２端に印加される監視対象電圧が、出力電圧Ｖｏから入力電圧Ｖｉに変更されている。

本実施形態のＤＣ／ＤＣコンバータ１によれば、第２位相補償回路９０を用いて入力電圧Ｖｉの過渡変動に応じたデューティ追従制御を実現することができる。従って、スイッチ出力段１０を昇圧型とした場合であっても、ラッシュ電流の抑制効果を享受することが可能となる。

また、本実施形態のＤＣ／ＤＣコンバータ１であれば、第２電圧ＲＡＭＰの振幅が出力電圧Ｖｏに依存して変動するので、出力電圧Ｖｏの急変時においても、ＤＣ／ＤＣコンバータ１のオンデューティＤｏｎを適切な値に合わせ込み、ラッシュ電流を抑制することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているＤＣ／ＤＣコンバータは、様々なアプリケーションの電源手段として利用することが可能である。

１ ＤＣ／ＤＣコンバータ
１０ スイッチ出力段
１１、１５ 出力トランジスタ
１２、１６ 同期整流トランジスタ
１３、１７ コイル
１４、１８ キャパシタ
２０ 帰還電圧生成部
２１、２２ 抵抗
３０ エラーアンプ
４０ 位相補償回路（第１位相補償回路）
４１ 位相補償抵抗部
４２ 位相補償容量部
４３、４４、４５、４６ スイッチ
５０ オシレータ
６０ ＰＷＭコンパレータ
７０ ドライバ
７１ ＮＡＮＤゲート
７２、７３ ＡＮＤゲート
７４ ＯＲゲート
７５、７６ インバータ
７７、７８ バッファ
８０ 差動アンプ
９０ 第２位相補償回路
９１ 位相補償抵抗部
９２ 位相補償容量部
９３、９４、９５、９６、９７、９８ スイッチ
１００ 電流検出部
１１０ クランパ
１２０、１３０ 演算器
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７ キャパシタ
Ｒ１、Ｒ２ 抵抗

Claims (12)

1. 電流モード制御方式を採用したＤＣ／ＤＣコンバータのＰＷＭコンパレータに入力される第１電圧の位相を補償する位相補償回路であって、
   位相補償抵抗部と、
   位相補償容量部と、
   を有し、
   前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
   前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記ＤＣ／ＤＣコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
   前記位相補償容量部は、第１端が接地端に接続された第１キャパシタと、第１端が前記監視対象電圧の印加端に接続された第２キャパシタと、を含み、前記位相補償抵抗部は、第１端が前記ＰＷＭコンパレータの入力端に接続されて第２端が各キャパシタの第２端に接続された抵抗を含むことを特徴とする位相補償回路。
2. 前記第１キャパシタの容量値をＣ１とし、前記第２キャパシタの容量値をＣ２としたとき、Ｃ２／Ｃ１＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されていることを特徴とする請求項１に記載の位相補償回路。
3. 電流モード制御方式を採用したＤＣ／ＤＣコンバータのＰＷＭコンパレータに入力される第１電圧の位相を補償する位相補償回路であって、
   位相補償抵抗部と、
   位相補償容量部と、
   を有し、
   前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
   前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記ＤＣ／ＤＣコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
   前記位相補償抵抗部は、第１端が接地端に接続された第１抵抗と、第１端が前記監視対象電圧の印加端に接続された第２抵抗と、を含み、前記位相補償容量部は、第１端が前記ＰＷＭコンパレータの入力端に接続されて第２端が各抵抗の第２端に接続されたキャパシタを含み、
   前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２としたとき、Ｒ１／Ｒ２＝ｋ／（１−ｋ）（ただし０＜ｋ＜１）が満たされており、前記ＰＷＭコンパレータで前記第１電圧と比較される第２電圧の振幅は、前記入力電圧または前記出力電圧のｋ倍に設定されていることを特徴とする位相補償回路。
4. スリープ制御信号に応じて各キャパシタの接続状態を切り替える手段として、前記第１キャパシタの第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２キャパシタの第１端を前記監視対象電圧の印加端に接続するか前記接地端に接続するかを切り替える第２スイッチと、を更に有することを特徴とする請求項１または請求項２に記載の位相補償回路。
5. 電流モード制御方式を採用したＤＣ／ＤＣコンバータのＰＷＭコンパレータに入力される第１電圧の位相を補償する位相補償回路であって、
   位相補償抵抗部と、
   位相補償容量部と、
   を有し、
   前記位相補償抵抗部及び前記位相補償容量部の一方は、複数の抵抗または複数のキャパシタを含み、
   前記複数の抵抗または前記複数のキャパシタのうち、少なくとも一つの接地側ノードには、前記ＤＣ／ＤＣコンバータの出力電圧または入力電圧が監視対象電圧として印加されており、
   前記位相補償抵抗部は、第１端が接地端に接続された第１抵抗と、第１端が前記監視対象電圧の印加端に接続された第２抵抗と、を含み、前記位相補償容量部は、第１端が前記ＰＷＭコンパレータの入力端に接続されて第２端が各抵抗の第２端に接続されたキャパシタを含み、
   スリープ制御信号に応じて各抵抗の接続状態を切り替える手段として、前記第１抵抗の第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２抵抗の第１端と前記監視対象電圧の印加端との間を導通／遮断する第２スイッチと、前記キャパシタの第１端と前記接地端との間を導通／遮断する第３スイッチと、を更に有することを特徴とする位相補償回路。
6. スリープ制御信号に応じて各抵抗の接続状態を切り替える手段として、前記第１抵抗の第２端と前記接地端との間を導通／遮断する第１スイッチと、前記第２抵抗の第１端と前記監視対象電圧の印加端との間を導通／遮断する第２スイッチと、前記キャパシタの第１端と前記接地端との間を導通／遮断する第３スイッチと、を更に有することを特徴とする請求項３に記載の位相補償回路。
7. 前記スリープ制御信号に応じて前記ＰＷＭコンパレータの入力端と前段回路との間を導通／遮断するスイッチを更に有することを特徴とする請求項４〜請求項６のいずれか一項に記載の位相補償回路。
8. 入力電圧から出力電圧を生成するスイッチ出力段と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１誤差信号を生成する第１アンプと、
   前記第１誤差信号の入力を受けて誤差電圧を生成する第１位相補償回路と、
   前記誤差電圧を所定の上限電圧値以下に制限するクランパと、
   前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
   前記誤差電圧と前記電流センス電圧との差分に応じた第２誤差信号を生成する第２アンプと、
   前記第２誤差信号の入力を受けて第１電圧を出力する第２位相補償回路と、
   ランプ波形の第２電圧を生成するオシレータと、
   前記第１電圧と前記第２電圧とを比較して比較信号を生成するＰＷＭコンパレータと、
   前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
   を有し、
   前記第２位相補償回路として、請求項１〜請求項７のいずれか一項に記載の位相補償回路が用いられていることを特徴とするＤＣ／ＤＣコンバータ。
9. 入力電圧から出力電圧を生成するスイッチ出力段と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、
   前記誤差信号の入力を受けて誤差電圧を生成する位相補償回路と、
   前記誤差電圧を所定の上限電圧値以下に制限するクランパと、
   前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
   前記誤差電圧と前記電流センス電圧との演算処理により第１電圧を生成する演算器と、
   ランプ波形の第２電圧を生成するオシレータと、
   前記第１電圧と前記第２電圧とを比較して比較信号を生成するＰＷＭコンパレータと、
   前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
   を有し、
   前記位相補償回路として、請求項１〜請求項７のいずれか一項に記載の位相補償回路が用いられていることを特徴とするＤＣ／ＤＣコンバータ。
10. 入力電圧から出力電圧を生成するスイッチ出力段と、
    前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するアンプと、
    前記誤差信号の入力を受けて第１電圧を生成する位相補償回路と、
    前記第１電圧を所定の上限電圧値以下に制限するクランパと、
    前記スイッチ出力段のコイル電流に応じた電流センス電圧を生成する電流検出部と、
    ランプ波形の第２電圧を生成するオシレータと、
    前記第２電圧と前記電流センス電圧との演算処理により第３電圧を生成する演算器と、
    前記第１電圧と前記第３電圧とを比較して比較信号を生成するＰＷＭコンパレータと、
    前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、
    を有し、
    前記位相補償回路として、請求項１〜請求項７のいずれか一項に記載の位相補償回路が用いられていることを特徴とするＤＣ／ＤＣコンバータ。
11. 前記スイッチ出力段が降圧型であり、前記監視対象電圧が前記出力電圧であり、前記第２電圧の振幅が前記入力電圧に応じた変動値であることを特徴とする請求項８〜請求項１０のいずれか一項に記載のＤＣ／ＤＣコンバータ。
12. 前記スイッチ出力段が昇圧型であり、前記監視対象電圧が前記入力電圧であり、前記第２電圧の振幅が前記出力電圧に応じた変動値であることを特徴とする請求項８〜請求項１０のいずれか一項に記載のＤＣ／ＤＣコンバータ。

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