JP7419764B2 - 情報処理装置およびコンフィグレーション方法 - Google Patents
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Description
本発明は、情報処理装置およびコンフィグレーション方法に関する。
従来、画像形成装置等の情報処理装置において、ＣＰＵ（Central Processing Unit）がＦＰＧＡ（Field Programmable Gate Array）に特定の機能を実行させることにより、ＣＰＵに係る負荷を軽減する技術が用いられている。
ＦＰＧＡは、所定のメモリから、当該ＦＰＧＡ用にカスタマイズされたコンフィグレーションデータを読み出して、当該コンフィグレーションデータを用いたコンフィグレーション（コンフィグレーションデータの書き込み）を行うことにより、特定の機能を実行することが可能となる。
なお、下記特許文献１には、シリアル伝送に対応するＦＰＧＡに対しては、シリアル伝送部を介して該ＦＰＧＡへ送信し、パラレル伝送に対応するＦＰＧＡに対しては、パラレル伝送部を介してデータを送信する技術が開示されている。
しかしながら、従来技術では、仕様変更等に対応できるように、複数のＦＰＧＡの各々のコンフィグレーションデータを更新可能にする場合、全てのＦＰＧＡに、１対１で対応するＰＲＯＭ（Programmable Read Only Memory）に記憶されているコンフィグレーションデータの更新を行うための更新処理部を設ける必要があるため、各ＦＰＧＡの回路規模が大きくなる等の問題が生じていた。
本発明は、上述した従来技術の課題を解決するため、複数のＦＰＧＡの各々のコンフィグレーションデータの更新に係る、各ＦＰＧＡの回路規模が大きくなる等の問題を解決できるようにすることを目的とする。
上述した課題を解決するために、本発明の情報処理装置は、ＣＰＵと、ＣＰＵと通信可能に接続された複数のＦＰＧＡと、複数のＦＰＧＡの各々に対して１対１で対応して設けられ、各々が対応するＦＰＧＡのコンフィグレーションデータを記憶する複数のメモリとを備え、複数のＦＰＧＡのうちのいずれか一のＦＰＧＡは、複数のメモリの各々に記憶されている、複数のＦＰＧＡの各々のコンフィグレーションデータを更新する更新処理部を有する。
本発明によれば、複数のＦＰＧＡの各々のコンフィグレーションデータの更新に係る、各ＦＰＧＡの回路規模が大きくなる等の問題を解決することができる。
以下、図面を参照して、本発明の一実施形態について説明する。
（情報処理装置１０のシステムの概要）
図１は、本発明の一実施形態に係る情報処理装置１０のシステム構成を示す図である。本実施形態では、「複数のＦＰＧＡ」の一例として、３つのＦＰＧＡを備える情報処理装置１０に対し、本発明を適用する例について説明する。但し、これに限らず、本発明は、２つまたは４つ以上のＦＰＧＡを備える情報処理装置にも適用可能である。
図１は、本発明の一実施形態に係る情報処理装置１０のシステム構成を示す図である。本実施形態では、「複数のＦＰＧＡ」の一例として、３つのＦＰＧＡを備える情報処理装置１０に対し、本発明を適用する例について説明する。但し、これに限らず、本発明は、２つまたは４つ以上のＦＰＧＡを備える情報処理装置にも適用可能である。
図１に示す情報処理装置１０は、ＣＰＵ１０１および複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）を有する。情報処理装置１０は、複数のＦＰＧＡ１１０によって特定の機能を実行することで、ＣＰＵ１０１に係る負荷を軽減することができる。
例えば、画像形成装置のエンジン制御のように、作像制御、定着制御、搬送制御等、多くの制御を実施する場合、ＣＰＵ１０１の負荷が大きくなるような演算処理（例えば、画像位置補正制御、色ムラ補正処理等）を、複数のＦＰＧＡ１１０によって実行することにより、ＣＰＵ１０１に係る負荷を軽減することができる。
複数のＦＰＧＡ１１０を使用するためには、各ＦＰＧＡ１１０が、ＦＰＧＡ１１０毎にカスタマイズされたコンフィグレーションデータをメモリから読み出して起動する必要がある。
本実施形態の情報処理装置１０は、図１に示すように、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３の各々のコンフィグレーションデータを、ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３の各々に保存しておく。このため、本実施形態の情報処理装置１０は、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３が、互いに並列に、コンフィグレーションデータの読み出しおよび起動を行うことができる。すなわち、本実施形態の情報処理装置１０は、複数のＦＰＧＡ１１０の起動時間を短時間化することができる。
（情報処理装置１０のシステム構成）
以下、図１を参照して、情報処理装置１０のシステム構成について、具体的に説明する。図１に示すように、情報処理装置１０は、ＣＰＵ１０１、ＦＲＯＭ１０２、複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）、およびパラレルバス１０３を備える。
以下、図１を参照して、情報処理装置１０のシステム構成について、具体的に説明する。図１に示すように、情報処理装置１０は、ＣＰＵ１０１、ＦＲＯＭ１０２、複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）、およびパラレルバス１０３を備える。
ＣＰＵ１０１は、システム全体を制御する。例えば、ＣＰＵ１０１は、ＦＲＯＭ１０２に格納されているプログラムを実行し、パラレルバス１０３を介して、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３を制御する。ＦＲＯＭ１０２は、ＣＰＵ１０１が実行するプログラムを格納する。
＜ＦＰＧＡ１１０＞
複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）の各々は、情報処理装置１０が備える特定の機能を実行する。複数のＦＰＧＡ１１０の各々は、パラレルバス１０３によって、ＣＰＵ１０１と通信可能に接続されている。複数のＦＰＧＡ１１０の各々は、コンフィグレーションデータが書き込まれることで、特定の機能を実行するためのロジック回路を形成する。
複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）の各々は、情報処理装置１０が備える特定の機能を実行する。複数のＦＰＧＡ１１０の各々は、パラレルバス１０３によって、ＣＰＵ１０１と通信可能に接続されている。複数のＦＰＧＡ１１０の各々は、コンフィグレーションデータが書き込まれることで、特定の機能を実行するためのロジック回路を形成する。
複数のＦＰＧＡ１１０の各々は、通常動作部１１１を備える。通常動作部１１１は、ＦＰＧＡ１１０の通常起動時に動作する処理回路である。
また、複数のＦＰＧＡ１１０のうち、ＦＰＧＡ＿１は、更新処理部１１２を備える。更新処理部１１２は、後述する複数のＰＲＯＭ１２０（ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３）の各々に格納されている、複数のＦＰＧＡ１１０（ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３）の各々のコンフィグレーションデータを更新する処理回路である。
＜ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３＞
また、情報処理装置１０は、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３の各々と１対１で対応する、複数のＰＲＯＭ１２０（ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３）を備える。ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３は、それぞれ、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３のコンフィグレーションデータを格納する。
また、情報処理装置１０は、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３の各々と１対１で対応する、複数のＰＲＯＭ１２０（ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３）を備える。ＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３は、それぞれ、ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３のコンフィグレーションデータを格納する。
＜シリアルバス１３１～１３６＞
ＰＲＯＭ＿１は、シリアルバス１３１，１３２によって、ＦＰＧＡ＿１に接続されている。ＰＲＯＭ＿１は、ＦＰＧＡ＿１のコンフィグレーションデータを格納する。シリアルバス１３１は、ＦＰＧＡ＿１がＰＲＯＭ＿１に対し、通信コマンド、コンフィグレーションデータの送信を行う際の、通信経路となる。シリアルバス１３２は、ＰＲＯＭ＿１がＦＰＧＡ＿１に対し、通信コマンドに対する応答、コンフィグレーションデータ等の送信を行う際の、通信経路となる。
ＰＲＯＭ＿１は、シリアルバス１３１，１３２によって、ＦＰＧＡ＿１に接続されている。ＰＲＯＭ＿１は、ＦＰＧＡ＿１のコンフィグレーションデータを格納する。シリアルバス１３１は、ＦＰＧＡ＿１がＰＲＯＭ＿１に対し、通信コマンド、コンフィグレーションデータの送信を行う際の、通信経路となる。シリアルバス１３２は、ＰＲＯＭ＿１がＦＰＧＡ＿１に対し、通信コマンドに対する応答、コンフィグレーションデータ等の送信を行う際の、通信経路となる。
また、ＰＲＯＭ＿２は、シリアルバス１３３，１３４によって、ＦＰＧＡ＿２に接続されている。ＰＲＯＭ＿２は、ＦＰＧＡ＿２のコンフィグレーションデータを格納する。シリアルバス１３３は、ＦＰＧＡ＿２がＰＲＯＭ＿２に対し、通信コマンドの送信を行う際の、通信経路となる。シリアルバス１３４は、ＰＲＯＭ＿２がＦＰＧＡ＿２に対し、通信コマンドに対する応答、コンフィグレーションデータ等の送信を行う際の、通信経路となる。
また、ＰＲＯＭ＿３は、シリアルバス１３５，１３６によって、ＦＰＧＡ＿３に接続されている。ＰＲＯＭ＿３は、ＦＰＧＡ＿３のコンフィグレーションデータを格納する。シリアルバス１３５は、ＦＰＧＡ＿３がＰＲＯＭ＿３に対し、通信コマンドの送信を行う際の、通信経路となる。シリアルバス１３６は、ＰＲＯＭ＿３がＦＰＧＡ＿３に対し、通信コマンドに対する応答、コンフィグレーションデータ等の送信を行う際の、通信経路となる。
＜シリアルバス１３７～１４０＞
シリアルバス１３１，１３２は、シリアルバス１３７，１３８によって、シリアルバス１３３，１３４と接続されている。
シリアルバス１３１，１３２は、シリアルバス１３７，１３８によって、シリアルバス１３３，１３４と接続されている。
シリアルバス１３７は、ＦＰＧＡ＿１の更新処理部１１２がＰＲＯＭ＿２に記憶されているＦＰＧＡ＿２のコンフィグレーションデータの更新を行う際に、ＦＰＧＡ＿１からＰＲＯＭ＿２へ送信される、通信コマンドおよびコンフィグレーションデータの通信経路となる。
シリアルバス１３８は、ＦＰＧＡ＿１の更新処理部１１２がＰＲＯＭ＿２に記憶されているＦＰＧＡ＿２のコンフィグレーションデータの更新を行う際に、ＰＲＯＭ＿２からＦＰＧＡ＿１へ送信される、通信コマンドに対する応答の通信経路となる。
また、シリアルバス１３１，１３２は、シリアルバス１３９，１４０によって、シリアルバス１３５，１３６と接続されている。
シリアルバス１３９は、ＦＰＧＡ＿１の更新処理部１１２がＰＲＯＭ＿３に記憶されているＦＰＧＡ＿３のコンフィグレーションデータの更新を行う際に、ＦＰＧＡ＿１からＰＲＯＭ＿３へ送信される、通信コマンドおよびコンフィグレーションデータの通信経路となる。
シリアルバス１４０は、ＦＰＧＡ＿１の更新処理部１１２がＰＲＯＭ＿３に記憶されているＦＰＧＡ＿３のコンフィグレーションデータの更新を行う際に、ＰＲＯＭ＿３からＦＰＧＡ＿１へ送信される、通信コマンドに対する応答の通信経路となる。
＜セレクタ１４１～１４５＞
また、また、情報処理装置１０は、「切替手段」の一例として、セレクタ１４１～１４５を備える。セレクタ１４１は、シリアルバス１３１，１３２上に設けられている。セレクタ１４１は、シリアルバス１３１，１３２を接続状態または遮断状態に選択的に切り替え可能である。
また、また、情報処理装置１０は、「切替手段」の一例として、セレクタ１４１～１４５を備える。セレクタ１４１は、シリアルバス１３１，１３２上に設けられている。セレクタ１４１は、シリアルバス１３１，１３２を接続状態または遮断状態に選択的に切り替え可能である。
セレクタ１４２は、シリアルバス１３３，１３４上に設けられている。セレクタ１４２は、シリアルバス１３３，１３４を接続状態または遮断状態に選択的に切り替え可能である。
セレクタ１４３は、シリアルバス１３５，１３６上に設けられている。セレクタ１４３は、シリアルバス１３５，１３６を接続状態または遮断状態に選択的に切り替え可能である。
セレクタ１４４は、シリアルバス１３７，１３８上に設けられている。セレクタ１４４は、シリアルバス１３７，１３８を接続状態または遮断状態に選択的に切り替え可能である。
セレクタ１４５は、シリアルバス１３９，１４０上に設けられている。セレクタ１４５は、シリアルバス１３９，１４０を接続状態または遮断状態に選択的に切り替え可能である。
セレクタ１４１～１４５の切り替えは、ＦＰＧＡ＿１から送信される切替信号ＳＥＬによって制御される。
上記構成を有する情報処理装置１０において、通常動作時においては、ＣＰＵ１０１が、パラレルバス１０３を介して、各ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３に対して、初期設定や演算命令を行う。各ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３においては、通常動作部１１１が、対応するＰＲＯＭ＿１，ＰＲＯＭ＿２，ＰＲＯＭ＿３からコンフィグレーションデータを読み出し、当該ＦＰＧＡを起動する。
一方、上記構成を有する情報処理装置１０において、コンフィグレーションデータ更新時においては、ＣＰＵ１０１が、パラレルバス１０３を介して、ＦＰＧＡ＿１に対して、各ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３のコンフィグレーションデータの更新データを送信する。
ＦＰＧＡ＿１は、セレクタ１４１を「接続状態」に切り替え、シリアルバス１３１を介して、ＦＰＧＡ＿１用の更新データを、ＰＲＯＭ＿１に格納する。
また、ＦＰＧＡ＿１は、セレクタ１４４を「接続状態」に切り替え、シリアルバス１３１，１３７，１３３を介して、ＦＰＧＡ＿２用の更新データを、ＰＲＯＭ＿２に格納する。
さらに、ＦＰＧＡ＿１は、セレクタ１４５を「接続状態」に切り替え、シリアルバス１３１，１３９，１３５を介して、ＦＰＧＡ＿３用の更新データを、ＰＲＯＭ＿３に格納する。
（情報処理装置１０が備える処理回路およびデータ）
図２は、本発明の一実施形態に係る情報処理装置１０が備える処理回路およびデータの一覧を示す図である。
図２は、本発明の一実施形態に係る情報処理装置１０が備える処理回路およびデータの一覧を示す図である。
図２に示すように、本実施形態の情報処理装置１０は、ＦＰＧＡ＿１のみが更新処理部１１２を備える。このため、本実施形態の情報処理装置１０は、その他のＦＰＧＡ－２，ＦＰＧＡ－３の回路規模を抑制することができる。
また、図２に示すように、本実施形態の情報処理装置１０は、ＦＰＧＡ＿１に対応するＰＲＯＭ＿１のみが、更新処理用のコンフィグレーションデータを記憶する。このため、本実施形態の情報処理装置１０は、その他のＰＲＯＭ＿２，ＰＲＯＭ＿３のメモリ使用量を抑制することができる。
（情報処理装置１０による通常起動処理の手順）
図３は、本発明の一実施形態に係る情報処理装置１０による通常起動処理の手順を示すフローチャートである。
図３は、本発明の一実施形態に係る情報処理装置１０による通常起動処理の手順を示すフローチャートである。
まず、ＣＰＵ１０１が、パラレルバス１０３を介して、各ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３に対して、通常起動を指示する（ステップＳ３０１）。
次に、ＦＰＧＡ＿１が、図７に示すように、通常起動用に、各セレクタ１４１～１４５を切り替える（ステップＳ３０２）。これにより、ＦＰＧＡ＿１，ＦＰＧＡ－２，ＦＰＧＡ－３の各々が、ＰＲＯＭ＿１，ＰＲＯＭ－２，ＰＲＯＭ－３の各々と通信可能に接続される。
次に、ＦＰＧＡ＿１の通常動作部１１１が、シリアルバス１３２を介して、ＰＲＯＭ＿１から通常起動時用のコンフィグレーションデータを読み出して、当該コンフィグレーションデータを用いたコンフィグレーションを行う（ステップＳ３０３）。
同時に、ＦＰＧＡ－２の通常動作部１１１が、シリアルバス１３４を介して、ＰＲＯＭ＿２から通常起動時用のコンフィグレーションデータを読み出して、当該コンフィグレーションデータを用いたコンフィグレーションを行う（ステップＳ３０４）。
同時に、ＦＰＧＡ－３の通常動作部１１１が、シリアルバス１３６を介して、ＰＲＯＭ＿３から通常起動時用のコンフィグレーションデータを読み出して、当該コンフィグレーションデータを用いたコンフィグレーションを行う（ステップＳ３０５）。
そして、ＣＰＵ１０１が、全てのＦＰＧＡのコンフィグレーションが完了したか否かを判断する（ステップＳ３０６）。ステップＳ３０６において、全てのＦＰＧＡのコンフィグレーションが完了したと判断された場合（ステップＳ３０６：Ｙｅｓ）、情報処理装置１０は、図３に示す一連の処理を終了する。一方、ステップＳ３０６において、全てのＦＰＧＡのコンフィグレーションが完了していないと判断された場合（ステップＳ３０６：Ｎｏ）、ＣＰＵ１０１が、ステップＳ３０６の処理を再度実行する。
（情報処理装置１０による更新処理の手順）
図４は、本発明の一実施形態に係る情報処理装置１０による更新処理の手順を示すフローチャートである。
図４は、本発明の一実施形態に係る情報処理装置１０による更新処理の手順を示すフローチャートである。
まず、ＣＰＵ１０１が、パラレルバス１０３を介して、各ＦＰＧＡ＿１，ＦＰＧＡ＿２，ＦＰＧＡ＿３に対して、コンフィグレーションデータの更新を指示する（ステップＳ４０１）。
次に、ＦＰＧＡ＿１が、図８に示すように、更新処理用に、各セレクタ１４１～１４５を切り替える（ステップＳ４０２）。これにより、ＦＰＧＡ＿１が、ＰＲＯＭ＿１と通信可能に接続される。
次に、ＦＰＧＡ＿１の更新処理部１１２が、シリアルバス１３２を介して、ＰＲＯＭ＿１から更新処理用のコンフィグレーションデータを読み出して、当該コンフィグレーションデータを用いたコンフィグレーションを行う（ステップＳ４０３）。
そして、ＦＰＧＡ＿１の更新処理部１１２が、ＦＰＧＡ＿１のコンフィグレーションが完了したか否かを判断する（ステップＳ４０４）。
ステップＳ４０４において、ＦＰＧＡ＿１のコンフィグレーションが完了していないと判断された場合（ステップＳ４０４：Ｎｏ）、ＦＰＧＡ＿１の更新処理部１１２が、ステップＳ４０４の処理を再度実行する。
一方、ステップＳ４０４において、ＦＰＧＡ＿１のコンフィグレーションが完了したと判断された場合（ステップＳ４０４：Ｙｅｓ）、ＦＰＧＡ＿１の更新処理部１１２が、ＦＰＧＡ＿１のコンフィグレーションデータの更新が必要であるか否かを判断する（ステップＳ４０５）。
ステップＳ４０５において、ＦＰＧＡ＿１のコンフィグレーションデータの更新が必要であると判断された場合（ステップＳ４０５：Ｙｅｓ）、情報処理装置１０が、ＦＰＧＡ＿１のコンフィグレーションデータの更新処理を行い（ステップＳ４０６）、情報処理装置１０が、ステップＳ４０７へ処理を進める。なお、ＦＰＧＡ＿１のコンフィグレーションデータの更新処理の詳細な手順については、図５を用いて後述する。
一方、ステップＳ４０５において、ＦＰＧＡ＿１のコンフィグレーションデータの更新が必要ではないと判断された場合（ステップＳ４０５：Ｎｏ）、情報処理装置１０が、ステップＳ４０７へ処理を進める。
ステップＳ４０７では、ＦＰＧＡ＿１の更新処理部１１２が、全てのコンフィグレーションデータの更新が完了したか否かを判断する。
ステップＳ４０７において、全てのコンフィグレーションデータの更新が完了していないと判断された場合（ステップＳ４０７：Ｎｏ）、情報処理装置１０が、コンフィグレーションデータの更新が完了していない、ＦＰＧＡ＿１以外の他のＦＰＧＡのコンフィグレーションデータの更新処理を行う（ステップＳ４０８）。そして、情報処理装置１０は、ステップＳ４０７へ処理を戻す。なお、ＦＰＧＡ＿１以外の他のＦＰＧＡのコンフィグレーションデータの更新処理の詳細な手順については、図６を用いて後述する。
一方、ステップＳ４０７において、全てのコンフィグレーションデータの更新が完了したと判断された場合（ステップＳ４０７：Ｙｅｓ）、情報処理装置１０は、図４に示す一連の処理を終了する。
（ＦＰＧＡ＿１のコンフィグレーションデータの更新処理の手順）
図５は、本発明の一実施形態に係る情報処理装置１０によるＦＰＧＡ＿１のコンフィグレーションデータの更新処理を示すフローチャートである。
図５は、本発明の一実施形態に係る情報処理装置１０によるＦＰＧＡ＿１のコンフィグレーションデータの更新処理を示すフローチャートである。
まず、ＦＰＧＡ＿１が、ＰＲＯＭ＿１に記憶されている、ＦＰＧＡ＿１のコンフィグレーションデータをイレースする（ステップＳ５０１）。
次に、ＣＰＵ１０１が、ＦＰＧＡ＿１へ、ＦＰＧＡ＿１のコンフィグレーションデータの更新データを送信する（ステップＳ５０２）。
次に、ＦＰＧＡ＿１が、ＦＰＧＡ＿１のコンフィグレーションデータの更新データを、ＰＲＯＭ＿１にライトする（ステップＳ５０３）。そして、情報処理装置１０は、図５に示す一連の処理を終了する。
（他のＦＰＧＡのコンフィグレーションデータの更新処理の手順）
図６は、本発明の一実施形態に係る情報処理装置１０による他のＦＰＧＡのコンフィグレーションデータの更新処理を示すフローチャートである。
図６は、本発明の一実施形態に係る情報処理装置１０による他のＦＰＧＡのコンフィグレーションデータの更新処理を示すフローチャートである。
まず、ＦＰＧＡ＿１が、図９または図１０に示すように、更新対象のＦＰＧＡ（ＦＰＧＡ＿２またはＦＰＧＡ＿３）のコンフィグレーションデータの更新処理用に、各セレクタ１４１～１４５を切り替える（ステップＳ６０１）。これにより、ＦＰＧＡ＿１が、更新対象のメモリ（ＰＲＯＭ＿２またはＰＲＯＭ＿３）と通信可能に接続される。
次に、ＦＰＧＡ＿１が、更新対象のメモリ（ＰＲＯＭ＿２またはＰＲＯＭ＿３）に記憶されている、更新対象のＦＰＧＡ（ＦＰＧＡ＿２またはＦＰＧＡ＿３）のコンフィグレーションデータをイレースする（ステップＳ６０２）。
次に、ＣＰＵ１０１が、ＦＰＧＡ＿１へ、更新対象のＦＰＧＡ（ＦＰＧＡ＿２またはＦＰＧＡ＿３）のコンフィグレーションデータの更新データを送信する（ステップＳ６０３）。
次に、ＦＰＧＡ＿１が、更新対象のＦＰＧＡ（ＦＰＧＡ＿２またはＦＰＧＡ＿３）のコンフィグレーションデータの更新データを、更新対象のメモリ（ＰＲＯＭ＿２またはＰＲＯＭ＿３）にライトする（ステップＳ６０４）。そして、情報処理装置１０は、図６に示す一連の処理を終了する。
（セレクタ１４１～１４５の状態）
＜通常起動時の状態＞
図７は、本発明の一実施形態に係るセレクタ１４１～１４５の通常起動時の状態を示す図である。図７に示すように、通常起動時においては、セレクタ１４１，１４２，１４３の各々が、「接続」状態に切り替えられる。これにより、ＦＰＧＡ＿１，ＦＰＧＡ－２，ＦＰＧＡ－３の各々が、ＰＲＯＭ＿１，ＰＲＯＭ－２，ＰＲＯＭ－３の各々と通信可能に接続される。よって、ＦＰＧＡ＿１，ＦＰＧＡ－２，ＦＰＧＡ－３の各々が、ＰＲＯＭ＿１，ＰＲＯＭ－２，ＰＲＯＭ－３の各々から、通常起動用のコンフィグレーションデータを読み出すことが可能となる。
＜通常起動時の状態＞
図７は、本発明の一実施形態に係るセレクタ１４１～１４５の通常起動時の状態を示す図である。図７に示すように、通常起動時においては、セレクタ１４１，１４２，１４３の各々が、「接続」状態に切り替えられる。これにより、ＦＰＧＡ＿１，ＦＰＧＡ－２，ＦＰＧＡ－３の各々が、ＰＲＯＭ＿１，ＰＲＯＭ－２，ＰＲＯＭ－３の各々と通信可能に接続される。よって、ＦＰＧＡ＿１，ＦＰＧＡ－２，ＦＰＧＡ－３の各々が、ＰＲＯＭ＿１，ＰＲＯＭ－２，ＰＲＯＭ－３の各々から、通常起動用のコンフィグレーションデータを読み出すことが可能となる。
＜ＦＰＧＡ＿１のコンフィグレーションデータの更新処理時の状態＞
図８は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿１のコンフィグレーションデータの更新処理時の状態を示す図である。図８に示すように、ＦＰＧＡ＿１のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４１が「接続」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２を介して、ＰＲＯＭ＿１と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿１に記憶されている、ＦＰＧＡ＿１用のコンフィグレーションデータを更新することが可能となる。
図８は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿１のコンフィグレーションデータの更新処理時の状態を示す図である。図８に示すように、ＦＰＧＡ＿１のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４１が「接続」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２を介して、ＰＲＯＭ＿１と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿１に記憶されている、ＦＰＧＡ＿１用のコンフィグレーションデータを更新することが可能となる。
＜ＦＰＧＡ＿２のコンフィグレーションデータの更新処理時の状態＞
図９は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿２のコンフィグレーションデータの更新処理時の状態を示す図である。図９に示すように、ＦＰＧＡ＿２のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４４が「接続」状態に切り替えられ、セレクタ１４１，１４２が「遮断」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２、シリアルバス１３７，１３８、およびシリアルバス１３３，１３４を介して、ＰＲＯＭ＿２と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿２に記憶されている、ＦＰＧＡ＿２用のコンフィグレーションデータを更新することが可能となる。
図９は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿２のコンフィグレーションデータの更新処理時の状態を示す図である。図９に示すように、ＦＰＧＡ＿２のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４４が「接続」状態に切り替えられ、セレクタ１４１，１４２が「遮断」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２、シリアルバス１３７，１３８、およびシリアルバス１３３，１３４を介して、ＰＲＯＭ＿２と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿２に記憶されている、ＦＰＧＡ＿２用のコンフィグレーションデータを更新することが可能となる。
＜ＦＰＧＡ＿３のコンフィグレーションデータの更新処理時の状態＞
図１０は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿３のコンフィグレーションデータの更新処理時の状態を示す図である。図９に示すように、ＦＰＧＡ＿３のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４５が「接続」状態に切り替えられ、セレクタ１４１，１４３，１４４が「遮断」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２、シリアルバス１３９，１４０、およびシリアルバス１３５，１３６を介して、ＰＲＯＭ＿３と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿３に記憶されている、ＦＰＧＡ＿３用のコンフィグレーションデータを更新することが可能となる。
図１０は、本発明の一実施形態に係るセレクタ１４１～１４５のＦＰＧＡ＿３のコンフィグレーションデータの更新処理時の状態を示す図である。図９に示すように、ＦＰＧＡ＿３のコンフィグレーションデータの更新処理時においては、少なくともセレクタ１４５が「接続」状態に切り替えられ、セレクタ１４１，１４３，１４４が「遮断」状態に切り替えられる。これにより、ＦＰＧＡ＿１が、シリアルバス１３１，１３２、シリアルバス１３９，１４０、およびシリアルバス１３５，１３６を介して、ＰＲＯＭ＿３と通信可能に接続される。よって、ＦＰＧＡ＿１の更新処理部１１２が、ＰＲＯＭ＿３に記憶されている、ＦＰＧＡ＿３用のコンフィグレーションデータを更新することが可能となる。
以上説明したように、本発明の一実施形態に係る情報処理装置１０は、ＣＰＵ１０１と、ＣＰＵ１０１と通信可能に接続された複数のＦＰＧＡ１１０と、複数のＦＰＧＡ１１０の各々に対して１対１で対応して設けられ、各々が対応するＦＰＧＡ１１０のコンフィグレーションデータを記憶する複数のＰＲＯＭ１２０とを備え、複数のＦＰＧＡ１１０のうちのいずれか一のＦＰＧＡ１１０は、複数のＰＲＯＭ１２０の各々に記憶されている、複数のＦＰＧＡ１１０の各々のコンフィグレーションデータを更新する更新処理部１１２を有する。
これにより、本実施形態の情報処理装置１０は、一のＦＰＧＡ１１０のみが更新処理部１１２を備えればよいため、その他のＦＰＧＡ１１０の回路規模を抑制することができる。
また、本実施形態の情報処理装置１０は、一のＦＰＧＡ１１０に対応するＰＲＯＭ１２０のみが、更新処理用のコンフィグレーションデータを記憶すればよいため、その他のＰＲＯＭ１２０のメモリ使用量を抑制することができる。
また、本発明の一実施形態に係る情報処理装置１０は、複数のＰＲＯＭ１２０の中から、一のＦＰＧＡ１１０の接続先を切り替えるセレクタ１４１～１４５をさらに備え、更新処理部１１２は、セレクタ１４１～１４５を制御して、一のＦＰＧＡ１１０の接続先を、他のＦＰＧＡ１１０に対応するＰＲＯＭ１２０に切り替えることにより、当該ＰＲＯＭ１２０に記憶されている、他のＦＰＧＡ１１０のコンフィグレーションデータを更新する。
これにより、本実施形態の情報処理装置１０は、セレクタ１４１～１４５を切り替えるだけといった簡単な制御により、一のＦＰＧＡ１１０から、複数のＦＰＧＡ１１０の各々のコンフィグレーションデータを更新することができる。
また、本発明の一実施形態に係る情報処理装置１０は、複数のＦＰＧＡ１１０の各々と、複数のＰＲＯＭ１２０の各々とを１対１で接続する、シリアルバス１３１～１３６をさらに備え、更新処理部１１２は、一のＦＰＧＡ１１０に繋がるシリアルバスの接続先を、他のＦＰＧＡ１１０に対応するＰＲＯＭ１２０に繋がるシリアルバスに切り替えることにより、一のＦＰＧＡ１１０の接続先を、他のＦＰＧＡ１１０に対応するＰＲＯＭ１２０に切り替える。
これにより、本実施形態の情報処理装置１０は、ＦＰＧＡ１１０毎に設けられたシリアルバス１３１～１３６を利用して、一のＦＰＧＡ１１０から、複数のＦＰＧＡ１１０の各々のコンフィグレーションデータを更新することができる。したがって、本実施形態の情報処理装置１０によれば、コンフィグレーションデータの更新用に追加される伝送路の数を抑制することができる。
以上、本発明の好ましい実施形態について詳述したが、本発明はこれらの実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形又は変更が可能である。
１０ 情報処理装置
１０１ ＣＰＵ
１０２ ＦＲＯＭ
１０３ パラレルバス
１１０ ＦＰＧＡ
１１１ 通常動作部
１１２ 更新処理部
１２０ ＰＲＯＭ
１３１～１４０ シリアルバス
１４１～１４５ セレクタ
１０１ ＣＰＵ
１０２ ＦＲＯＭ
１０３ パラレルバス
１１０ ＦＰＧＡ
１１１ 通常動作部
１１２ 更新処理部
１２０ ＰＲＯＭ
１３１～１４０ シリアルバス
１４１～１４５ セレクタ
Claims (5)
- ＣＰＵと、
前記ＣＰＵと通信可能に接続された複数のＦＰＧＡと、
複数のＦＰＧＡの各々に対して１対１で対応して設けられ、各々が対応するＦＰＧＡのコンフィグレーションデータを記憶する複数のメモリと
を備え、
前記複数のＦＰＧＡのうちのいずれか一のＦＰＧＡは、
前記複数のメモリの各々に記憶されている、前記複数のＦＰＧＡの各々の前記コンフィグレーションデータを更新する更新処理部を有する
ことを特徴とする情報処理装置。 - 前記複数のメモリの中から、前記一のＦＰＧＡの接続先を切り替える切替手段をさらに備え、
前記更新処理部は、
前記切替手段を制御して、前記一のＦＰＧＡの接続先を、他のＦＰＧＡに対応する前記メモリに切り替えることにより、当該メモリに記憶されている、前記他のＦＰＧＡの前記コンフィグレーションデータを更新する
ことを特徴とする請求項１に記載の情報処理装置。 - 前記複数のＦＰＧＡの各々と、前記複数のメモリの各々とを１対１で接続する、複数のシリアルバスをさらに備え、
前記更新処理部は、
前記一のＦＰＧＡに繋がる前記シリアルバスの接続先を、前記他のＦＰＧＡに対応するメモリに繋がる前記シリアルバスに切り替えることにより、前記一のＦＰＧＡの接続先を、前記他のＦＰＧＡに対応するメモリに切り替える
ことを特徴とする請求項２に記載の情報処理装置。 - 前記一のＦＰＧＡは、
当該一のＦＰＧＡに対応する前記メモリに格納されている、更新処理用のコンフィグレーションデータが書き込まれることにより、前記複数のメモリの各々に記憶されている、前記複数のＦＰＧＡの各々の前記コンフィグレーションデータを更新する
ことを特徴とする請求項１から３のいずれか一項に記載の情報処理装置。 - ＣＰＵと、
前記ＣＰＵと通信可能に接続された複数のＦＰＧＡと、
複数のＦＰＧＡの各々に対して１対１で対応して設けられ、各々が対応するＦＰＧＡのコンフィグレーションデータを記憶する複数のメモリと
を備えた情報処理装置用のコンフィグレーション方法であって、
前記複数のＦＰＧＡのうちのいずれか一のＦＰＧＡが、前記複数のメモリの各々に記憶されている、前記複数のＦＰＧＡの各々の前記コンフィグレーションデータを更新する更新処理工程を含む
ことを特徴とするコンフィグレーション方法。
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- 2019-11-20 JP JP2019209910A patent/JP7419764B2/ja active Active
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