JP7415271B2 - 駆動装置、表示装置、および駆動装置の駆動方法 - Google Patents

Description

本開示は、駆動装置、表示装置、および駆動装置の駆動方法に関する。

近年、表示装置の分野では、発光部を含む画素が行列状（マトリクス状）に配置されて成る平面型（フラットパネル型）の表示装置が主流となっている。平面型の表示装置の一つとして、発光部に流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子、例えば、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いる有機ＥＬ表示装置がある。

この有機ＥＬ表示装置に代表される平面型の表示装置にあっては、ブランキング期間中に一斉発光させる一括発光駆動が用いられる場合がある。一括発光駆動を用いることで、パネル面内の表示タイミングが一律となるため、映像信号出力側で表示遅延を正確に制御したい場合に有効である。ところが、一括発光駆動を導入する場合、スイッチングトランジスタを一斉にオン／オフ制御する必要があり、スイッチングトランジスタのスイッチングの際に発生するラッシュ電流が規定値を超える恐れがある。

特開２０１２－１２８４０７号公報

本開示の一態様は、一括発光駆動させる場合にも、ラッシュ電流を抑制可能な、駆動装置、表示装置、および駆動装置の駆動方法を提供する。

上記の課題を解決するために、本開示では、画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置であって、
第１ゲート信号を生成する生成回路と、
前記生成回路から入力された第１ゲート信号を前記ゲート信号として出力するバッファと、を備え、
前記バッファは、少なくとも二つのインバータが並列に接続されている、駆動装置が提供される。

前記バッファは、駆動するインバータの数を変更可能であってもよい。

前記有機ＥＬ素子の発光モード応じて、前記二つのインバータもうちの少なくとも一つのインバータを非駆動にしてもよい。

第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を第１発光モードよりも低減してもよい。

前記第１発光モードは、前記画素回路を行列状に配置した画素部において、行ごとの有機ＥＬ素子を順に発光させるモードであってもよい。

第２発光モードは、前記画素回路を行列状に配置した画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードであってもよい。

前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、前記バッファにおいて駆動するインバータの数をより低減してもよい。

上記の課題を解決するために、本開示では、画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置であって、
入力されたゲート信号のオン時間に対応する原信号を行ごとに順に遅延させ、行ごとの前記ゲート信号として出力する生成回路、を備え、
前記画素回路の複数行に対応するゲート信号は、当該ゲート信号ごとのオン時間が重複し、且つ前記ゲート信号ごとのオン時間の開始時間及び終了時間がずれている、駆動装置が提供される。

前記生成回路は、
直列に接続された複数の遅延素子であって、前記オン時間に対応する原信号を行ごとに順に遅延させる複数の遅延素子を有し、
前記行ごとに遅延した前記オン時間に対応する原信号に基づき、前記行ごとの前記ゲート信号として出力してもよい。

前記生成回路は、
伝送クロックに応じて、前記オン時間に対応する原信号を行ごとに順に遅延させるシフトレジスタを有し、
前記行ごとに遅延した前記オン時間に対応する原信号に基づき、前記行ごとの前記ゲート信号として出力してもよい。

上記の課題を解決するために、本開示では、有機ＥＬ素子と、ゲート電極の信号電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタと、前記有機ＥＬ素子及び前記駆動トランジスタと直列に接続され、制御信号により前記有機ＥＬ素子の発光を制御するスイッチングトランジスタと、を含む複数の画素を行列状に配置した画素部と、
前記複数の画素を駆動する駆動装置と、
を備える表示装置であって、
前記駆動装置は、
第１ゲート信号を生成する生成回路と、
前記生成回路から入力された第１ゲート信号を前記ゲート信号として出力するバッファであって、少なくとも二つのインバータが並列に接続されているバッファと、を有する、表示装置が提供される。

前記光軸と直交する前記２枚の反射平面の下流側の平面は、前記一対の反射部材の下流側の反射部材を構成してもよい。

第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を第１発光モードよりも低減してもよい。

前記第１発光モードは、前記画素部において、有機ＥＬ素子を行ごとに順に発光させるモードであってもよい。

第２発光モードは、前記画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードであってもよい。

前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、駆動するインバータの数をより低減してもよい。

上記の課題を解決するために、本開示では、画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置の駆動方法であって、
第１ゲート信号を生成する生成工程と、
第１ゲート信号を、バッファを介して前記ゲート信号として出力する出力工程と、
前記バッファのオン抵抗を変更する変更工程と、
を備える、駆動装置の駆動方法が提供される。

前記変更工程では、前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、前記バッファのオン抵抗を増加してもよい。

本開示の実施の形態に係る表示装置の構成例を示す説明図。 同実施の形態に係る表示装置のより詳細な構成例を示す説明図。 同実施の形態に係る表示装置の画素回路例を示す説明図。 線順次駆動の駆動例を示す図。 一括発光駆動の駆動例を示す。 一括発光駆動のタイミングチャートの比較例を示す図。 本実施形態に係る駆動スキャナーの詳細な構成例を示す図。 バッファの構成例を示す図。 論理回路の真理値表の例を示す図。 駆動スキャナーにおける全体のタイミングチャート例を示す図。 図１０における一斉駆動時のタイミングチャートの部分拡大図。 画素回路の構成例を示す図。 画素回路をＮチャネル型のトランジスタで構成した場合の、一括発光駆動のタイミングチャートを示す図。 第２実施形態に係る駆動スキャナーの詳細な構成例を示す図。 第２実施形態に係る論理回路の真理値表の例を示す図。 第２実施形態に係る駆動スキャナーにおける全体のタイミングチャート例を示す図。 図１６における一斉駆動時のタイミングチャートの部分拡大図。 第３実施形態に係る駆動スキャナーの詳細な構成例を示す図。 第３実施形態に係る論理回路の真理値表の例を示す図。 第３実施形態に係る駆動スキャナーにおける全体のタイミングチャート例を示す図。 第３実施形態に係る駆動スキャナーの別の構成例を示す図。 第４実施形態に係る表示装置における画素回路の回路図。 第４実施形態に係る画素回路のタイミングチャート図。

以下、図面を参照して、駆動装置、表示装置、および駆動装置の駆動方法の実施形態について説明する。以下では、駆動装置、表示装置、および駆動装置の駆動方法の主要な構成部品分を中心に説明するが、駆動装置、表示装置、および駆動装置の駆動方法には、図示又は説明されていない構成部品分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部品分や機能を除外するものではない。

（第１実施形態）
図１は、本開示の実施の形態に係る表示装置１００の構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

図１に示すように、表示装置１００は、画素部１１０と、水平セレクタ１２０と、垂直スキャナー１３０とを、備える。
画素部１１０は、有機ＥＬ素子その他の自発光素子がそれぞれ設けられた画素が行列状（マトリクス状）に配置された構成を有する。画素部１１０は、マトリックス状に配置した画素に対して、走査線がライン単位で水平方向に設けられ、また走査線と直交するように信号線が列毎に設けられる。

水平セレクタ１２０は、所定のサンプリングパルスを順次転送し、このサンプリングパルスで画像データを順次ラッチすることにより、この画像データを各信号線に振り分ける。また水平セレクタ１２０は、各信号線に振り分けた画像データをそれぞれアナログディジタル変換処理し、これにより各信号線に接続された各画素の発光輝度を時分割により示す駆動信号を生成する。水平セレクタ１２０は、この駆動信号を対応する信号線に出力する。

垂直スキャナー１３０は、この水平セレクタ１２０による信号線の駆動に応動して、各画素の駆動信号を生成して走査線に出力する。これにより表示装置１００は、垂直スキャナー１３０により画素部１１０に配置された各画素を順次駆動し、水平セレクタ１２０より設定される各信号線の信号レベルで各画素を発光させ、所望の画像を画素部１１０で表示する。なお、本実施形態に係る垂直スキャナー１３０が駆動装置に対応する。

図２は、本開示の実施の形態に係る表示装置１００のより詳細な構成例を示す説明図である。以下、図２を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

画素部１１０（図１）には、赤色を表示する画素１１１Ｒ、緑色を表示する画素１１１Ｇ、青色を表示する画素１１１Ｂがマトリクス状に配置されている。

垂直スキャナー１３０は、駆動スキャナー（Ｄｒｉｖｅ Ｓｃａｎ）１３２及び書き込みスキャナー（Ｗｒｉｔｅ Ｓｃａｎ）１３４を有する。それぞれのスキャナーから信号が画素部１１０にマトリクス状に配置された画素に供給されることで、それぞれの画素に設けられるトランジスタＴｒ１～Ｔｒ３（後述の図３）のオン、オフ動作が行われる。

図３は、本開示の実施の形態に係る表示装置１００の画素回路例を示す説明図である。以下、図３を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

図３には、画素部１１０にマトリクス状に配置された１つの画素に対する画素回路を図示している。画素回路１１１は、トランジスタＴｒ１～Ｔｒ３と、キャパシタＣｓと、有機ＥＬ素子ＥＬと、を含んで構成される。トランジスタＴｒ１～Ｔｒ３は、例えば、Ｐチャネル型のトランジスタである。また、トランジスタＴｒ１～Ｔｒ３は、例えばＭＯＳ－ＦＥＴである。なお、トランジスタＴｒ１～Ｔｒ３は、Ｐチャネル型のトランジスタであるので、ゲートにハイレベルの信号が印加されるとＯＦＦし、逆にロウレベルの信号が印加されるとＯＮする。

トランジスタＴｒ１は、ゲート電極が走査線Ｗｓに、ドレイン電極が水平セレクタ１２０の信号線Ｖｓに、ソース電極がトランジスタＴｒ２のゲートに接続される。トランジスタＴｒ１は、書き込み水平セレクタ１２０から供給される信号電圧Ｖｓｉｇをサンプリングすることによって、トランジスタＴｒ２のゲートノード（ゲート電極）に信号電圧Ｖｓｉｇを書き込むサンプリングトランジスタである。

キャパシタＣｓは、トランジスタＴｒ２のゲートノードとソースノードとの間に接続されており、トランジスタＴｒ１によるサンプリングによって書き込まれた信号電圧Ｖｓｉｇを保持する。
トランジスタＴｒ２は、ソース電極が電源ＶＣＣの電源ノードに接続され、ドレイン電極がトランジスタＴｒ３のドレイン電極に接続される。トランジスタＴｒ２は、キャパシタＣｓの保持電圧に応じた駆動電流を有機ＥＬ素子ＥＬに流すことによって有機ＥＬ素子ＥＬを駆動する駆動トランジスタである。

トランジスタＴｒ３は、ゲート電極が駆動線Ｄｓに接続され、ソース電極が有機ＥＬ素子ＥＬの陽極に接続される。トランジスタＴｒ３は、駆動スキャナー１３２から出力される発光制御信号ＤＳによる駆動の下に、有機ＥＬ素子ＥＬの発光／非発光を制御するスイッチングトランジスタである。

図４、５に基づき、表示装置１００の表示駆動例を説明する。図４は、線順次駆動の駆動例を示す図である。図５は、一括発光駆動の駆動例を示す図である。図４、５に示すように、この駆動装置は、線順次駆動と、一括発光駆動（以下では、一斉駆動と呼ぶ場合もある）とが可能である。図４、５の横軸は時間であり、縦軸は、垂直スキャン、すなわち画素部１１０（図１）の行選択の順を示している。一番上の段は、垂直同期信号Ｖｓｙｎｃを示している。なお、本実施形態では、表示装置１００における行ごとの有機ＥＬ素子ＥＬを順に発光させる駆動を線順次駆動と称し、複数行の有機ＥＬ素子ＥＬを同時に発光させる駆動を一括発光駆動と称する。また、本実施形態に係る線順次駆動が第１発光モードに対応し、一括発光駆動が第２発光モードに対応する。すなわち、第１発光モードでは、表示装置１００における行ごとの有機ＥＬ素子ＥＬを順に発光させ、第２発光モードでは、複数行の有機ＥＬ素子ＥＬを同時に発光させる。

図４に示すように、線順次駆動では、行選択の順に行ごとに発光を繰り返す。この場合、各行では、補正及び信号電圧Ｖｓｉｇの書き込み、発光、非発光の順に制御される。非発光期間では、有機ＥＬ素子ＥＬを非発光状態とすることで、黒表示期間を実現している。このように、黒表示期間を挿入するＤｕｔｙ駆動を用いることにより、動画表示性能が改善可能である。信号電圧Ｖｓｉｇを書き込んで発光状態としてから、電流源トランジスタと直列で接続されたスイッチングトランジスタを順次オフしてＥＬ素子に流す電流をカットオフすることで、次の信号電圧Ｖｓｉｇの書き込みまで有機ＥＬ素子ＥＬを非発光状態とすることで、黒表示期間を実現している。

より詳細には、信号電圧Ｖｓｉｇの書き込みでは、走査線Ｗｓのロウレベルのゲート信号ＷＳが供給されトランジスタＴｒ１がオン状態となる。このため、対象行であるｉ行の画素回路に、ｉ行の階調表示データである号電圧Ｖｓｉｇが入力される。これにより、入力された信号電圧Ｖｓｉｇに対応する電荷がキャパシタＣｓに充電され、階調表示データの書き込みが行なわれる。

対象行の画素回路において、走査線Ｗｓにハイレベルの信号ＷＳが入力され、トランジスタＴｒ１がオフ状態となる。駆動線Ｄｓにロウレベルの信号ＤＳが入力され、トランジスタＴｒ３がオン状態となる。このため、キャパシタＣｓに充電された電荷と、トランジスタＴｒ２のゲート電極の電位に応じた、例えば（１）式に示す電流が有機ＥＬ素子ＥＬに供給され、この供給電流に応じた階調の輝度で有機ＥＬ素子ＥＬが発光する。ここで、電源ＶＣＣの電圧をＶｃｃ、キャパシタＣｓの容量をＣｏｘ、閾値電圧をＶｔｈとする。前述の補正は、例えば閾値電圧Ｖｔｈの画素回路ごとのばらつきの補正を意味する。
非発光期間では、対象行の画素回路１１１において、駆動線Ｄｓにハイレベルのゲート信号ＤＳが入力され、トランジスタＴｒ３がオフ状態となる。これにより、有機ＥＬ素子ＥＬに電流が供給されず、有機ＥＬ素子ＥＬは非発光となる。

図５に示すように、補正及び信号電圧Ｖｓｉｇの書き込みは、線順次駆動と同様に対象行ごとに行われる。一方で、発光及び消灯は、画素部１１０の全行で同時に行われる。このように、表示装置１００は、ブランキング期間中に一斉発光させる一括発光駆動が可能である。一括発光駆動を用いることで、パネル面内の表示タイミングが一律となるため、映像信号出力側で表示遅延を正確に制御したい場合に有効である。

図６は、一括発光駆動のタイミングチャートの比較例を示す図である。横軸は時間である。一番上の段は、水平同期信号Ｈｓｙｎｃを示している。その下は、駆動線Ｄｓの信号ＤＳ１～ＤＳｎをそれぞれ示している。ここで、ｎは、画素部１１０のｎ行目の駆動線Ｄｓの信号を示す。例えば、信号ＤＳ１は、画素部１１０の１行目の駆動線Ｄｓの信号を示し、信号ＤＳ２は、画素部１１０の２行目の駆動線Ｄｓの信号を示し、信号ＤＳ３は、画素部１１０の３行目の駆動線Ｄｓの信号を示す。図６では、簡単化のため信号ＤＳ３までしか図示していないが、駆動スキャナー１３２はｎ行分の信号ＤＳ１～ＤＳｎを出力する。以下の図面でも同様に、簡単化のため３行分の走査線等しか記載しない場合があるが、実際の構成ではｎ行分の走査線、信号などを有する。

図６に示すように、各行の画素回路１１１は、ゲート信号ＤＳ１～ＤＳｎが一斉にロウ信号、すなわち一斉に立ち下がることにより、同時に発光を開始する。その後、信号ＤＳ１～ＤＳｎが一斉にハイ信号、すなわち一斉に立ち上がることにより、同時に非発光に移行する。

スイッチングトランジスタＴｒ３を発光制御以外の用途、例えば画素内ばらつき補正駆動でも兼用していると、信号電圧Ｖｓｉｇの書き込みの１Ｈ期間内でオン／オフ制御する必要がある。このために、スイッチングトランジスタＴｒ３のゲート線パルスである信号ＤＳ１～ＤＳｎが急峻な傾きで動作するように駆動スキャナー１３２は設計される。一方で、パルス傾きが急峻であると、（２）、（３）式で示すように、ゲートの充放電にかかる時間をｔｇとしたとき、充放電のための電流Ｉｇはｔｇが短いほど増加する。ここで、スイッチングトランジスタＴｒ３のゲート線負荷をＣｇ、ゲート振幅をＶｇ、充放電にかかる時間をｔｇ、充放電のための電流をＩｇとする。

線順次駆動であれば、ゲート線負荷Ｃｇは画素１行分となる。しかし、表示装置１００における全面のゲート線負荷を充放電する場合にはゲート線負荷Ｃｇ、は垂直画素数に応じて倍増するため、充放電電流も垂直画素数に応じて倍増する。このため、比較例では、線順次駆動時に要求されるパルス傾きを満足しつつ、一括駆動時の充放電電流による駆動回路電源の許容範囲である電源ドロップ条件を満すことが困難となってしまう恐れがある。
なお、本実施形態では、スイッチングトランジスタＴｒ３がＯＮ又はＯＦＦした直後の時間ｔｇに流れる電流Ｉｇをラッシュ電流と称する。このラッシュ電流は、スイッチングトランジスタＴｒ３がＯＮした直後に流れる充放電電流であり、突入電流、始動電流、インラッシュ電流と呼ばれる場合もある。

ここで、図７～図１１を用いて、本実施形態に係る駆動スキャナー１３２の詳細な構成および動作例を説明する。図７は、本実施形態に係る駆動スキャナー１３２の詳細な構成例を示す図である。図７に示すように、駆動スキャナー１３２は、第１ゲート信号を生成する生成回路１３６と、生成回路１３６から入力された第１ゲート信号をゲート信号ＤＳ１～ＤＳｎとして出力するバッファ回路１３８と、を備える。また、生成回路１３６は、複数のシフトレジスタ（Ｓ／Ｒ）１３６ａと、複数の論理回路（Ｌｏｇｉｃ）１３６ｂとを有し、バッファ回路１３８は、複数のバッファ１３８ａを有する。

複数のシフトレジスタ（Ｓ／Ｒ）１３６ａは、スタートパルスＳｔａｒｔ Ｐｌｕｓを、垂直クロック信号ＶＣＫに同期させ、順に伝播し、信号ＳＲｎとして行ごとに順に出力する。ここで、ｎは、画素部１１０の行数である。

論理回路（Ｌｏｇｉｃ）１３６ｂは、信号ＳＲｎ、信号ＥＮ、信号ＥＭの入力に応じて、論理演算を行う。論理回路１３６ｂの詳細は、図９を用いて後述する。

図８は、バッファ１３８ａの構成例を示す図である。図８に示すように、バッファ１３８ａは、並列に接続されインバータ１４０、１４２を有する。インバータ１４０、１４２は、例えば異なる素子寸法で設計される。このバッファ１３８ａは、インバータ１４０、１４２の少なくとも一つを信号線ＤＳｎから切り離すことが可能である。これにより、バッファ１３８ａのオン抵抗を変更し、ゲート信号ＤＳ１～ＤＳｎのパルス傾きを変調させる。

インバータ１４０は、例えば第１ＣＭＯＳインバータである。第１ＣＭＯＳインバータでは、ＶＣＣ電源のノードとグランドとの間にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとがカスケード接続される。一方で、インバータ１４２は、例えば第２ＣＭＯＳインバータである。

第２ＣＭＯＳインバータは、例えばＶＣＣ電源のノードとグランドとの間に２つのＰ型ＭＯＳトランジスタと２つのＮ型ＭＯＳトランジスタとがカスケード接続される。ＶＣＣ電源側のＰ型ＭＯＳトランジスタのゲートには、制御信号ＥＭが入力され、グランド側のＮ型ＭＯＳトランジスタのゲートには、制御信号ＥＭが反転入力される。これにより、制御信号ＥＭがハイレベルである場合に、インバータ１４２は、非駆動になる。

このような構成により、信号書き込み・ばらつき補正時には、インバータ１４０及びインバータ１４２を駆動し、オン抵抗の低い状態でゲート信号ＤＳ１～ＤＳｎを出力する。すなわち、制御信号ＥＭをロウレベルとする。これにより、より急峻なパルスを出力可能となる。

一方で、一括発光駆動時には、インバータ１４２を非駆動にし、オン抵抗を信号書き込み・ばらつき補正時よりも高い状態でゲート信号ＤＳ１～ＤＳｎを出力する。すなわち、ＥＭ信号をハイレベルとする。これにより、よりパルスが傾いた、すなわち時間ｔｇ（（３）式）がより長いパルスを出力可能となる。このように、信号書き込み・ばらつき補正時は駆動能力の高い（オン抵抗の低い）バッファで充放電を行い急峻なパルスを出力し、一括発光駆動時には制御信号ＥＭを用いて駆動能力の高いバッファを充放電パスから切り離し、駆動能力の低い（オン抵抗の高い）バッファで充放電することで、パルス傾きを変調させる。

図９は、論理回路１３６ｂの真理値表の例を示す図である。図９に示すように、論理回路１３６ｂは、シフトレジスタ１３６ａの出力信号ＳＲｎ、制御信号ＥＮ、ＥＭの値によりゲート信号のＤＳｎの値を変更する。ここで、ハイレベル信号を１で示し、ロウレベル信号を０で示す。以下の説明でも同様である。

論理回路１３６ｂは、出力信号ＳＲｎが１である場合、制御信号ＥＭの値にかかわらず、制御信号ＥＮが１であれば、出力信号ＤＳｎとして０を出力し、制御信号ＥＮが０であれば、出力信号ＤＳｎとして１を出力する。一方で、論理回路１３６ｂは、出力信号ＳＲｎが０である場合、制御信号ＥＮの値にかかわらず、制御信号ＥＭが０であれば、出力信号ＤＳｎとして１を出力し、制御信号ＥＭが１であれば、出力信号ＤＳｎとして０を出力する。

図１０は、駆動スキャナー１３２における全体のタイミングチャート例を示す図である。上から垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、垂直クロックＶＣＫ、スタートパルスＳｔａｒｔＰｌｕｓ、制御信号ＥＮ、ＥＭ、シフトレジスタ１３６ａの出力信号ＳＲｎ（例としてＳＲ１～ＳＲ３）、ゲート信号ＤＳｎ（例としてＤＳ１～ＤＳ３）を示す。左側が信号書き込み・ばらつき補正時の駆動であり、右側が一斉駆動時の駆動である。垂直クロックＶＣＫは、シフトレジスタ１３６ａの伝送クロックである。また、垂直クロックＶＣＫ、スタートパルスＳｔａｒｔＰｌｕｓ、および制御信号ＥＮ、ＥＭは、駆動スキャナー１３２の上位制御装置（不図示）から入力される信号であり、ゲート信号ＤＳｎは、駆動スキャナー１３２から出力される信号である。

図１１は、図１０における一斉駆動時のタイミングチャートの部分拡大図である。図１１では、左側が一斉駆動時の駆動であり、右側が信号書き込み・ばらつき補正時の駆動である。

図１０に示すように、信号書き込み・ばらつき補正時には、ハイレベルのスタートパルスＳｔａｒｔＰｌｕｓが駆動スキャナー１３２に入力される。これにより、シフトレジスタ１３６ａの出力信号ＳＲｎは、垂直クロックＶＣＫに同期し、順にハイレベルの出力信号ＳＲｎとしてパルス状に論理回路１３６ｂに出力される。論理回路１３６ｂには、制御信号ＥＮ、ＥＭも入力している。

信号書き込み・ばらつき補正時には、制御信号ＥＭはロウレベルである。すなわち、図８で示すように、インバータ１４０及びインバータ１４２が駆動され、バッファ１３８ａのオン抵抗が低い状態である。この場合、制御信号ＥＮがハイレベル信号であり、且つ出力信号ＳＲｎがハイレベル信号である場合に、ゲート信号ＤＳｎはロウレベル信号となる。すなわち、ゲート信号ＤＳｎのロウレベルの期間は、制御信号ＥＮのハイレベル信号と同期し、その期間は制御信号ＥＮのハイレベル信号の期間と同等となる。このように、信号書き込み・ばらつき補正時には、インバータ１４０及びインバータ１４２が駆動され、バッファ１３８ａのオン抵抗が低い状態であるので、ゲート信号ＤＳｎのロウレベル信号は急峻に、ハイレベルからロウレベル、およびロウレベルらハイレベルに切り替わる。

一方で、一斉駆動時には、ロウレベルのスタートパルスＳｔａｒｔＰｌｕｓが駆動スキャナー１３２に入力される。これにより、シフトレジスタ１３６ａの出力信号ＳＲｎは、垂直クロックＶＣＫに同期し、常にロウレベル信号として、論理回路１３６ｂに出力される。

また、制御信号ＥＭはハイレベルである。すなわち、図８で示すように、インバータ１４２は非駆動であり、バッファ１３８ａのオン抵抗がより高い状態である。この場合、制御信号ＥＮのレベルに変わらず、制御信号ＥＭがハイレベル信号であれば、ゲート信号ＤＳｎはロウレベル信号となり、制御信号ＥＭがロウレベル信号であれば、ゲート信号ＤＳｎはハイレベル信号となる。また、この場合、バッファ１３８ａのオン抵抗がより高い状態であるので、ゲート信号ＤＳｎのロウレベル信号はなだらかにハイからロウレベル、ロウからハイレベルに切り替わる。すなわち、図１１に示すように、ゲート信号ＤＳ１～ＤＳｎのパルスの一斉立ち上がりと一斉立ち下がりは傾き、出力される。これにより、（３）式で示した時間ｔｇが、より長くなり、ラッシュ電流である電流Ｉｇが抑制される。

このようにラッシュ電流である電流Ｉｇが抑制できるため、電源配線補強などが不要であり、表示装置１００の額縁増加を抑制できる。また、表示装置１００における一斉駆動時のラッシュ電流を考慮した部品選定や、画素回路印可電圧の間欠制御が不要であるため、制御部品の削減によって小型化やコスト削減が可能となる。

以上説明したように、本実施形態によれば、スイッチング素子Ｔｇ３のゲート信号を出力する駆動スキャナー１３２は、生成回路１３６から入力されたゲート信号ＤＳ１～ＤＳｎを出力するバッファ回路１３８を有し、バッファ１３８ａは、少なくとも二つのインバータ１４０、１４２を並列に接続して構成した。これにより、二つのインバータ１４０、１４２の少なくとも一方を駆動又は非駆動とすることにより、バッファ１３８ａのオン抵抗を変更可能となる。このため、表示装置１００の一括発光駆動では、二つのインバータ１４０、１４２の少なくとも一方を非駆動とし、バッファ１３８ａのオン抵抗をより高い状態とすることで、ゲート信号ＤＳ１～ＤＳｎパルスの一斉立ち上がりと一斉立ち下がりの傾きをより大きくできる。これにより、ラッシュ電流である電流Ｉｇ（（３）式）を抑制できる。

一方で、信号書き込み・ばらつき補正時では、二つのインバータ１４０、１４２を駆動とすることにより、バッファ１３８ａのオン抵抗をより低い状態とすることで、ゲート信号ＤＳ１～ＤＳｎパルスの一斉立ち上がりと一斉立ち下がりの傾きをより小さくできる。これにより、補正、書き込み時間をより短時間にできる。

（第１実施形態の変形例）
第１実施形態に係る表示装置１００における画素回路１１１のトランジスタＴｒ１～Ｔｒ３をＰチャネル型のトランジスタで構成したが、第１実施形態の変形例に係る表示装置１００では、トランジスタＴｒ１～Ｔｒ３をＮチャネル型のトランジスタで構成した点で相違する。以下では、第１実施形態に係る表示装置１００と相違する点を説明する。

図１２は、画素回路１１１の構成例を示す図である。図１２に示すように、トランジスタＴｒ１～Ｔｒ３は、Ｎチャネル型のトランジスタである。すなわち、トランジスタＴｒ３は、電源電圧ＶＣＣＰの電源ノードと、トランジスタＴｒ２のソースノード（ソース電極）との間に接続され、駆動スキャナー１３２から出力される発光制御信号ＤＳによる駆動の下に、有機ＥＬ素子ＥＬの発光／非発光を制御する。

トランジスタＴｒ２は、ドレイン電極が有機ＥＬ素子ＥＬの陽極に接続される。トランジスタＴｒ２は、キャパシタＣｓの保持電圧に応じた駆動電流を有機ＥＬ素子ＥＬに流すことによって有機ＥＬ素子ＥＬを駆動する駆動トランジスタである。

図１３は、トランジスタＴｒ１～Ｔｒ３をＮチャネル型のトランジスタで構成した場合の、一括発光駆動のタイミングチャートを示す図である。横軸は時間である。一番上の段は、水平同期信号（Ｈｓｙｎｃ）を示している。その下は、駆動線Ｄｓのゲート信号ＤＳ１～ＤＳ３をそれぞれ示している。トランジスタＴｒ１～Ｔｒ３はＮチャネル型のトランジスタであるので、ゲート信号ＤＳ１～ＤＳ３のハイレベルトとロウレベルが図１１で示した例と反転している。また、トランジスタＴｒ１～Ｔｒ３をＮチャネル型のトランジスタで構成した場合にも、バッファ１３８ａのオン抵抗をより高い状態とすることで、ゲート信号ＤＳ１～ＤＳｎパルスの一斉立ち上がりと一斉立ち下がりの傾きをより大きくできる。これにより、ラッシュ電流である電流Ｉｇ（（３）式）を抑制できる。

一方で、信号書き込み・ばらつき補正時では、二つのインバータ１４０、１４２を駆動することにより、バッファ１３８ａのオン抵抗をより低い状態とすることで、ゲート信号ＤＳ１～ＤＳｎパルスの一斉立ち上がりと一斉立ち下がりの傾きをより小さくできる。これにより、補正、書き込み時間をより短時間にできる。

（第２実施形態）
第１実施形態に係る表示装置１００では、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりの傾きを変更することで、ラッシュ電流である電流Ｉｇを抑制したが、第２実施形態に係る表示装置１００では、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりのタイミングをずらすことにより、ラッシュ電流である電流Ｉｇの発生タイミングをずらす点で相違する。以下では、第１実施形態に係る表示装置１００と相違する点を説明する。

図１４は、第２実施形態に係る駆動スキャナー１３２の詳細な構成例を示す図である。図１４に示すように、生成回路１３６は複数の遅延素子１３６ｃを有する点で第１実施形態に係る表示装置１００と相違する。複数の遅延素子１３６ｃは直列に接続され、制御信号ＥＭを行ごとに遅延させ、制御信号ＥＭｎとして、行ごとの論理回路１３６ｂに出力する。

また、バッファ回路１３８の複数のバッファ１３８ｂは、オン抵抗の変更ができない構成となっている。すなわち、バッファ１３８ｂのオン抵抗は、パルスの立ち上がり、立ち下がりが急峻となるオン抵抗が低い状態である。

図１５は、第２実施形態に係る論理回路１３６ｂの真理値表の例を示す図である。図９に示すように、論理回路１３６ｂは、シフトレジスタ１３６ａの出力信号ＳＲｎ、制御信号ＥＮ、ＥＭｎの値によりゲート信号のＤＳｎの値を変更する。ここで、ハイレベル信号を１で示し、ロウレベル信号を０で示す。制御信号ＥＭｎは、遅延素子１３６ｃの各行ｎでの出力信号である。

論理回路１３６ｂは、出力信号ＳＲｎが０である場合、制御信号ＥＮの値にかかわらず、制御信号ＥＭｎが０であれば、出力信号ＤＲｎとして１を出力し、制御信号ＥＭｎが１であれば、出力信号ＤＲｎとして０を出力する。

図１６は、第２実施形態に係る駆動スキャナー１３２における全体のタイミングチャート例を示す図である。上から垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、垂直クロックＶＣＫ、スタートパルスＳｔａｒｔＰｌｕｓ、制御信号ＥＮ、制御信号ＥＭｎ（例としてＥＭ１～ＥＭ３）、シフトレジスタ１３６ａの出力信号ＳＲｎ（例としてＳＲ１～ＳＲ３）、ゲート信号ＤＳｎ（例としてＤＳ１～ＤＳ３）を示す。左側が信号書き込み・ばらつき補正時の駆動であり、右側が一斉駆動時の駆動である。また、垂直クロックＶＣＫ１、スタートパルスＳｔａｒｔＰｌｕｓ、制御信号ＥＮ、ＥＭが駆動スキャナー１３２に上位の制御装置（不図示）から入力される信号であり、ゲート信号ＤＳｎが、駆動スキャナー１３２から出力される信号である。

図１７は、図１６における一斉駆動時のタイミングチャートの部分拡大図である。図１７では、左側が一斉駆動時の駆動であり、右側が信号書き込み・ばらつき補正時の駆動である。

図１６に示すように、出力信号ＳＲｎが１である場合、制御信号ＥＭの値にかかわらず、制御信号ＥＮが１であれば、ゲート信号ＤＳｎとして０を出力し、制御信号ＥＮが０であれば、ゲート信号ＤＳｎとして１を出力する。すなわち、信号書き込み・ばらつき補正時には、第１実施形態に係るゲート信号ＤＳ１～ＤＳｎと同等となる。

一方で、出力信号ＳＲｎが０である場合、ゲート信号ＤＳ１～ＤＳｎは、制御信号ＥＭ１～ＥＭｎの反転信号となる。制御信号ＥＭ１～ＥＭｎは、上述したように、複数の遅延素子１３６ｃにより制御信号ＥＭが順に遅延して、出力される。すなわち、図１７に示すように、ゲート信号ＤＳ１～ＤＳｎは、制御信号ＥＭ１～ＥＭｎの反転信号とし、順に遅延して出力される。このように、生成回路１３６は、入力されたゲート信号のオン時間に対応する原信号である制御信号ＥＭを行ごとに順に遅延させ、行ごとのゲート信号ＤＳ１～ＤＳｎとして出力する。これにより、信号ごとのオン時間が重複し、且つ信号ごとのオン時間の開始時間及び終了時間がずれているゲート信号ＤＳ１～ＤＳｎを得ることができる。

以上説明したように、本実施形態によれば、スイッチング素子Ｔｇ３のゲート信号を出力する駆動スキャナー１３２は、複数の遅延素子１３６ｃにより制御信号ＥＭを順に遅延させ、制御信号ＥＭ１～ＥＭｎとして出力し、ゲート信号ＤＳ１～ＤＳｎは、制御信号ＥＭ１～ＥＭｎの反転信号として順に出力される。これにより、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりのタイミングをずらすことが可能となり、ラッシュ電流である電流Ｉｇ（（３）式）の発生タイミングをずらすことができる。

（第３実施形態）
第２実施形態に係る表示装置１００では、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりのタイミングを遅延素子１３６ｃによりずらすことにより、ラッシュ電流である電流Ｉｇの発生タイミングをずらしたが、第３実施形態に係る表示装置１００では、より高速なクロックで伝送するシフトレジスタを追加し、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりのタイミングをずらす点で相違する。以下では、第２実施形態に係る表示装置１００と相違する点を説明する。

図１８は、第３実施形態に係る駆動スキャナー１３２の詳細な構成例を示す図である。図１８に示すように、生成回路１３６は、直列に接続された複数のシフトレジスタ１３６ｄを有する点で第２実施形態に係る表示装置１００と相違する。また、バッファ回路１３８は、論理回路１３６ｅ内に組み込まれている点で第２実施形態に係る表示装置１００と相違する。

図１９は、第３実施形態に係る論理回路１３６ｂの真理値表の例を示す図である。図１９に示すように、論理回路１３６ｂは、ｎ行におけるシフトレジスタ１３６ａの出力信号ＳＲｎ、制御信号ＥＮ、ｎ行におけるシフトレジスタ１３６ｄの出力信号ＥＭＳＲｎの値によりゲート信号のＤＳｎの値を変更する。ここで、ハイレベル信号を１で示し、ロウレベル信号を０で示す。

論理回路１３６ｅは、出力信号ＳＲｎが０である場合、制御信号ＥＮの値にかかわらず、制御信号ＥＭＳＲｎが０であれば、出力信号ＤＳｎとして１を出力し、制御信号ＥＭＳＲｎが１であれば、出力信号ＤＳｎとして０を出力する。

図２０は、第３実施形態に係る駆動スキャナー１３２における全体のタイミングチャート例を示す図である。上から垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、第１垂直クロックＶＣＫ１、スタートパルスＳｔａｒｔＰｌｕｓ、制御信号ＥＮ、第２垂直クロックＶＣＫ２、シフトレジスタ１３６ａごとの出力信号ＳＲｎ（例としてＳＲ１～ＳＲ３）、シフトレジスタ１３６ｄごとの出力信号ＥＭＳＲｎ（例としてＥＭＳＲ１～ＥＭＳＲ３）、ゲート信号ＤＳｎ（例としてＤＳ１～ＤＳ３）を示す。左側が信号書き込み・ばらつき補正時の駆動であり、右側が一斉駆動時の駆動である。第２垂直クロックＶＣＫ２は、シフトレジスタ１３６ｂの伝送クロックである。

図２０に示すように、出力信号ＳＲｎが１である場合、制御信号ＥＭの値にかかわらず、制御信号ＥＮが１であれば、ゲート信号ＤＳｎとして０を出力し、制御信号ＥＮが０であれば、ゲート信号ＤＳｎとして１を出力する。すなわち、信号書き込み・ばらつき補正時は、第２実施形態に係るゲート信号ＤＳ１～ＤＳｎと同等となる。

一方で、出力信号ＳＲｎが０である場合、ゲート信号ＤＳ１～ＤＳｎは、制御信号ＥＭＳＲ１～ＥＭＳＲｎの反転信号となる。制御信号ＥＭＳＲ１～ＥＭＳＲｎは、シフトレジスタ１３６ｄにより制御信号ＥＭが第２垂直クロックＶＣＫ２と同期しつつ順に遅延して、出力される。すなわち、図２０に示すように、図１６で示したゲート信号ＤＳ１～ＤＳｎと同様に、制御信号ＥＭ１～ＥＭｎの反転信号とし、順に遅延して出力される。このように、生成回路１３６は、入力されたゲート信号のオン時間に対応する原信号である制御信号ＥＭを行ごとに、第２垂直クロックＶＣＫ２と同期しつつ順に遅延させ、行ごとのゲート信号ＤＳ１～ＤＳｎとして出力する。これにより、信号ごとのオン時間が重複し、且つ信号ごとのオン時間の開始時間及び終了時間がずれているゲート信号ＤＳ１～ＤＳｎを得ることができる。

図２１は、第３実施形態に係る駆動スキャナー１３２の別の構成例を示す図である。図２１８に示すように、ロジック回路１３６ｂへの入力信号を複数行ごとに変更してもよい。この場合、複数行ごとに発光制御を行うことが可能となる。

以上説明したように、本実施形態によれば、スイッチング素子Ｔｇ３のゲート信号を出力する駆動スキャナー１３２は、シフトレジスタ１３６ｄにより制御信号ＥＭを第２垂直クロックＶＣＫ２と同期させて順に遅延させ、制御信号ＥＭＳＲ１～ＥＭＳＲｎとして出力し、ゲート信号ＤＳ１～ＤＳｎは、制御信号ＥＭＳＲ１～ＥＭＳＲｎの反転信号として順に出力される。これにより、ゲート信号ＤＳ１～ＤＳｎパルスの立ち上がり、立ち下がりのタイミングをずらすことが可能となり、ラッシュ電流である電流Ｉｇ（（３）式）の発生タイミングをずらすことができる。

（第４実施形態）
第４実施形態に係る表示装置１００では、補正駆動に関して詳細に説明する。図２１は、本開示の実施の形態に係る表示装置１００のより詳細な構成例を示す説明図である。以下、図２２を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

図２２は、第４実施形態に係る表示装置における画素回路２０Ａの回路例を示す回路図である。画素回路２０Ａの発光部は、有機ＥＬ素子２１から成る。有機ＥＬ素子２１は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子の一例である。

図２２に示すように、画素回路２０Ａは、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源線３４にカソード電極が接続されている。

有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、サンプリングトランジスタ２３、スイッチングトランジスタ２４、保持容量２５、及び、補助容量２６を有する構成となっている。尚、ガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成することを想定し、駆動トランジスタ２２として、Ｐチャネル型のトランジスタを用いることを前提としている。

また、本例では、駆動トランジスタ２２と同様に、サンプリングトランジスタ２３及びスイッチングトランジスタ２４についても、半導体上に形成することを想定し、Ｐチャネル型のトランジスタを用いる構成を採っている。従って、駆動トランジスタ２２、サンプリングトランジスタ２３、及び、スイッチングトランジスタ２４は、ソース／ゲート／ドレインの３端子ではなく、ソース／ゲート／ドレイン／バックゲートの４端子となっている。バックゲートには電源電圧Ｖｃｃが印加される。

上記の構成の画素回路２０Ａにおいて、サンプリングトランジスタ２３は、信号出力部６０から信号線Ｖｓを通して供給される信号電圧Ｖｓｉｇをサンプリングすることによって保持容量２５に書き込む。スイッチングトランジスタ２４は、電源電圧Ｖｃｃの電源ノードと駆動トランジスタ２２のソース電極との間に接続され、発光制御信号ＤＳによる駆動の下に、有機ＥＬ素子２１の発光／非発光を制御する。

保持容量２５は、駆動トランジスタ２２のゲート電極とソース電極との間に接続されている。この保持容量２５は、サンプリングトランジスタ２３によるサンプリングによって書き込まれた信号電圧Ｖｓｉｇを保持する。駆動トランジスタ２２は、保持容量２５の保持電圧に応じた駆動電流を有機ＥＬ素子２１に流すことによって有機ＥＬ素子２１を駆動する。補助容量２６は、駆動トランジスタ２２のソース電極と、固定電位のノード、例えば、電源電圧Ｖｃｃの電源ノードとの間に接続されている。この補助容量２６は、信号電圧Ｖｓｉｇを書き込んだときに駆動トランジスタ２２のソース電位が変動するのを抑制するとともに、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓを駆動トランジスタ２２の閾値電圧Ｖｔｈにする作用を為す。

続いて、本実施形態に係る表示装置１００の基本的な回路動作について、図２３のタイミングチャートを用いて説明する。図２３は、タイミングチャートである。

図２３のタイミング波形図には、走査線Ｗｓの制御信号ＷＳ、駆動線Ｄｓの制御信号、ＤＳ、信号線Ｖｓの電位Ｖｒｅｆ／Ｖｏｆｓ／Ｖｓｉｇ、駆動トランジスタ２２のソース電位Ｖｓ、ゲート電位Ｖｇ、及び、有機ＥＬ素子２１のアノード電位Ｖａｎｏのそれぞれの変化の様子を示している。

なお、サンプリングトランジスタ２３及びスイッチングトランジスタ２４がＰチャネル型であるため、書込み走査信号ＷＳ及び発光制御信号ＤＳの低電位の状態がアクティブ状態となり、高電位の状態が非アクティブ状態となる。そして、サンプリングトランジスタ２３及びスイッチングトランジスタ２４は、書込み走査信号ＷＳ及び発光制御信号ＤＳのアクティブ状態で導通状態となり、非アクティブ状態で非導通状態となる。

画素回路２０Ａ、即ち、有機ＥＬ素子２１の発光期間の終了は、走査線３１の電位ＷＳが高電位から低電位に遷移し、サンプリングトランジスタ２３が導通状態になるタイミング（時刻ｔ８）で定められる。具体的には、信号出力部６０から第１基準電圧Ｖｒｅｆが信号線Ｖｓに出力されている状態において、走査線３１の電位ＷＳが高電位から低電位に遷移することで、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓが、当該駆動トランジスタ２２の閾値電圧Ｖｔｈ以下になるため、駆動トランジスタ２２がカットオフする。

駆動トランジスタ２２がカットオフすると、有機ＥＬ素子２１への電流供給の経路が遮断されるため、有機ＥＬ素子２１のアノード電位Ｖａｎｏが徐々に低下する。やがて、有機ＥＬ素子２１のアノード電位Ｖａｎｏが、有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌ以下になると、有機ＥＬ素子２１が完全に消光状態となる。

時刻ｔ１で、走査線３１の電位ＷＳが高電位から低電位に遷移することで、サンプリングトランジスタ２３が導通状態になる。このとき、信号出力部６０から信号線Ｖｓに第２基準電圧Ｖｏｆｓが出力されている状態にあるため、駆動トランジスタ２２のゲート電位Ｖｇが第２基準電圧Ｖｏｆｓになる。

また、時刻ｔ１では、駆動線Ｄｓの電位ＤＳが低電位の状態にあり、スイッチングトランジスタ２４が導通状態にあるため、駆動トランジスタ２２のソース電位Ｖｓは電源電圧Ｖｃｃになる。このとき、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｏｆｓ－Ｖｃｃとなる。

ここで、後述する閾値補正動作（閾値補正処理）を行うには、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓを、当該駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくしておく必要がある。そのため、｜Ｖｇｓ｜＝｜Ｖｏｆｓ－Ｖｃｃ｜＞｜Ｖｔｈ｜となるように各電圧値が設定されることになる。

このように、駆動トランジスタ２２のゲート電位Ｖｇを第２基準電圧Ｖｏｆｓに設定し、かつ、駆動トランジスタ２２のソース電位Ｖｓを電源電圧Ｖｃｃに設定する初期化動作が、次の閾値補正動作を行う前の準備（閾値補正準備）の動作である。従って、第２基準電圧Ｖｏｆｓ及び電源電圧Ｖｃｃが、駆動トランジスタ２２のゲート電位Ｖｇ及びソース電位Ｖｓの各初期化電圧ということになる。

次に、時刻ｔ２では、上述のように制御信号ＥＭは、ロウレベル信号（図９）である。このため、インバータ１４０及びインバータ１４２を駆動し、オン抵抗の低い状態で電位ＤＳを出力する。すなわち、時刻ｔ２で、駆動線Ｄｓの電位ＤＳが低電位から高電位に急峻に遷移し、スイッチングトランジスタ２４が非導通状態になると、駆動トランジスタ２２のソース電位Ｖｓがフローティングとなり、駆動トランジスタ２２のゲート電位Ｖｇが第２基準電圧Ｖｏｆｓに保たれた状態で閾値補正動作が開始される。すなわち、駆動トランジスタ２２のゲート電位Ｖｇから閾値電圧Ｖｔｈを減じた電位（Ｖｇ－Ｖｔｈ）に向けて、駆動トランジスタ２２のソース電位Ｖｓが下降（低下）を開始する。

このように、駆動トランジスタ２２のゲート電位Ｖｇの初期化電圧Ｖｏｆｓを基準とし、当該初期化電圧Ｖｏｆｓから閾値電圧Ｖｔｈを減じた電位（Ｖｇ－Ｖｔｈ）に向けて駆動トランジスタ２２のソース電位Ｖｓを変化させる動作が閾値補正動作となる。この閾値補正動作が進むと、やがて、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓが、駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は保持容量２５に保持される。

そして、時刻ｔ３で、走査線３１の電位ＷＳが低電位から高電位に遷移し、サンプリングトランジスタ２３が非導通状態になると、閾値補正期間が終了する。その後、時刻ｔ４で、信号出力部６０から信号線Ｖｓに映像信号の信号電圧Ｖｓｉｇが出力され、信号線Ｖｓの電位が第２基準電圧Ｖｏｆｓから信号電圧Ｖｓｉｇに切り替わる。

次に、時刻ｔ５で、走査線３１の電位ＷＳが高電位から低電位に遷移することで、サンプリングトランジスタ２３が導通状態になり、信号電圧Ｖｓｉｇをサンプリングして画素回路２０Ａ内に書き込む。このサンプリングトランジスタ２３による信号電圧Ｖｓｉｇの書込み動作により、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇになる。

この映像信号の信号電圧Ｖｓｉｇの書込みの際に、駆動トランジスタ２２のソース電極と電源電圧Ｖｃｃの電源ノードとの間に接続されている補助容量２６は、駆動トランジスタ２２のソース電位Ｖｓが変動するのを抑える作用を為す。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２５に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。

このとき、駆動トランジスタ２２のゲート－ソース間電圧Ｖｇｓが、信号電圧Ｖｓｉｇに応じて開く（大きくなる）が、駆動トランジスタ２２のソース電位Ｖｓは依然としてフローティング状態にある。そのため、保持容量２５の充電電荷は、駆動トランジスタ２２の特性に応じて放電される。そして、このとき駆動トランジスタ２２に流れる電流によって有機ＥＬ素子２１の等価容量Ｃｅｌの充電が開始される。

有機ＥＬ素子２１の等価容量Ｃｅｌが充電されることにより、駆動トランジスタ２２のソース電位Ｖｓが、時間が経過するにつれて徐々に下降していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン－ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。

ここで、駆動トランジスタ２２のソース電位Ｖｓの下降分は、保持容量２５の充電電荷を放電するように作用する。換言すれば、駆動トランジスタ２２のソース電位Ｖｓの下降分（変化量）は、保持容量２５に対して負帰還がかけられたことになる。従って、駆動トランジスタ２２のソース電位Ｖｓの下降分は負帰還の帰還量となる。

このように、駆動トランジスタ２２に流れるドレイン－ソース間電流Ｉｄｓに応じた帰還量で保持容量２５に対して負帰還をかけることにより、駆動トランジスタ２２のドレイン－ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す動作（打ち消す処理）が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正動作（移動度補正処理）である。

より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ－Ｖｏｆｓ）が大きい程ドレイン－ソース間電流Ｉｄｓが大きくなるため、負帰還の帰還量の絶対値も大きくなる。従って、映像信号の信号振幅Ｖｉｎ、即ち、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量の絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。

時刻ｔ６で、走査線３１の電位ＷＳが低電位から高電位に遷移し、サンプリングトランジスタ２３が非導通状態になることで、信号書込み＆移動度補正期間が終了する。

時刻ｔ７では、上述のように制御信号ＥＭは、ハイレベル信号（図９）である。このため、インバータ１４２は非駆動であり、オン抵抗のより高い状態で電位ＤＳを出力する。すなわち、時刻ｔ２で、移動度補正を行った後、時刻ｔ７では、２２０の円内に示すように、駆動線Ｄｓの電位ＤＳが高電位から低電位になだらかに遷移することで、スイッチングトランジスタ２４が導通状態になる。これにより、電源電圧Ｖｃｃの電源ノードからスイッチングトランジスタ２４を通して駆動トランジスタ２２に電流が供給される。このように、よりパルスが傾いた、すなわち時間ｔｇ（（３）式）がより長いパルスを出力可能となる。これにより、信号書き込み・ばらつき補正時は駆動能力の高い（オン抵抗の低い）バッファで充放電を行い急峻なパルスを出力し、発光制御時には制御信号ＥＭを用いて駆動能力の高いバッファを充放電パスから切り離すことで、パルス傾きを変調させる。

このとき、サンプリングトランジスタ２３が非導通状態にあることで、駆動トランジスタ２２のゲート電極は信号線Ｖｓから電気的に切り離されてフローティング状態にある。ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート－ソース間に保持容量２５が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。

すなわち、駆動トランジスタ２２のソース電位Ｖｓ及びゲート電位Ｖｇは、保持容量２５に保持されているゲート－ソース間電圧Ｖｇｓを保持したまま上昇する。そして、駆動トランジスタ２２のソース電位Ｖｓは、トランジスタの飽和電流に応じた有機ＥＬ素子２１の発光電圧Ｖｏｌｅｄまで上昇する。

このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作がブートストラップ動作である。換言すれば、ブートストラップ動作は、保持容量２５に保持されたゲート－ソース間電圧Ｖｇｓ、即ち、保持容量２５の両端間電圧を保持したまま、駆動トランジスタ２２のゲート電位Ｖｇ及びソース電位Ｖｓが変動する動作である。

そして、駆動トランジスタ２２のドレイン－ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位Ｖａｎｏが上昇する。やがて、有機ＥＬ素子２１のアノード電位Ｖａｎｏが有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌを超えると、有機ＥＬ素子２１に駆動電流が流れ始めるため、有機ＥＬ素子２１が発光を開始する。

以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）、及び、移動度補正の各動作は、例えば１水平期間（１Ｈ）において実行される。

なお、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正を移動度補正及び信号書込みと共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平期間に亘って分割して閾値補正を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。

以上説明したように、本実施形態によれば、この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平期間に亘って十分な時間を確保することができる。従って、１水平期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できる。

また、本実施形態によれば、スイッチング素子２４のゲート信号を出力する駆動スキャナー１３２は、閾値補正の開始時ｔ２では、二つのインバータ１４０、１４２を駆動することにより、バッファ回路１３８のオン抵抗をより低い状態とすることで、電位ＤＳの一斉立ち上がりの傾きをより小さくできる。これにより、閾値補正時間をより短時間にできる。

一方で、スイッチング素子２４のゲート信号を出力する駆動スキャナー１３２は、発光駆動ｔ７では、二つのインバータ１４０、１４２の少なくとも一方を非駆動とし、バッファ回路１３８のオン抵抗をより高い状態とすることで、電位ＤＳの立ち下がりの傾きをより大きくできる。これにより、ラッシュ電流である電流Ｉｇを抑制できる。

なお、本技術は以下のような構成を取ることができる。

（１）画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置であって、
第１ゲート信号を生成する生成回路と、
前記生成回路から入力された第１ゲート信号を前記ゲート信号として出力するバッファと、を備え、
前記バッファは、少なくとも二つのインバータが並列に接続されている、駆動装置。

（２）前記バッファは、駆動するインバータの数を変更可能である、（１）に記載の駆動装置。

（３）前記有機ＥＬ素子の発光モード応じて、前記二つのインバータもうちの少なくとも一つのインバータを非駆動にする、（１）又は（２）に記載の駆動装置。

（４）第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を第１発光モードよりも低減する、（１）乃至（３）のいずれか一項に記載の駆動装置。

（５）前記第１発光モードは、前記画素回路を行列状に配置した画素部において、行ごとの有機ＥＬ素子を順に発光させるモードである、（１）に記載の駆動装置。

（６）第２発光モードは、前記画素回路を行列状に配置した画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードである、（４）に記載の光共振器。

（７）前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、前記バッファにおいて駆動するインバータの数をより低減する、（１）乃至（６）のいずれか一項に記載の駆動装置。

（８）画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置であって、
入力されたゲート信号のオン時間に対応する原信号を行ごとに順に遅延させ、行ごとの前記ゲート信号として出力する生成回路、を備え、
前記画素回路の複数行に対応するゲート信号は、当該ゲート信号ごとのオン時間が重複し、且つ前記ゲート信号ごとのオン時間の開始時間及び終了時間がずれている、駆動装置。

（９）前記生成回路は、
直列に接続された複数の遅延素子であって、前記オン時間に対応する原信号を行ごとに順に遅延させる複数の遅延素子を有し、
前記行ごとに遅延した前記オン時間に対応する原信号に基づき、前記行ごとの前記ゲート信号として出力する、（８）に記載の駆動装置。

（１０）前記生成回路は、
伝送クロックに応じて、前記オン時間に対応する原信号を行ごとに順に遅延させるシフトレジスタを有し、
前記行ごとに遅延した前記オン時間に対応する原信号に基づき、前記行ごとの前記ゲート信号として出力する、（８）に記載の駆動装置。

（１１）有機ＥＬ素子と、ゲート電極の信号電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタと、前記有機ＥＬ素子及び前記駆動トランジスタと直列に接続され、制御信号により前記有機ＥＬ素子の発光を制御するスイッチングトランジスタと、を含む複数の画素を行列状に配置した画素部と、
前記複数の画素を駆動する駆動装置と、
を備える表示装置であって、
前記駆動装置は、
第１ゲート信号を生成する生成回路と、
前記生成回路から入力された第１ゲート信号を前記ゲート信号として出力するバッファであって、少なくとも二つのインバータが並列に接続されているバッファと、を有する、表示装置。

（１２）第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を第１発光モードよりも低減する、請（１１）に記載の表示装置。

（１３）前記第１発光モードは、前記画素部において、有機ＥＬ素子を行ごとに順に発光させるモードである、（１２）に記載の表示装置。

（１４）第２発光モードは、前記画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードである、（１２）に記載の表示装置。

（１５）前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、駆動するインバータの数をより低減する請求項１１乃至１４のいずれか一項に記載の表示装置。

（１６）画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置の駆動方法であって、
第１ゲート信号を生成する生成工程と、
第１ゲート信号を、バッファを介して前記ゲート信号として出力する出力工程と、
前記バッファのオン抵抗を変更する変更工程と、
を備える、駆動装置の駆動方法。

（１７）前記変更工程では、前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、前記バッファのオン抵抗を増加する、（１６）に記載の駆動装置の駆動方法。

２０：画素回路、２２：駆動トランジス、２３：サンプリングトランジス、２４：イッチングトランジスタ、１００：表示装置、１１０：画素部、１１１：画素回路、１３０：垂直スキャナー（駆動装置）、１３２：生成回路、１３６ｂ：論理回路、１３６ｃ：遅延素子、１３６ｄ：シフトレジス、１３８ａ：バッファ、１４０：インバータ、１４２：インバータ、ＥＬ：有機ＥＬ素子、Ｔｒ１：サンプリングトランジス、Ｔｒ２：駆動トランジスタ、Ｔｒ３：スイッチングトランジスタ。

Claims (10)

1. 画素回路内の有機ＥＬ素子と、ゲート電極の電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタとに直列接続されたスイッチングトランジスタのゲート信号を出力する駆動装置であって、
   第１ゲート信号を生成する生成回路と、
   前記生成回路から入力された第１ゲート信号を前記ゲート信号として出力するバッファと、を備え、
   前記バッファは、少なくとも二つのインバータが並列に接続されており、
   前記有機ＥＬ素子の発光モード応じて、前記二つのインバータのうちの少なくとも一つのインバータを非駆動にする、駆動装置。
2. 前記バッファは、駆動するインバータの数を変更可能である、請求項１に記載の駆動装置。
3. 第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を前記第１発光モードよりも低減する、請求項１又は２に記載の駆動装置。
4. 前記第１発光モードは、前記画素回路を行列状に配置した画素部において、行ごとの有機ＥＬ素子を順に発光させるモードである、請求項３に記載の駆動装置。
5. 第２発光モードは、前記画素回路を行列状に配置した画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードである、請求項３に記載の駆動装置。
6. 前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、前記バッファにおいて駆動するインバータの数をより低減する請求項１乃至５のいずれか一項に記載の駆動装置。
7. 有機ＥＬ素子と、ゲート電極の信号電位に応じた電流を前記有機ＥＬ素子に供給する駆動トランジスタと、前記有機ＥＬ素子及び前記駆動トランジスタと直列に接続され、制御信号により前記有機ＥＬ素子の発光を制御するスイッチングトランジスタと、を含む複数の画素を行列状に配置した画素部と、
   前記複数の画素を駆動する駆動装置と、
   を備える表示装置であって、
   前記駆動装置は、
   第１ゲート信号を生成する生成回路と、
   前記生成回路から入力された第１ゲート信号をゲート信号として出力するバッファであって、少なくとも二つのインバータが並列に接続されているバッファと、を有し、第１発光モードでは、前記少なくとも二つのインバータを駆動し、前記第１発光モードと異なる第２発光モードでは、駆動するインバータの数を前記第１発光モードよりも低減する、表示装置。
8. 前記第１発光モードは、前記画素部において、有機ＥＬ素子を行ごとに順に発光させるモードである、請求項７に記載の表示装置。
9. 第２発光モードは、前記画素部において、少なくとも複数行の有機ＥＬ素子を同時に発光させるモードである、請求項７に記載の表示装置。
10. 前記スイッチングトランジスタのゲートにおける単位時間あたりのラッシュ電流をより低減する場合に、駆動するインバータの数をより低減する請求項７乃至９のいずれか一項に記載の表示装置。