JP7411531B2 - 半導体装置 - Google Patents
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Description
以下、AI(Artificial Intelligence)を実現するために実行される学習および推論用途に適した半導体装置を例にして、実施の形態を説明する。勿論、本発明は、このような用途の半導体装置に限定されるものではない。
学習および推論用途の半導体装置は、大規模な積和演算回路等のニューラルネットワークを搭載し、多量のデータをリアルタイムで処理することが求められる。また、このような半導体装置には、メモリが搭載される。搭載メモリは、リアルタイムの処理で生成された、大量の分析データ(例えば画像データ)の保存および更新に使われる。また、ニューラルネットワークで生成された中間特徴データや重みデータを、高速で保存および更新を行うために、搭載メモリは使われる。高速で保存および更新を行う必要があるため、搭載メモリとしては、広帯域で大容量のメモリが要求されている。さらに、発熱の低減等のために、搭載メモリには、低消費電力化も要求されている。
次に、積層メモリ100の構成を説明する。図9は、実施の形態1に係る積層メモリの構成を模式的に示す断面図である。
図1は、実施の形態1に係るメモリバンクの構成を示す図である。メモリバンクBK0~BK15は、互いに同様な構成であるため、メモリバンクBK0~BK15を纏めて、メモリバンクBKとして、以降説明する。
次に、メモリチップ110の動作を、図面を用いて説明する。図4は、実施の形態1に係るメモリチップの動作を説明するための図である。ここで、図4(A)は、センスアンプ駆動制御回路SAC(図3)に係わる部分の回路図を示し、図4(B)は、メモリセルMCの読み出し動作の波形図を示している。
ここでは、図3に示したワード線WL_0とビット線BL_0との交差部に接続されたメモリセルMCからデータを読み出す場合を、代表例として説明する。
制御回路CNTは、低速状態では、ショートスイッチSHTをオフ状態にし、降圧電源回路112に対して降圧動作を実行させる。降圧動作が実行されるため、降圧電源回路112は、第1電源電圧Vddよりも電圧値の高い第2電源電圧Vodを、第3電源配線L_odへ出力する。これにより、オーバードライブが行われることになる。
通常状態では、制御回路CNTは、ショートスイッチSHTをオン状態にし、降圧電源回路112が停止させる。降圧電源回路112が停止するため、オーバードライブは行われない。特に制限されないが、制御回路CNTは、N型MOSFETN5およびP型MOSFETP3をオン状態にしている期間(初期期間TP1と期間TP2)、ショート制御信号ShによってショートスイッチSHTをオン状態にする。
図5は、実施の形態2に係るショートスイッチを説明するための図である。ここで、図5(A)は、図1と同様に、ショートスイッチSHTをN型MOSFETで構成した場合を示し、図5(B)は、ショートスイッチSHTをP型MOSFETで構成した場合を示している。
図6は、実施の形態3に係るセンスアンプの動作を説明するための図である。ここで、図6(A)は、メモリマットMATの構成を示している。図6(A)は、例えば図4(A)に類似している。主な相違点は、図4では省略されていたセンスアンプ用接地電源配線L_snおよびセンスアンプUSAに接地電圧Vssを供給するN型MOSFETN4が、図6(A)では明示されていることである。
実施の形態4においては、オーバードライブを行うか否かを制御する領域が細分化される。オーバードライブによって、センスアンプUSAの動作マージンを大きくすることが可能であるが、消費電力の増加に繋がる。そのため、オーバードライブを行う領域を少なくする程、消費電力の増加を抑制することが可能である。
A. 温度、電圧ドロップ、動作状況(並列連続動作、動作周波数、高速/低速モード切り替え等)を検知して、制御回路CNT(図3)が、オーバードライブの有無をダイナミックに切り替えるようにする。この場合、メモリチップのみならず、システム全体で消費電力が増加する場合(温度上昇等)に、消費電力を抑制することが可能である。
B. オーバードライブの有無だけでなく、他の制御も行われるようにする。
B1. 例えば、消費電力の更なる削減を図るようなパワー削減の制御モードを追加する。この場合、パワー削減の制御モードにおいては、OD用の制御信号(センスアンプ制御信号SAd2)によって、OD用のN型MOSFETN5(図3)がオフ状態となるようにする。このパワー削減の制御モードは、例えばリフレッシュ動作のような低速動作の際に実行されるようにする。
B2. オーバードライブを行う場合に、オーバードライブ用の第2電源電圧Vodが、センスアンプUSAを動作させる初期期間(TP1:図4(B))だけでなく、センスアンプUSAを活性化している期間(TP3)の間、常時印加するような制御モードを追加する。これにより、初期期間以外においてもセンスアンプUSAの動作マージンを大きくすることが可能となり、メモリセルへの書き込み電圧や読み出しマージンの改善を図ることが可能である。この場合には、冗長救済機能と併用することにより、更なる歩留まりの向上を図ることが可能となる。
B3. また、第1電源電圧Vddの変更で、動作モードを切り替えるようにしてもよい。第1電源電圧Vddを他の回路の電源電圧として共用する場合に、共用の第1電源電圧Vddの変更に対応することが可能となる。
C. 実施の形態1では、第2電源電圧Vodは、外部からの外部電源電圧を降圧回路で形成していたが、外部電源電圧を昇圧回路で昇圧し、第2電源電圧Vodとしてもよい。また、外部電源電圧を降圧または昇圧によって、第1電源電圧Vddと第2電源電圧Vodの両方を生成するようにしてもよい。さらに、第2電源電圧Vodは、外部電源電圧を用い、第1電源電圧Vddは、外部電源電圧を降圧して、生成するようにしてもよい。
D. 積層メモリとして見た場合、ベースチップ120(図10)の電源電圧が異なる種々の製品に対して、共通のメモリチップとして用いるようにしてもよい。
100 積層メモリ
110_1~110_8 メモリチップ
112 降圧電源回路
BK、BK1~BK15 メモリバンク
Co、Cd 寄生容量
L_dd 第2電源配線
L_od 第3電源配線
MAT メモリマット
SHT ショートスイッチ
Claims (10)
- 複数のメモリセルと、前記複数のメモリセルから選択されたメモリセルに接続されるセンスアンプと、第1電源配線と、前記センスアンプと前記第1電源配線との間に接続され、前記センスアンプを動作させるとき、オン状態にされる第1スイッチと、前記センスアンプに接続され、前記センスアンプを動作させるとき、オン状態にされる第2スイッチとを備えるメモリマットと、
前記メモリマットの外側に配置され、前記第1電源配線に接続された第2電源配線と、
前記メモリマットの外側に配置され、前記第2スイッチを介して前記センスアンプに接続された第3電源配線と、
前記メモリマットの外側に配置され、前記第2電源配線と前記第3電源配線との間に接続された第3スイッチと、
を備え、
前記センスアンプを動作させるとき、前記第3スイッチがオン状態にされる、半導体装置。 - 請求項1に記載の半導体装置において、
前記センスアンプの動作マージンが小さいとき、前記第3スイッチはオフ状態にされ、前記動作マージンが小さくないとき、前記第3スイッチがオン状態にされる、半導体装置。 - 請求項2に記載の半導体装置において、
前記第2電源配線には、第1電源電圧が供給され、
前記第3電源配線には、電圧変換回路が接続され、前記電圧変換回路は、前記動作マージンが小さいとき、所定の電圧を、前記第1電源電圧とは異なる電圧値の第2電源電圧に変換し、前記第3電源配線に供給する、半導体装置。 - 請求項3に記載の半導体装置において、
前記第3スイッチがオン状態にされているとき、前記電圧変換回路の動作が停止される、半導体装置。 - 請求項4に記載の半導体装置において、
前記第1スイッチ、前記第2スイッチおよび前記第3スイッチは、MOSFETによって構成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第2スイッチは、前記第1スイッチがオン状態となる前の初期期間において、オン状態となる、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1スイッチがオン状態となっている期間と、前記第2スイッチがオン状態なっている期間とは、部分的に重なっている、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置は、それぞれ、複数の前記メモリマットを備えた複数のメモリチップを備え、
前記複数のメモリチップのうちの所定のメモリチップにおいて、前記第3スイッチがオン状態にされる、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置は、それぞれ、複数の前記メモリマットを備えた複数のメモリバンクを備え、
前記複数のメモリバンクのうちの所定のメモリバンクにおいて、前記第3スイッチがオン状態にされる、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置は、複数の前記メモリマットを備え、
前記複数のメモリマットのうちの所定のメモリマットにおいて、前記第3スイッチがオン状態にされる、半導体装置。
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