JP7396922B2 - 窒化物半導体装置の製造方法 - Google Patents
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Description
まず、図3に示されるように、エピタキシャル成長技術を利用して、GaN基板であるドレイン領域21の表面からn型GaNのドリフト領域22、p型GaNの高濃度ボディ領域24a及びp型GaNの低濃度ボディ領域24bをこの順で積層し、窒化物半導体層20を形成する。次に、p型不純物を活性化させるために、アニール処理(約850℃、約5分)を実施する。GaN基板であるドレイン領域21は、厚さが約400μmであり、不純物濃度が約1×1018cm-3である。ドリフト領域22は、厚さが約5.0μmであり、不純物濃度が約2×1016cm-3である。高濃度ボディ領域24aは、厚さが約0.5μmであり、不純物濃度が約5×1019cm-3である。低濃度ボディ領域24bは、厚さが約1.5μmであり、不純物濃度が約5×1017cm-3である。必要に応じて、ドレイン領域21とドリフト領域22の間に、厚さが約0.3μmであり、不純物濃度が約2×1016cm-3のn型GaNのバッファ層を形成してもよい。
第2の製造方法は、第1の製造方法と対比すると、ゲート絶縁膜36aを成膜するまでの前処理の工程の一部が相違する。図12に、第2の製造方法の製造フローの一部を示す。
20 :窒化物半導体層
21 :ドレイン領域
22 :ドリフト領域
23 :JFET領域
24 :ボディ領域
24a :高濃度ボディ領域
24b :低濃度ボディ領域
25 :ソース領域
26 :ボディコンタクト領域
32 :ドレイン電極
34 :ソース電極
36 :絶縁ゲート部
36a :ゲート絶縁膜
36b :ゲート電極
Claims (1)
- 窒化物半導体層と、
前記窒化物半導体層の一方の主面上に設けられているソース電極と、
前記窒化物半導体層の他方の主面上に設けられているドレイン電極と、
絶縁ゲート部と、を備えており、
前記窒化物半導体層は、
n型のドリフト領域と、
前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているn型のJFET領域と、
前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられており、前記JFET領域に隣接しているp型のボディ領域と、
前記ボディ領域によって前記JFET領域から隔てられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているn型のソース領域と、を有しており、
前記絶縁ゲート部は、前記JFET領域と前記ソース領域を隔てている部分の前記ボディ領域のチャネル領域に対向している、窒化物半導体装置の製造方法であって、
前記チャネル領域に残存する炭素を除去する炭素除去工程と、
前記炭素を除去することによって前記チャネル領域に形成された空孔を水素で終端させる水素終端工程と、を備え、
前記炭素除去工程は、
前記窒化物半導体層の前記一方の主面上にマスク膜を成膜することと、
前記JFET領域上に残存させながら前記チャネル領域が露出するように前記マスク膜の一部を除去することと、を有している、窒化物半導体装置の製造方法。
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