JP7383216B2 - Shift register circuit and display device - Google Patents
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Description
本発明は、シフトレジスタ回路およびシフトレジスタ回路を備えた表示装置に関する。 The present invention relates to a shift register circuit and a display device equipped with the shift register circuit.
近年、液晶表示パネルや有機ＥＬ表示パネルなどを備えた表示装置が様々な電子機器に搭載され、表示画面の高精細化、および、表示画面を囲む領域をより小さくして画面の占める面積を増大する狭額縁化が進められている。 In recent years, display devices equipped with liquid crystal display panels, organic EL display panels, etc. have been installed in various electronic devices, and the display screen has become more precise, and the area surrounding the display screen has become smaller, increasing the area occupied by the screen. The picture frames are becoming narrower.
表示装置の表示画面を囲む領域には、例えば、基板上薄膜トランジスタ（ＴＦＴ：Thine Film Transistor）と基板上に設けられた配線とにより形成された種々の回路が配置されている。表示画面の高精細化に伴い表示画面の周囲に引き回される配線の数が多くなり、狭額縁化の要求により限られた領域により多くの配線や回路を配置するために、回路を構成する素子の数や素子の大きさを抑制することが望まれていた。 Various circuits formed by, for example, thin film transistors (TFTs) on a substrate and wiring provided on the substrate are arranged in an area surrounding the display screen of the display device. As the resolution of display screens increases, the number of wires routed around the display screen increases, and due to the demand for narrower frames, circuits are configured to place more wires and circuits in a limited area. It has been desired to suppress the number of elements and the size of the elements.
例えば、複数のゲート線を駆動するゲート線駆動回路は、表示画面の周囲に配置され、ＴＦＴとシフトレジスタ回路を備えている。ゲート線駆動回路に含まれるシフトレジスタ回路は、複数のゲート線を駆動する出力用ＴＦＴのゲートを、ブートストラップにより昇圧して動作する。ブートストラップには出力用ＴＦＴのゲート‐ソース間に明示的にコンデンサを備える場合と、ゲート‐ソース間に生じる寄生容量を利用する場合とが提案されている。 For example, a gate line drive circuit that drives a plurality of gate lines is arranged around a display screen and includes a TFT and a shift register circuit. The shift register circuit included in the gate line driving circuit operates by boosting the voltage of the gate of an output TFT that drives a plurality of gate lines by bootstrapping. For bootstrapping, two methods have been proposed: explicitly providing a capacitor between the gate and source of the output TFT, and using parasitic capacitance occurring between the gate and source.
また、出力用ＴＦＴと転送用ＴＦＴ（次段のシフトレジスタへの入力及び前段のシフトレジスタへのリセットを行うＴＦＴ）とを別に設け、出力と転送との負荷を分散させて、出力用ＴＦＴに対する負荷を低減させる構成の回路も用いられている。 In addition, an output TFT and a transfer TFT (a TFT that performs input to the next stage shift register and reset to the previous stage shift register) are provided separately, and the load between output and transfer is distributed, and the output TFT is Circuits configured to reduce the load are also used.
例えば特許文献１では、転送用ＴＦＴの出力と出力用ＴＦＴの出力とを分けた構成を採用し、かつ、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサを配置したシフトレジスタ回路の構成が提案されている。 For example, Patent Document 1 proposes a shift register circuit configuration in which the output of a transfer TFT and the output of an output TFT are separated, and a bootstrap capacitor is placed between the gate and source of the output TFT. has been done.
しかしながら、転送用ＴＦＴを設けた構成であっても、ブートストラップコンデンサを出力用ＴＦＴのゲート‐ソース間に配置すると、出力用ＴＦＴがゲート配線上の負荷容量を充電しながら自らのゲート電位をブートストラップによって充電する必要があるため、出力用ＴＦＴの負荷が大きい状態が解消されない。 However, even in a configuration with a transfer TFT, if a bootstrap capacitor is placed between the gate and source of the output TFT, the output TFT boots its own gate potential while charging the load capacitance on the gate wiring. Since it is necessary to charge the battery using the strap, the state where the load on the output TFT is large cannot be resolved.
さらに、表示装置の高精細化が進むと、１本のゲート線と交差するソース線の数が従来よりも多くなり、ゲート線と複数のソース線との間に生じる容量はソース線の電位変動の影響を受けて大きく変動する可能性がある。出力用ＴＦＴのゲート‐ソース間に設けられたブートストラップコンデンサの電圧が、ゲート線とソース線との間に生じる容量に伴って変動すると、シフトレジスタ回路の動作が不安定になり、表示される画像の画質が低下する可能性があった。 Furthermore, as the resolution of display devices progresses, the number of source lines that intersect with one gate line increases compared to before, and the capacitance that occurs between the gate line and multiple source lines is caused by fluctuations in the potential of the source line. may fluctuate significantly due to the influence of If the voltage of the bootstrap capacitor installed between the gate and source of the output TFT fluctuates due to the capacitance generated between the gate line and the source line, the operation of the shift register circuit becomes unstable and is displayed. There was a possibility that the image quality would deteriorate.
本発明は、上記事情を鑑みてなされたものであって、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a shift register circuit and a display device that can suppress an increase in circuit scale and operate stably.
第１態様によるシフトレジスタ回路は、ハイレベルとローレベルとを周期的に繰り返すクロックに基づいて出力信号を第１出力端子および第２出力端子から出力する回路であって、前記クロックが入力されるクロック入力端子と、ソースが前記第１出力端子と電気的に接続し、ドレインが前記クロック入力端子と電気的に接続した出力用ＴＦＴと、ゲートが前記出力用ＴＦＴのゲートと電気的に接続し、ソースが前記第２出力端子と接続し、ドレインが前記出力用ＴＦＴのドレインと電気的に接続した転送用ＴＦＴと、前記出力用ＴＦＴのゲートと前記転送用ＴＦＴのゲートとに電気的に接続した第１ノードと、前記転送用ＴＦＴのゲートとソースとの間に接続されたブートストラップコンデンサと、前記第１ノードの電圧をハイ電圧に切り替える信号が入力される第１入力端子と、前記第１ノードの電圧をロー電圧に切り替える信号を入力される第２入力端子と、前記クロック入力端子と電気的に接続した第２ノードと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第１ノードと電気的に接続した第１ＴＦＴと、ゲートが前記第１ノードと電気的に接続し、ドレインが前記第１ＴＦＴのドレインと電気的に接続し、ソースが前記第２ノードと電気的に接続した第２ＴＦＴと、を備え、前記第１ＴＦＴのドレインと前記第２ＴＦＴのドレインにはロー電圧が印加される。
The shift register circuit according to the first aspect is a circuit that outputs an output signal from a first output terminal and a second output terminal based on a clock that periodically repeats a high level and a low level, and the clock is inputted. a clock input terminal, an output TFT whose source is electrically connected to the first output terminal, whose drain is electrically connected to the clock input terminal, and whose gate is electrically connected to the gate of the output TFT. , a transfer TFT whose source is connected to the second output terminal and whose drain is electrically connected to the drain of the output TFT, and electrically connected to the gate of the output TFT and the gate of the transfer TFT. a bootstrap capacitor connected between the first node and the gate and source of the transfer TFT; a first input terminal to which a signal for switching the voltage of the first node to a high voltage is input; a second input terminal to which a signal for switching the voltage of one node to a low voltage is input; a second node electrically connected to the clock input terminal; a gate electrically connected to the second node; a first TFT electrically connected to the first node, a gate electrically connected to the first node, a drain electrically connected to the drain of the first TFT, and a source electrically connected to the second node. a second TFT connected to the second TFT, and a low voltage is applied to the drain of the first TFT and the drain of the second TFT .
また、上記第１態様によるシフトレジスタ回路は、前記クロックと同時にハイレベルとならないように、ハイレベルとローレベルとを周期的に繰り返す第２クロックが入力される第２クロック入力端子と、ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第１出力端子と電気的に接続した第１プルダウンＴＦＴと、ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第２出力端子と電気的に接続した第２プルダウンＴＦＴと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第１出力端子と電気的に接続した第３プルダウンＴＦＴと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第２出力端子と電気的に接続した第４プルダウンＴＦＴと、を備え、前記第１乃至第４プルダウンＴＦＴのドレインにはロー電圧が印加される。
また、上記第１態様によるシフトレジスタ回路は、前記出力用ＴＦＴと前記転送用ＴＦＴとはアモルファスシリコン又は酸化物半導体（ＩＧＺＯ）を有する。
Further, in the shift register circuit according to the first aspect, a second clock input terminal to which a second clock is input which periodically repeats a high level and a low level so as not to become high level at the same time as the clock, and a gate. a first pull-down TFT electrically connected to the second clock input terminal and having a source electrically connected to the first output terminal; a first pull-down TFT having a gate electrically connected to the second clock input terminal; a second pull-down TFT electrically connected to the second output terminal; a third pull-down TFT whose gate is electrically connected to the second node; and whose source is electrically connected to the first output terminal; a fourth pull-down TFT electrically connected to the second node and having a source electrically connected to the second output terminal, and a low voltage is applied to the drains of the first to fourth pull-down TFTs. Ru.
Further, in the shift register circuit according to the first aspect, the output TFT and the transfer TFT include amorphous silicon or an oxide semiconductor (IGZO).
第２態様による表示装置は、マトリクス状に配置された複数の表示画素を含む表示部と、複数の前記表示画素が配列する行に沿って配置されたゲート線と、複数の前記表示画素が配列する列に沿って配置されたソース線と、前記ゲート線を駆動するゲート駆動回路と、を備え、前記ゲート駆動回路は、上記第１態様のいずれかのシフトレジスタ回路を多段接続した回路を備える。 A display device according to a second aspect includes a display section including a plurality of display pixels arranged in a matrix, a gate line arranged along a row in which the plurality of display pixels are arranged, and a gate line in which the plurality of display pixels are arranged. a source line arranged along a column, and a gate drive circuit that drives the gate line, and the gate drive circuit includes a circuit in which the shift register circuit according to any one of the first embodiments is connected in multiple stages. .
本発明によれば、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することができる。 According to the present invention, it is possible to provide a shift register circuit and a display device that can suppress an increase in circuit scale and operate stably.
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。 Hereinafter, embodiments will be described with reference to the drawings. However, it should be noted that the drawings are schematic or conceptual, and the dimensions, proportions, etc. of each drawing are not necessarily the same as those in reality. Further, even when the same parts are shown in two drawings, the relationships and ratios of the dimensions may be different. In particular, some of the embodiments shown below illustrate devices and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is is not specified. In the following description, elements having the same functions and configurations will be denoted by the same reference numerals, and duplicate description will be given only when necessary.
（第１実施形態）
図１は、第１実施形態の表示装置の一構成例を概略的に示す図である。
本実施形態の表示装置は、表示パネル１００と、表示パネル１００の動作を制御する制御回路２００と、を備えている。制御回路２００は、外部から入力された画像データに基づいて、表示パネル１００の動作を制御する回路である。表示パネル１００は、例えば、アレイ基板（図示せず）と、アレイ基板と対向して配置された対向基板（図示せず）と、アレイ基板と対向基板との間に保持された液晶層ＬＱとを備えた液晶表示パネルである。
(First embodiment)
FIG. 1 is a diagram schematically showing a configuration example of a display device according to a first embodiment.
The display device of this embodiment includes a display panel 100 and a control circuit 200 that controls the operation of the display panel 100. The control circuit 200 is a circuit that controls the operation of the display panel 100 based on image data input from the outside. The display panel 100 includes, for example, an array substrate (not shown), a counter substrate (not shown) disposed opposite to the array substrate, and a liquid crystal layer LQ held between the array substrate and the counter substrate. It is a liquid crystal display panel equipped with
アレイ基板は、例えばマトリクス状に配置された複数の画素ＰＸに対応して形成された画素電極ＰＥと、複数の画素電極ＰＥが配列する行に沿って配置された複数のゲート線Ｇ１、Ｇ２、…ＧＮと、複数の画素電極ＰＥが配列する列に沿って配置された複数のソース線Ｓ１、Ｓ２、…ＳＭと、ゲート線Ｇ１、Ｇ２、…ＧＮとソース線Ｓ１、Ｓ２、…ＳＭとが交差する位置それぞれの近傍に配置された画素スイッチＳＰと、複数のゲート線Ｇ１、Ｇ２、…ＧＮを駆動するゲート線駆動回路ＧＤと、複数のソース線Ｓ１、Ｓ２、…ＳＭを駆動するソース線駆動回路ＳＤと、を備えている。ゲート線駆動回路ＧＤは、シフトレジスタ回路１０を備えている。シフトレジスタ回路１０は、ゲート線Ｇ１、Ｇ２、…、ＧＮの駆動信号を生成する。 The array substrate includes, for example, pixel electrodes PE formed corresponding to a plurality of pixels PX arranged in a matrix, and a plurality of gate lines G1, G2 arranged along the rows in which the plurality of pixel electrodes PE are arranged. ...GN, a plurality of source lines S1, S2, ...SM arranged along the columns in which a plurality of pixel electrodes PE are arranged, gate lines G1, G2, ...GN, and source lines S1, S2, ...SM. A pixel switch SP arranged near each of the intersecting positions, a gate line drive circuit GD that drives the plurality of gate lines G1, G2, ... GN, and a source line that drives the plurality of source lines S1, S2, ... SM. A drive circuit SD is provided. The gate line drive circuit GD includes a shift register circuit 10. The shift register circuit 10 generates drive signals for gate lines G1, G2, . . . , GN.
対向基板は、複数の画素電極ＰＥと対向した共通電極ＣＥを備えている。なお、共通電極ＣＥは、例えば絶縁層を介して複数の画素電極ＰＥと対向するようにアレイ基板上に配置されていてもよい。 The counter substrate includes a common electrode CE facing a plurality of pixel electrodes PE. Note that the common electrode CE may be arranged on the array substrate so as to face the plurality of pixel electrodes PE, for example, with an insulating layer interposed therebetween.
画素スイッチＳＰは例えば薄膜トランジスタであって、複数の画素ＰＸのそれぞれにおいて、画素スイッチＳＰのゲートは対応するゲート線Ｇと電気的に接続し（若しくはゲート線Ｇと一体に形成され）、画素スイッチＳＰのソースは対応するソース線Ｓと電気的に接続し（若しくはソース線Ｓと一体に形成され）、画素スイッチＳＰのドレインは対応する画素電極ＰＥと電気的に接続し（若しくは画素電極ＰＥと一体に形成され）ている。 The pixel switch SP is, for example, a thin film transistor, and in each of the plurality of pixels PX, the gate of the pixel switch SP is electrically connected to the corresponding gate line G (or is formed integrally with the gate line G), and the pixel switch SP The source of the pixel switch SP is electrically connected to the corresponding source line S (or formed integrally with the source line S), and the drain of the pixel switch SP is electrically connected to the corresponding pixel electrode PE (or formed integrally with the pixel electrode PE). formed).
ゲート線駆動回路ＧＤによりゲート線Ｇ１、Ｇ２、…ＧＮが順次駆動されると、対応する画素スイッチＳＰのゲートにハイレベルの電圧が印加されて画素スイッチＳＰのソース‐ドレイン間が導通し、画素スイッチＳＰを介して対応するソース線Ｓ１、Ｓ２、…ＳＭから画素電極ＰＥへ所定の電圧が印加される。 When the gate lines G1, G2, ...GN are sequentially driven by the gate line drive circuit GD, a high-level voltage is applied to the gate of the corresponding pixel switch SP, and conduction occurs between the source and drain of the pixel switch SP, and the pixel A predetermined voltage is applied from the corresponding source lines S1, S2, . . . SM to the pixel electrode PE via the switch SP.
図２は、図１に示すシフトレジスタ回路の一構成例を概略的に示した図である。
シフトレジスタ回路１０は、複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎ（ｎ＝Ｎ）を備えている。単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎは多段接続され、ゲート線Ｇ１、Ｇ２、…Ｇｎのそれぞれに単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎの１つが接続している。
FIG. 2 is a diagram schematically showing a configuration example of the shift register circuit shown in FIG. 1. In FIG.
The shift register circuit 10 includes a plurality of unit shift register circuits SR1, SR2,...SRn (n=N). The unit shift register circuits SR1, SR2,...SRn are connected in multiple stages, and one of the unit shift register circuits SR1, SR2,...SRn is connected to each of the gate lines G1, G2,...Gn.
単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎは、クロックＣｌｋＡが入力される第１クロック入力端子と、クロックＣｌｋＢが入力される第２クロック入力端子と、スタート信号Ｖが入力される第１入力端子と、リセット信号ＲＳＴが入力される第２入力端子と、ゲート線Ｇ１、Ｇ２、…Ｇｎと接続された第１出力端子と、次段の単位シフトレジスタ回路と接続された第２出力端子と、前段の段位シフトレジスタ回路と接続された第３出力端子と、を備えている。 The unit shift register circuits SR1, SR2,...SRn have a first clock input terminal to which the clock ClkA is input, a second clock input terminal to which the clock ClkB is input, and a first input terminal to which the start signal V is input. , a second input terminal to which the reset signal RST is input, a first output terminal connected to the gate lines G1, G2,...Gn, a second output terminal connected to the unit shift register circuit of the next stage, and a second output terminal connected to the unit shift register circuit of the next stage; and a third output terminal connected to the stage shift register circuit.
クロックＣｌｋＡ、ＣｌｋＢは、複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎに共通の信号であり、ハイレベルとローレベルとを周期的に繰り返す信号である。
例えばシフトレジスタ回路ＳＲｋには、前段のシフトレジスタ回路ＳＲ（ｋ－１）から出力された信号（Ｖ_ＯＵＴ）がスタート信号Ｖとして入力され、後段のシフトレジスタ回路ＳＲ（ｋ＋１）から出力された信号（Ｖ_ＯＵＴ）がリセット信号ＲＳＴとして入力される。
The clocks ClkA and ClkB are signals common to the plurality of unit shift register circuits SR1, SR2, . . . SRn, and are signals that periodically repeat a high level and a low level.
For example, the shift register circuit SRk receives the signal (V_OUT) output from the previous stage shift register circuit SR (k-1) as the start signal V, and the signal (V_OUT) output from the subsequent stage shift register circuit SR (k+1). V_OUT) is input as the reset signal RST.
図３は、図２に示す単位シフトレジスタ回路の一構成例を概略的に示す図である。
複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎの構成は同様であるため、ここでは単位シフトレジスタ回路ＳＲｎについて説明し、他の単位シフトレジスタ回路の構成については説明を省略する。
FIG. 3 is a diagram schematically showing a configuration example of the unit shift register circuit shown in FIG. 2. In FIG.
Since the plurality of unit shift register circuits SR1, SR2, .
単位シフトレジスタ回路ＳＲｎは、高電位側ＴＦＴＭ２と、低電位側ＴＦＴＭ５と、転送用ＴＦＴＭ３ｂと、出力用ＴＦＴＭ３と、プルダウンＴＦＴＭ４、Ｍ４ｂと、ブートストラップコンデンサＣｂｔと、ノード（第１ノード）Ａｎと、擬インバータ回路と、を備えている。擬インバータ回路は、第１ＴＦＴＭ６と、第２ＴＦＴＭ７と、コンデンサＣＡと、ノード（第２ノード）Ｂｎと、を備えている。 The unit shift register circuit SRn includes a high potential side TFTM2, a low potential side TFTM5, a transfer TFTM3b, an output TFTM3, pull-down TFTM4, M4b, a bootstrap capacitor Cbt, a node (first node) An, It is equipped with a pseudo inverter circuit. The pseudo inverter circuit includes a first TFTM6, a second TFTM7, a capacitor CA, and a node (second node) Bn.
本実施形態において、単位シフトレジスタ回路ＳＲｎに含まれる複数のＴＦＴは、結晶質シリコンを含み、例えばアモルファスシリコン又は酸化物半導体（ＩＧＺＯ）により形成された半導体層を備えていてもよく、ポリシリコンにより形成された半導体層を備えていてもよい。 In this embodiment, the plurality of TFTs included in the unit shift register circuit SRn include crystalline silicon, and may include a semiconductor layer formed of, for example, amorphous silicon or an oxide semiconductor (IGZO), or may include a semiconductor layer formed of polysilicon. It may also include a formed semiconductor layer.
高電位側ＴＦＴＭ２は、ゲートがスタート信号Ｖの入力端子（Ｖ_ｉｎ）と電気的に接続されている。高電位側ＴＦＴＭ２のドレインには、ハイ電圧ＶＧＨが印加され、ソースは出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。 The gate of the high potential side TFTM2 is electrically connected to the input terminal (V_in) of the start signal V. A high voltage VGH is applied to the drain of the high potential side TFTM2, and the source is electrically connected to the gate of the output TFTM3 and the transfer TFTM3b.
低電位側ＴＦＴＭ５は、ゲートがリセット信号ＲＳＴの入力端子（ＲＳＴ_ｉｎ）と電気的に接続されている、低電位側ＴＦＴＭ５のドレインには、ロー電圧ＶＧＬ（＝Ｖｓｓ）が印加され、ソースは出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。 The gate of the low potential side TFTM5 is electrically connected to the input terminal (RST_in) of the reset signal RST, the low voltage VGL (=Vss) is applied to the drain of the low potential side TFTM5, and the source is used for output. It is electrically connected to the gate of TFTM3 and the gate of transfer TFTM3b.
転送用ＴＦＴＭ３ｂのゲートは、出力用ＴＦＴＭ３のゲートと電気的に接続しているとともに、高電位側ＴＦＴＭ２のソース、低電位側ＴＦＴＭ５のソース、および擬インバータ回路と電気的に接続している。転送用ＴＦＴＭ３ｂのドレインは、出力用ＴＦＴＭ３のドレインおよびクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。転送用ＴＦＴＭ３ｂのソースは、次段の単位シフトレジスタ回路へのスタート信号Ｖの出力端子（第２出力端子）および前段の単位シフトレジスタ回路への出力端子（第３出力端子）と電気的に接続している。転送用ＴＦＴＭ３ｂのゲート‐ソース間には、ブートストラップコンデンサＣｂｔが電気的に接続されている。 The gate of the transfer TFT M3b is electrically connected to the gate of the output TFT M3, and is also electrically connected to the source of the high potential side TFTM2, the source of the low potential side TFTM5, and the pseudo-inverter circuit. The drain of the transfer TFT M3b is electrically connected to the drain of the output TFT M3 and the input terminal of the clock ClkA (first clock input terminal). The source of the transfer TFT M3b is electrically connected to the output terminal (second output terminal) of the start signal V to the next stage unit shift register circuit and the output terminal (third output terminal) to the previous stage unit shift register circuit. are doing. A bootstrap capacitor Cbt is electrically connected between the gate and source of the transfer TFT M3b.
出力用ＴＦＴＭ３のゲートは、転送用ＴＦＴＭ３ｂのゲートと電気的に接続しているとともに、高電位側ＴＦＴＭ２のソース、低電位側ＴＦＴＭ５のソース、および擬インバータ回路と電気的に接続している。出力用ＴＦＴＭ３のドレインは、転送用ＴＦＴＭ３ｂのドレインおよびクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。出力用ＴＦＴＭ３のソースは、ゲート線Ｇ１、Ｇ２、…Ｇｎの駆動信号を出力する出力端子（第１出力端子）と電気的に接続している。 The gate of the output TFT M3 is electrically connected to the gate of the transfer TFT M3b, and is also electrically connected to the source of the high potential side TFTM2, the source of the low potential side TFTM5, and the pseudo-inverter circuit. The drain of the output TFT M3 is electrically connected to the drain of the transfer TFT M3b and the input terminal of the clock ClkA (first clock input terminal). The source of the output TFT M3 is electrically connected to an output terminal (first output terminal) that outputs a drive signal for the gate lines G1, G2, . . . Gn.
プルダウンＴＦＴＭ４ｂのゲートは、クロックＣｌｋＢの入力端子（第２クロック入力端子）と電気的に接続している。プルダウンＴＦＴＭ４ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ４ｂのソースは、次段の単位シフトレジスタ回路へのスタート信号Ｖの出力端子（第２出力端子）と電気的に接続している。 The gate of the pull-down TFTM4b is electrically connected to the input terminal of the clock ClkB (second clock input terminal). A low voltage Vss (=VGL) is applied to the drain of the pull-down TFTM4b. The source of the pull-down TFTM4b is electrically connected to the output terminal (second output terminal) of the start signal V to the next-stage unit shift register circuit.
プルダウンＴＦＴＭ４のゲートは、クロックＣｌｋＢの入力端子（第２クロック入力端子）と電気的に接続している。プルダウンＴＦＴＭ４ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ４ｂのソースは、ゲート線Ｇ１、Ｇ２、…Ｇｎの駆動信号を出力する出力端子（第１出力端子）と電気的に接続している。 The gate of the pull-down TFTM4 is electrically connected to the input terminal of the clock ClkB (second clock input terminal). A low voltage Vss (=VGL) is applied to the drain of the pull-down TFTM4b. The source of the pull-down TFTM4b is electrically connected to an output terminal (first output terminal) that outputs a drive signal for the gate lines G1, G2, . . . Gn.
プルダウンＴＦＴＭ４、Ｍ４ｂは、クロックＣｌｋＢがハイレベルのときに、ソース－ドレイン間が導通し、ゲート線Ｇ１、Ｇ２、…Ｇｎおよび次段の単位シフトレジスタ回路への出力電圧がローベル（＝Ｖｓｓ）に保持される。 When the clock ClkB is at high level, the pull-down TFTM4, M4b conducts between the source and drain, and the output voltage to the gate lines G1, G2,...Gn and the next stage unit shift register circuit becomes low level (=Vss). Retained.
第１ＴＦＴＭ６のゲートは、第２ＴＦＴＭ７のソースと電気的に接続しているとともに、コンデンサＣＡを介してクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。第１ＴＦＴＭ６のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。第１ＴＦＴＭ６のソースは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。第１ＴＦＴＭ６は、ノードＢｎの電位がハイレベル（ＶＧＨ）になっているときに、ノードＡｎの電位をロー電圧ＶＧＬ（＝Ｖｓｓ）電位に向けて変化させる。 The gate of the first TFTM6 is electrically connected to the source of the second TFTM7, and is also electrically connected to the input terminal of the clock ClkA (first clock input terminal) via the capacitor CA. A low voltage Vss (=VGL) is applied to the drain of the first TFTM6. The source of the first TFTM6 is electrically connected to the gate of the output TFTM3 and the transfer TFTM3b. The first TFTM6 changes the potential of the node An toward the low voltage VGL (=Vss) potential when the potential of the node Bn is at a high level (VGH).
第２ＴＦＴＭ７のゲートは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。第２ＴＦＴＭ７のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。第２ＴＦＴＭ７のソースは、第１ＴＦＴＭ６のゲートと電気的に接続しているとともに、コンデンサＣＡを介してクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。第２ＴＦＴＭ７は、ノードＡｎの電位がハイレベル（ＶＧＨ）になっているときに、ノードＢｎの電位をロー電圧ＶＧＬ（＝Ｖｓｓ）に向けて変化させる。 The gate of the second TFTM 7 is electrically connected to the gate of the output TFTM 3 and the gate of the transfer TFTM 3b. A low voltage Vss (=VGL) is applied to the drain of the second TFTM7. The source of the second TFTM7 is electrically connected to the gate of the first TFTM6, and is also electrically connected to the input terminal of the clock ClkA (first clock input terminal) via the capacitor CA. The second TFTM7 changes the potential of the node Bn toward the low voltage VGL (=Vss) when the potential of the node An is at a high level (VGH).
コンデンサＣＡは、ダイオード接続ＴＦＴの代わりに配置されており、ダイオード接続ＴＦＴの劣化により出力が不安定となることを回避することができる。なお、上記のようにコンデンサＣＡはダイオード接続ＴＦＴに代えて用いられるものであって大容量である必要はなく、コンデンサＣＡを採用したとしてもシフトレジスタ回路の回路規模が大きくなることを抑制することができるものである。 The capacitor CA is placed in place of the diode-connected TFT, and can prevent output from becoming unstable due to deterioration of the diode-connected TFT. As mentioned above, the capacitor CA is used in place of a diode-connected TFT, and does not need to have a large capacity. Even if the capacitor CA is used, it is necessary to prevent the circuit scale of the shift register circuit from increasing. It is something that can be done.
上記第１ＴＦＴＭ６、第２ＴＦＴＭ７、および、コンデンサＣＡは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートの電圧を安定させるための回路である。 The first TFTM 6, the second TFTM 7, and the capacitor CA are circuits for stabilizing the voltages at the gates of the output TFTM 3 and the transfer TFTM 3b.
図４は、図３に示す単位シフトレジスタ回路の動作の一例を説明するための図である。
ここでは、入力信号であるクロックＣｌｋＡ、ＣｌｋＢ、スタート信号Ｖ、および、リセット信号ＲＳＴと、ノードＡｎの電圧Ｖａ、ノードＢｎの電圧Ｖｂ、および、出力電圧Ｖ_ＯＵＴと、の一例を示している。
FIG. 4 is a diagram for explaining an example of the operation of the unit shift register circuit shown in FIG. 3.
Here, an example of clocks ClkA and ClkB, which are input signals, a start signal V, and a reset signal RST, a voltage Va of a node An, a voltage Vb of a node Bn, and an output voltage V_OUT is shown.
ノードＡｎは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続したノードであり、単位シフトレジスタ回路ＳＲｎの出力を制御する電圧が印加されるノードである。 The node An is a node electrically connected to the gate of the output TFTM 3 and the transfer TFTM 3b, and is a node to which a voltage for controlling the output of the unit shift register circuit SRn is applied.
ノードＢｎは、第１ＴＦＴＭ６のゲートおよび第２ＴＦＴＭ７のソースと電気的に接続したノードであって、ノードＡｎの電圧を安定化させるために設けられたノードである。 Node Bn is a node electrically connected to the gate of the first TFTM 6 and the source of the second TFTM 7, and is provided to stabilize the voltage of the node An.
クロックＣｌｋＡとクロックＣｌｋＢとは同時にハイレベルとなることがなく、ハイレベルとローレベルとが周期的に切り替わる信号である。 The clock ClkA and the clock ClkB are signals that do not go high at the same time, but periodically switch between high and low levels.
クロックＣＬＫＡがローレベルであり、スタート信号Ｖがハイレベルとなると、ノードＡｎにハイ電圧ＶＧＨが印加される。この状態でクロックＣＬＢがハイレベルとなり、出力電圧Ｖ_ＯＵＴはロー電圧ＶＧＬに維持される。このとき第２ＴＦＴＭ７のソース－ドレイン間が導通し、ノードＢｎはロー電圧ＶＧＬ（＝Ｖｓｓ）が印加される。 When the clock CLKA is at a low level and the start signal V is at a high level, a high voltage VGH is applied to the node An. In this state, the clock CLB becomes high level, and the output voltage V_OUT is maintained at the low voltage VGL. At this time, conduction occurs between the source and drain of the second TFTM 7, and the low voltage VGL (=Vss) is applied to the node Bn.
続いて、スタート信号Ｖがローレベルとなり、高電位側ＴＦＴＭ２のソース－ドレイン間が非導通状態となる。その後、クロックＣｌｋＡがハイレベルとなると、転送用ＴＦＴＭ３ｂのドレインおよび出力用ＴＦＴＭ３のドレインにハイレベルの電圧が印加され、これに伴いブートストラップコンデンサＣｂｔの電圧が上昇する。ブートストラップコンデンサＣｂｔの一端は、転送用ＴＦＴＭ３ｂのゲートおよび出力用ＴＦＴＭ３のゲートと電気的に接続しているため、ブートストラップコンデンサＣｂｔの電圧上昇に伴い、ノードＡｎの電圧が上昇する。このことにより、転送用ＴＦＴＭ３ｂおよび出力用ＴＦＴＭ３のソース－ドレイン間が導通し、出力電圧Ｖ_ＯＵＴおよびゲート駆動信号Ｇ_ＯＵＴがハイレベルとなる。 Subsequently, the start signal V becomes low level, and the source and drain of the high potential side TFT M2 become non-conductive. After that, when the clock ClkA becomes high level, a high level voltage is applied to the drain of the transfer TFT M3b and the drain of the output TFT M3, and the voltage of the bootstrap capacitor Cbt increases accordingly. Since one end of the bootstrap capacitor Cbt is electrically connected to the gate of the transfer TFTM3b and the gate of the output TFTM3, the voltage of the node An increases as the voltage of the bootstrap capacitor Cbt increases. As a result, conduction occurs between the sources and drains of the transfer TFTM 3b and the output TFTM 3, and the output voltage V_OUT and gate drive signal G_OUT become high level.
クロックＣｌｋＡがローレベルとなると、ブートストラップコンデンサＣｂｔの電圧が降下し、伴ってノードＡｎの電圧も降下することにより、転送用ＴＦＴＭ３ｂおよび出力用ＴＦＴＭ３のソース－ドレイン間が非導通状態となる。 When the clock ClkA becomes low level, the voltage of the bootstrap capacitor Cbt drops, and the voltage of the node An also drops accordingly, so that the sources and drains of the transfer TFTM 3b and the output TFTM 3 become non-conductive.
クロックＣｌｋＡがローレベルになると、出力電圧Ｖ_ＯＵＴおよびゲート駆動信号Ｇ_ＯＵＴは、クロックＣｌｋＡのローレベルの電位（ＶＧＬ）になる。続いて、クロックＣｌｋＢとリセット信号ＲＳＴとがハイレベルとなると、低電位側ＴＦＴＭ５のソース－ドレイン間が導通してノードＡｎにロー電圧ＶＧＬ（＝Ｖｓｓ）が印加される。 When the clock ClkA becomes low level, the output voltage V_OUT and the gate drive signal G_OUT become the low level potential (VGL) of the clock ClkA. Subsequently, when the clock ClkB and the reset signal RST become high level , conduction occurs between the source and drain of the low potential side TFTM5, and the low voltage VGL (=Vss) is applied to the node An.
（効果）
次に本実施形態のシフトレジスタ回路および表示装置の効果の一例について説明する。
図５は、モデル化した単位シフトレジスタ回路の一例を示す図である。
図５において、Ｒ１は転送用ＴＦＴＭ３ｂのオン抵抗であり、Ｒ２は出力用ＴＦＴＭ３のオン抵抗であり、Ｃ１は転送用ＴＦＴＭ３ｂのゲート‐ソース間の容量（ブートストラップコンデンサＣｂｔの容量）であり、Ｃ２は出力用ＴＦＴＭ３のゲート‐ソース間の容量（ブートストラップコンデンサＣｂｏの容量）であり、Ｃ３は転送用ＴＦＴＭ３ｂ側の出力端の容量負荷であり、Ｃ４はゲート出力端の容量負荷である。すなわち、Ｃ３は、高電位側ＴＦＴＭ２と低電位側ＴＦＴＭ５とのゲート容量に接続配線容量を加えた容量であり、Ｃ４はゲート配線容量（＝Ｃ_ｏｕｔ）に相当する。
(effect)
Next, an example of the effects of the shift register circuit and display device of this embodiment will be described.
FIG. 5 is a diagram showing an example of a modeled unit shift register circuit.
In FIG. 5, R1 is the on-resistance of the transfer TFTM 3b, R2 is the on-resistance of the output TFTM 3, C1 is the capacitance between the gate and source of the transfer TFTM 3b (the capacitance of the bootstrap capacitor Cbt), and C2 is the capacitance between the gate and source of the output TFTM 3 (the capacitance of the bootstrap capacitor Cbo), C3 is the capacitive load at the output end of the transfer TFTM 3b, and C4 is the capacitive load at the gate output end. That is, C3 is the capacitance obtained by adding the connection wiring capacitance to the gate capacitance of the high potential side TFTM2 and the low potential side TFTM5, and C4 corresponds to the gate wiring capacitance (=C_out).
上記モデル回路にて、転送用ＴＦＴＭ３ｂと出力用ＴＦＴＭ３とのゲートノードＡｎの電圧をＶａとし、このノード電圧Ｖａの過渡応答が、ブートストラップコンデンサＣｂｔとブートストラップコンデンサＣｂｏの容量の大きさによりどのように変化するか検討した。 In the above model circuit, the voltage at the gate node An of the transfer TFT M3b and the output TFT M3 is Va, and how does the transient response of this node voltage Va depend on the capacitance of the bootstrap capacitor Cbt and the bootstrap capacitor Cbo? We considered whether this would change.
ここでは、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｏを接続した第１比較例（Ｃ１＜＜Ｃ２）と、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｏを接続し、かつ、転送用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｔを接続した第２比較例（Ｃ１＝Ｃ２）と、転送用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｔを接続した第３比較例（Ｃ１＞＞Ｃ２）と、について、ノード電圧Ｖａの過渡応答の変化を比較する。 Here, a first comparative example (C1<<C2) in which a bootstrap capacitor Cbo is connected between the gate and source of the output TFT, and a bootstrap capacitor Cbo is connected between the gate and source of the output TFT, and A second comparative example (C1=C2) in which a bootstrap capacitor Cbt is connected between the gate and source of the transfer TFT, and a third comparative example (C1>) in which a bootstrap capacitor Cbt is connected between the gate and source of the transfer TFT. >C2), the changes in the transient response of the node voltage Va will be compared.
図７は、第１比較例の単位シフトレジスタ回路を概略的に示す図である。
図８は、第２比較例の単位シフトレジスタ回路を概略的に示す図である。
図９は、第３比較例の単位シフトレジスタ回路を概略的に示す図である。なお、図３に示す単位シフトレジスタ回路は、第３比較例の構成に対応するものである。
FIG. 7 is a diagram schematically showing a unit shift register circuit of a first comparative example.
FIG. 8 is a diagram schematically showing a unit shift register circuit of a second comparative example.
FIG. 9 is a diagram schematically showing a unit shift register circuit of a third comparative example. Note that the unit shift register circuit shown in FIG. 3 corresponds to the configuration of the third comparative example.
図５に示すモデル回路において、ノード電圧Ｖａは下記式にて表すことができる。
上記数式によれば、ノード電圧Ｖａの過渡応答特性を決める時定数はτ１とτ２との２つであるが、この差は出力負荷の差に依存している。すなわち、出力負荷がゲート配線容量に相当する出力用ＴＦＴＭ３のゲート‐ソース間にブートストラップコンデンサＣｂｏを接続したとき（第１比較例および第２比較例）、ノード電圧Ｖａの過渡応答特性は出力用ＴＦＴＭ３の充電能力に依存する。 According to the above formula, there are two time constants, τ1 and τ2, which determine the transient response characteristics of the node voltage Va, and the difference between them depends on the difference in output load. In other words, when the bootstrap capacitor Cbo is connected between the gate and source of the output TFT M3 whose output load corresponds to the gate wiring capacitance (first comparative example and second comparative example), the transient response characteristic of the node voltage Va is It depends on the charging capacity of TFTM3.
一方で、第３比較例のように転送用ＴＦＴＭ３ｂ側のみにブートストラップコンデンサＣｂｔを設けると、転送用ＴＦＴＭ３ｂの出力負荷は出力用ＴＦＴＭ３の出力負荷と比較して小さく、ノード電圧Ｖａの充電も早く行われる。 On the other hand, if the bootstrap capacitor Cbt is provided only on the transfer TFTM 3b side as in the third comparative example, the output load of the transfer TFTM 3b is smaller than that of the output TFTM 3, and the node voltage Va is charged quickly. It will be done.
図６は、ブートストラップコンデンサの配置と転送用ＴＦＴと出力用ＴＦＴとのゲートノードの電圧応答との関係の一例を示す図である。
この例では、例えばＲ１を１５０ｋΩとし、Ｒ２を２５ｋΩとし、Ｃ３を０．５ｐＦとし、Ｃ４を８０ｐＦとし、Ｖｇｈを１６Ｖとし、Ｖｇｌを－１２Ｖとし、Ｃ１＋Ｃ２を２．８ｐＦに固定してそれぞれの大小関係を変化させたときに、ノード電圧Ｖａの初期値を１６Ｖ（＝Ｖｇｈ）とし、ノード電圧Ｖａが２Ｖｇｈ－Ｖｇｌ＝４４Ｖまで昇圧していく過程を示している。
FIG. 6 is a diagram showing an example of the relationship between the arrangement of the bootstrap capacitor and the voltage response of the gate nodes of the transfer TFT and the output TFT.
In this example, for example, R1 is set to 150 kΩ, R2 is set to 25 kΩ, C3 is set to 0.5 pF, C4 is set to 80 pF, Vgh is set to 16 V, Vgl is set to -12 V, and C1 + C2 is fixed at 2.8 pF. When the relationship is changed, the initial value of the node voltage Va is set to 16V (=Vgh), and the process of increasing the node voltage Va to 2Vgh−Vgl=44V is shown.
図６に示した例によれば、Ｃ１を大きくするほどノード電圧Ｖａの応答が早くなり、Ｃ２を大きくするほどノード電圧Ｖａの応答は遅くなる傾向がみられた。
上記のことから、第１比較例および第２比較例のように出力用ＴＦＴＭ３にブートストラップコンデンサＣｂｏを接続したときよりも、第３比較例のように転送用ＴＦＴＭ３ｂのみにブートストラップコンデンサＣｂｔを接続したときの方が、ノード電圧Ｖａの応答速度が速くなり、より高速に応答するシフトレジスタ回路を実現することが可能となる。
According to the example shown in FIG. 6 , there was a tendency that the response of the node voltage Va became faster as C1 became larger, and the response of the node voltage Va became slower as C2 became larger.
From the above, it is clear that the bootstrap capacitor Cbt is connected only to the transfer TFTM3b as in the third comparative example, rather than the case where the bootstrap capacitor Cbo is connected to the output TFTM3 as in the first and second comparative examples. In this case, the response speed of the node voltage Va becomes faster, and it becomes possible to realize a shift register circuit that responds faster.
さらに、出力用ＴＦＴＭ３のソースの電位は、ゲート線Ｇ１、Ｇ２、…Ｇｎを介してソース線の電位変動の影響を受けるため、出力用ＴＦＴＭ３のゲート‐ソース間に接続されたブートストラップコンデンサＣｂｏもソース線の電位変動の影響を受けることとなる。 Furthermore, since the potential of the source of the output TFT M3 is affected by potential fluctuations of the source line via the gate lines G1, G2,...Gn, the bootstrap capacitor Cbo connected between the gate and source of the output TFT M3 is also affected. It will be affected by potential fluctuations of the source line.
図１０は、実施形態のシフトレジスタ回路および表示装置の効果を説明するための図である。
例えばゲート線Ｇ１、Ｇ２、…Ｇｎは複数の画素ＰＸに渡って配置され、複数のソース線Ｓ１、Ｓ２、…Ｓｍと交差している。そのため、ゲート線Ｇ１、Ｇ２、…Ｇｎの電位は、ソース線と交差する位置にて生じる配線間容量Ｃ_ｌｉｎｅとカップリングしている。上記回路モデルでは、Ｃ４は静的なコンデンサ（＝Ｃ_ｏｕｔ）として説明したが、実際にはこのコンデンサＣ４の電位は配線間容量Ｃ_ｌｉｎｅの影響を受けて変動している。
FIG. 10 is a diagram for explaining the effects of the shift register circuit and display device of the embodiment.
For example, gate lines G1, G2, . . . Gn are arranged across a plurality of pixels PX, and intersect with a plurality of source lines S1, S2, . Therefore, the potentials of the gate lines G1, G2, . In the above circuit model, C4 is described as a static capacitor (=C_out), but in reality, the potential of this capacitor C4 fluctuates under the influence of the inter-wiring capacitance C_line.
上記のことから、出力用ＴＦＴＭ３にブートストラップコンデンサを接続すると、Ｑ＝ＣＶの関係から、ゲート配線容量（＝Ｃ_ｏｕｔ）に充電された電荷がブートストラップコンデンサにもＣｂｏに比例して充電されてしまうため、単位シフトレジスタ回路ＳＲｎのノード電圧Ｖａに対する配線間容量Ｃ_ｌｉｎｅの変動による影響も大きくなってしまう。 From the above, when a bootstrap capacitor is connected to the output TFTM3, the charge charged to the gate wiring capacitance (=C_out) will also be charged to the bootstrap capacitor in proportion to Cbo due to the relationship Q=CV. Therefore, the influence of fluctuations in the inter-wiring capacitance C_line on the node voltage Va of the unit shift register circuit SRn becomes large.
これに対して、転送用ＴＦＴＭ３ｂにブートストラップコンデンサＣｂｔを接続した場合には、出力端の負荷容量が小さいため、出力端の負荷容量によるシフトレジススタ回路への影響も小さくすることができる。 On the other hand, when the bootstrap capacitor Cbt is connected to the transfer TFTM 3b, the load capacitance at the output end is small, so that the influence of the load capacitance at the output end on the shift register circuit can be reduced.
上記のように、本実施形態のシフトレジスタ回路によれば、回路を構成する素子数を増やすことなく安定した動作を行うことを実現することができる。すなわち、本実施形態によれば、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することができる。 As described above, according to the shift register circuit of this embodiment, stable operation can be achieved without increasing the number of elements configuring the circuit. That is, according to the present embodiment, it is possible to provide a shift register circuit and a display device that can suppress an increase in circuit scale and operate stably.
また、本実施形態のシフトレジスタ回路では、転送回路と出力回路とが分離されているため、ゲート出力端子からのノイズや負荷によりゲートドライバＧＤの機能が影響を受けることを抑制できる。 Furthermore, in the shift register circuit of this embodiment, since the transfer circuit and the output circuit are separated, it is possible to suppress the function of the gate driver GD from being affected by noise or load from the gate output terminal.
（第２実施形態）
次に、第２実施形態のシフトレジスタ回路および表示装置について図面を参照して詳細に説明する。なお、以下の説明において、上述の第１実施形態と同様の構成には同一の符号を付して説明を省略する。
(Second embodiment)
Next, a shift register circuit and a display device according to a second embodiment will be described in detail with reference to the drawings. In addition, in the following description, the same code|symbol is attached|subjected to the structure similar to the above-mentioned 1st Embodiment, and description is abbreviate|omitted.
図１１は、第２実施形態のシフトレジスタ回路が備える単位シフトレジスタ回路の一構成例を概略的に示す図である。 FIG. 11 is a diagram schematically showing a configuration example of a unit shift register circuit included in the shift register circuit of the second embodiment.
本実施形態のシフトレジスタ回路は、プルダウンＴＦＴＭ８、Ｍ８ｂをさらに備える点と、ノードＢｎの構成とが上述の第１実施形態と異なっている。 The shift register circuit of this embodiment differs from the above-described first embodiment in that it further includes pull-down TFTM8 and M8b and in the configuration of node Bn.
プルダウンＴＦＴＭ８のゲートは、ノードＢｎおよびコンデンサＣＡを介してクロックＣｌｋＡの入力端子と電気的に接続している。プルダウンＴＦＴＭ８のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ８のソースは、ゲート駆動信号の出力端子と電気的に接続している。 The gate of pull-down TFTM8 is electrically connected to the input terminal of clock ClkA via node Bn and capacitor CA. A low voltage Vss (=VGL) is applied to the drain of the pull-down TFTM8. The source of the pull-down TFTM8 is electrically connected to the output terminal of the gate drive signal.
プルダウンＴＦＴＭ８ｂのゲートは、ノードＢｎおよびコンデンサＣＡを介してクロックＣｌｋＡの入力端子と電気的に接続している。プルダウンＴＦＴＭ８ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ８ｂのソースは、次段の単位シフトレジスタ回路への出力信号の出力端子と電気的に接続している。 The gate of pull-down TFT M8b is electrically connected to the input terminal of clock ClkA via node Bn and capacitor CA. A low voltage Vss (=VGL) is applied to the drain of the pull-down TFTM8b. The source of the pull-down TFT M8b is electrically connected to the output terminal of the output signal to the next stage unit shift register circuit.
上記プルダウンＴＦＴＭ８、Ｍ８ｂを設けることにより、ノードＢｎの電圧がハイレベルであるときに、単位シフトレジスタ回路ＳＲｎの出力端子の電圧をロー電圧Ｖｓｓとなり、選択期間以外の全ての期間において出力端子の電圧がロー電圧Ｖｓｓとすることができる。これにより、シフトレジスタ回路の動作をより安定させることができる。 By providing the pull-down TFTM8 and M8b, when the voltage at node Bn is at a high level, the voltage at the output terminal of the unit shift register circuit SRn becomes a low voltage Vss, and the voltage at the output terminal during all periods other than the selection period. can be set to a low voltage Vss. Thereby, the operation of the shift register circuit can be made more stable.
本実施形態のシフトレジスタ回路は、上記構成以外は上述の第１実施形態と同様であり、上述の第１実施形態と同様の効果を得ることができる。 The shift register circuit of this embodiment is the same as the first embodiment described above except for the above configuration, and can obtain the same effects as the first embodiment described above.
なお、図１１に示す単位シフトレジスタ回路ＳＲｎを構成する回路素子の数は第１実施形態よりも多くなるが、プルダウンＴＦＴＭ８、Ｍ８ｂは例えば所定の温度環境で動作する際に出力端子にリーク電流が流れることによりシフトレジスタ回路の出力が不安定となることを回避することができればよく、大型の素子を用いる必要がないものである。したがって、本実施形態のシフトレジスタ回路により回路規模が大きくなることはない者である。 Although the number of circuit elements constituting the unit shift register circuit SRn shown in FIG. 11 is larger than that in the first embodiment, the pull-down TFTs M8 and M8b have leakage current at the output terminal when operating in a predetermined temperature environment, for example. It is only necessary to prevent the output of the shift register circuit from becoming unstable due to the current flowing, and there is no need to use large-sized elements. Therefore, the shift register circuit of this embodiment does not increase the circuit scale.
また、本実施形態の表示装置において、複数（３つ以上）のクロックを用いて動作するようにゲートドライバＧＤの構成を採用してもよい。
図１２は、８相クロックで駆動されるゲートドライバ回路の一構成例を概略的に示す図である。
図１３は、図１２に示すゲートドライバ回路の駆動タイミングの一例を示す図である。
Further, in the display device of this embodiment, the gate driver GD may be configured to operate using a plurality of (three or more) clocks.
FIG. 12 is a diagram schematically showing a configuration example of a gate driver circuit driven by an 8-phase clock.
FIG. 13 is a diagram showing an example of drive timing of the gate driver circuit shown in FIG. 12.
この場合、ゲートドライバＧＤは、４ｘ－３番目のゲート線Ｇ（４ｘ－３）を駆動する第１シフトレジスタ回路と、４ｘ－２番目のゲート線Ｇ（４ｘ－２）を駆動する第２シフトレジスタ回路と、４ｘ－１番目のゲート線Ｇ（４ｘ－１）を駆動する第３シフトレジスタ回路と、４ｘ番目のゲート線Ｇ（４ｘ）を駆動する第４シフトレジスタ回路と、を備えている。 In this case, the gate driver GD includes a first shift register circuit that drives the 4x-3rd gate line G (4x-3) and a second shift register circuit that drives the 4x-2nd gate line G (4x-2). It includes a register circuit, a third shift register circuit that drives the 4x-1st gate line G (4x-1), and a fourth shift register circuit that drives the 4x-th gate line G (4x). .
第１シフトレジスタ回路には、クロックＣｌｋ１がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ１がクロックＣｌｋＢとして入力される。
第２シフトレジスタ回路には、クロックＣｌｋ２がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ２がクロックＣｌｋＢとして入力される。
The first shift register circuit receives the clock Clk1 as the clock ClkA, and the clock ClkX1 as the clock ClkB.
The clock Clk2 is input as the clock ClkA, and the clock ClkX2 is input as the clock ClkB to the second shift register circuit.
第３シフトレジスタ回路には、クロックＣｌｋ３がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ３がクロックＣｌｋＢとして入力される。
第４シフトレジスタ回路には、クロックＣｌｋ_４がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ４がクロックＣｌｋＢとして入力される。
Clock Clk3 is inputted as clock ClkA, and clock ClkX3 is inputted as clock ClkB to the third shift register circuit.
The clock Clk_4 is input as the clock ClkA, and the clock ClkX4 is input as the clock ClkB to the fourth shift register circuit.
例えば、ゲート線Ｇ１～Ｇ１２８０を駆動するとき、それぞれのシフトレジスタ回路は３２０本のゲート線を順次駆動することとなる。
上記のゲートドライバＧＤの構成であっても、上述の第１実施形態および第２実施形態と同様の効果を得ることができる。
For example, when driving gate lines G1 to G1280, each shift register circuit sequentially drives 320 gate lines.
Even with the configuration of the gate driver GD described above, the same effects as in the first embodiment and the second embodiment described above can be obtained.
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 Further, the present invention is not limited to the above-described embodiments as they are, and in the implementation stage, the constituent elements can be modified and embodied without departing from the spirit of the invention. Moreover, various inventions can be formed by appropriately combining the plurality of components disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiments. Furthermore, components of different embodiments may be combined as appropriate.
１０…シフトレジスタ回路、ＳＲ１…単位シフトレジスタ回路、１００…表示パネル、２００…制御回路、Ｇ１～ＧＮ…ゲート線、Ｓ１～ＳＭ…ソース線、Ｍ２…高電位側ＴＦＴ、Ｍ３…出力用ＴＦＴ、Ｍ３ｂ…転送用ＴＦＴ、Ｍ４…プルダウンＴＦＴ（第１プルダウンＴＦＴ）、Ｍ４ｂ…プルダウンＴＦＴ（第２プルダウンＴＦＴ）、Ｍ５…低電位側ＴＦＴ、Ｍ８…プルダウンＴＦＴ（第３プルダウンＴＦＴ）、Ｍ８ｂ…プルダウンＴＦＴ（第４プルダウンＴＦＴ）、Ｃｂｔ…ブートストラップコンデンサ 10...Shift register circuit, SR1...Unit shift register circuit, 100...Display panel, 200...Control circuit, G1-GN...Gate line, S1-SM...Source line, M2...High potential side TFT, M3...Output TFT, M3b...Transfer TFT, M4...Pulldown TFT (first pulldown TFT), M4b...Pulldown TFT (second pulldown TFT), M5...Low potential side TFT, M8...Pulldown TFT (third pulldown TFT), M8b...Pulldown TFT (4th pull-down TFT), Cbt...bootstrap capacitor
Claims (4)
前記クロックが入力されるクロック入力端子と、
ソースが前記第１出力端子と電気的に接続し、ドレインが前記クロック入力端子と電気的に接続した出力用ＴＦＴと、
ゲートが前記出力用ＴＦＴのゲートと電気的に接続し、ソースが前記第２出力端子と接続し、ドレインが前記出力用ＴＦＴのドレインと電気的に接続した転送用ＴＦＴと、
前記出力用ＴＦＴのゲートと前記転送用ＴＦＴのゲートとに電気的に接続した第１ノードと、
前記転送用ＴＦＴのゲートとソースとの間に接続されたブートストラップコンデンサと、
前記第１ノードの電圧をハイ電圧に切り替える信号が入力される第１入力端子と、
前記第１ノードの電圧をロー電圧に切り替える信号を入力される第２入力端子と、
前記クロック入力端子と電気的に接続した第２ノードと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第１ノードと電気的に接続した第１ＴＦＴと、
ゲートが前記第１ノードと電気的に接続し、ドレインが前記第１ＴＦＴのドレインと電気的に接続し、ソースが前記第２ノードと電気的に接続した第２ＴＦＴと、を備え、
前記第１ＴＦＴのドレインと前記第２ＴＦＴのドレインにはロー電圧が印加される、シフトレジスタ回路。 A circuit that outputs an output signal from a first output terminal and a second output terminal based on a clock that periodically repeats high level and low level,
a clock input terminal into which the clock is input;
an output TFT whose source is electrically connected to the first output terminal and whose drain is electrically connected to the clock input terminal;
a transfer TFT having a gate electrically connected to the gate of the output TFT, a source connected to the second output terminal, and a drain electrically connected to the drain of the output TFT;
a first node electrically connected to the gate of the output TFT and the transfer TFT;
a bootstrap capacitor connected between the gate and source of the transfer TFT;
a first input terminal into which a signal for switching the voltage of the first node to a high voltage is input;
a second input terminal receiving a signal for switching the voltage of the first node to a low voltage;
a second node electrically connected to the clock input terminal;
a first TFT whose gate is electrically connected to the second node and whose source is electrically connected to the first node;
a second TFT having a gate electrically connected to the first node, a drain electrically connected to the drain of the first TFT, and a source electrically connected to the second node;
A shift register circuit , wherein a low voltage is applied to the drain of the first TFT and the drain of the second TFT .
ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第１出力端子と電気的に接続した第１プルダウンＴＦＴと、
ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第２出力端子と電気的に接続した第２プルダウンＴＦＴと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第１出力端子と電気的に接続した第３プルダウンＴＦＴと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第２出力端子と電気的に接続した第４プルダウンＴＦＴと、を備え、
前記第１乃至第４プルダウンＴＦＴのドレインにはロー電圧が印加される、請求項１記載のシフトレジスタ回路。 a second clock input terminal to which a second clock is input that periodically repeats a high level and a low level so as not to become high level at the same time as the clock;
a first pull-down TFT whose gate is electrically connected to the second clock input terminal and whose source is electrically connected to the first output terminal;
a second pull-down TFT whose gate is electrically connected to the second clock input terminal and whose source is electrically connected to the second output terminal;
a third pull-down TFT whose gate is electrically connected to the second node and whose source is electrically connected to the first output terminal;
a fourth pull-down TFT whose gate is electrically connected to the second node and whose source is electrically connected to the second output terminal;
2. The shift register circuit according to claim 1 , wherein a low voltage is applied to the drains of the first to fourth pull-down TFTs.
複数の前記表示画素が配列する行に沿って配置されたゲート線と、
複数の前記表示画素が配列する列に沿って配置されたソース線と、
前記ゲート線を駆動するゲート駆動回路と、を備え、
前記ゲート駆動回路は、請求項１乃至請求項３のいずれか１項記載のシフトレジスタ回路を多段接続した回路を備える、表示装置。
a display section including a plurality of display pixels arranged in a matrix;
a gate line arranged along a row in which a plurality of the display pixels are arranged;
a source line arranged along a column in which the plurality of display pixels are arranged;
A gate drive circuit that drives the gate line,
A display device, wherein the gate drive circuit includes a circuit in which the shift register circuit according to claim 1 is connected in multiple stages.
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