JP5245292B2 - Shift register circuit and display device - Google Patents

Shift register circuit and display device Download PDF

Info

Publication number
JP5245292B2
JP5245292B2 JP2007143873A JP2007143873A JP5245292B2 JP 5245292 B2 JP5245292 B2 JP 5245292B2 JP 2007143873 A JP2007143873 A JP 2007143873A JP 2007143873 A JP2007143873 A JP 2007143873A JP 5245292 B2 JP5245292 B2 JP 5245292B2
Authority
JP
Japan
Prior art keywords
input
circuit
signal
terminal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007143873A
Other languages
Japanese (ja)
Other versions
JP2008299941A (en
Inventor
郁博 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2007143873A priority Critical patent/JP5245292B2/en
Publication of JP2008299941A publication Critical patent/JP2008299941A/en
Application granted granted Critical
Publication of JP5245292B2 publication Critical patent/JP5245292B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

本発明は、シフトレジスタ回路及びそれを備える表示装置に関する。   The present invention relates to a shift register circuit and a display device including the same.

近年、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス方式の液晶表示装置や有機ＥＬ表示装置などが開発されている。このようなアクティブマトリクス方式の表示装置は、表示パネルを構成する画素マトリクスの各行を順次に走査する信号を発生するゲートドライバを有している。ゲートドライバは、画素マトリクスの各行を順次に走査する信号を発生するための回路としてシフトレジスタ回路を有している。   In recent years, active matrix type liquid crystal display devices and organic EL display devices using thin film transistors (TFTs) have been developed. Such an active matrix display device includes a gate driver that generates a signal for sequentially scanning each row of a pixel matrix constituting a display panel. The gate driver has a shift register circuit as a circuit for generating a signal for sequentially scanning each row of the pixel matrix.

ここで、ゲートドライバは、画素マトリクスの各列に映像信号を供給するソースドライバに比べると動作周波数が低いため、画素マトリクス内のアクティブ素子（ＴＦＴ）と同一工程で一体形成することも可能である。その際、薄膜半導体層としてポリシリコンが用いられることが多いが、アモルファスシリコンやＺｎＯ等、アニール工程を必要としない薄膜を用いることもできる。ただしその場合、ポリシリコンを用いた場合と異なりＰＭＯＳが形成できない、移動度が小さいなどの制約があるため、駆動力を高める工夫が必要となる。   Here, since the operating frequency of the gate driver is lower than that of a source driver that supplies a video signal to each column of the pixel matrix, the gate driver can be integrally formed in the same process as an active element (TFT) in the pixel matrix. . At that time, polysilicon is often used as the thin film semiconductor layer, but a thin film that does not require an annealing step, such as amorphous silicon or ZnO, can also be used. However, in this case, unlike the case where polysilicon is used, there are restrictions such as the inability to form a PMOS and low mobility, and thus a device for increasing the driving force is required.

シフトレジスタ回路における出力部の駆動能力を高める手法として、例えば、特許文献１においては、シフトレジスタ回路の出力部を構成するトランジスタにおけるゲート−ソース間の寄生容量を利用してブートストラップ効果を起こさせることで出力部を構成するトランジスタのゲート電圧を上昇させ、これによって出力信号の立ち上りを向上させることが開示されている。   As a technique for increasing the drive capability of the output unit in the shift register circuit, for example, in Patent Document 1, the bootstrap effect is caused by using the parasitic capacitance between the gate and the source in the transistor constituting the output unit of the shift register circuit. Thus, it is disclosed that the gate voltage of the transistor constituting the output unit is increased, thereby improving the rise of the output signal.

図９を参照して特許文献１のシフトレジスタ回路について簡単に説明する。なお、図９は、シフトレジスタ回路を構成する１段分の保持回路の構成を示している。図９に示すレジスタ回路は、６個のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）Ｔ１１〜Ｔ１６と、コンデンサＣとを有している。特許文献１においてはコンデンサＣがＭＯＳトランジスタＴ１５のゲート−ソース間の寄生容量から構成されている。   The shift register circuit disclosed in Patent Document 1 will be briefly described with reference to FIG. Note that FIG. 9 illustrates a configuration of a holding circuit for one stage included in the shift register circuit. The register circuit shown in FIG. 9 has six MOS field effect transistors (hereinafter referred to as MOS transistors) T11 to T16 and a capacitor C. In Patent Document 1, the capacitor C is composed of a parasitic capacitance between the gate and the source of the MOS transistor T15.

そして、ＭＯＳトランジスタＴ１１は、保持回路の入力信号が供給される入力端子ＩＮに対してダイオード接続されている。ＭＯＳトランジスタＴ１２は、ＭＯＳトランジスタＴ１１と一定の低電位電源Ｖｇｌとの間にドレイン、ソース端子が接続されており、ゲート端子にリセット信号の入力端子ＲＳＴが接続される。ＭＯＳトランジスタＴ１３は、一定の高電位電源ＶｇｈとＭＯＳトランジスタ１４との間にダイオード接続されている。ＭＯＳトランジスタＴ１４は、ＭＯＳトランジスタＴ１３と低電位電源Ｖｇｌとの間にドレイン、ソース端子が接続され、ゲート端子がＭＯＳトランジスタＴ１１に接続されている。ＭＯＳトランジスタＴ１５は、ゲート端子がＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１２との接点に接続され、所定のパルス信号の入力端子ＣＫが接続される。ＭＯＳトランジスタＴ１６は、ＭＯＳトランジスタＴ１３とＴ１４の接点にゲート端子が接続されている。さらに、ＭＯＳトランジスタ１５のゲート−ソース端子間にはコンデンサＣが設けられ、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６との接点には出力端子ＯＵＴが設けられている。   The MOS transistor T11 is diode-connected to the input terminal IN to which the input signal of the holding circuit is supplied. In the MOS transistor T12, the drain and source terminals are connected between the MOS transistor T11 and the constant low potential power supply Vgl, and the reset signal input terminal RST is connected to the gate terminal. The MOS transistor T13 is diode-connected between the constant high potential power supply Vgh and the MOS transistor 14. In the MOS transistor T14, the drain and source terminals are connected between the MOS transistor T13 and the low potential power supply Vgl, and the gate terminal is connected to the MOS transistor T11. The MOS transistor T15 has a gate terminal connected to a contact point between the MOS transistor T11 and the MOS transistor T12, and an input terminal CK for a predetermined pulse signal. The gate terminal of the MOS transistor T16 is connected to the contact point between the MOS transistors T13 and T14. Further, a capacitor C is provided between the gate and source terminals of the MOS transistor 15, and an output terminal OUT is provided at the contact point between the MOS transistor T15 and the MOS transistor T16.

このような構成において、入力端子ＩＮにハイレベル（例えばＶｇｈ）の入力信号が供給されると、Ａ点における電位がハイレベルＶｇｈとなってＭＯＳトランジスタＴ１４及びＴ１５がオン動作する。このときＢ点における電位がローレベルＶｇｌとなってＭＯＳトランジスタＴ１６がオフ動作する。この状態で、ＭＯＳトランジスタＴ１５にハイレベル（例えばＶｇｈ）のパルス信号が供給されると、コンデンサＣにおけるブートストラップ効果によってＡ点の電位がさらに上昇する。これにより、ＭＯＳトランジスタＴ１５のゲート電圧が飽和すると、出力端子ＯＵＴの電位は、迅速且つ実質的にパルス信号ＣＫの信号レベルと同等となる。このような効果によって、出力端子ＯＵＴにおける駆動能力が高められる。
特開２００２−１９７８８５号公報 In such a configuration, when a high level (for example, Vgh) input signal is supplied to the input terminal IN, the potential at the point A becomes the high level Vgh, and the MOS transistors T14 and T15 are turned on. At this time, the potential at the point B becomes the low level Vgl, and the MOS transistor T16 is turned off. In this state, when a high-level (for example, Vgh) pulse signal is supplied to the MOS transistor T15, the potential at the point A further increases due to the bootstrap effect in the capacitor C. As a result, when the gate voltage of the MOS transistor T15 is saturated, the potential of the output terminal OUT is quickly and substantially equal to the signal level of the pulse signal CK. Due to such an effect, the driving capability at the output terminal OUT is enhanced.
JP 2002-197885 A

ここで、上述の図９のようなシフトレジスタ回路の場合、ブートストラップ効果によってＡ点の電位を一時的に入力信号のハイレベルの電位よりも上昇させることが可能であり、これによって出力部を構成するＭＯＳトランジスタＴ１５の駆動能力を高めることが可能である。しかしながら、Ａ点の電位が上昇することによってインバータを構成するＭＯＳトランジスタＴ１４のゲート電位も上昇してしまう。一般に、ＭＯＳトランジスタに高いゲート電圧を印加すると、ＭＯＳトランジスタの素子寿命は劣化しやすいが、この傾向はＭＯＳトランジスタをアモルファスシリコンで構成した場合に特に顕著に現われる。したがって、このゲート電位の上昇が回路寿命を短くする要因の１つとなる。   Here, in the case of the shift register circuit as shown in FIG. 9 described above, the potential at the point A can be temporarily raised above the high level potential of the input signal by the bootstrap effect. It is possible to increase the driving capability of the MOS transistor T15 that is formed. However, when the potential at the point A rises, the gate potential of the MOS transistor T14 constituting the inverter also rises. In general, when a high gate voltage is applied to a MOS transistor, the device life of the MOS transistor is likely to deteriorate. This tendency is particularly noticeable when the MOS transistor is made of amorphous silicon. Therefore, this increase in gate potential is one of the factors that shorten the circuit life.

本発明は、上記の事情に鑑みてなされたもので、出力部における駆動能力を高く保ったまま、回路寿命を長くすることができるシフトレジスタ回路及びそれを用いた表示装置を提供することを目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a shift register circuit capable of extending the circuit life while maintaining a high driving capability in the output unit, and a display device using the shift register circuit. And

上記の目的を達成するために、本発明の第１の態様によるシフトレジスタ回路は、入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、前記インバータ回路からの出力が入力される第１トランジスタと、前記第１の入力回路からの出力が入力される第２トランジスタと、を有し、前記インバータ回路の出力と前記第１の入力回路の出力に基づく出力信号を前記第１トランジスタ又は前記第２トランジスタが前記走査線に出力する出力回路と、前記第１の入力回路と前記第２トランジスタとの接続点と前記走査線との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路とを各段に具備し、前記第２の入力回路、前記インバータ回路、前記第１トランジスタは、前記走査線の第１端側に配置され、前記第１端は、前記第１トランジスタの出力端に接続されるとともに次段の第２の入力回路の入力端子に接続され、前記第１の入力回路、前記ブートストラップ回路、前記第２トランジスタは、前記走査線の第２端側に配置され、前記第２端は、前記第２トランジスタの出力端に接続されるとともに次段の第１の入力回路の入力端子に接続されていることを特徴とする。 To achieve the above object, a shift register circuit according to a first aspect of the present invention has an input terminal to which an input signal is input and a reset terminal to which a reset signal is input, and the input terminal and the reset terminal The input signal and the reset signal are input at different timings, and a first potential based on the input signal is held and output until the reset signal is input after the input signal is input. An input circuit, connected to the input terminal and the reset terminal, the input signal and the reset signal are input to the input terminal and the reset terminal at different timings, and the reset signal is input after the input signal is input. A second input circuit that holds and outputs a second potential based on the input signal until the signal is input, and the second input circuit that is output from the second input circuit. An inverter circuit that inverts the second potential is input potential, said a first transistor output from the inverter circuit is input, a second output is are entered from the first input circuit has a transistor, and an output circuit you output output an output signal based on the output of the first input circuit to the first transistor or the second transistor is the scanning line of said inverter circuit, said first provided connection point between the input circuit and the second transistor and between the scanning lines, and a bootstrap circuit for raising the first potential held in the first input circuit in each stage The second input circuit, the inverter circuit, and the first transistor are disposed on a first end side of the scanning line, and the first end is connected to an output end of the first transistor. The first input circuit, the bootstrap circuit, and the second transistor are arranged on the second end side of the scanning line, and are connected to the input terminal of the second input circuit at the next stage. The terminal is connected to the output terminal of the second transistor and to the input terminal of the first input circuit at the next stage .

また、上記の目的を達成するために、本発明の第２の態様による表示装置は、複数の走査線及び複数の信号線の各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルをデジタル信号の表示データに基づいて駆動して画像表示を行う表示装置において、前記複数の走査線に走査信号を順次出力して前記表示画素を順次選択状態に設定する走査側駆動手段と、前記選択状態に設定された表示画素に前記表示データに対応した映像信号を出力する信号側駆動手段とを具備し、前記走査側駆動手段は、入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、前記インバータ回路からの出力が入力される第１トランジスタと、前記第１の入力回路からの出力が入力される第２トランジスタと、を有し、前記走査信号を前記第１トランジスタ又は前記第２トランジスタが前記走査線に出力する出力回路と、前記第１の入力回路と前記第２トランジスタとの接続点と前記走査線との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、を各段に有し、前記第２の入力回路、前記インバータ回路、前記第１トランジスタは、前記走査線の第１端側に配置され、前記第１端は、前記第１トランジスタの出力端に接続されるとともに次段の第２の入力回路の入力端子に接続され、前記第１の入力回路、前記ブートストラップ回路、前記第２トランジスタは、前記走査線の第２端側に配置され、前記第２端は、前記第２トランジスタの出力端に接続されるとともに次段の第１の入力回路の入力端子に接続されているシフトレジスタ回路を含むことを特徴とする。 In order to achieve the above object, a display device according to the second aspect of the present invention includes a display having a plurality of display pixels arranged in a matrix in the vicinity of intersections of a plurality of scanning lines and a plurality of signal lines. In a display device that displays an image by driving a panel based on display data of a digital signal, a scanning-side driving unit that sequentially outputs scanning signals to the plurality of scanning lines to sequentially set the display pixels. Signal-side driving means for outputting a video signal corresponding to the display data to the display pixels set in the selected state, and the scanning-side driving means receives an input terminal to which an input signal is input and a reset signal. The reset signal is input to the input terminal and the reset terminal at different timings, and the reset is performed after the input signal is input. A first input circuit that holds and outputs a first potential based on the input signal until a signal is input, is connected to the input terminal and the reset terminal, and the input signal is connected to the input terminal and the reset terminal. And the reset signal are input at the different timings, and a second input circuit that holds and outputs a second potential based on the input signal until the reset signal is input after the input signal is input; An inverter circuit that receives the second potential output from the second input circuit and inverts and outputs the second potential; a first transistor that receives an output from the inverter circuit ; said first and a second transistor which outputs are entered from the input circuit, said scanning signal first transistor or the second transistor you output to the scanning line output Road and said first input circuit and provided between the connection point between the second transistor and the scanning lines, a bootstrap circuit to increase said first potential held in the first input circuit If, possess in each stage, said second input circuit, said inverter circuit, the first transistor is disposed on the first end side of the scanning line, the first end, the output of the first transistor And the first input circuit, the bootstrap circuit, and the second transistor are arranged on the second end side of the scanning line. The second terminal includes a shift register circuit connected to the output terminal of the second transistor and connected to the input terminal of the first input circuit at the next stage .

本発明によれば、出力部における駆動能力を高く保ったまま、回路寿命を長くすることができるシフトレジスタ回路及びそれを用いた表示装置を提供することができる。   According to the present invention, it is possible to provide a shift register circuit and a display device using the shift register circuit that can extend the circuit life while maintaining a high driving capability in the output unit.

以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るシフトレジスタ回路の全体構成を示す概略構成図である。図１に示すシフトレジスタ回路は、複数段（例えば２４０段）の保持回路１０１、１０２、１０３、…が直列に配置されて構成される。そして、それぞれの保持回路は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｖｇｈと、低電位電源入力端子Ｖｇｌとを有している。そして、１段目の保持回路１０１の入力端子ＩＮには１段目の入力信号である入力信号ＳＴが供給される。また、２段目以後の保持回路の入力端子ＩＮには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子ＲＳＴには次段の保持回路の出力信号が供給される。ただし、最終段（例えば２４０段目）の保持回路（図示せず）のリセット端子ＲＳＴにはリセット信号ＥＮＤが供給される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a schematic configuration diagram showing the overall configuration of the shift register circuit according to the first embodiment of the present invention. The shift register circuit shown in FIG. 1 includes a plurality of (eg, 240) holding circuits 101, 102, 103,... Arranged in series. Each holding circuit has an input terminal IN, an output terminal OUT, a reset terminal RST, a clock signal input terminal CK, a high potential power input terminal Vgh, and a low potential power input terminal Vgl. . An input signal ST that is an input signal of the first stage is supplied to the input terminal IN of the holding circuit 101 of the first stage. Further, the output signal of the previous holding circuit is supplied to the input terminal IN of the second and subsequent holding circuits. Further, the output signal of the holding circuit at the next stage is supplied to the reset terminal RST of each holding circuit. However, the reset signal END is supplied to the reset terminal RST of the holding circuit (not shown) in the final stage (for example, the 240th stage).

さらに、奇数段目の保持回路のクロック信号入力端子ＣＫにはパルス信号ＣＫ＿１が供給され、偶数段目の保持回路のクロック信号入力端子ＣＫにはパルス信号ＣＫ＿１に対して位相が１クロック分遅延されたパルス信号ＣＫ＿２が供給される。また、各保持回路の高電位電源入力端子Ｖｇｈには所定の高電圧Ｖｇｈが供給され、各保持回路の低電位電源入力端子Ｖｇｌには所定の低電圧Ｖｇｌが供給される。   Further, the pulse signal CK_1 is supplied to the clock signal input terminal CK of the odd-numbered holding circuit, and the phase of the clock signal input terminal CK of the even-numbered holding circuit is delayed by one clock with respect to the pulse signal CK_1. The pulse signal CK_2 is supplied. In addition, a predetermined high voltage Vgh is supplied to the high potential power input terminal Vgh of each holding circuit, and a predetermined low voltage Vgl is supplied to the low potential power input terminal Vgl of each holding circuit.

図２は、本実施形態のシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。ここで、図２において、各ＭＯＳトランジスタは、ｎチャネル型のＭＯＳトランジスタにより構成されている例について説明する。もちろん、ｐチャネル型のＭＯＳトランジスタを用いて構成するようにしても良い。   FIG. 2 is a circuit configuration diagram of a holding circuit for one stage constituting the shift register circuit of the present embodiment. Here, in FIG. 2, an example in which each MOS transistor is formed of an n-channel MOS transistor will be described. Of course, a p-channel MOS transistor may be used.

図２に示すように、１段分のレジスタ回路は、入力端子ＩＮに対してダイオード接続されるＭＯＳトランジスタＴ１１ａと、ゲート端子にリセット端子ＲＳＴが接続されドレイン端子がＭＯＳトランジスタ１１ａのドレイン端子に接続されるＭＯＳトランジスタ１２ａと、を有する第１の入力回路と、ＭＯＳトランジスタＴ１１ａと並列にダイオード接続されるＭＯＳトランジスタＴ１１ｂと、ゲート端子にリセット端子ＲＳＴが接続されドレイン端子がＭＯＳトランジスタ１１ｂのドレイン端子に接続されるＭＯＳトランジスタ１２ｂと、を有する第２の入力回路と、の２系統の入力回路を有する。ここで、ＭＯＳトランジスタ１１ａのドレイン端子は第１の入力回路の出力端をなし、ＭＯＳトランジスタ１１ｂのドレイン端子は第２の入力回路の出力端をなす。   As shown in FIG. 2, the register circuit for one stage includes a MOS transistor T11a that is diode-connected to the input terminal IN, a reset terminal RST connected to the gate terminal, and a drain terminal connected to the drain terminal of the MOS transistor 11a. A first input circuit having a MOS transistor 12a, a MOS transistor T11b diode-connected in parallel with the MOS transistor T11a, a reset terminal RST connected to the gate terminal, and a drain terminal connected to the drain terminal of the MOS transistor 11b. There are two systems of input circuits, a second input circuit having a MOS transistor 12b to be connected. Here, the drain terminal of the MOS transistor 11a serves as the output terminal of the first input circuit, and the drain terminal of the MOS transistor 11b serves as the output terminal of the second input circuit.

さらに、ＭＯＳトランジスタＴ１１ａのドレイン端子（第１の入力回路の出力端）は、ＭＯＳトランジスタＴ１５のゲート端子に接続されている。ＭＯＳトランジスタＴ１６のソース端子はＭＯＳトランジスタＴ１５のソース端子と接続され、そして、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６の接点に出力端子ＯＵＴが接続され、ＭＯＳトランジスタＴ１５とＭＯＳトランジスタＴ１６とはプッシュプル回路を構成して出力回路をなし、ＭＯＳトランジスタＴ１５のゲート端子及びＭＯＳトランジスタＴ１６のゲート端子は当該出力回路の入力端子をなす。ＭＯＳトランジスタＴ１５のドレイン端子はクロック信号入力端子ＣＫに接続され、ソース端子はＭＯＳトランジスタＴ１５のソース端子に接続されている。そして、ＭＯＳトランジスタＴ１５のゲート端子とソース端子との間にはコンデンサＣが接続されている。なお、コンデンサＣの容量は、ＭＯＳトランジスタＴ１４のゲート−ソース間に発生する寄生容量よりも十分大きな値を持つものである。また、コンデンサＣをＭＯＳトランジスタＴ１５のソース−ゲート間の寄生容量から構成するようにしても良い。   Further, the drain terminal of the MOS transistor T11a (the output terminal of the first input circuit) is connected to the gate terminal of the MOS transistor T15. The source terminal of the MOS transistor T16 is connected to the source terminal of the MOS transistor T15, and the output terminal OUT is connected to the contact between the MOS transistor T15 and the MOS transistor T16. The MOS transistor T15 and the MOS transistor T16 constitute a push-pull circuit. Thus, an output circuit is formed, and the gate terminal of the MOS transistor T15 and the gate terminal of the MOS transistor T16 form an input terminal of the output circuit. The drain terminal of the MOS transistor T15 is connected to the clock signal input terminal CK, and the source terminal is connected to the source terminal of the MOS transistor T15. A capacitor C is connected between the gate terminal and the source terminal of the MOS transistor T15. Note that the capacitance of the capacitor C has a value sufficiently larger than the parasitic capacitance generated between the gate and the source of the MOS transistor T14. Further, the capacitor C may be constituted by a parasitic capacitance between the source and gate of the MOS transistor T15.

また、ＭＯＳトランジスタＴ１１ｂのドレイン端子（第２の入力回路の出力端）は、インバータ回路をなすＭＯＳトランジスタＴ１４のゲート端子に接続されている。ＭＯＳトランジスタＴ１４のドレイン端子には、所定の高電位電源Ｖｇｈにダイオード接続され、負荷として機能するＭＯＳトランジスタＴ１３が接続されている。そして、ＭＯＳトランジスタＴ１３とＭＯＳトランジスタＴ１４の接点であるＢ点は当該インバータ回路の出力端をなし、ＭＯＳトランジスタＴ１６のゲート端子に接続されている。   The drain terminal of the MOS transistor T11b (the output terminal of the second input circuit) is connected to the gate terminal of the MOS transistor T14 that forms an inverter circuit. The drain terminal of the MOS transistor T14 is connected to a MOS transistor T13 that is diode-connected to a predetermined high potential power supply Vgh and functions as a load. A point B which is a contact point between the MOS transistor T13 and the MOS transistor T14 forms an output terminal of the inverter circuit and is connected to the gate terminal of the MOS transistor T16.

さらに、ＭＯＳトランジスタＴ１２ａ、ＭＯＳトランジスタＴ１２ｂ、ＭＯＳトランジスタＴ１４のソース端子、及びＭＯＳトランジスタＴ１６のドレイン端子は共通に低電位電源Ｖｇｌに接続されている。   Further, the source terminals of the MOS transistor T12a, the MOS transistor T12b, the MOS transistor T14, and the drain terminal of the MOS transistor T16 are commonly connected to the low potential power supply Vgl.

次に、図３は、上述したようなシフトレジスタ回路の動作について図面を参照して説明する。図３は、本実施形態のシフトレジスタ回路のシフト動作時の入力信号及び出力信号の変化を示すタイミングチャートである。なお、図３は、シフトレジスタ回路を表示装置における走査線を駆動するための走査信号を出力するための駆動回路（ゲートドライバ）に適用した例を示している。また、図３の例では１画面（１フレーム）の走査線の本数が２４０本の場合を示している。   Next, FIG. 3 describes the operation of the shift register circuit as described above with reference to the drawings. FIG. 3 is a timing chart showing changes in the input signal and the output signal during the shift operation of the shift register circuit of this embodiment. FIG. 3 shows an example in which the shift register circuit is applied to a driving circuit (gate driver) for outputting a scanning signal for driving a scanning line in a display device. Further, the example of FIG. 3 shows a case where the number of scanning lines of one screen (one frame) is 240.

図１に示すシフトレジスタ回路にシフト動作を開始させる前（図３の水平期間０）に、１段目の保持回路１０１の入力端子ＩＮへの入力信号ＳＴをハイレベル（例えばＶｇｈ）とする。これによって、ダイオード接続されたＭＯＳトランジスタＴ１１ａ及びＴ１１ｂを介してＡ＿ａ点及びＡ＿ｂ点の電位がハイレベルＶｇｈとなる。ここで、Ａ＿ａ点は第１の入力回路と出力回路との接続点であり、ＭＯＳトランジスタ１１ａのドレイン端子であって第１の入力回路の出力端であり、且つ、ＭＯＳトランジスタＴ１５のゲート端子であって出力端子の入力端である。また、Ａ＿ｂ点はＭＯＳトランジスタ１１ｂのドレイン端子であって第２の入力回路の出力端であり、且つ、ＭＯＳトランジスタＴ１４のゲート端子であってインバータ回路の入力端である。そして、Ａ＿ａ点の電位がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１５がオン動作する。また、Ａ＿ｂ点の電位がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１４がオン動作する。ＭＯＳトランジスタＴ１４がオン動作することによりＢ点の電位がローレベル（図２ではＶｇｌ）となる。この結果、ＭＯＳトランジスタＴ１６はオフ動作する。このとき、保持回路１０１のクロック信号入力端子ＣＫの入力信号ＣＫ＿１はローレベル（例えば、Ｖｇｌ）となっており、保持回路１０１の出力ＯＵＴ＿００１はローレベルＶｇｌとなる。なお、Ａ＿ａ点及びＡ＿ｂ点の電位は、ＭＯＳトランジスタＴ１１ａ及びＴ１１ｂがオフ動作となっても、ＭＯＳトランジスタＴ１２ａ及びＴ１２ｂがオン動作するまでは保持される。   Before the shift register circuit shown in FIG. 1 starts a shift operation (horizontal period 0 in FIG. 3), the input signal ST to the input terminal IN of the first-stage holding circuit 101 is set to a high level (for example, Vgh). As a result, the potentials at the points A_a and A_b become the high level Vgh via the diode-connected MOS transistors T11a and T11b. Here, the point A_a is a connection point between the first input circuit and the output circuit, the drain terminal of the MOS transistor 11a and the output terminal of the first input circuit, and the gate terminal of the MOS transistor T15. It is the input terminal of the output terminal. Point A_b is the drain terminal of the MOS transistor 11b and the output terminal of the second input circuit, and the gate terminal of the MOS transistor T14 and the input terminal of the inverter circuit. Then, when the potential at the point A_a becomes the high level Vgh, the MOS transistor T15 is turned on. Further, when the potential at the point A_b becomes the high level Vgh, the MOS transistor T14 is turned on. When the MOS transistor T14 is turned on, the potential at the point B becomes low level (Vgl in FIG. 2). As a result, the MOS transistor T16 is turned off. At this time, the input signal CK_1 of the clock signal input terminal CK of the holding circuit 101 is at a low level (for example, Vgl), and the output OUT_001 of the holding circuit 101 is at a low level Vgl. Note that the potentials at the points A_a and A_b are held until the MOS transistors T12a and T12b are turned on even if the MOS transistors T11a and T11b are turned off.

続く、水平期間１において、各奇数段目の保持回路のクロック信号入力端子ＣＫの入力信号ＣＫ＿１をハイレベル（例えば、Ｖｇｈ）とし、各偶数段目のクロック信号入力端子ＣＫの入力信号ＣＫ＿２をローレベル（例えば、Ｖｇｌ）とする。パルス信号ＣＫ＿１の信号レベルの変化に応じて保持回路１０１の出力ＯＵＴ＿００１の信号レベルが上昇する。また、パルス信号ＣＫ＿１がハイレベルＶｇｈとなることにより、ＭＯＳトランジスタＴ１５に接続されたコンデンサＣへの電荷の蓄積が生じてＡ＿ａ点の電位がさらに上昇するブートストラップ効果が生じる。これにより、ＭＯＳトランジスタＴ１５のゲート電圧が飽和電圧にまで達すると、ＭＯＳトランジスタＴ１５のソース−ドレイン間電流が飽和して、保持回路１０１の出力ＯＵＴ＿００１は、迅速且つ実質的にパルス信号ＣＫ＿１の信号レベル（即ちハイレベルＶｇｈ）と略同等となる。ここで、図２の回路においては、Ａ＿ａ点の電位が上昇しても、インバータを構成するＭＯＳトランジスタＴ１４のゲート端子の電位であるＡ＿ｂ点の電位は上昇しないため、ＭＯＳトランジスタＴ１４に余計なゲートストレスを与えることはない。   Subsequently, in the horizontal period 1, the input signal CK_1 of the clock signal input terminal CK of each odd-numbered holding circuit is set to a high level (for example, Vgh), and the input signal CK_2 of each even-numbered clock signal input terminal CK is set to low. A level (for example, Vgl) is set. The signal level of the output OUT_001 of the holding circuit 101 increases in accordance with the change in the signal level of the pulse signal CK_1. In addition, when the pulse signal CK_1 becomes the high level Vgh, charge accumulation in the capacitor C connected to the MOS transistor T15 occurs, and a bootstrap effect that further increases the potential at the point A_a occurs. As a result, when the gate voltage of the MOS transistor T15 reaches the saturation voltage, the source-drain current of the MOS transistor T15 is saturated, and the output OUT_001 of the holding circuit 101 quickly and substantially becomes the signal level of the pulse signal CK_1. (Ie, high level Vgh). In the circuit of FIG. 2, even if the potential at the point A_a increases, the potential at the point A_b which is the potential of the gate terminal of the MOS transistor T14 constituting the inverter does not increase. There is no stress.

保持回路１０１の出力ＯＵＴ＿００１がハイレベルＶｇｈとなると、２段目の保持回路１０２の入力端子ＩＮの信号レベルがハイレベルＶｇｈとなる。これにより、２段目の保持回路１０２におけるＡ＿ａ点及びＡ＿ｂ点の電位がハイレベルＶｇｈに保持される。   When the output OUT_001 of the holding circuit 101 becomes the high level Vgh, the signal level of the input terminal IN of the holding circuit 102 in the second stage becomes the high level Vgh. As a result, the potentials at the points A_a and A_b in the second-stage holding circuit 102 are held at the high level Vgh.

その後の、水平期間２において、各奇数段目の保持回路のクロック信号入力端子ＣＫの入力信号ＣＫ＿１をローレベルＶｇｌとし、各偶数段目のクロック信号入力端子ＣＫの入力信号ＣＫ＿２をハイレベルＶｇｈとする。パルス信号ＣＫ＿２の信号レベルの変化に応じて保持回路１０２の出力ＯＵＴ＿００２の信号レベルが上昇する。これによって１段目の保持回路１０１の場合と同様の作用によって保持回路１０２の出力ＯＵＴ＿００２は、迅速且つ実質的にパルス信号ＣＫ＿２の信号レベル（即ちハイレベルＶｇｈ）と略同等となる。２段目の保持回路１０２の出力ＯＵＴ＿００２がハイレベルＶｇｈとなることにより、１段目の保持回路１０１におけるＭＯＳトランジスタＴ１２ａ及びＴ１２ｂがオン動作する。これによって、１段目の保持回路１０１におけるＡ＿ａ点及びＡ＿ｂ点の電位がローレベルＶｇｌとなる。   In the subsequent horizontal period 2, the input signal CK_1 of the clock signal input terminal CK of each odd-numbered stage holding circuit is set to the low level Vgl, and the input signal CK_2 of each even-numbered clock signal input terminal CK is set to the high level Vgh. To do. The signal level of the output OUT_002 of the holding circuit 102 increases in accordance with the change in the signal level of the pulse signal CK_2. As a result, the output OUT_002 of the holding circuit 102 quickly and substantially becomes substantially equal to the signal level (that is, the high level Vgh) of the pulse signal CK_2 by the same operation as that of the holding circuit 101 in the first stage. When the output OUT_002 of the second-stage holding circuit 102 becomes the high level Vgh, the MOS transistors T12a and T12b in the first-stage holding circuit 101 are turned on. As a result, the potential at the points A_a and A_b in the first-stage holding circuit 101 becomes the low level Vgl.

以下、奇数番目の水平期間においてＣＫ＿１をハイレベルＶｇｈ、ＣＫ＿２をローレベルＶｇｌにし、偶数番目の水平期間においてＣＫ＿２をハイレベルＶｇｈ、ＣＫ＿１をローレベルＶｇｌにすることで、上述したのと同様の作用により各保持回路は、入力信号の保持動作、入力信号のシフト動作、入力信号のリセット動作を順次行う。このようにして、各保持回路の出力は図３に示すものとなる。   Thereafter, CK_1 is set to the high level Vgh and CK_2 to the low level Vgl in the odd-numbered horizontal period, and CK_2 is set to the high level Vgh and CK_1 to the low level Vgl in the even-numbered horizontal period. Thus, each holding circuit sequentially performs an input signal holding operation, an input signal shifting operation, and an input signal resetting operation. In this way, the output of each holding circuit is as shown in FIG.

なお、リセット信号ＥＮＤは最終段（例えば２４０段目）の保持回路のリセット端子ＲＳＴに印加される信号であって、最終段の保持回路に保持される信号をリセットするための信号である。   The reset signal END is a signal that is applied to the reset terminal RST of the holding circuit in the final stage (for example, the 240th stage) and is a signal for resetting the signal held in the holding circuit in the final stage.

以上説明したように、本実施形態によれば、入力信号の入力回路を２系統設けることにより、ブートストラップ効果によって電位上昇が起こるＡ＿ａ点にインバータを構成するＭＯＳトランジスタＴ１４を接続する必要がないので、ＭＯＳトランジスタＴ１４に余分なゲートストレスを与えることがなく、出力部における駆動能力を高めつつ、素子寿命及び回路寿命を長くすることができる。   As described above, according to this embodiment, by providing two input signal input circuits, it is not necessary to connect the MOS transistor T14 constituting the inverter to the point A_a where the potential rise occurs due to the bootstrap effect. Thus, without applying excessive gate stress to the MOS transistor T14, it is possible to increase the device life and the circuit life while enhancing the driving capability in the output section.

ここで、インバータを構成するＭＯＳトランジスタＴ１４のハイレベルのゲート電圧を抑えると、その分、ローレベルの出力電圧が浮き上がりやすくなるが、標準的な特性のＭＯＳトランジスタであれば、素子のサイズ（ディメンジョン）を調整することで全く問題を生じない。このことを図４に示す。図４は、本実施形態のシフトレジスタ回路におけるＡ＿ａ点、Ａ＿ｂ点、出力端子ＯＵＴの電位をそれぞれ回路シミュレーションによって測定した結果を示す図である。なお、図４は、８段目の保持回路における各点の電位を示している。また、保持回路を構成するＭＯＳトランジスタの特性は標準的なものを用いている。さらに、電源電圧は、Ｖｇｌ＝−１５Ｖ、Ｖｇｈ＝＋１５Ｖとしている。図４に示すように、Ａ＿ａ点の電位は４０Ｖ近くまで上昇しているのに対して、Ａ＿ｂ点の電位は１０Ｖ程度となっている（Ｖｇｈよりも若干降下するのは寄生容量の結合等によるものである）。Ａ＿ｂの点の電位が降下しても、出力ＯＵＴはきちんとＶｇｈ（１５Ｖ）まで上昇している。   Here, if the high-level gate voltage of the MOS transistor T14 constituting the inverter is suppressed, the low-level output voltage tends to rise correspondingly. However, if the MOS transistor has standard characteristics, the element size (dimension) ) Will not cause any problems. This is shown in FIG. FIG. 4 is a diagram illustrating a result of measuring the potentials at points A_a, A_b, and the output terminal OUT in the shift register circuit of this embodiment by circuit simulation. FIG. 4 shows the potential at each point in the eighth-stage holding circuit. Also, standard characteristics of the MOS transistors constituting the holding circuit are used. Further, the power supply voltages are Vgl = −15V and Vgh = + 15V. As shown in FIG. 4, the potential at the point A_a has risen to nearly 40V, whereas the potential at the point A_b is about 10V (it is slightly lower than Vgh due to coupling of parasitic capacitances) ). Even if the potential at the point A_b drops, the output OUT rises properly to Vgh (15 V).

また、本実施形態では、入力回路として入力端子ＩＮに対してダイオード接続されるＭＯＳトランジスタを用いているが、入力回路としては図５に示すような構成を用いることもできる。図５は第１の入力回路の構成を示しており、入力端子ＩＮにはＭＯＳトランジスタＴ１１ａのゲート端子が接続され、ＭＯＳトランジスタＴ１１ａのドレイン端子には所定の高電位電源（例えばＶｇｈ）が接続されている、また、リセット端子ＲＳＴにはＭＯＳトランジスタＴ１２ａのゲート端子が接続され、ＭＯＳトランジスタＴ１２ａのドレイン端子には所定の低電位電源（例えばＶｇｌ）が接続されている。さらに、ＭＯＳトランジスタＴ１１ａのソース端子とＭＯＳトランジスタＴ１２ａのソース端子とは共通に図２のＡ＿ａ点に接続される。なお、第２の入力回路については図示していないが図５と同様の構成で良く、ＭＯＳトランジスタＴ１１ａのソース端子とＭＯＳトランジスタＴ１２ａのソース端子とが図２のＡ＿ｂ点に接続される点のみが異なる。   In this embodiment, a MOS transistor that is diode-connected to the input terminal IN is used as the input circuit, but a configuration as shown in FIG. 5 can also be used as the input circuit. FIG. 5 shows the configuration of the first input circuit. The input terminal IN is connected to the gate terminal of the MOS transistor T11a, and the drain terminal of the MOS transistor T11a is connected to a predetermined high potential power source (for example, Vgh). The gate terminal of the MOS transistor T12a is connected to the reset terminal RST, and a predetermined low potential power source (for example, Vgl) is connected to the drain terminal of the MOS transistor T12a. Further, the source terminal of the MOS transistor T11a and the source terminal of the MOS transistor T12a are commonly connected to the point A_a in FIG. Although the second input circuit is not shown, it may have the same configuration as that in FIG. 5, and only the point where the source terminal of the MOS transistor T11a and the source terminal of the MOS transistor T12a are connected to the point A_b in FIG. Different.

図５のような構成の入力回路を用いた場合、入力端子ＩＮの信号レベルがハイレベルＶｇｈとなり、Ａ＿ａ点の電位ハイレベルＶｇｈとなった場合でも、高電位電源ＶｇｈがあるためにＭＯＳトランジスタＴ１１ａのドレイン−ソース間に電位差が発生しない。したがって、Ａ＿ａ点の電位が図２で示した入力回路よりも精度良くＶｇｈに保持される。   When the input circuit configured as shown in FIG. 5 is used, even when the signal level of the input terminal IN becomes the high level Vgh and the potential high level Vgh at the point A_a, the MOS transistor T11a is present because of the high potential power supply Vgh. There is no potential difference between the drain and the source. Therefore, the potential at the point A_a is held at Vgh with higher accuracy than the input circuit shown in FIG.

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態で説明したシフトレジスタ回路を表示装置に適用した例である。図６は、第２の実施形態における表示装置の全体構成を示す概略構成図である。図６に示す表示装置は、表示パネル２０１と、ゲートドライバ（走査側駆動手段）を構成する回路（右）２０２ａ及び回路（左）２０２ｂと、ソースドライバ（信号側駆動手段）２０３とを有している。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. The second embodiment is an example in which the shift register circuit described in the first embodiment is applied to a display device. FIG. 6 is a schematic configuration diagram illustrating the overall configuration of the display device according to the second embodiment. The display device shown in FIG. 6 includes a display panel 201, a circuit (right) 202a and a circuit (left) 202b constituting a gate driver (scanning side driving means), and a source driver (signal side driving means) 203. ing.

表示パネル２０１は、行方向に配設された複数の走査線と、列方向に配設された複数の信号線とを備え、走査線と信号線との各交点近傍に表示画素が設けられた画素マトリクスを有して構成されている。   The display panel 201 includes a plurality of scanning lines arranged in the row direction and a plurality of signal lines arranged in the column direction, and display pixels are provided in the vicinity of the intersections of the scanning lines and the signal lines. It has a pixel matrix.

ゲートドライバは、回路（右）２０２ａと回路（左）２０２ｂの２つの回路が表示パネル２０１の左右の辺に沿って設けられ、行方向の表示画素を順次走査するための走査信号を出力する。ここで、回路（右）２０２ａと回路（左２０２ｂ）はそれぞれ図２で示した回路の異なる回路部分を有している。   The gate driver is provided with two circuits, a circuit (right) 202a and a circuit (left) 202b, along the left and right sides of the display panel 201, and outputs a scanning signal for sequentially scanning the display pixels in the row direction. Here, the circuit (right) 202a and the circuit (left 202b) each have different circuit portions from the circuit shown in FIG.

ソースドライバ２０３は、列方向の表示画素に映像信号を供給して表示パネル２０１においてゲートドライバによって走査された表示画素を順次表示状態とする。   The source driver 203 supplies a video signal to the display pixels in the column direction to sequentially display the display pixels scanned by the gate driver in the display panel 201.

図７は、ゲートドライバを構成する回路（右）２０２ａと回路（左）２０２ｂの構成を示す図である。まず、回路（右）は、ブロック１＿ａと、図２に示すＭＯＳトランジスタＴ１５とコンデンサＣとを有して構成されている。ブロック１ａは、図８（ａ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１１ａと、ＭＯＳトランジスタＴ１２ａとを有して構成されている。また、回路（左）は、ブロック１＿ｂと、ブロック２と、図２に示すＭＯＳトランジスタＴ１６とを有して構成されている。ブロック１＿ｂは、図８（ａ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１１ｂと、ＭＯＳトランジスタＴ１２ｂとを有して構成されている。また、ブロック２は、図８（ｂ）に示す構成であり、図２に示すＭＯＳトランジスタＴ１３と、ＭＯＳトランジスタＴ１４とを有して構成されている。即ち、回路（右）と回路（左）とで図２の回路と同一の回路を構成している。なお、図８（ａ）に示すブロック１＿ａとブロック１＿ｂとは回路の構成としては同一であるが、素子サイズ（ディメンジョン）は特性を最適にするように定めることが望ましい。   FIG. 7 is a diagram illustrating a configuration of a circuit (right) 202a and a circuit (left) 202b that constitute a gate driver. First, the circuit (right) includes a block 1_a, a MOS transistor T15 and a capacitor C shown in FIG. The block 1a has the configuration shown in FIG. 8A and includes the MOS transistor T11a and the MOS transistor T12a shown in FIG. The circuit (left) includes a block 1_b, a block 2, and a MOS transistor T16 shown in FIG. The block 1_b has the configuration shown in FIG. 8A and includes the MOS transistor T11b and the MOS transistor T12b shown in FIG. Further, the block 2 has the configuration shown in FIG. 8B, and includes the MOS transistor T13 and the MOS transistor T14 shown in FIG. That is, the circuit (right) and the circuit (left) constitute the same circuit as the circuit of FIG. Note that the block 1_a and the block 1_b illustrated in FIG. 8A have the same circuit configuration, but it is desirable to determine the element size (dimension) so as to optimize the characteristics.

以上説明したようにして、図２の回路を回路（右）２０２ａと回路（左）２０２ｂの２つに分け、それぞれの回路を表示パネル２０１の左右の辺に沿って配置することで、表示パネル２０１の一辺に全ての回路を配置するよりも、表示パネル２０１の一辺の幅を狭くでき、所謂表示パネルの狭額縁化を行いやすい。ここで、図６では図２の回路を表示パネル２０１の左右の辺に分けて配置した例を示したが、それぞれの回路を表示パネル２０１の上下の辺に分けて配置しても良い。   As described above, the circuit of FIG. 2 is divided into the circuit (right) 202a and the circuit (left) 202b, and the respective circuits are arranged along the left and right sides of the display panel 201. The width of one side of the display panel 201 can be made narrower than arranging all the circuits on one side of the 201, so that the so-called display panel can be easily narrowed. Here, FIG. 6 shows an example in which the circuit of FIG. 2 is divided and arranged on the left and right sides of the display panel 201, but each circuit may be arranged on the upper and lower sides of the display panel 201.

また、第１の実施形態においては入力信号の入力回路として図５に示す構成も示したが、第２の実施形態においては図２で示した入力回路を用いることが望ましい。これは、図５の構成においては入力回路に高電位電源Ｖｇｈを接続する必要があるためである。このような図５の回路を第２の実施形態に適用した場合、Ｖｇｈの信号線が回路（右）２０２ａにも必要になってしまう。   Further, in the first embodiment, the configuration shown in FIG. 5 is also shown as the input circuit for the input signal. However, in the second embodiment, it is desirable to use the input circuit shown in FIG. This is because in the configuration of FIG. 5, it is necessary to connect the high potential power supply Vgh to the input circuit. When such a circuit of FIG. 5 is applied to the second embodiment, the Vgh signal line is also required for the circuit (right) 202a.

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。   Although the present invention has been described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications and applications are naturally possible within the scope of the gist of the present invention.

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。   Further, the above-described embodiments include various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some configuration requirements are deleted from all the configuration requirements shown in the embodiment, the above-described problem can be solved, and this configuration requirement is deleted when the above-described effects can be obtained. The configuration can also be extracted as an invention.

本発明の第１の実施形態に係るシフトレジスタ回路の全体構成を示す概略構成図である。1 is a schematic configuration diagram illustrating an overall configuration of a shift register circuit according to a first embodiment of the present invention. 本発明の第１の実施形態に係るシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。1 is a circuit configuration diagram of a holding circuit for one stage constituting a shift register circuit according to a first embodiment of the present invention. 本発明の第１の実施形態に係るシフトレジスタ回路のシフト動作時の入力信号及び出力信号の変化を示すタイミングチャートである。4 is a timing chart showing changes in an input signal and an output signal during a shift operation of the shift register circuit according to the first embodiment of the present invention. Ａ＿ａ点、Ａ＿ｂ点、出力端子ＯＵＴの電位をそれぞれ回路シミュレーションによって測定した結果を示す図である。It is a figure which shows the result of having measured the electric potential of A_a point, A_b point, and the output terminal OUT by circuit simulation, respectively. 入力回路の変形例について示す図である。It is a figure shown about the modification of an input circuit. 本発明の第２の実施形態における表示装置の全体構成を示す概略構成図である。It is a schematic block diagram which shows the whole structure of the display apparatus in the 2nd Embodiment of this invention. ゲートドライバを構成する回路（右）と回路（左）の構成を示す図である。It is a figure which shows the structure of the circuit (right) and circuit (left) which comprise a gate driver. 図８（ａ）はブロック１＿ａ及び１＿ｂの構成を示す図であり、図８（ｂ）はブロック２の構成を示す図である。FIG. 8A is a diagram illustrating the configuration of the blocks 1_a and 1_b, and FIG. 8B is a diagram illustrating the configuration of the block 2. 従来例におけるシフトレジスタ回路を構成する１段分の保持回路の回路構成図である。It is a circuit block diagram of the holding | maintenance circuit for one stage which comprises the shift register circuit in a prior art example.

符号の説明Explanation of symbols

Ｔ１１ａ，Ｔ１１ｂ，Ｔ１２ａ，Ｔ１２ｂ，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６…ＭＯＳトランジスタ、Ｃ…コンデンサ、２０１…表示パネル、２０２ａ…回路（右）、２０２ｂ…回路（左）、２０３…ソースドライバ   T11a, T11b, T12a, T12b, T13, T14, T15, T16 ... MOS transistors, C ... capacitors, 201 ... display panel, 202a ... circuit (right), 202b ... circuit (left), 203 ... source driver

Claims (7)

入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、
前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、
前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、
前記インバータ回路からの出力が入力される第１トランジスタと、前記第１の入力回路からの出力が入力される第２トランジスタと、を有し、前記インバータ回路の出力と前記第１の入力回路の出力に基づく出力信号を前記第１トランジスタ又は前記第２トランジスタが走査線に出力する出力回路と、
前記第１の入力回路と前記第２トランジスタとの接続点と前記走査線との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、
を各段に具備し、
前記第２の入力回路、前記インバータ回路、前記第１トランジスタは、前記走査線の第１端側に配置され、前記第１端は、前記第１トランジスタの出力端に接続されるとともに次段の第２の入力回路の入力端子に接続され、
前記第１の入力回路、前記ブートストラップ回路、前記第２トランジスタは、前記走査線の第２端側に配置され、前記第２端は、前記第２トランジスタの出力端に接続されるとともに次段の第１の入力回路の入力端子に接続されていることを特徴とするシフトレジスタ回路。 An input terminal to which an input signal is input and a reset terminal to which a reset signal is input are provided. The input signal and the reset signal are input to the input terminal and the reset terminal at different timings, and the input signal is input. A first input circuit that holds and outputs a first potential based on the input signal until the reset signal is input;
Connected to the input terminal and the reset terminal, the input signal and the reset signal are input to the input terminal and the reset terminal at the different timings, and the reset signal is input after the input signal is input A second input circuit that holds and outputs the second potential based on the input signal until
An inverter circuit that receives the second potential output from the second input circuit and inverts and outputs the second potential;
A first transistor output from the inverter circuit is input, and a second transistor which outputs are entered from the first input circuit, and output the first input circuit of the inverter circuit an output circuit the output signal based on the output first transistor or the second transistor you output to the scanning line,
A bootstrap circuit that is provided between a connection point between the first input circuit and the second transistor and the scanning line and raises the first potential held in the first input circuit;
In each stage ,
The second input circuit, the inverter circuit, and the first transistor are disposed on a first end side of the scanning line, and the first end is connected to an output end of the first transistor and is connected to the next stage. Connected to the input terminal of the second input circuit;
The first input circuit, the bootstrap circuit, and the second transistor are disposed on a second end side of the scanning line, and the second end is connected to an output end of the second transistor and is connected to the next stage. A shift register circuit connected to an input terminal of the first input circuit. 前記第１及び第２の入力回路は、ダイオード接続されるトランジスタを介して前記入力端子に接続されていることを特徴とする請求項１に記載のシフトレジスタ回路。   The shift register circuit according to claim 1, wherein the first and second input circuits are connected to the input terminal via a diode-connected transistor. 前記ブートストラップ回路は、前記第２トランジスタのゲート端子とソース端子との間に設けられる容量素子から構成されることを特徴とする請求項１に記載のシフトレジスタ回路。 2. The shift register circuit according to claim 1, wherein the bootstrap circuit includes a capacitive element provided between a gate terminal and a source terminal of the second transistor . 前記容量素子の容量値は、前記インバータ回路を構成するトランジスタに生じる寄生容量の容量値よりも大きいことを特徴とする請求項３に記載のシフトレジスタ回路。   4. The shift register circuit according to claim 3, wherein a capacitance value of the capacitance element is larger than a capacitance value of a parasitic capacitance generated in a transistor included in the inverter circuit. 複数の走査線及び複数の信号線の各交点近傍にマトリクス状に配列された複数の表示画素を有する表示パネルをデジタル信号の表示データに基づいて駆動して画像表示を行う表示装置において、
前記複数の走査線に走査信号を順次出力して前記表示画素を順次選択状態に設定する走査側駆動手段と、
前記選択状態に設定された表示画素に前記表示データに対応した映像信号を出力する信号側駆動手段と、
を具備し、
前記走査側駆動手段は、
入力信号が入力される入力端子とリセット信号が入力されるリセット端子を有し、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第１の電位を保持して出力する第１の入力回路と、
前記入力端子と前記リセット端子に接続され、該入力端子と該リセット端子に前記入力信号と前記リセット信号とが前記異なるタイミングで入力され、前記入力信号が入力されてから前記リセット信号が入力されるまで前記入力信号に基づく第２の電位を保持して出力する第２の入力回路と、
前記第２の入力回路から出力される前記第２の電位が入力されて該第２の電位を反転して出力するインバータ回路と、
前記インバータ回路からの出力が入力される第１トランジスタと、前記第１の入力回路からの出力が入力される第２トランジスタと、を有し、前記走査信号を前記第１トランジスタ又は前記第２トランジスタが前記走査線に出力する出力回路と、
前記第１の入力回路と前記第２トランジスタとの接続点と前記走査線との間に設けられ、前記第１の入力回路に保持される前記第１の電位を上昇させるブートストラップ回路と、
を各段に有し、
前記第２の入力回路、前記インバータ回路、前記第１トランジスタは、前記走査線の第１端側に配置され、前記第１端は、前記第１トランジスタの出力端に接続されるとともに次段の第２の入力回路の入力端子に接続され、
前記第１の入力回路、前記ブートストラップ回路、前記第２トランジスタは、前記走査線の第２端側に配置され、前記第２端は、前記第２トランジスタの出力端に接続されるとともに次段の第１の入力回路の入力端子に接続されているシフトレジスタ回路を含むことを特徴とする表示装置。 In a display device that displays an image by driving a display panel having a plurality of display pixels arranged in a matrix in the vicinity of intersections of a plurality of scanning lines and a plurality of signal lines based on display data of a digital signal,
Scanning side driving means for sequentially outputting scanning signals to the plurality of scanning lines to sequentially set the display pixels in a selected state;
Signal-side driving means for outputting a video signal corresponding to the display data to the display pixels set in the selected state;
Comprising
The scanning side driving means includes
An input terminal to which an input signal is input and a reset terminal to which a reset signal is input are provided. The input signal and the reset signal are input to the input terminal and the reset terminal at different timings, and the input signal is input. A first input circuit that holds and outputs a first potential based on the input signal until the reset signal is input;
Connected to the input terminal and the reset terminal, the input signal and the reset signal are input to the input terminal and the reset terminal at the different timings, and the reset signal is input after the input signal is input A second input circuit that holds and outputs the second potential based on the input signal until
An inverter circuit that receives the second potential output from the second input circuit and inverts and outputs the second potential;
A first transistor output from the inverter circuit is input, the first and a second transistor which outputs are entered from the input circuit, said scanning signal first transistor or said second transistor an output circuit but you output to the scanning lines,
A bootstrap circuit that is provided between a connection point between the first input circuit and the second transistor and the scanning line and raises the first potential held in the first input circuit;
The possess in each stage,
The second input circuit, the inverter circuit, and the first transistor are disposed on a first end side of the scanning line, and the first end is connected to an output end of the first transistor and is connected to the next stage. Connected to the input terminal of the second input circuit;
The first input circuit, the bootstrap circuit, and the second transistor are disposed on a second end side of the scanning line, and the second end is connected to an output end of the second transistor and is connected to the next stage. A display device comprising a shift register circuit connected to an input terminal of the first input circuit . 前記第１及び第２の入力回路は、ダイオード接続されるトランジスタを介して前記入力端子に接続されていることを特徴とする請求項５に記載の表示装置。   The display device according to claim 5, wherein the first and second input circuits are connected to the input terminal via a diode-connected transistor. 前記第１の入力回路と前記第２の入力回路とが前記表示パネルの互いに平行な２辺に沿ってそれぞれ配置されることを特徴とする請求項５に記載の表示装置。   The display device according to claim 5, wherein the first input circuit and the second input circuit are respectively arranged along two parallel sides of the display panel.
JP2007143873A 2007-05-30 2007-05-30 Shift register circuit and display device Expired - Fee Related JP5245292B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007143873A JP5245292B2 (en) 2007-05-30 2007-05-30 Shift register circuit and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007143873A JP5245292B2 (en) 2007-05-30 2007-05-30 Shift register circuit and display device

Publications (2)

Publication Number Publication Date
JP2008299941A JP2008299941A (en) 2008-12-11
JP5245292B2 true JP5245292B2 (en) 2013-07-24

Family

ID=40173328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007143873A Expired - Fee Related JP5245292B2 (en) 2007-05-30 2007-05-30 Shift register circuit and display device

Country Status (1)

Country Link
JP (1) JP5245292B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4977724B2 (en) * 2009-01-30 2012-07-18 エルジー ディスプレイ カンパニー リミテッド electric circuit
JP2010224438A (en) * 2009-03-25 2010-10-07 Seiko Epson Corp Driving circuit of electro-optical device, electro-optical device, and electronic apparatus
JP2010250029A (en) * 2009-04-15 2010-11-04 Hitachi Displays Ltd Display
JP5751762B2 (en) * 2009-05-21 2015-07-22 株式会社半導体エネルギー研究所 Semiconductor device
WO2011033909A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
JP5377755B2 (en) * 2010-04-16 2013-12-25 シャープ株式会社 Display panel
TWI445310B (en) 2010-12-27 2014-07-11 Au Optronics Corp Shift register
US8860652B2 (en) * 2012-08-23 2014-10-14 Innocom Technology (Shenzhen) Co., Ltd. Shift registers, display panels, display devices, and electronic devices
JP5397517B2 (en) * 2012-09-13 2014-01-22 ソニー株式会社 Bootstrap circuit
JP5752216B2 (en) * 2013-11-29 2015-07-22 株式会社ジャパンディスプレイ Display device
CN103646636B (en) * 2013-12-18 2015-11-25 合肥京东方光电科技有限公司 Shift register, gate driver circuit and display device
US9905312B2 (en) 2014-12-03 2018-02-27 Nlt Technologies, Ltd. Shift register circuit, gate driver and display apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3597287B2 (en) * 1995-11-29 2004-12-02 株式会社半導体エネルギー研究所 Display device and driving method thereof
JP4310939B2 (en) * 2001-06-29 2009-08-12 カシオ計算機株式会社 Shift register and electronic device
JP2005251348A (en) * 2004-03-08 2005-09-15 Casio Comput Co Ltd Shift register circuit and its driving control method
KR101112213B1 (en) * 2005-03-30 2012-02-27 삼성전자주식회사 Gate driver circuit and display apparatus having the same
JP5055792B2 (en) * 2006-03-10 2012-10-24 カシオ計算機株式会社 Matrix display drive circuit and matrix display device having the same
JP4997795B2 (en) * 2006-03-10 2012-08-08 カシオ計算機株式会社 Matrix display drive circuit and matrix display device having the same
TWI401663B (en) * 2009-03-13 2013-07-11 Au Optronics Corp Display device with bi-directional voltage stabilizers
CN102792363B (en) * 2010-03-15 2014-01-29 夏普株式会社 Scan signal line drive circuit and display device provided therewith

Also Published As

Publication number Publication date
JP2008299941A (en) 2008-12-11

Similar Documents

Publication Publication Date Title
JP5245292B2 (en) Shift register circuit and display device
US9666140B2 (en) Display device and method for driving same
US9786242B2 (en) Gate driver on array circuit and display using the same
JP4654923B2 (en) Shift register circuit and display driving device
JP5420072B2 (en) Shift register
US8494109B2 (en) Shift register
US8456409B2 (en) Gate drive circuit and display apparatus having the same
US20120242630A1 (en) Shift register
JP5410521B2 (en) Shift register and display device
JP2008020675A (en) Image display apparatus
US20180174521A1 (en) Shift register unit, its driving method, gate driver circuit and display device
US20100156474A1 (en) Gate drive circuit and display apparatus having the same
JP2006164477A (en) Shift register, drive control method of same, and display driving device provided with same
US20070085811A1 (en) Gate driving circuit and display device having the same
US9478171B2 (en) Display device and method for operating the display device
JP6009153B2 (en) Display device
KR20100083370A (en) Gate driving circuit and display device having the same
JP2006260621A (en) Shift register circuit, its driving control method, and driving control apparatus
US8878763B2 (en) Display apparatus
KR20190079855A (en) Shift register and display device including thereof
US20140168182A1 (en) Liquid crystal display device and method for driving auxiliary capacitance lines
KR102309625B1 (en) Gate driving circuit, driving metohd for gate driving circuit and display panel using the same
CN106935216B (en) Gate driving unit and liquid crystal display device including the same
CN113823236B (en) Shift register and display device
JP5055792B2 (en) Matrix display drive circuit and matrix display device having the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100527

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130325

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160419

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees