JP7383216B2 - シフトレジスタ回路および表示装置 - Google Patents
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Description
また、上記第1態様によるシフトレジスタ回路は、前記出力用TFTと前記転送用TFTとはアモルファスシリコン又は酸化物半導体(IGZO)を有する。
図1は、第1実施形態の表示装置の一構成例を概略的に示す図である。
本実施形態の表示装置は、表示パネル100と、表示パネル100の動作を制御する制御回路200と、を備えている。制御回路200は、外部から入力された画像データに基づいて、表示パネル100の動作を制御する回路である。表示パネル100は、例えば、アレイ基板(図示せず)と、アレイ基板と対向して配置された対向基板(図示せず)と、アレイ基板と対向基板との間に保持された液晶層LQとを備えた液晶表示パネルである。
シフトレジスタ回路10は、複数の単位シフトレジスタ回路SR1、SR2、…SRn(n=N)を備えている。単位シフトレジスタ回路SR1、SR2、…SRnは多段接続され、ゲート線G1、G2、…Gnのそれぞれに単位シフトレジスタ回路SR1、SR2、…SRnの1つが接続している。
例えばシフトレジスタ回路SRkには、前段のシフトレジスタ回路SR(k-1)から出力された信号(V_OUT)がスタート信号Vとして入力され、後段のシフトレジスタ回路SR(k+1)から出力された信号(V_OUT)がリセット信号RSTとして入力される。
複数の単位シフトレジスタ回路SR1、SR2、…SRnの構成は同様であるため、ここでは単位シフトレジスタ回路SRnについて説明し、他の単位シフトレジスタ回路の構成については説明を省略する。
ここでは、入力信号であるクロックClkA、ClkB、スタート信号V、および、リセット信号RSTと、ノードAnの電圧Va、ノードBnの電圧Vb、および、出力電圧V_OUTと、の一例を示している。
次に本実施形態のシフトレジスタ回路および表示装置の効果の一例について説明する。
図5は、モデル化した単位シフトレジスタ回路の一例を示す図である。
図5において、R1は転送用TFTM3bのオン抵抗であり、R2は出力用TFTM3のオン抵抗であり、C1は転送用TFTM3bのゲート‐ソース間の容量(ブートストラップコンデンサCbtの容量)であり、C2は出力用TFTM3のゲート‐ソース間の容量(ブートストラップコンデンサCboの容量)であり、C3は転送用TFTM3b側の出力端の容量負荷であり、C4はゲート出力端の容量負荷である。すなわち、C3は、高電位側TFTM2と低電位側TFTM5とのゲート容量に接続配線容量を加えた容量であり、C4はゲート配線容量(=C_out)に相当する。
図8は、第2比較例の単位シフトレジスタ回路を概略的に示す図である。
図9は、第3比較例の単位シフトレジスタ回路を概略的に示す図である。なお、図3に示す単位シフトレジスタ回路は、第3比較例の構成に対応するものである。
この例では、例えばR1を150kΩとし、R2を25kΩとし、C3を0.5pFとし、C4を80pFとし、Vghを16Vとし、Vglを-12Vとし、C1+C2を2.8pFに固定してそれぞれの大小関係を変化させたときに、ノード電圧Vaの初期値を16V(=Vgh)とし、ノード電圧Vaが2Vgh-Vgl=44Vまで昇圧していく過程を示している。
上記のことから、第1比較例および第2比較例のように出力用TFTM3にブートストラップコンデンサCboを接続したときよりも、第3比較例のように転送用TFTM3bのみにブートストラップコンデンサCbtを接続したときの方が、ノード電圧Vaの応答速度が速くなり、より高速に応答するシフトレジスタ回路を実現することが可能となる。
例えばゲート線G1、G2、…Gnは複数の画素PXに渡って配置され、複数のソース線S1、S2、…Smと交差している。そのため、ゲート線G1、G2、…Gnの電位は、ソース線と交差する位置にて生じる配線間容量C_lineとカップリングしている。上記回路モデルでは、C4は静的なコンデンサ(=C_out)として説明したが、実際にはこのコンデンサC4の電位は配線間容量C_lineの影響を受けて変動している。
次に、第2実施形態のシフトレジスタ回路および表示装置について図面を参照して詳細に説明する。なお、以下の説明において、上述の第1実施形態と同様の構成には同一の符号を付して説明を省略する。
図12は、8相クロックで駆動されるゲートドライバ回路の一構成例を概略的に示す図である。
図13は、図12に示すゲートドライバ回路の駆動タイミングの一例を示す図である。
第2シフトレジスタ回路には、クロックClk2がクロックClkAとして入力され、とクロックClkX2がクロックClkBとして入力される。
第4シフトレジスタ回路には、クロックClk_4がクロックClkAとして入力され、とクロックClkX4がクロックClkBとして入力される。
上記のゲートドライバGDの構成であっても、上述の第1実施形態および第2実施形態と同様の効果を得ることができる。
Claims (4)
- ハイレベルとローレベルとを周期的に繰り返すクロックに基づいて出力信号を第1出力端子および第2出力端子から出力する回路であって、
前記クロックが入力されるクロック入力端子と、
ソースが前記第1出力端子と電気的に接続し、ドレインが前記クロック入力端子と電気的に接続した出力用TFTと、
ゲートが前記出力用TFTのゲートと電気的に接続し、ソースが前記第2出力端子と接続し、ドレインが前記出力用TFTのドレインと電気的に接続した転送用TFTと、
前記出力用TFTのゲートと前記転送用TFTのゲートとに電気的に接続した第1ノードと、
前記転送用TFTのゲートとソースとの間に接続されたブートストラップコンデンサと、
前記第1ノードの電圧をハイ電圧に切り替える信号が入力される第1入力端子と、
前記第1ノードの電圧をロー電圧に切り替える信号を入力される第2入力端子と、
前記クロック入力端子と電気的に接続した第2ノードと、
ゲートが前記第2ノードと電気的に接続し、ソースが前記第1ノードと電気的に接続した第1TFTと、
ゲートが前記第1ノードと電気的に接続し、ドレインが前記第1TFTのドレインと電気的に接続し、ソースが前記第2ノードと電気的に接続した第2TFTと、を備え、
前記第1TFTのドレインと前記第2TFTのドレインにはロー電圧が印加される、シフトレジスタ回路。 - 前記クロックと同時にハイレベルとならないように、ハイレベルとローレベルとを周期的に繰り返す第2クロックが入力される第2クロック入力端子と、
ゲートが前記第2クロック入力端子と電気的に接続し、ソースが前記第1出力端子と電気的に接続した第1プルダウンTFTと、
ゲートが前記第2クロック入力端子と電気的に接続し、ソースが前記第2出力端子と電気的に接続した第2プルダウンTFTと、
ゲートが前記第2ノードと電気的に接続し、ソースが前記第1出力端子と電気的に接続した第3プルダウンTFTと、
ゲートが前記第2ノードと電気的に接続し、ソースが前記第2出力端子と電気的に接続した第4プルダウンTFTと、を備え、
前記第1乃至第4プルダウンTFTのドレインにはロー電圧が印加される、請求項1記載のシフトレジスタ回路。 - 前記出力用TFTと前記転送用TFTとはアモルファスシリコン又は酸化物半導体を有する、請求項1記載のシフトレジスタ回路。
- マトリクス状に配置された複数の表示画素を含む表示部と、
複数の前記表示画素が配列する行に沿って配置されたゲート線と、
複数の前記表示画素が配列する列に沿って配置されたソース線と、
前記ゲート線を駆動するゲート駆動回路と、を備え、
前記ゲート駆動回路は、請求項1乃至請求項3のいずれか1項記載のシフトレジスタ回路を多段接続した回路を備える、表示装置。
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