JP7382167B2 - Electronic device and method for manufacturing electronic device - Google Patents

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Description

本発明は、表面実装型の電子部品が搭載された電子装置、およびその製造方法に関する。 The present invention relates to an electronic device equipped with surface-mounted electronic components, and a method for manufacturing the same.

特許文献１には、半導体素子（特許文献１では集積回路素子）と、複数の電子部品とが搭載された樹脂パッケージ形式の電子装置の一例が開示されている。このような構成とすることにより、集積回路素子に入力される電気信号の電圧降下などを当該電子装置の内部で担えるため、当該電子装置とともに配線基板に実装される複数の電子部品の数を削減することができる。 Patent Document 1 discloses an example of an electronic device in the form of a resin package in which a semiconductor element (an integrated circuit element in Patent Document 1) and a plurality of electronic components are mounted. With this configuration, the voltage drop of the electrical signal input to the integrated circuit element can be taken care of inside the electronic device, reducing the number of multiple electronic components mounted on the wiring board together with the electronic device. can do.

当該電子装置において、配線に対する複数の電子部品の接合は、以下の工程で行われることが一般的である。まず、複数の電子部品の一対の電極の各々を、固体状態のハンダに仮付けする。次いで、ハンダをリフローにより溶融させる。最後に、溶融したハンダを冷却により固化させることにより接合が完了する。これらの工程のうち、複数の電子部品の一対の電極の各々をハンダに仮付けする工程では、当該一対の電極の少なくともいずれかの底面が平坦ではない場合、ハンダに対して当該一対の電極の位置がずれることがある。 In the electronic device, bonding of a plurality of electronic components to wiring is generally performed in the following steps. First, each of a pair of electrodes of a plurality of electronic components is temporarily attached to solid solder. Next, the solder is melted by reflow. Finally, the molten solder is solidified by cooling to complete the bonding. Among these steps, in the step of temporarily attaching each of a pair of electrodes of a plurality of electronic components to solder, if the bottom surface of at least one of the pair of electrodes is not flat, the pair of electrodes may be attached to the solder. The position may shift.

この状態でハンダをリフローにより溶融させた後、溶融したハンダを冷却により固化させると、当該一対の電極を有する電子部品が、配線に対して位置がずれたまま接合されることとなる。溶融したハンダには、この位置ずれを修復させるセルフアライメント効果を有するものの、位置ずれが比較的大であるとセルフアライメント効果によっても修復しきれなくなる。配線に対する電子部品の位置ずれが比較的大であると、当該電子部品が搭載された電子装置の機能に影響を及ぼすおそれがある。したがって、配線に対する電子部品の位置ずれをできるだけ抑制する対策が求められる。 If the solder is melted by reflow in this state and then solidified by cooling, the electronic component having the pair of electrodes will be bonded with the position shifted relative to the wiring. Although the molten solder has a self-alignment effect that can repair this misalignment, if the misalignment is relatively large, even the self-alignment effect cannot completely repair it. If the positional deviation of the electronic component with respect to the wiring is relatively large, there is a possibility that the function of the electronic device in which the electronic component is mounted is affected. Therefore, there is a need for measures to suppress misalignment of electronic components with respect to wiring as much as possible.

特開２０１２－１４６８１５号公報Japanese Patent Application Publication No. 2012-146815

本発明は上述の事情に鑑み、配線層に対する電子部品の位置ずれを抑制することが可能な電子装置、およびその製造方法を提供することをその課題とする。 In view of the above-mentioned circumstances, it is an object of the present invention to provide an electronic device capable of suppressing misalignment of an electronic component with respect to a wiring layer, and a method for manufacturing the same.

本発明の第１の側面によって提供される電子装置は、厚さ方向を向く搭載面を有する配線層と、前記搭載面に配置された接合層と、互いに離間した一対の電極を有するとともに、前記一対の電極のいずれかが前記接合層を介して前記搭載面に接合された電子部品と、を備え、前記搭載面に接合された前記一対の電極のいずれかは、前記搭載面とは反対側を向き、かつ前記接合層が接する底面を有し、前記接合層は、前記搭載面と前記底面とにつながる側面を有し、前記搭載面と前記底面との間には、前記接合層が存在しない非存在部が形成され、前記非存在部は、少なくとも前記底面および前記側面を含む要素により規定されていることを特徴としている。 An electronic device provided by a first aspect of the present invention includes a wiring layer having a mounting surface facing in the thickness direction, a bonding layer disposed on the mounting surface, and a pair of electrodes spaced apart from each other. an electronic component in which one of the pair of electrodes is bonded to the mounting surface via the bonding layer, and one of the pair of electrodes bonded to the mounting surface is on a side opposite to the mounting surface. and has a bottom surface in contact with the bonding layer, the bonding layer has a side surface connected to the mounting surface and the bottom surface, and the bonding layer is present between the mounting surface and the bottom surface. A non-existing portion is formed, and the non-existing portion is defined by an element including at least the bottom surface and the side surface.

本発明の実施において好ましくは、前記接合層は、互いに離間した複数の接合部を含む。 In the practice of the present invention, preferably, the bonding layer includes a plurality of bonding portions spaced apart from each other.

本発明の実施において好ましくは、前記複数の接合部には、一対の接合部が含まれ、前記一対の接合部は、前記厚さ方向、および前記一対の電極が互いに離間する方向の双方に対して直交する方向に互いに離間している。 In the practice of the present invention, preferably, the plurality of joint parts include a pair of joint parts, and the pair of joint parts are arranged in both the thickness direction and the direction in which the pair of electrodes are spaced apart from each other. They are spaced apart from each other in orthogonal directions.

本発明の実施において好ましくは、前記一対の接合部の少なくともいずれかは、前記搭載面の周縁に接する部分を含む。 In implementing the present invention, preferably, at least one of the pair of joint portions includes a portion that contacts a peripheral edge of the mounting surface.

本発明の実施において好ましくは、前記複数の接合部には、４つの接合部が含まれ、４つの接合部は、前記搭載面の四隅に配置されている。 In implementing the present invention, preferably, the plurality of joints includes four joints, and the four joints are arranged at four corners of the mounting surface.

本発明の実施において好ましくは、前記搭載面を覆う被覆層をさらに備え、前記被覆層は、前記厚さ方向に貫通した４つの開口を有し、前記４つの接合部は、前記４つの開口に対して個別に収容された部分を含む。 Preferably, the present invention further includes a coating layer that covers the mounting surface, and the coating layer has four openings penetrating in the thickness direction, and the four joints are connected to the four openings. Contains separately housed parts.

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記４つの開口は、前記搭載面の周縁よりも内方に位置する。 In implementing the present invention, preferably, the four openings are located inward from the periphery of the mounting surface when viewed along the thickness direction.

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記４つの接合部は、いずれも前記搭載面の周縁から離間している。 In implementing the present invention, preferably, all of the four joints are spaced apart from the periphery of the mounting surface when viewed along the thickness direction.

本発明の実施において好ましくは、前記接合層は、前記底面に接し、かつ錫を含む第１金属層と、前記搭載面と前記第１金属層との間に介在する第２金属層と、を有する。 In the implementation of the present invention, preferably, the bonding layer includes a first metal layer that is in contact with the bottom surface and contains tin, and a second metal layer that is interposed between the mounting surface and the first metal layer. have

本発明の実施において好ましくは、前記第２金属層は、ニッケルを含む。 Preferably, in the practice of the present invention, the second metal layer includes nickel.

本発明の実施において好ましくは、前記配線層は、前記搭載面を有するランド部と、前記ランド部につながる基部と、を有し、前記搭載面は、前記厚さ方向において前記基部から前記底面に近づく側に位置する。 In the present invention, preferably, the wiring layer has a land portion having the mounting surface and a base portion connected to the land portion, and the mounting surface extends from the base portion to the bottom surface in the thickness direction. Located on the approaching side.

本発明の実施において好ましくは、絶縁層をさらに備え、前記絶縁層は、前記厚さ方向において前記配線層に対して前記電子部品とは反対側に位置し、前記配線層は、前記絶縁層から露出する複数の露出面を有し、前記複数の露出面の各々は、前記底面と同じ側を向く第１領域を含む。 Preferably, in the implementation of the present invention, the insulating layer further includes an insulating layer, the insulating layer is located on the opposite side of the wiring layer from the electronic component in the thickness direction, and the wiring layer is separated from the insulating layer. It has a plurality of exposed surfaces, each of the plurality of exposed surfaces including a first region facing the same side as the bottom surface.

本発明の実施において好ましくは、前記複数の露出面の各々は、前記厚さ方向に対して直交する方向を向く第２領域を含む。 Preferably, in implementing the present invention, each of the plurality of exposed surfaces includes a second region facing in a direction perpendicular to the thickness direction.

本発明の実施において好ましくは、複数の端子をさらに備え、前記複数の端子は、前記複数の露出面に対して個別に配置されている。 Preferably, in the implementation of the present invention, the device further includes a plurality of terminals, and the plurality of terminals are individually arranged with respect to the plurality of exposed surfaces.

本発明の実施において好ましくは、封止樹脂をさらに備え、前記封止樹脂は、前記配線層および前記絶縁層の双方に接し、かつ前記電子部品を覆っている。 Preferably, in the implementation of the present invention, a sealing resin is further provided, and the sealing resin is in contact with both the wiring layer and the insulating layer, and covers the electronic component.

本発明の実施において好ましくは、半導体素子をさらに備え、前記半導体素子は、前記配線層に対向する複数のパッドを有し、前記複数のパッドは、前記配線層との導通が確保された状態で前記配線層に接合されている。 Preferably, the present invention further includes a semiconductor element, wherein the semiconductor element has a plurality of pads facing the wiring layer, and the plurality of pads are in a state where conduction with the wiring layer is ensured. It is bonded to the wiring layer.

本発明の第２の側面によって提供される電子装置の製造方法は、厚さ方向を向く搭載面を有する配線層を形成する工程と、前記搭載面に接合体を形成する工程と、前記接合体を介して電子部品を前記搭載面に接合する工程と、を備え、前記電子部品は、互いに離間した一対の電極を有し、前記接合体は、互いに離間した複数の接合部を含み、前記接合体を形成する工程では、前記複数の接合部のうち４つの当該接合部を前記搭載面の四隅に形成し、前記電子部品を前記搭載面に接合する工程では、前記一対の電極のいずれかを前記４つの接合部に仮付けした後に、前記４つの接合部をリフローにより溶融させて、溶融した前記４つの接合部を冷却により固化させることを特徴としている。 A method for manufacturing an electronic device provided by a second aspect of the present invention includes the steps of: forming a wiring layer having a mounting surface facing the thickness direction; forming a bonded body on the mounting surface; and forming a bonded body on the mounting surface. bonding the electronic component to the mounting surface via the mounting surface, the electronic component having a pair of electrodes spaced apart from each other, the bonded body including a plurality of joint portions spaced apart from each other, In the step of forming the electronic component, four of the plurality of bonding portions are formed at the four corners of the mounting surface, and in the step of bonding the electronic component to the mounting surface, one of the pair of electrodes is formed. After the four joints are temporarily attached, the four joints are melted by reflow, and the four melted joints are solidified by cooling.

本発明の実施において好ましくは、前記配線層を形成する工程では、下地層を形成する工程と、前記下地層の上にめっき層を形成する工程と、を含み、前記接合体を形成する工程では、前記下地層および前記めっき層を導電経路とした電解めっきにより前記接合体が形成される。 In carrying out the present invention, preferably, the step of forming the wiring layer includes the steps of forming a base layer, and the step of forming a plating layer on the base layer, and the step of forming the bonded body preferably includes the steps of forming a base layer and forming a plating layer on the base layer. The bonded body is formed by electrolytic plating using the base layer and the plating layer as conductive paths.

本発明にかかる電子装置、およびその製造方法によれば、配線層に対する電子部品の位置ずれを抑制することが可能となる。 According to the electronic device and the manufacturing method thereof according to the present invention, it is possible to suppress misalignment of an electronic component with respect to a wiring layer.

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本発明の第１実施形態にかかる電子装置の平面図であり、封止樹脂を透過している。FIG. 2 is a plan view of the electronic device according to the first embodiment of the present invention, through which the sealing resin is seen. 図１に対応する平面図であり、複数の接合層、複数の電子部品、半導体素子および封止樹脂を透過している。FIG. 2 is a plan view corresponding to FIG. 1, in which a plurality of bonding layers, a plurality of electronic components, a semiconductor element, and a sealing resin are transparent. 図１に示す電子装置の底面図である。2 is a bottom view of the electronic device shown in FIG. 1. FIG. 図２のＩＶ－ＩＶ線に沿う断面図である。3 is a sectional view taken along line IV-IV in FIG. 2. FIG. 図２のＶ－Ｖ線に沿う断面図である。3 is a sectional view taken along line VV in FIG. 2. FIG. 図４の部分拡大図である。5 is a partially enlarged view of FIG. 4. FIG. 図５の部分拡大図である。6 is a partially enlarged view of FIG. 5. FIG. 図１の部分拡大図である。2 is a partially enlarged view of FIG. 1. FIG. 図８のＩＸ－ＩＸ線に沿う断面図である。9 is a sectional view taken along line IX-IX in FIG. 8. FIG. 図８のＸ－Ｘ線に沿う断面図である。9 is a sectional view taken along line XX in FIG. 8. FIG. 図１の部分拡大図である。2 is a partially enlarged view of FIG. 1. FIG. 図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。12 is a sectional view taken along line XII-XII in FIG. 11. FIG. 図１１のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。12 is a sectional view taken along line XIII-XIII in FIG. 11. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図２０に対応する部分拡大平面図である。21 is a partially enlarged plan view corresponding to FIG. 20. FIG. 図２１のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。22 is a sectional view taken along line XXII-XXII in FIG. 21. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図２４に対応する部分拡大断面図である。25 is a partially enlarged sectional view corresponding to FIG. 24. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 図１に示す電子装置の製造工程を説明する断面図である。2 is a cross-sectional view illustrating a manufacturing process of the electronic device shown in FIG. 1. FIG. 本発明の第２実施形態にかかる電子装置の平面図であり、複数の接合層、複数の電子部品、半導体素子および封止樹脂を透過している。FIG. 7 is a plan view of an electronic device according to a second embodiment of the present invention, through which a plurality of bonding layers, a plurality of electronic components, a semiconductor element, and a sealing resin are seen. 図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う断面図である。32 is a sectional view taken along the line XXXII-XXXII in FIG. 31. FIG. 図３１のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿う断面図である。32 is a sectional view taken along the line XXXIII-XXXIII in FIG. 31. FIG. 図３１に対応する部分拡大平面図であり、封止樹脂を透過している。32 is a partially enlarged plan view corresponding to FIG. 31, through which the sealing resin is seen. 図３４のＸＸＸＶ－ＸＸＸＶ線に沿う断面図である。35 is a cross-sectional view taken along line XXXV-XXXV in FIG. 34. FIG. 図３４のＸＸＸＶＩ－ＸＸＸＶＩ線に沿う断面図である。35 is a sectional view taken along line XXXVI-XXXVI in FIG. 34. FIG. 図３１に示す電子装置の製造工程を説明する断面図である。32 is a cross-sectional view illustrating the manufacturing process of the electronic device shown in FIG. 31. FIG. 図３１に示す電子装置の製造工程を説明する断面図である。32 is a cross-sectional view illustrating the manufacturing process of the electronic device shown in FIG. 31. FIG. 図３８に対応する部分拡大平面図である。39 is a partially enlarged plan view corresponding to FIG. 38. FIG. 図３９のＸＬ－ＸＬ線に沿う断面図である。40 is a cross-sectional view taken along line XL-XL in FIG. 39. FIG. 図３１に示す電子装置の製造工程を説明する断面図である。32 is a cross-sectional view illustrating the manufacturing process of the electronic device shown in FIG. 31. FIG. 図４１に対応する部分拡大断面図である。42 is a partially enlarged sectional view corresponding to FIG. 41. FIG. 本発明の第３実施形態にかかる電子装置の部分拡大平面図であり、図８に対応している。9 is a partially enlarged plan view of an electronic device according to a third embodiment of the present invention, and corresponds to FIG. 8. FIG. 図４３のＸＬＩＶ－ＸＬＩＶ線に沿う断面図である。44 is a cross-sectional view taken along line XLIV-XLIV in FIG. 43. FIG. 図４３のＸＬＶ－ＸＬＶ線に沿う断面図である。44 is a cross-sectional view taken along the XLV-XLV line in FIG. 43. FIG. 本発明の第４実施形態にかかる電子装置の部分拡大平面図であり、図３４に対応している。35 is a partially enlarged plan view of an electronic device according to a fourth embodiment of the present invention, and corresponds to FIG. 34. FIG. 図４６のＸＬＶＩＩ－ＸＬＶＩＩ線に沿う断面図である。47 is a cross-sectional view taken along the XLVII-XLVII line in FIG. 46. FIG. 図４６のＸＬＶＩＩＩ－ＸＬＶＩＩＩ線に沿う断面図である。47 is a cross-sectional view taken along line XLVIII-XLVIII in FIG. 46. FIG.

本発明を実施するための形態について、添付図面に基づいて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A mode for carrying out the present invention will be described based on the accompanying drawings.

〔第１実施形態〕
図１～図１３に基づき、本発明の第１実施形態にかかる電子装置Ａ１０について説明する。電子装置Ａ１０は、絶縁層１０、配線層２０、複数の接合層２８、複数の中間層２９、複数の電子部品３０、半導体素子４０、封止樹脂５０、および複数の端子６０を備える。電子装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。当該パッケージ形式は、封止樹脂５０から複数のリードが突出していないことが特徴とされるＱＦＮ（quad flat non-leaded package）である。ここで、図１は、理解の便宜上、封止樹脂５０を透過している。図２は、理解の便宜上、図１に対してさらに複数の接合層２８、複数の電子部品３０、および半導体素子４０を透過している。図２において透過した複数の電子部品３０、および半導体素子４０を、それぞれ想像線（二点鎖線）で示している。図２に示すＩＶ－ＩＶ線およびＶ－Ｖ線は、ともに一点鎖線で示している。図において、複数の電子部品３０のいずれかがＲと図示された当該電子部品３０は、それが抵抗器であることを示している。複数の電子部品３０のいずれかがＣと図示された当該電子部品３０は、それがコンデンサであることを示している。 [First embodiment]
An electronic device A10 according to a first embodiment of the present invention will be described based on FIGS. 1 to 13. The electronic device A10 includes an insulating layer 10, a wiring layer 20, a plurality of bonding layers 28, a plurality of intermediate layers 29, a plurality of electronic components 30, a semiconductor element 40, a sealing resin 50, and a plurality of terminals 60. The electronic device A10 is in the form of a resin package that is surface mounted on a wiring board. The package format is a QFN (quad flat non-leaded package), which is characterized in that a plurality of leads do not protrude from the sealing resin 50. Here, in FIG. 1, for convenience of understanding, the sealing resin 50 is shown. For convenience of understanding, FIG. 2 further shows a plurality of bonding layers 28, a plurality of electronic components 30, and a semiconductor element 40 compared to FIG. A plurality of electronic components 30 and a semiconductor element 40 that are transparent in FIG. 2 are shown by imaginary lines (two-dot chain lines), respectively. The IV-IV line and the VV line shown in FIG. 2 are both indicated by dashed-dotted lines. In the figure, one of the plurality of electronic components 30 shown as R indicates that the electronic component 30 is a resistor. Any one of the plurality of electronic components 30 marked with C indicates that the electronic component 30 is a capacitor.

電子装置Ａ１０の説明においては、その便宜上、配線層２０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、電子装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。 In the description of the electronic device A10, the thickness direction of the wiring layer 20 will be referred to as the "thickness direction z" for convenience. A direction perpendicular to the thickness direction z is called a "first direction x." A direction perpendicular to both the thickness direction z and the first direction x is referred to as a "second direction y." As shown in FIG. 1, the electronic device A10 has a rectangular shape when viewed along the thickness direction z.

絶縁層１０には、図１～図５に示すように、配線層２０が配置されている。絶縁層１０は、厚さ方向ｚにおいて配線層２０に対して複数の電子部品３０、および半導体素子４０とは反対側に位置する。絶縁層１０は、ポリイミドを含む材料からなる。絶縁層１０は、主面１０１、裏面１０２、および複数の開口１１を有する。 A wiring layer 20 is arranged on the insulating layer 10, as shown in FIGS. 1 to 5. The insulating layer 10 is located on the opposite side of the wiring layer 20 from the plurality of electronic components 30 and the semiconductor element 40 in the thickness direction z. The insulating layer 10 is made of a material containing polyimide. Insulating layer 10 has a main surface 101, a back surface 102, and a plurality of openings 11.

図４および図５に示すように、主面１０１は、厚さ方向ｚの一方側を向く。主面１０１は、複数の電子部品３０、および半導体素子４０に対向している。裏面１０２は、主面１０１とは反対側を向く。裏面１０２は、電子装置Ａ１０の外部に対して露出し、かつ電子装置Ａ１０を実装する際、対象となる配線基板に対向する。図７に示すように、複数の開口１１（図示の都合上、図７に示す開口１１は単数）は、主面１０１から裏面１０２に至って絶縁層１０を厚さ方向ｚに貫通している。 As shown in FIGS. 4 and 5, the main surface 101 faces one side in the thickness direction z. Main surface 101 faces multiple electronic components 30 and semiconductor element 40 . The back surface 102 faces the opposite side from the main surface 101. The back surface 102 is exposed to the outside of the electronic device A10, and faces a target wiring board when the electronic device A10 is mounted. As shown in FIG. 7, a plurality of openings 11 (for convenience of illustration, only one opening 11 is shown in FIG. 7) penetrates the insulating layer 10 from the main surface 101 to the back surface 102 in the thickness direction z.

配線層２０は、図２、図４および図５に示すように、絶縁層１０の主面１０１、および絶縁層１０の複数の開口１１に配置されている。配線層２０は、複数の電子部品３０、および半導体素子４０と、電子装置Ａ１０が実装される配線基板との導電経路の一部を構成している。配線層２０は、複数のランド部２１、複数の連絡部２２、および複数の基部２３を有する。 The wiring layer 20 is arranged on the main surface 101 of the insulating layer 10 and in the plurality of openings 11 in the insulating layer 10, as shown in FIGS. 2, 4, and 5. The wiring layer 20 constitutes a part of a conductive path between the plurality of electronic components 30 and the semiconductor element 40 and the wiring board on which the electronic device A10 is mounted. The wiring layer 20 has a plurality of land parts 21, a plurality of communication parts 22, and a plurality of base parts 23.

図１～図５に示すように、複数のランド部２１は、絶縁層１０の主面１０１に配置されている。複数のランド部２１は、複数の電子部品３０を配線層２０に接合するために利用される。複数のランド部２１は、厚さ方向ｚに対して直交する方向において互いに離間している。複数のランド部２１は、厚さ方向ｚに沿って視て矩形状である。複数のランド部２１の各々は、搭載面２１１を有する。搭載面２１１は、絶縁層１０の主面１０１と同じく厚さ方向ｚの一方側を向く。 As shown in FIGS. 1 to 5, the plurality of land portions 21 are arranged on the main surface 101 of the insulating layer 10. As shown in FIGS. The plurality of land portions 21 are used for bonding the plurality of electronic components 30 to the wiring layer 20. The plurality of land portions 21 are spaced apart from each other in a direction perpendicular to the thickness direction z. The plurality of land portions 21 have a rectangular shape when viewed along the thickness direction z. Each of the plurality of land portions 21 has a mounting surface 211. The mounting surface 211 faces one side in the thickness direction z, like the main surface 101 of the insulating layer 10 .

図２、図３および図５に示すように、複数の連絡部２２の各々は、絶縁層１０の複数の開口１１のいずれかに配置されている。複数の連絡部２２は、配線層２０を電子装置Ａ１０の外部に導通させるための経路となる。厚さ方向ｚに沿って視て、複数の連絡部２２の各々の形状および大きさは、当該連絡部２２が配置された複数の開口１１のいずれかの形状および大きさに略等しい。複数の連絡部２２の各々は、図７に示す絶縁層１０の主面１０１から厚さ方向ｚに突出する部分を含む。複数の連絡部２２の各々は、露出面２２１を有する。図７に示すように、露出面２２１は、第１領域２２１Ａおよび第２領域２２１Ｂを含む。第１領域２２１Ａは、複数の電子部品３０の一対の電極３１の底面３１１（詳細は後述）の各々と同じ側、すなわち、絶縁層１０の裏面１０２と同じ側を向く。第２領域２２１Ｂは、厚さ方向ｚに対して直交する方向、すなわち、絶縁層１０の側面（主面１０１と裏面１０２とにつながる面）と同じ側を向く。露出面２２１は、絶縁層１０から露出している。 As shown in FIGS. 2, 3, and 5, each of the plurality of communication parts 22 is arranged in one of the plurality of openings 11 of the insulating layer 10. The plurality of communication parts 22 serve as paths for electrically connecting the wiring layer 20 to the outside of the electronic device A10. When viewed along the thickness direction z, the shape and size of each of the plurality of communication parts 22 is approximately equal to the shape and size of any one of the plurality of openings 11 in which the communication part 22 is arranged. Each of the plurality of communication portions 22 includes a portion protruding from the main surface 101 of the insulating layer 10 shown in FIG. 7 in the thickness direction z. Each of the plurality of communication parts 22 has an exposed surface 221. As shown in FIG. 7, the exposed surface 221 includes a first region 221A and a second region 221B. The first region 221A faces the same side as each of the bottom surfaces 311 (details will be described later) of the pair of electrodes 31 of the plurality of electronic components 30, that is, the same side as the back surface 102 of the insulating layer 10. The second region 221B faces the direction perpendicular to the thickness direction z, that is, the same side as the side surface of the insulating layer 10 (the surface connecting the main surface 101 and the back surface 102). The exposed surface 221 is exposed from the insulating layer 10.

図１～図５（ただし、図３を除く。）に示すように、複数の基部２３は、絶縁層１０の主面１０１に配置されている。複数の基部２３のいずれかは、複数のランド部２１のうち２つの当該ランド部２１をつないでいる。あわせて、複数の基部２３のいずれかは、複数のランド部２１のいずれかと、複数の連絡部２２のいずれかとをつないでいる。さらに、複数の基部２３のいずれかは、その一端が複数のランド部２１、および複数の連絡部２２のいずれかとつながり、かつ半導体素子４０を配線層２０に接合するために利用される。複数の基部２３は、厚さ方向ｚに沿って視て帯状である。 As shown in FIGS. 1 to 5 (excluding FIG. 3), the plurality of bases 23 are arranged on the main surface 101 of the insulating layer 10. Any one of the plurality of base portions 23 connects two of the plurality of land portions 21 . In addition, any one of the plurality of base parts 23 connects one of the plurality of land parts 21 and one of the plurality of communication parts 22. Furthermore, one end of one of the plurality of base parts 23 is connected to one of the plurality of land parts 21 and the plurality of communication parts 22, and is used for joining the semiconductor element 40 to the wiring layer 20. The plurality of base portions 23 are strip-shaped when viewed along the thickness direction z.

図６および図７に示すように、複数の連絡部２２、および複数の基部２３の各々は、下地層２０Ａおよび第１めっき層２０Ｂから構成される。下地層２０Ａは、絶縁層１０の主面１０１と、絶縁層１０の複数の開口１１に対して個別に囲む絶縁層１０の複数の内側面とに接している。下地層２０Ａは、絶縁層１０に接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層は、たとえばチタン（Ｔｉ）からなる。シード層は、たとえば銅（Ｃｕ）からなる。第１めっき層２０Ｂは、下地層２０Ａに積層されている。配線層２０において、第１めっき層２０Ｂが主たる導電経路となる。第１めっき層２０Ｂは、たとえば銅からなる。 As shown in FIGS. 6 and 7, each of the plurality of communication parts 22 and the plurality of base parts 23 is composed of a base layer 20A and a first plating layer 20B. The base layer 20A is in contact with the main surface 101 of the insulating layer 10 and a plurality of inner surfaces of the insulating layer 10 that individually surround the plurality of openings 11 of the insulating layer 10. The base layer 20A is composed of a barrier layer in contact with the insulating layer 10 and a seed layer laminated on the barrier layer. The barrier layer is made of titanium (Ti), for example. The seed layer is made of copper (Cu), for example. The first plating layer 20B is laminated on the base layer 20A. In the wiring layer 20, the first plating layer 20B becomes the main conductive path. The first plating layer 20B is made of copper, for example.

図９、図１０、図１２および図１３に示すように、複数のランド部２１の各々は、下地層２０Ａ、第１めっき層２０Ｂおよび第２めっき層２０Ｃからなる。下地層２０Ａは、絶縁層１０の主面１０１に接している。第１めっき層２０Ｂは、下地層２０Ａに積層されている。第２めっき層２０Ｃは、第１めっき層２０Ｂに積層されている。第２めっき層２０Ｃは、たとえば銅からなる。第２めっき層２０Ｃの厚さは、第１めっき層２０Ｂの厚さよりも小とされている。図９および図１３に示すように、第２めっき層２０Ｃの存在により、複数のランド部２１の搭載面２１１の各々は、厚さ方向ｚにおいて当該ランド部２１につながる複数の基部２３のいずれかから、複数の電子部品３０の一対の電極３１の底面３１１（詳細は後述）のいずれかに近づく側に位置する。 As shown in FIGS. 9, 10, 12, and 13, each of the plurality of land portions 21 includes a base layer 20A, a first plating layer 20B, and a second plating layer 20C. The base layer 20A is in contact with the main surface 101 of the insulating layer 10. The first plating layer 20B is laminated on the base layer 20A. The second plating layer 20C is laminated on the first plating layer 20B. The second plating layer 20C is made of copper, for example. The thickness of the second plating layer 20C is smaller than the thickness of the first plating layer 20B. As shown in FIGS. 9 and 13, due to the presence of the second plating layer 20C, each of the mounting surfaces 211 of the plurality of land portions 21 is connected to any one of the plurality of base portions 23 connected to the land portion 21 in the thickness direction z. It is located on the side that approaches one of the bottom surfaces 311 (details will be described later) of the pair of electrodes 31 of the plurality of electronic components 30.

複数の中間層２９の各々は、図２、図４および図５に示すように、配線層２０の複数の基部２３のいずれかに配置されている。複数の中間層２９は、導電性を有する。複数の中間層２９の配置形態は、半導体素子４０の複数のパッド４１（詳細は後述）の配置形態に対応している。複数の中間層２９の各々は、たとえば複数の金属層から構成される。当該複数の金属層の各々の組成は、複数の接合層２８の各々を構成する第１金属層２８Ａおよび第２金属層２８Ｂ（詳細は後述）の各々の組成と同一である。 Each of the plurality of intermediate layers 29 is arranged on one of the plurality of bases 23 of the wiring layer 20, as shown in FIGS. 2, 4, and 5. The plurality of intermediate layers 29 have conductivity. The arrangement of the plurality of intermediate layers 29 corresponds to the arrangement of the plurality of pads 41 (details will be described later) of the semiconductor element 40. Each of the plurality of intermediate layers 29 is composed of, for example, a plurality of metal layers. The composition of each of the plurality of metal layers is the same as the composition of each of the first metal layer 28A and the second metal layer 28B (details will be described later) that constitute each of the plurality of bonding layers 28.

複数の接合層２８は、図４および図５に示すように、配線層２０の複数のランド部２１の搭載面２１１に対して個別に配置されている。複数の接合層２８は、導電性を有する。 The plurality of bonding layers 28 are individually arranged on the mounting surface 211 of the plurality of land portions 21 of the wiring layer 20, as shown in FIGS. 4 and 5. The plurality of bonding layers 28 have conductivity.

複数の電子部品３０の各々は、図１、図４および図５に示すように、配線層２０の複数のランド部２１のうち隣り合う２つの当該ランド部２１に搭載されている。複数の電子部品３０は、表面実装型、かつチップ型である。複数の電子部品３０の各々は、抵抗器、コンデンサおよびインダクタなどの受動素子、並びにダイオードのいずれかに該当する。電子装置Ａ１０が示す例においては、複数の電子部品３０のいずれかが抵抗器である場合は、厚膜（メタルグレーズ皮膜）型の抵抗器を想定している。あわせて、複数の電子部品３０のいずれかがコンデンサである場合は、セラミックコンデンサを想定している。 Each of the plurality of electronic components 30 is mounted on two adjacent land portions 21 of the plurality of land portions 21 of the wiring layer 20, as shown in FIGS. 1, 4, and 5. The plurality of electronic components 30 are surface-mounted and chip-type. Each of the plurality of electronic components 30 corresponds to one of a resistor, a passive element such as a capacitor and an inductor, and a diode. In the example shown by the electronic device A10, if any of the plurality of electronic components 30 is a resistor, it is assumed that it is a thick film (metal glaze film) type resistor. Additionally, if any of the plurality of electronic components 30 is a capacitor, a ceramic capacitor is assumed.

図１、図４および図５に示すように、複数の電子部品３０の各々は、一対の電極３１、および本体部３２を有する。一対の電極３１は、互いに離間している。一対の電極３１の各々は、複数の接合層２８のいずれかを介して配線層２０の複数のランド部２１の搭載面２１１のいずれかに接合されている。複数の接合層２８は、導電性を有する。これにより、複数の電子部品３０は、配線層２０に導通している。図９、図１０、図１２および図１３に示すように、一対の電極３１の各々は、底面３１１を有する。底面３１１は、搭載面２１１とは反対側を向き、かつ複数の接合層２８のいずれかが接する。本体部３２は、一対の電極３１につながっている。本体部３２が当該電子部品３０の機能部分となる。 As shown in FIGS. 1, 4, and 5, each of the plurality of electronic components 30 has a pair of electrodes 31 and a main body 32. The pair of electrodes 31 are spaced apart from each other. Each of the pair of electrodes 31 is bonded to one of the mounting surfaces 211 of the plurality of land portions 21 of the wiring layer 20 via one of the plurality of bonding layers 28 . The plurality of bonding layers 28 have conductivity. Thereby, the plurality of electronic components 30 are electrically connected to the wiring layer 20. As shown in FIGS. 9, 10, 12, and 13, each of the pair of electrodes 31 has a bottom surface 311. The bottom surface 311 faces the opposite side from the mounting surface 211, and is in contact with any one of the plurality of bonding layers 28. The main body portion 32 is connected to a pair of electrodes 31. The main body portion 32 becomes a functional part of the electronic component 30.

複数の接合層２８は、図４および図５に示すように、配線層２０の複数のランド部２１の搭載面２１１に対して個別に配置されている。図９、図１０、図１２および図１３に示すように、複数の接合層２８の各々は、側面２８２を有する。側面２８２は、複数のランド部２１のいずれかの搭載面２１１と、当該搭載面２１１に対向する複数の電子部品３０の一対の電極３１のいずれかの底面３１１とにつながっている。当該搭載面２１１と当該底面３１１との間には、非存在部３９が形成されている。非存在部３９は、複数の接合層２８がいずれも存在しない領域である。図９、図１０、図１２および図１３は、非存在部３９の全体に封止樹脂５０が行き渡っているケースを示している。このケース以外に、封止樹脂５０が行き渡っていない空隙が非存在部３９に存在するケースでもよい。非存在部３９は、少なくとも当該底面３１１と、当該底面３１１につながる複数の接合層２８のいずれかの側面２８２とを含む要素により規定されている。電子装置Ａ１０においては、非存在部３９を規定する要素は、当該底面３１１および当該側面２８２に加え、当該底面３１１に対向し、かつ当該側面２８２につながる複数のランド部２１の搭載面２１１を含む。 The plurality of bonding layers 28 are individually arranged on the mounting surface 211 of the plurality of land portions 21 of the wiring layer 20, as shown in FIGS. 4 and 5. As shown in FIGS. 9, 10, 12, and 13, each of the plurality of bonding layers 28 has a side surface 282. The side surface 282 is connected to the mounting surface 211 of any one of the plurality of land parts 21 and the bottom surface 311 of one of the pair of electrodes 31 of the plurality of electronic components 30 facing the mounting surface 211. A non-existing portion 39 is formed between the mounting surface 211 and the bottom surface 311. The non-existing portion 39 is a region where none of the plurality of bonding layers 28 exists. 9, FIG. 10, FIG. 12, and FIG. 13 show cases in which the sealing resin 50 is spread throughout the non-existing portion 39. In addition to this case, there may be a case in which a gap in which the sealing resin 50 is not spread exists in the non-existing portion 39. The non-existing portion 39 is defined by an element including at least the bottom surface 311 and any side surface 282 of the plurality of bonding layers 28 connected to the bottom surface 311. In the electronic device A10, the elements defining the non-existing portion 39 include, in addition to the bottom surface 311 and the side surface 282, the mounting surface 211 of the plurality of lands 21 facing the bottom surface 311 and connected to the side surface 282. .

図９および図１２に示すように、複数の接合層２８の各々は、第１金属層２８Ａおよび第２金属層２８Ｂを有する。第１金属層２８Ａは、複数の電子部品３０の一対の電極３１の底面３１１のいずれかに接している。第１金属層２８Ａは、錫（Ｓｎ）を含む。第１金属層２８Ａは、たとえば、錫－銀（Ａｇ）系合金、または錫－アンチモン（Ｓｂ）系合金からなる。第２金属層２８Ｂは、配線層２０の複数のランド部２１のいずれかの搭載面２１１と、第１金属層２８Ａとの間に介在している。第２金属層２８Ｂは、当該搭載面２１１に接している。第２金属層２８Ｂは、ニッケル（Ｎｉ）を含む。 As shown in FIGS. 9 and 12, each of the plurality of bonding layers 28 includes a first metal layer 28A and a second metal layer 28B. The first metal layer 28A is in contact with one of the bottom surfaces 311 of the pair of electrodes 31 of the plurality of electronic components 30. The first metal layer 28A contains tin (Sn). The first metal layer 28A is made of, for example, a tin-silver (Ag) alloy or a tin-antimony (Sb) alloy. The second metal layer 28B is interposed between the mounting surface 211 of any one of the plurality of lands 21 of the wiring layer 20 and the first metal layer 28A. The second metal layer 28B is in contact with the mounting surface 211. The second metal layer 28B contains nickel (Ni).

図８～図１３に示すように、複数の接合層２８の各々は、互いに離間した複数の接合部２８１を含む。電子装置Ａ１０においては、複数の接合部２８１には、一対の接合部２８１が含まれる。一対の接合部２８１は、厚さ方向ｚ、および当該一対の接合部２８１が接合に関与する複数の電子部品３０のいずれかの一対の電極３１が互いに離間する方向の双方に対して直交する方向に互いに離間している。図８～図１０に示す場合においては、一対の接合部２８１は、第２方向ｙに互いに離間している。図１１～図１３に示す場合においては、一対の接合部２８１は、第１方向ｘに互いに離間している。一対の接合部２８１の少なくともいずれかは、一対の接合部２８１が配置された配線層２０の複数のランド部２１のいずれかの搭載面２１１の周縁２１１Ａに接する部分を含む。 As shown in FIGS. 8 to 13, each of the plurality of bonding layers 28 includes a plurality of bonding portions 281 spaced apart from each other. In the electronic device A10, the plurality of joints 281 includes a pair of joints 281. The pair of joints 281 are arranged in a direction perpendicular to both the thickness direction z and the direction in which any pair of electrodes 31 of the plurality of electronic components 30 that the pair of joints 281 participate in joining are separated from each other. are separated from each other. In the cases shown in FIGS. 8 to 10, the pair of joints 281 are spaced apart from each other in the second direction y. In the cases shown in FIGS. 11 to 13, the pair of joints 281 are spaced apart from each other in the first direction x. At least one of the pair of joints 281 includes a portion that contacts the peripheral edge 211A of one of the mounting surfaces 211 of the plurality of lands 21 of the wiring layer 20 on which the pair of joints 281 are arranged.

複数の接合層２８の各々は、互いに離間した複数の接合部２８１を含まない構成、すなわち、一体化された構成でもよい。 Each of the plurality of bonding layers 28 may have a configuration that does not include a plurality of mutually spaced bonding portions 281, that is, an integrated configuration.

半導体素子４０は、図１、図４および図５に示すように、配線層２０の複数の基部２３に搭載されている。半導体素子４０は、フリップチップ実装型の素子である。電子装置Ａ１０が示す例においては、半導体素子４０は、ＬＳＩである。半導体素子４０は、複数のパッド４１を有する。複数のパッド４１は、半導体素子４０の内部に構成された回路に導通している。図６に示すように、複数のパッド４１の各々は、配線層２０の複数の基部２３のいずれかに対向している。複数のパッド４１の各々は、複数の中間層２９のいずれかを介して複数の基部２３のいずれかに接合されている。すなわち、複数のパッド４１は、配線層２０との導通が確保された状態で配線層２０に接合されている。これにより、半導体素子４０は、配線層２０に導通している。 The semiconductor elements 40 are mounted on a plurality of bases 23 of the wiring layer 20, as shown in FIGS. 1, 4, and 5. The semiconductor element 40 is a flip-chip mounting type element. In the example shown by the electronic device A10, the semiconductor element 40 is an LSI. The semiconductor element 40 has a plurality of pads 41. The plurality of pads 41 are electrically connected to a circuit configured inside the semiconductor element 40. As shown in FIG. 6, each of the plurality of pads 41 faces one of the plurality of bases 23 of the wiring layer 20. Each of the plurality of pads 41 is joined to one of the plurality of bases 23 via one of the plurality of intermediate layers 29. That is, the plurality of pads 41 are bonded to the wiring layer 20 in a state where conduction with the wiring layer 20 is ensured. Thereby, the semiconductor element 40 is electrically connected to the wiring layer 20.

封止樹脂５０は、図４および図５に示すように、絶縁層１０の主面１０１、および配線層２０の双方に接している。封止樹脂５０は、配線層２０（ただし、複数の連絡部２２の一部を除く。）、複数の電子部品３０、および半導体素子４０を覆っている。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。 The sealing resin 50 is in contact with both the main surface 101 of the insulating layer 10 and the wiring layer 20, as shown in FIGS. 4 and 5. The sealing resin 50 covers the wiring layer 20 (excluding some of the plurality of communication parts 22), the plurality of electronic components 30, and the semiconductor element 40. The sealing resin 50 is made of an insulating material containing, for example, a black epoxy resin.

複数の端子６０は、図３および図５に示すように、配線層２０の複数の連絡部２２の露出面２２１に対して個別に配置されている。複数の端子６０は、電子装置Ａ１０の外部に対して露出している。複数の端子６０の各々が、ハンダを介して配線基板に接合されることによって、電子装置Ａ１０が当該配線基板に実装される。複数の端子６０の各々は、たとえば、複数の連絡部２２の露出面２２１のいずれかから近い順にニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。 The plurality of terminals 60 are individually arranged on the exposed surfaces 221 of the plurality of communication portions 22 of the wiring layer 20, as shown in FIGS. 3 and 5. The plurality of terminals 60 are exposed to the outside of the electronic device A10. By joining each of the plurality of terminals 60 to the wiring board via solder, the electronic device A10 is mounted on the wiring board. Each of the plurality of terminals 60 is composed of, for example, a plurality of metal layers laminated in the order of a nickel layer, a palladium (Pd) layer, and a gold (Au) layer in the order closest to one of the exposed surfaces 221 of the plurality of communication parts 22. be done.

次に、図１４～図３０に基づき、電子装置Ａ１０の製造方法の一例について説明する。図１４～図２０、図２３、図２４、および図２６～図３０の断面位置は、図５の断面位置と同一である。 Next, an example of a method for manufacturing the electronic device A10 will be described based on FIGS. 14 to 30. The cross-sectional positions of FIGS. 14 to 20, FIGS. 23, 24, and 26 to 30 are the same as the cross-sectional positions of FIG. 5.

最初に、図１４に示すように、基材８０の厚さ方向ｚの一方側の表面に仮固定層８１１を塗布する。基材８０は、ガラス板である。基材８０は、ガラス板の他、シリコンウエハでもよい。仮固定層８１１は、有機化合物を含む材料からなる。 First, as shown in FIG. 14, a temporary fixing layer 811 is applied to one surface of the base material 80 in the thickness direction z. The base material 80 is a glass plate. The base material 80 may be a silicon wafer in addition to a glass plate. The temporary fixing layer 811 is made of a material containing an organic compound.

次いで、図１５に示すように、仮固定層８１１の全体を覆う剥離層８１２を形成する。剥離層８１２は、チタンを含む金属薄膜からなる。剥離層８１２は、スパッタリング法により当該金属薄膜を成膜することによって形成される。 Next, as shown in FIG. 15, a release layer 812 is formed to cover the entire temporary fixing layer 811. The peeling layer 812 is made of a metal thin film containing titanium. The peeling layer 812 is formed by depositing the metal thin film using a sputtering method.

次いで、図１６に示すように、剥離層８１２を覆う絶縁層８２を形成する。絶縁層８２は、厚さ方向ｚにそれを貫通する複数の開口８２１を有する。絶縁層８２は、感光性ポリイミドを含む材料からなる。絶縁層８２は、スピンコータなどを用いて当該材料を剥離層８１２の全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、絶縁層８２には、複数の開口８２１が形成された状態となる。複数の開口８２１の各々から、剥離層８１２の一部が露出する。 Next, as shown in FIG. 16, an insulating layer 82 covering the release layer 812 is formed. The insulating layer 82 has a plurality of openings 821 passing through it in the thickness direction z. The insulating layer 82 is made of a material containing photosensitive polyimide. The insulating layer 82 is formed by applying the material to the entire release layer 812 using a spin coater or the like, and then subjecting the material to lithography patterning. As a result, a plurality of openings 821 are formed in the insulating layer 82. A portion of the release layer 812 is exposed from each of the plurality of openings 821.

次いで、図１７～図１９に示すように、絶縁層８２と、絶縁層８２の複数の開口８２１から露出する剥離層８１２の一部との上に、配線層８３を形成する。配線層８３は、厚さ方向ｚを向く複数の搭載面８３１を有する。配線層８３を形成する工程は、図１７に示す下地層８３Ａを形成する工程と、図１８に示す複数の第１めっき層８３Ｂを形成する工程と、図１９に示す複数の第２めっき層８３Ｃを形成する工程とを含む。 Next, as shown in FIGS. 17 to 19, a wiring layer 83 is formed on the insulating layer 82 and a portion of the peeling layer 812 exposed through the plurality of openings 821 in the insulating layer 82. The wiring layer 83 has a plurality of mounting surfaces 831 facing in the thickness direction z. The process of forming the wiring layer 83 includes a process of forming a base layer 83A shown in FIG. 17, a process of forming a plurality of first plating layers 83B shown in FIG. 18, and a process of forming a plurality of second plating layers 83C shown in FIG. and a step of forming.

まず、図１７に示すように、絶縁層８２と、絶縁層８２の複数の開口８２１から露出する剥離層８１２の一部とを覆う下地層８３Ａを形成する。下地層８３Ａは、絶縁層８２と、複数の開口８２１から露出する剥離層８１２の一部との全体にバリア層をスパッタリング法により成膜させた後、当該バリア層の全体にシード層をスパッタリング法により成膜させることにより形成される。当該バリア層は、厚さが１００ｎｍ～３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ～６００ｎｍの銅からなる。 First, as shown in FIG. 17, a base layer 83A is formed to cover the insulating layer 82 and a portion of the peeling layer 812 exposed from the plurality of openings 821 in the insulating layer 82. The base layer 83A is formed by forming a barrier layer on the entire insulating layer 82 and a part of the peeling layer 812 exposed from the plurality of openings 821 by sputtering, and then forming a seed layer on the entire barrier layer by sputtering. It is formed by forming a film using. The barrier layer is made of titanium and has a thickness of 100 nm to 300 nm. The seed layer is made of copper with a thickness of 200 nm to 600 nm.

次いで、図１８に示すように、下地層８３Ａの上に複数の第１めっき層８３Ｂを形成する。複数の第１めっき層８３Ｂは、下地層８３Ａの上にリソグラフィパターニングを施した後、下地層８３Ａを導電経路とした電解めっきにより形成される。複数の第１めっき層８３Ｂは、銅からなる。本工程を経ることにより、絶縁層８２の複数の開口８２１の各々は、下地層８３Ａと、複数の第１めっき層８３Ｂのいずれかとにより埋め尽くされた状態となる。 Next, as shown in FIG. 18, a plurality of first plating layers 83B are formed on the base layer 83A. The plurality of first plating layers 83B are formed by performing lithography patterning on the base layer 83A and then electroplating using the base layer 83A as a conductive path. The plurality of first plating layers 83B are made of copper. Through this step, each of the plurality of openings 821 in the insulating layer 82 is filled with either the base layer 83A or the plurality of first plating layers 83B.

次いで、図１９に示すように、複数の第２めっき層８３Ｃを形成する。配線層８３の複数の搭載面８３１の各々は、複数の第２めっき層８３Ｃのいずれかに含まれる。複数の第２めっき層８３Ｃの各々は、複数の第１めっき層８３Ｂのいずれかの上に形成される。複数の第２めっき層８３Ｃは、下地層８３Ａ、および複数の第１めっき層８３Ｂの上にリソグラフィパターニングを施した後、下地層８３Ａ、および複数の第１めっき層８３Ｂを導電経路とした電解めっきにより形成される。他の手法として、複数の第２めっき層８３Ｃは、当該リソグラフィパターニングを施した後、下地層８３Ａと同一の構成の金属薄膜をスパッタリング法により当該リソグラフィパターニングの上に成膜し、当該金属薄膜を導電経路とした電解めっきにより形成してもよい。当該金属薄膜は、複数の第２めっき層８３Ｃと複数の第１めっき層８３Ｂとの間に介在する部分を除き、リフトオフにより当該リソグラフィパターニングとともに除去される。複数の第２めっき層８３Ｃは、銅からなる。本工程を経ることにより、配線層８３の形成が完了する。 Next, as shown in FIG. 19, a plurality of second plating layers 83C are formed. Each of the plurality of mounting surfaces 831 of the wiring layer 83 is included in one of the plurality of second plating layers 83C. Each of the plurality of second plating layers 83C is formed on any one of the plurality of first plating layers 83B. The plurality of second plating layers 83C are formed by performing lithography patterning on the base layer 83A and the plurality of first plating layers 83B, and then electroplating using the base layer 83A and the plurality of first plating layers 83B as conductive paths. formed by. As another method, the plurality of second plating layers 83C can be formed by applying the lithography patterning, and then depositing a metal thin film having the same structure as the base layer 83A on the lithography patterning by sputtering. It may be formed by electrolytic plating as a conductive path. The metal thin film is removed together with the lithography patterning by lift-off, except for the portions interposed between the plurality of second plating layers 83C and the plurality of first plating layers 83B. The plurality of second plating layers 83C are made of copper. Through this step, the formation of the wiring layer 83 is completed.

次いで、図２０～図２２に示すように、複数の接合体８６、および複数の中間層２９を形成する。複数の接合体８６は、配線層８３の複数の搭載面８３１に対して個別に形成される。図２１および図２２に示すように、複数の接合体８６の各々は、互いに離間した複数の接合部８６１を含む。複数の接合体８６の形成においては、複数の搭載面８３１のいずれかにおいて、複数の接合部８６１のうち４つの当該接合部８６１を当該搭載面８３１の四隅に形成する。複数の中間層２９の各々は、複数の第１めっき層８３Ｂのいずれかの上に形成する。本工程においては、まず、下地層８３Ａ、複数の第１めっき層８３Ｂ、および複数の第２めっき層８３Ｃの上にリソグラフィパターニングを施す。次いで、下地層８３Ａ、複数の第１めっき層８３Ｂ、および複数の第２めっき層８３Ｃを導電経路とした電解めっきを行うことにより、複数の接合体８６が形成される。他の手法として、複数の接合体８６は、当該リソグラフィパターニングを施した後、下地層８３Ａと同一の構成の金属薄膜をスパッタリング法により当該リソグラフィパターニングの上に成膜し、当該金属薄膜を導電経路とした電解めっきにより形成してもよい。当該金属薄膜は、複数の接合体８６と複数の搭載面８３１との間に介在する部分を除き、リフトオフにより当該リソグラフィパターニングとともに除去される。さらに、複数の接合体８６の形成においては、複数の接合部８６１の各々は、複数の搭載面８３１のいずれかを覆う第１金属層８６Ａを形成した後、第１金属層８６Ａに第２金属層８６Ｂを積層させることにより形成される。第１金属層８６Ａは、ニッケルを含む。第２金属層８６Ｂは、錫を含む合金である。電解めっきによる複数の接合体８６の形成と同時に、下地層８３Ａ、および複数の第１めっき層８３Ｂを導電経路とした電解めっきを行うことにより、複数の中間層２９が形成される。 Next, as shown in FIGS. 20 to 22, a plurality of joined bodies 86 and a plurality of intermediate layers 29 are formed. The plurality of bonded bodies 86 are individually formed on the plurality of mounting surfaces 831 of the wiring layer 83. As shown in FIGS. 21 and 22, each of the plurality of joined bodies 86 includes a plurality of joint parts 861 spaced apart from each other. In forming the plurality of joined bodies 86, four of the plurality of joints 861 are formed at the four corners of the mounting surface 831 on any one of the plurality of mounting surfaces 831. Each of the plurality of intermediate layers 29 is formed on any one of the plurality of first plating layers 83B. In this step, first, lithography patterning is performed on the base layer 83A, the plurality of first plating layers 83B, and the plurality of second plating layers 83C. Next, a plurality of joined bodies 86 are formed by performing electrolytic plating using the base layer 83A, the plurality of first plating layers 83B, and the plurality of second plating layers 83C as conductive paths. As another method, the plurality of joined bodies 86 may be formed by applying the lithography patterning, and then forming a metal thin film having the same structure as the base layer 83A on the lithography patterning by sputtering, and using the metal thin film as a conductive path. It may be formed by electrolytic plating. The metal thin film is removed together with the lithography patterning by lift-off, except for the portions interposed between the plurality of bonded bodies 86 and the plurality of mounting surfaces 831. Furthermore, in forming the plurality of joined bodies 86, each of the plurality of joints 861 is formed by forming a first metal layer 86A covering any one of the plurality of mounting surfaces 831, and then applying a second metal to the first metal layer 86A. It is formed by laminating layers 86B. The first metal layer 86A contains nickel. The second metal layer 86B is an alloy containing tin. At the same time as forming the plurality of bonded bodies 86 by electrolytic plating, the plurality of intermediate layers 29 are formed by performing electrolytic plating using the base layer 83A and the plurality of first plating layers 83B as conductive paths.

次いで、図２３に示すように、下地層８３Ａの一部を除去する。下地層８３Ａの除去対象は、複数の第１めっき層８３Ｂが積層されていない部分である。下地層８３Ａは、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、残存した下地層８３Ａと、これに積層された複数の第１めっき層８３Ｂの一部とが、電子装置Ａ１０の配線層２０の複数の連絡部２２、および複数の基部２３となる。あわせて、残存した下地層８３Ａと、これに積層された複数の第１めっき層８３Ｂの一部と、さらにこの一部に積層された複数の第２めっき層８３Ｃとが、電子装置Ａ１０の配線層２０の複数のランド部２１となる。これにより、配線層８３の複数の搭載面８３１は、複数のランド部２１の搭載面２１１となる。 Next, as shown in FIG. 23, a portion of the base layer 83A is removed. The target of removal of the base layer 83A is the portion where the plurality of first plating layers 83B are not stacked. The base layer 83A is removed by wet etching using a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). By going through this step, the remaining base layer 83A and a portion of the plurality of first plating layers 83B laminated thereon are transferred to the plurality of communication parts 22 of the wiring layer 20 of the electronic device A10 and the plurality of bases. It will be 23. In addition, the remaining base layer 83A, a part of the plurality of first plating layers 83B laminated thereon, and a plurality of second plating layers 83C further laminated on this part are used to form the wiring of the electronic device A10. This results in a plurality of land portions 21 of the layer 20. Thereby, the plurality of mounting surfaces 831 of the wiring layer 83 become the mounting surfaces 211 of the plurality of land portions 21.

次いで、図２４および図２５に示すように、配線層２０の複数のランド部２１の搭載面２１１（配線層８３の複数の搭載面８３１）に対して個別に形成された複数の接合体８６を介して、複数の電子部品３０（図示の都合上、図２４に示す電子部品３０は単数）を複数の搭載面２１１に接合する。あわせて、配線層２０の複数の基部２３の上に形成された複数の中間層２９に、半導体素子４０を接合する。半導体素子４０は、フリップチップボンディングにより接合される。まず、複数の電子部品３０の一対の電極３１の各々を、複数の接合体８６のいずれかに含まれる４つの接合部８６１（図２１および図２２参照）に仮付けする。次いで、コレットを用いて、半導体素子４０の複数のパッド４１を、複数の中間層２９に対して個別に仮付けする。次いで、当該４つの接合部８６１を含む複数の接合体８６の各々と、複数の中間層２９とをリフローにより溶融させる。最後に、溶融した当該４つの接合部８６１を含む複数の接合体８６の各々と、溶融した複数の中間層２９とを冷却により固化させる。本工程を経ることにより、配線層２０に対する複数の電子部品３０と、半導体素子４０との接合が完了する。さらに、本工程を経ることにより、複数の接合体８６は、電子装置Ａ１０の複数の接合層２８となる。図２５に示すように、複数のランド部２１の搭載面２１１の各々において、空隙である非存在部３９が形成される。当該非存在部３９は、当該搭載面２１１と、当該搭載面２１１に対向する複数の電子部品３０の一対の電極３１のいずれかの底面３１１と、当該搭載面２１１と当該底面３１１につながる複数の接合層２８のいずれかの側面２８２とを含む要素により規定される。 Next, as shown in FIGS. 24 and 25, a plurality of bonded bodies 86 are individually formed on the mounting surfaces 211 of the plurality of lands 21 of the wiring layer 20 (the plurality of mounting surfaces 831 of the wiring layer 83). A plurality of electronic components 30 (for convenience of illustration, only one electronic component 30 is shown in FIG. 24) are bonded to a plurality of mounting surfaces 211 via the mounting surface 211. At the same time, the semiconductor element 40 is bonded to the plurality of intermediate layers 29 formed on the plurality of bases 23 of the wiring layer 20 . The semiconductor element 40 is bonded by flip chip bonding. First, each of the pair of electrodes 31 of the plurality of electronic components 30 is temporarily attached to four joint parts 861 (see FIGS. 21 and 22) included in any one of the plurality of joined bodies 86. Next, the plurality of pads 41 of the semiconductor element 40 are individually temporarily attached to the plurality of intermediate layers 29 using collets. Next, each of the plurality of joined bodies 86 including the four joined parts 861 and the plurality of intermediate layers 29 are melted by reflow. Finally, each of the plurality of joined bodies 86 including the four melted joined parts 861 and the plurality of melted intermediate layers 29 are solidified by cooling. Through this step, the bonding of the plurality of electronic components 30 and the semiconductor element 40 to the wiring layer 20 is completed. Furthermore, by going through this process, the plurality of bonded bodies 86 become the plurality of bonding layers 28 of the electronic device A10. As shown in FIG. 25, a non-existing portion 39, which is a void, is formed in each of the mounting surfaces 211 of the plurality of land portions 21. The non-existing portion 39 includes the mounting surface 211 , the bottom surface 311 of one of the pair of electrodes 31 of the plurality of electronic components 30 facing the mounting surface 211 , and the mounting surface 211 and the bottom surface 311 of the plurality of electrodes 31 connected to the mounting surface 211 and the bottom surface 311 . and either side surface 282 of bonding layer 28 .

次いで、図２６に示すように、絶縁層８２および配線層２０に接する封止樹脂８４を形成する。封止樹脂８４は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂８４は、コンプレッション成型により形成される。本工程を経ることにより、配線層２０、複数の電子部品３０（図示の都合上、図２６に示す電子部品３０は単数）、および半導体素子４０が封止樹脂８４に覆われた状態となる。 Next, as shown in FIG. 26, a sealing resin 84 is formed in contact with the insulating layer 82 and the wiring layer 20. The sealing resin 84 is made of a material containing black epoxy resin. The sealing resin 84 is formed by compression molding. Through this step, the wiring layer 20, the plurality of electronic components 30 (for convenience of illustration, only one electronic component 30 is shown in FIG. 26), and the semiconductor element 40 are covered with the sealing resin 84.

次いで、図２７に示すように、厚さ方向ｚを向く封止樹脂８４の表面にテープ８５を貼り付けた後、基材８０および仮固定層８１１を除去する。まず、封止樹脂８４の当該表面にテープ８５を貼り付ける。テープ８５は、ダイシングテープである。テープ８５は、厚さ方向ｚにおいて封止樹脂８４に対して絶縁層８２とは反対側に位置する。次いで、基材８０にレーザを照射する。これにより、基材８０と仮固定層８１１との接合が弱くなり、仮固定層８１１から基材８０を剥がすことができる。最後に、仮固定層８１１にプラズマを照射することにより、剥離層８１２に付着した仮固定層８１１が除去される。 Next, as shown in FIG. 27, a tape 85 is attached to the surface of the sealing resin 84 facing in the thickness direction z, and then the base material 80 and the temporary fixing layer 811 are removed. First, tape 85 is attached to the surface of sealing resin 84 . Tape 85 is a dicing tape. The tape 85 is located on the side opposite to the insulating layer 82 with respect to the sealing resin 84 in the thickness direction z. Next, the base material 80 is irradiated with a laser. This weakens the bond between the base material 80 and the temporary fixing layer 811, and the base material 80 can be peeled off from the temporary fixing layer 811. Finally, by irradiating the temporary fixing layer 811 with plasma, the temporary fixing layer 811 attached to the release layer 812 is removed.

次いで、図２８に示すように、剥離層８１２を除去する。剥離層８１２は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、配線層２０の複数の連絡部２２の露出面２２１の一部が、絶縁層８２から視認できる。 Next, as shown in FIG. 28, the release layer 812 is removed. Peeling layer 812 is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide. Through this step, a portion of the exposed surface 221 of the plurality of communication portions 22 of the wiring layer 20 can be visually recognized from the insulating layer 82.

次いで、図２９に示すように、絶縁層８２および封止樹脂８４を第１方向ｘおよび第２方向ｙの双方向に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。ただし、本工程においては、テープ８５は切断されない。このため、隣り合う２つの当該個片との間には、溝Ｇが形成される。本工程を経ることにより、当該個片となった絶縁層８２が電子装置Ａ１０の絶縁層１０となり、かつ当該個片となった封止樹脂８４が電子装置Ａ１０の封止樹脂５０となる。あわせて、配線層２０の複数の連絡部２２の露出面２２１の全部が、絶縁層１０から視認できる。 Next, as shown in FIG. 29, the insulating layer 82 and the sealing resin 84 are cut into a plurality of pieces by cutting into a grid shape along both the first direction x and the second direction y. A dicing blade or the like is used for cutting. However, in this step, the tape 85 is not cut. Therefore, a groove G is formed between the two adjacent individual pieces. Through this process, the insulating layer 82 that has become the individual pieces becomes the insulating layer 10 of the electronic device A10, and the sealing resin 84 that has become the individual pieces becomes the sealing resin 50 of the electronic device A10. In addition, all of the exposed surfaces 221 of the plurality of communication portions 22 of the wiring layer 20 are visible from the insulating layer 10.

最後に、図３０に示すように、配線層２０の複数の連絡部２２の露出面２２１に対して複数の端子６０を個別に形成する。複数の端子６０は、無電解めっきにより形成される。以上の工程を経ることにより、電子装置Ａ１０が製造される。 Finally, as shown in FIG. 30, a plurality of terminals 60 are individually formed on the exposed surfaces 221 of the plurality of communication portions 22 of the wiring layer 20. The plurality of terminals 60 are formed by electroless plating. Through the above steps, the electronic device A10 is manufactured.

次に、電子装置Ａ１０、およびその製造方法の作用効果について説明する。 Next, the effects of the electronic device A10 and its manufacturing method will be described.

電子装置Ａ１０においては、配線層２０の搭載面２１１と、接合層２８により搭載面２１１に接合された電子部品３０の一対の電極３１のいずれかの底面３１１との間には、接合層２８が存在しない非存在部３９が形成されている。非存在部３９は、少なくとも当該底面３１１と、当該底面３１１と搭載面２１１とにつながる接合層２８の側面２８２とを含む要素により規定される。これにより、当該底面３１１を有する一対の電極３１のいずれかは、当該底面３１１に対する接合層２８の支持面積がより縮小された状態で接合層２８に支持されることとなる。よって、当該底面３１１が平坦ではない場合であっても、搭載面２１１に対する当該底面３１１を有する一対の電極３１のいずれかの位置ずれを抑制することができる。したがって、電子装置Ａ１０によれば、配線層２０に対する電子部品３０の位置ずれを抑制することが可能となる。 In the electronic device A10, a bonding layer 28 is provided between the mounting surface 211 of the wiring layer 20 and the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 bonded to the mounting surface 211 by the bonding layer 28. A non-existing portion 39 is formed. The non-existing portion 39 is defined by an element including at least the bottom surface 311 and the side surface 282 of the bonding layer 28 that connects the bottom surface 311 and the mounting surface 211. As a result, one of the pair of electrodes 31 having the bottom surface 311 is supported by the bonding layer 28 in a state where the support area of the bonding layer 28 with respect to the bottom surface 311 is further reduced. Therefore, even if the bottom surface 311 is not flat, it is possible to suppress misalignment of one of the pair of electrodes 31 having the bottom surface 311 with respect to the mounting surface 211. Therefore, according to the electronic device A10, it is possible to suppress misalignment of the electronic component 30 with respect to the wiring layer 20.

電子装置Ａ１０の製造方法においては、配線層８３の搭載面８３１に形成される接合体８６は、互いに離間した複数の接合部８６１を含む。接合体８６を形成する工程では、複数の接合体８６のうち４つの当該接合部８６１を搭載面８３１の四隅に形成する。その後工程である電子部品３０を搭載面８３１に接合する工程では、電子部品３０の一対の電極３１のいずれかを当該４つの接合部８６１に仮付けする。次いで、当該４つの接合部８６１をリフローにより溶融させる。最後に溶融した当該４つの接合部８６１を冷却により固化させる。本工程をとることにより、一対の電極３１のいずれかに対する接合体８６の支持面積がより縮小された状態で、当該電極３１が接合体８６に仮付けされる。これにより、搭載面８３１に対する当該電極３１の位置ずれが抑制されたまま、電子部品３０が接合体８６を介して搭載面８３１に接合される。したがって、電子装置Ａ１０の製造方法によれば、配線層８３に対する電子部品３０の位置ずれを抑制することが可能となる。 In the method for manufacturing the electronic device A10, the bonded body 86 formed on the mounting surface 831 of the wiring layer 83 includes a plurality of bonded portions 861 spaced apart from each other. In the step of forming the joined bodies 86, four joint parts 861 of the plurality of joined bodies 86 are formed at the four corners of the mounting surface 831. In the subsequent step of bonding the electronic component 30 to the mounting surface 831, one of the pair of electrodes 31 of the electronic component 30 is temporarily attached to the four bonding portions 861. Next, the four joints 861 are melted by reflow. Finally, the four melted joints 861 are solidified by cooling. By performing this step, the electrode 31 is temporarily attached to the bonded body 86 in a state where the supporting area of the bonded body 86 for either of the pair of electrodes 31 is further reduced. Thereby, the electronic component 30 is bonded to the mounting surface 831 via the bonded body 86 while the positional shift of the electrode 31 relative to the mounting surface 831 is suppressed. Therefore, according to the method for manufacturing the electronic device A10, it is possible to suppress misalignment of the electronic component 30 with respect to the wiring layer 83.

接合層２８は、互いに離間した複数の接合部２８１を含む。電子装置Ａ１０においては、複数の接合部２８１には、一対の接合部２８１が含まれる。当該一対の接合部２８１は、厚さ方向ｚ、および電子部品３０の一対の電極３１が互いに離間する方向の双方に対して直交する方向に互いに離間している。これにより、当該一対の接合部２８１の各々が、これらに支持される一対の電極３１のいずれかの底面３１１および側面の双方を支持する構成とすることができるため、当該電極３１が接合層２８に対してより安定したものとなる。 Bonding layer 28 includes a plurality of bonding portions 281 spaced apart from each other. In the electronic device A10, the plurality of joints 281 includes a pair of joints 281. The pair of joints 281 are spaced apart from each other in a direction perpendicular to both the thickness direction z and the direction in which the pair of electrodes 31 of the electronic component 30 are spaced apart from each other. As a result, each of the pair of bonding parts 281 can support both the bottom surface 311 and the side surface of one of the pair of electrodes 31 supported by the pair of bonding parts 281, so that the electrode 31 can be connected to the bonding layer 28. becomes more stable.

上述の当該一対の接合部２８１の少なくともいずれかは、配線層２０の搭載面２１１の周縁２１１Ａに接している。これにより、当該一対の接合部２８１に接合される電子部品３０の一対の電極３１のいずれかにおいて、当該電極３１の側面に当該一対の接合部２８１の接触が促された状態となる。したがって、配線層２０に対する電子部品３０の実装強度を向上させることができる。 At least one of the pair of joints 281 described above is in contact with the peripheral edge 211A of the mounting surface 211 of the wiring layer 20. As a result, in one of the pair of electrodes 31 of the electronic component 30 to be joined to the pair of joint parts 281, the pair of joint parts 281 is urged to come into contact with the side surface of the electrode 31. Therefore, the mounting strength of the electronic component 30 on the wiring layer 20 can be improved.

接合層２８は、電子部品３０の一対の電極３１のいずれかの底面３１１接する第１金属層２８Ａと、配線層２０の搭載面２１１と第１金属層２８Ａとの間に介在する第２金属層２８Ｂを有する。第１金属層２８Ａは、錫を含む。第２金属層２８Ｂは、ニッケルを含む。電子装置Ａ１０の製造工程において、溶融した第１金属層２８Ａは、配線層２０を侵食する作用がある。しかし、第２金属層２８Ｂには、その侵食を抑制する効果がある。したがって、本構成をとることにより、第１金属層２８Ａによる配線層２０の侵食を抑制することができる。 The bonding layer 28 includes a first metal layer 28A that is in contact with the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30, and a second metal layer that is interposed between the mounting surface 211 of the wiring layer 20 and the first metal layer 28A. It has 28B. The first metal layer 28A contains tin. The second metal layer 28B contains nickel. In the manufacturing process of the electronic device A10, the molten first metal layer 28A has the effect of corroding the wiring layer 20. However, the second metal layer 28B has the effect of suppressing the corrosion. Therefore, by adopting this configuration, erosion of the wiring layer 20 by the first metal layer 28A can be suppressed.

配線層２０は、搭載面２１１を有するランド部２１と、ランド部２１につながる基部２３とを有する。搭載面２１１は、厚さ方向ｚにおいて基部２３から電子部品３０の一対の電極３１のいずれかの底面３１１に近づく側に位置する。これにより、電子装置Ａ１０の製造工程において、溶融した接合層２８の表面張力の反力が搭載面２１１の周縁２１１Ａに作用する。したがって、溶融した接合層２８が搭載面２１１から流出することを抑制できる。 The wiring layer 20 includes a land portion 21 having a mounting surface 211 and a base portion 23 connected to the land portion 21. The mounting surface 211 is located on the side that approaches the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 from the base 23 in the thickness direction z. As a result, in the manufacturing process of the electronic device A10, the reaction force of the surface tension of the melted bonding layer 28 acts on the peripheral edge 211A of the mounting surface 211. Therefore, it is possible to suppress the melted bonding layer 28 from flowing out from the mounting surface 211.

配線層２０の複数の露出面２２１の各々は、第１領域２２１Ａおよび第２領域２２１Ｂを含む。第１領域２２１Ａは、電子部品３０の一対の電極３１のいずれかの底面３１１と同じ側を向く。第２領域２２１Ｂは、厚さ方向ｚに対して直交する方向を向く。電子装置Ａ１０は、複数の端子６０をさらに備える。複数の端子６０は、複数の露出面２２１に対して個別に配置されている。これにより、複数の端子６０の各々は、第１領域２２１Ａに接する底部と、第２領域２２１Ｂに接し、かつ当該底部から起立する側部を有する構成となる。本構成により電子装置Ａ１０を配線基板に実装させる際、当該側部へのハンダの接触が促されることとなる。したがって、配線基板に対する電子装置Ａ１０の実装強度を向上させることができる。 Each of the plurality of exposed surfaces 221 of the wiring layer 20 includes a first region 221A and a second region 221B. The first region 221A faces the same side as the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30. The second region 221B faces in a direction perpendicular to the thickness direction z. The electronic device A10 further includes a plurality of terminals 60. The plurality of terminals 60 are individually arranged on the plurality of exposed surfaces 221. As a result, each of the plurality of terminals 60 has a bottom portion in contact with the first region 221A, and a side portion in contact with the second region 221B and rising from the bottom portion. With this configuration, when the electronic device A10 is mounted on the wiring board, contact of the solder to the side portion is facilitated. Therefore, the mounting strength of the electronic device A10 on the wiring board can be improved.

〔第２実施形態〕
図３１～図３６に基づき、本発明の第２実施形態にかかる電子装置Ａ２０について説明する。これらの図において、先述した電子装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３１は、理解の便宜上、複数の接合層２８、複数の電子部品３０、半導体素子４０および封止樹脂５０を透過している。図３１において透過した複数の電子部品３０、および半導体素子４０を、それぞれ想像線で示している。図３１に示すＸＸＸＩＩ－ＸＸＸＩＩ線およびＸＸＸＩＩＩ－ＸＸＸＩＩＩ線は、ともに一点鎖線で示している。 [Second embodiment]
An electronic device A20 according to a second embodiment of the present invention will be described based on FIGS. 31 to 36. In these figures, the same or similar elements as those of the electronic device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted. Here, for convenience of understanding, FIG. 31 shows a plurality of bonding layers 28, a plurality of electronic components 30, a semiconductor element 40, and a sealing resin 50. A plurality of electronic components 30 and a semiconductor element 40 that are transparent in FIG. 31 are each shown by imaginary lines. The XXXII-XXXII line and the XXXIII-XXXIII line shown in FIG. 31 are both shown by dashed dotted lines.

電子装置Ａ２０においては、複数の接合層２８の構成が、先述した電子装置Ａ１０の複数の接合層２８の構成と異なる。あわせて、電子装置Ａ２０は、電子装置Ａ１０に対して複数の被覆層２７をさらに備える。 In the electronic device A20, the configuration of the plurality of bonding layers 28 is different from the configuration of the plurality of bonding layers 28 of the electronic device A10 described above. In addition, the electronic device A20 further includes a plurality of covering layers 27 with respect to the electronic device A10.

図３１～図３６に示すように、複数の被覆層２７は、配線層２０の複数のランド部２１の搭載面２１１に対して個別に覆っている。複数の被覆層２７は、ポリイミドを含む材料からなる。これの他に、複数の被覆層２７は、主たる組成が酸化銅（ＣｕＯ）である酸化金属膜でもよい。複数の被覆層２７の導電性の有無は問わない。複数の被覆層２７の材質は、溶融した複数の接合層２８の第１金属層２８Ａに対して濡れ性が悪いことが好ましい。 As shown in FIGS. 31 to 36, the plurality of covering layers 27 individually cover the mounting surface 211 of the plurality of lands 21 of the wiring layer 20. As shown in FIGS. The plurality of covering layers 27 are made of a material containing polyimide. In addition to this, the plurality of covering layers 27 may be metal oxide films whose main composition is copper oxide (CuO). It does not matter whether or not the plurality of covering layers 27 are electrically conductive. The material of the plurality of covering layers 27 preferably has poor wettability with respect to the first metal layer 28A of the plurality of melted bonding layers 28.

図３４～図３６に示すように、複数の被覆層２７の各々は、厚さ方向ｚに貫通した４つの開口２７１を有する。複数の被覆層２７の各々において、４つの開口２７１は、当該被覆層２７が覆う配線層２０の複数のランド部２１のいずれかの搭載面２１１の四隅に位置し、かつ厚さ方向ｚに沿って視て、当該搭載面２１１の周縁２１１Ａよりも内方に位置する。 As shown in FIGS. 34 to 36, each of the plurality of covering layers 27 has four openings 271 penetrating in the thickness direction z. In each of the plurality of covering layers 27, the four openings 271 are located at the four corners of any one of the mounting surfaces 211 of the plurality of land portions 21 of the wiring layer 20 covered by the covering layer 27, and are located along the thickness direction z. When viewed from above, it is located inward from the peripheral edge 211A of the mounting surface 211.

図３４～図３６に示すように、複数の被覆層２７の各々は、上面２７Ａを有する。上面２７Ａは、絶縁層１０の主面１０１と同じ側を向く。電子装置Ａ２０においては、非存在部３９を規定する要素は、複数の電子部品３０の一対の電極３１のいずれかの底面３１１と、当該底面３１１につながる複数の接合層２８のいずれかの側面２８２とに加え、当該底面３１１に対向する複数の被覆層２７のいずれかの上面２７Ａを含む。 As shown in FIGS. 34 to 36, each of the plurality of covering layers 27 has an upper surface 27A. The upper surface 27A faces the same side as the main surface 101 of the insulating layer 10. In the electronic device A20, the elements that define the non-existing portion 39 are the bottom surface 311 of one of the pair of electrodes 31 of the plurality of electronic components 30, and one of the side surfaces 282 of the plurality of bonding layers 28 connected to the bottom surface 311. In addition, the upper surface 27A of any one of the plurality of coating layers 27 facing the bottom surface 311 is included.

図３４～図３６に示すように、電子装置Ａ２０においては、複数の接合層２８の各々に含まれる複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、当該４つの接合部２８１が配置される配線層２０の複数のランド部２１のいずれかの搭載面２１１の四隅に配置されている。厚さ方向ｚに沿って視て、当該４つの接合部２８１は、当該搭載面２１１の周縁２１１Ａから離間している。当該４つの接合部２８１は、当該搭載面２１１を覆う複数の被覆層２７のいずれかの４つの開口２７１に対して個別に収容された部分を含む。当該４つの接合部２８１の各々は、柱状になっている。 As shown in FIGS. 34 to 36, in the electronic device A20, the plurality of bonding sections 281 included in each of the plurality of bonding layers 28 include four bonding sections 281. The four bonding portions 281 are arranged at the four corners of any one of the mounting surfaces 211 of the plurality of land portions 21 of the wiring layer 20 where the four bonding portions 281 are arranged. When viewed along the thickness direction z, the four joints 281 are spaced apart from the peripheral edge 211A of the mounting surface 211. The four joints 281 include portions that are individually accommodated in any of the four openings 271 of the plurality of covering layers 27 that cover the mounting surface 211. Each of the four joints 281 is columnar.

次に、図３７～図４２に基づき、電子装置Ａ２０の製造方法の一例について説明する。ここでの説明は、先述した電子装置Ａ１０の製造方法の一例と異なる工程のみを説明し、その他の工程の説明を省略する。図３７、図３８および図４１の断面位置は、図３３の断面位置と同一である。 Next, an example of a method for manufacturing the electronic device A20 will be described based on FIGS. 37 to 42. In the explanation here, only the steps different from the example of the method for manufacturing the electronic device A10 described above will be explained, and the explanation of the other steps will be omitted. The cross-sectional positions of FIGS. 37, 38, and 41 are the same as the cross-sectional positions of FIG. 33.

図１４～図１９に示す工程を経て配線層８３の形成を完了した後、図３７に示すように、配線層８３の複数の搭載面８３１に対して個別に覆う複数の被覆層２７を形成する。複数の被覆層２７は、感光性ポリイミドを含む材料からなる。複数の被覆層２７は、スピンコータなどを用いて当該材料を配線層８３の全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、複数の被覆層２７の各々には、４つの開口２７１が形成された状態となる。当該４つの開口２７１の各々から、複数の搭載面８３１のいずれかの一部が露出する。 After completing the formation of the wiring layer 83 through the steps shown in FIGS. 14 to 19, as shown in FIG. 37, a plurality of covering layers 27 are formed to individually cover the plurality of mounting surfaces 831 of the wiring layer 83. . The plurality of covering layers 27 are made of a material containing photosensitive polyimide. The plurality of covering layers 27 are formed by applying the material to the entire wiring layer 83 using a spin coater or the like, and then subjecting the material to lithography patterning. As a result, each of the plurality of covering layers 27 has four openings 271 formed therein. A portion of any one of the plurality of mounting surfaces 831 is exposed from each of the four openings 271.

次いで、図３８～図４０に示すように、複数の接合体８６、および複数の中間層２９を形成する。複数の接合体８６は、配線層８３の複数の搭載面８３１に対して個別に形成される。図３８および図３９に示すように、複数の接合体８６の各々は、互いに離間した複数の接合部８６１を含む。複数の接合体８６の形成においては、複数の搭載面８３１のいずれかにおいて、複数の接合部８６１のうち４つの当該接合部８６１を当該搭載面８３１の四隅に形成する。この際、４つの当該接合部８６１は、当該搭載面８３１を覆う複数の被覆層２７のいずれかの４つの開口２７１に対して個別に配置されるようにする。複数の中間層２９の各々は、複数の第１めっき層８３Ｂのいずれかの上に形成する。本工程においては、まず、下地層８３Ａ、複数の第１めっき層８３Ｂ、および複数の第２めっき層８３Ｃの上にリソグラフィパターニングを施す。次いで、下地層８３Ａ、複数の第１めっき層８３Ｂ、および複数の第２めっき層８３Ｃを導電経路とした電解めっきを行うことにより、複数の接合体８６が形成される。複数の接合体８６の形成においては、複数の接合部８６１の各々は、複数の搭載面８３１のいずれかを覆う第１金属層８６Ａを形成した後、第１金属層８６Ａに第２金属層８６Ｂを積層させることにより形成される。電解めっきによる複数の接合体８６の形成と同時に、下地層８３Ａ、および複数の第１めっき層８３Ｂを導電経路とした電解めっきを行うことにより、複数の中間層２９が形成される。 Next, as shown in FIGS. 38 to 40, a plurality of joined bodies 86 and a plurality of intermediate layers 29 are formed. The plurality of bonded bodies 86 are individually formed on the plurality of mounting surfaces 831 of the wiring layer 83. As shown in FIGS. 38 and 39, each of the plurality of joined bodies 86 includes a plurality of joint parts 861 spaced apart from each other. In forming the plurality of joined bodies 86, four of the plurality of joints 861 are formed at the four corners of the mounting surface 831 on any one of the plurality of mounting surfaces 831. At this time, the four joint portions 861 are individually arranged with respect to any of the four openings 271 of the plurality of coating layers 27 covering the mounting surface 831. Each of the plurality of intermediate layers 29 is formed on any one of the plurality of first plating layers 83B. In this step, first, lithography patterning is performed on the base layer 83A, the plurality of first plating layers 83B, and the plurality of second plating layers 83C. Next, a plurality of joined bodies 86 are formed by performing electrolytic plating using the base layer 83A, the plurality of first plating layers 83B, and the plurality of second plating layers 83C as conductive paths. In forming the plurality of joined bodies 86, each of the plurality of joints 861 is formed by forming a first metal layer 86A covering any one of the plurality of mounting surfaces 831, and then applying a second metal layer 86B to the first metal layer 86A. It is formed by laminating. At the same time as forming the plurality of bonded bodies 86 by electrolytic plating, the plurality of intermediate layers 29 are formed by performing electrolytic plating using the base layer 83A and the plurality of first plating layers 83B as conductive paths.

次いで、下地層８３Ａにおいて複数の第１めっき層８３Ｂに覆われていない部分を除去する。本工程は、図２３に示す電子装置Ａ１０の製造方法の一例の工程と同様であるため、ここでの説明は省略する。 Next, portions of the base layer 83A that are not covered by the plurality of first plating layers 83B are removed. This step is similar to the step of the example of the method for manufacturing the electronic device A10 shown in FIG. 23, so the description here will be omitted.

次いで、図４１および図４２に示すように、配線層２０の複数のランド部２１の搭載面２１１（配線層８３の複数の搭載面８３１）に対して個別に形成された複数の接合体８６を介して、複数の電子部品３０（図示の都合上、図４１に示す電子部品３０は単数）を複数の搭載面２１１に接合する。あわせて、配線層２０の複数の基部２３の上に形成された複数の中間層２９に、半導体素子４０を接合する。半導体素子４０は、フリップチップボンディングにより接合される。まず、複数の電子部品３０の一対の電極３１の各々を、複数の接合体８６のいずれかに含まれる４つの接合部８６１（図３９および図４０参照）に仮付けする。次いで、コレットを用いて、半導体素子４０の複数のパッド４１を、複数の中間層２９に対して個別に仮付けする。次いで、当該４つの接合部８６１を含む複数の接合体８６の各々と、複数の中間層２９とをリフローにより溶融させる。最後に、溶融した当該４つの接合部８６１を含む複数の接合体８６の各々と、溶融した複数の中間層２９とを冷却により固化させる。本工程を経ることにより、配線層２０に対する複数の電子部品３０と、半導体素子４０との接合が完了する。さらに、本工程を経ることにより、複数の接合体８６は、電子装置Ａ２０の複数の接合層２８となる。図４２に示すように、複数のランド部２１の搭載面２１１の各々において、空隙である非存在部３９が形成される。当該非存在部３９は、当該搭載面２１１を覆う複数の被覆層２７のいずれかの上面２７Ａと、当該搭載面２１１に対向する複数の電子部品３０の一対の電極３１のいずれかの底面３１１と、当該搭載面２１１と当該底面３１１につながる複数の接合層２８のいずれかの側面２８２とを含む要素により規定される。 Next, as shown in FIGS. 41 and 42, a plurality of bonded bodies 86 are individually formed on the mounting surfaces 211 of the plurality of lands 21 of the wiring layer 20 (the plurality of mounting surfaces 831 of the wiring layer 83). A plurality of electronic components 30 (for convenience of illustration, only one electronic component 30 is shown in FIG. 41) are bonded to a plurality of mounting surfaces 211 via the mounting surface 211. At the same time, the semiconductor element 40 is bonded to the plurality of intermediate layers 29 formed on the plurality of bases 23 of the wiring layer 20 . The semiconductor element 40 is bonded by flip chip bonding. First, each of the pair of electrodes 31 of the plurality of electronic components 30 is temporarily attached to the four joint portions 861 (see FIGS. 39 and 40) included in any of the plurality of joined bodies 86. Next, the plurality of pads 41 of the semiconductor element 40 are individually temporarily attached to the plurality of intermediate layers 29 using collets. Next, each of the plurality of joined bodies 86 including the four joined parts 861 and the plurality of intermediate layers 29 are melted by reflow. Finally, each of the plurality of joined bodies 86 including the four melted joined parts 861 and the plurality of melted intermediate layers 29 are solidified by cooling. Through this step, the bonding of the plurality of electronic components 30 and the semiconductor element 40 to the wiring layer 20 is completed. Furthermore, by going through this process, the plurality of bonded bodies 86 become the plurality of bonding layers 28 of the electronic device A20. As shown in FIG. 42, a non-existing portion 39, which is a void, is formed in each of the mounting surfaces 211 of the plurality of land portions 21. The non-existing portion 39 is connected to the top surface 27A of any of the plurality of coating layers 27 covering the mounting surface 211 and the bottom surface 311 of one of the pair of electrodes 31 of the plurality of electronic components 30 facing the mounting surface 211. , is defined by an element including the mounting surface 211 and any side surface 282 of the plurality of bonding layers 28 connected to the bottom surface 311.

次に、電子装置Ａ２０の作用効果について説明する。 Next, the effects of the electronic device A20 will be explained.

電子装置Ａ２０においては、配線層２０の搭載面２１１と、搭載面２１１に配置された接合層２８により搭載面２１１に接合された電子部品３０の一対の電極３１のいずれかの底面３１１との間には、接合層２８が存在しない非存在部３９が形成されている。非存在部３９は、少なくとも当該底面３１１と、当該底面３１１と搭載面２１１とにつながる接合層２８の側面２８２とを含む要素により規定される。したがって、電子装置Ａ２０によっても、配線層２０に対する電子部品３０の位置ずれを抑制することが可能となる。 In the electronic device A20, between the mounting surface 211 of the wiring layer 20 and the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 bonded to the mounting surface 211 by the bonding layer 28 disposed on the mounting surface 211. A non-existing portion 39 is formed in which the bonding layer 28 is not present. The non-existing portion 39 is defined by an element including at least the bottom surface 311 and the side surface 282 of the bonding layer 28 that connects the bottom surface 311 and the mounting surface 211. Therefore, the electronic device A20 can also suppress misalignment of the electronic component 30 with respect to the wiring layer 20.

接合層２８は、互いに離間した複数の接合部２８１を含む。電子装置Ａ２０においては、複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、配線層２０の搭載面２１１の四隅に配置されている。これにより、当該４つの接合部２８１が接する電子部品３０の一対の電極３１のいずれかの底面３１１において、当該底面３１１に対する接合層２８の支持点が増加されたものとなる。したがって、当該電極３１が接合層２８に対してより安定したものとなる。 Bonding layer 28 includes a plurality of bonding portions 281 spaced apart from each other. In the electronic device A20, the plurality of joints 281 includes four joints 281. The four joints 281 are arranged at the four corners of the mounting surface 211 of the wiring layer 20. As a result, on the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 with which the four bonding portions 281 are in contact, the number of support points of the bonding layer 28 relative to the bottom surface 311 is increased. Therefore, the electrode 31 becomes more stable with respect to the bonding layer 28.

電子装置Ａ２０は、配線層２０の搭載面２１１を覆う被覆層２７を有する。被覆層２７は、厚さ方向ｚに貫通した４つの開口２７１を有する。上述の当該４つの接合部２８１は、４つの開口２７１に対して個別に収容された部分を含む。これにより、非存在部３９は、少なくとも当該４つの接合部２８１に接する電子部品３０の一対の電極３１のいずれかの底面３１１と、当該底面３１１につながる当該４つの接合部２８１の各々の側面２８２とを含む要素により規定される。したがって、電子装置Ａ２０における非存在部３９の体積を、電子装置Ａ１０における非存在部３９の体積よりも大にすることができる。この場合において、被覆層２７の材質が、溶融した接合層２８の第１金属層２８Ａに対して濡れ性が比較的悪いと、当該４つの接合部２８１は、より直立に近い柱状となる。 The electronic device A20 has a covering layer 27 that covers the mounting surface 211 of the wiring layer 20. The covering layer 27 has four openings 271 penetrating in the thickness direction z. The above-described four joints 281 include portions accommodated individually in the four openings 271. As a result, the non-existing portion 39 includes at least the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 that is in contact with the four joints 281 and the side surface 282 of each of the four joints 281 that connects to the bottom surface 311. defined by elements including. Therefore, the volume of the non-existing portion 39 in the electronic device A20 can be made larger than the volume of the non-existing portion 39 in the electronic device A10. In this case, if the material of the covering layer 27 has relatively poor wettability with respect to the first metal layer 28A of the molten bonding layer 28, the four bonding portions 281 become more vertically columnar.

〔第３実施形態〕
図４３～図４５に基づき、本発明の第３実施形態にかかる電子装置Ａ３０について説明する。これらの図において、先述した電子装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図４３は、先述した電子装置Ａ１０の説明にかかる図８に対応している。 [Third embodiment]
An electronic device A30 according to a third embodiment of the present invention will be described based on FIGS. 43 to 45. In these figures, the same or similar elements as those of the electronic device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted. FIG. 43 corresponds to FIG. 8 for explaining the electronic device A10 mentioned above.

電子装置Ａ３０においては、配線層２０の構成と、複数の接合層２８の構成とが、先述した電子装置Ａ１０におけるこれらの構成と異なる。 In the electronic device A30, the configuration of the wiring layer 20 and the configuration of the plurality of bonding layers 28 are different from those in the electronic device A10 described above.

図４３～図４５に示すように、電子装置Ａ３０においては、配線層２０の複数のランド部２１は、４つのランド部２１を一組として複数の基部２３のいずれかの上に配置されている。複数のランド部２１は、第２めっき層２０Ｃからなる。当該一組のランド部２１は、複数の電子部品３０の一対の電極３１の底面３１１のいずれかに対向している。厚さ方向ｚに沿って視て、当該一組のランド部２１は、複数の電子部品３０の一対の電極３１のいずれかの四隅に位置する。 As shown in FIGS. 43 to 45, in the electronic device A30, the plurality of land portions 21 of the wiring layer 20 are arranged on any one of the plurality of base portions 23, with a set of four land portions 21. . The plurality of land portions 21 are made of the second plating layer 20C. The set of land portions 21 is opposed to one of the bottom surfaces 311 of the pair of electrodes 31 of the plurality of electronic components 30. When viewed along the thickness direction z, the set of land portions 21 is located at one of the four corners of the pair of electrodes 31 of the plurality of electronic components 30.

図４３～図４５に示すように、電子装置Ａ３０においては、複数の接合層２８の各々に含まれる複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、配線層２０の当該一組のランド部２１の搭載面２１１に対して個別に配置されている。厚さ方向ｚに沿って視て、複数の電子部品３０の一対の電極３１のいずれかに対して、当該４つの接合部２８１の各々は、当該電極３１よりも外方に位置する部分を含む。当該４つの接合部２８１の各々の下縁は、当該接合部２８１が配置された当該一組のランド部２１のいずれかの周縁２１１Ａと一致している。 As shown in FIGS. 43 to 45, in the electronic device A30, the plurality of bonding sections 281 included in each of the plurality of bonding layers 28 include four bonding sections 281. The four joint portions 281 are individually arranged with respect to the mounting surface 211 of the set of land portions 21 of the wiring layer 20. When viewed along the thickness direction z, each of the four joint portions 281 includes a portion located outward from one of the pair of electrodes 31 of the plurality of electronic components 30. . The lower edge of each of the four joints 281 coincides with one of the peripheral edges 211A of the set of land parts 21 on which the joints 281 are arranged.

次に、電子装置Ａ３０の作用効果について説明する。 Next, the effects of the electronic device A30 will be explained.

電子装置Ａ３０においては、配線層２０の搭載面２１１と、搭載面２１１に配置された接合層２８により搭載面２１１に接合された電子部品３０の一対の電極３１のいずれかの底面３１１との間には、接合層２８が存在しない非存在部３９が形成されている。非存在部３９は、少なくとも当該底面３１１と、当該底面３１１と搭載面２１１とにつながる接合層２８の側面２８２とを含む要素により規定される。したがって、電子装置Ａ３０によっても、配線層２０に対する電子部品３０の位置ずれを抑制することが可能となる。 In the electronic device A30, between the mounting surface 211 of the wiring layer 20 and the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 bonded to the mounting surface 211 by the bonding layer 28 disposed on the mounting surface 211. A non-existing portion 39 is formed in which the bonding layer 28 is not present. The non-existing portion 39 is defined by an element including at least the bottom surface 311 and the side surface 282 of the bonding layer 28 that connects the bottom surface 311 and the mounting surface 211. Therefore, the electronic device A30 can also suppress misalignment of the electronic component 30 with respect to the wiring layer 20.

接合層２８は、互いに離間した複数の接合部２８１を含む。電子装置Ａ３０においては、複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、配線層２０の複数のランド部２１のうち、電子部品３０の一対の電極３１のいずれかに対向する４つのランド部２１の搭載面２１１に対して個別に配置されている。これにより、当該４つの接合部２８１が接する当該電極３１の底面３１１において、当該底面３１１に対する接合層２８の支持点が増加されたものとなる。したがって、当該電極３１が接合層２８に対してより安定したものとなる。 Bonding layer 28 includes a plurality of bonding portions 281 spaced apart from each other. In the electronic device A30, the plurality of joints 281 includes four joints 281. The four bonding portions 281 are individually arranged on the mounting surface 211 of the four land portions 21 facing one of the pair of electrodes 31 of the electronic component 30 among the plurality of land portions 21 of the wiring layer 20. ing. As a result, on the bottom surface 311 of the electrode 31 where the four bonding parts 281 are in contact, the number of support points of the bonding layer 28 relative to the bottom surface 311 is increased. Therefore, the electrode 31 becomes more stable with respect to the bonding layer 28.

〔第４実施形態〕
図４６～図４８に基づき、本発明の第４実施形態にかかる電子装置Ａ４０について説明する。これらの図において、先述した電子装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図４６は、先述した電子装置Ａ２０の説明にかかる図３４に対応している。 [Fourth embodiment]
An electronic device A40 according to a fourth embodiment of the present invention will be described based on FIGS. 46 to 48. In these figures, the same or similar elements as those of the electronic device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted. FIG. 46 corresponds to FIG. 34 for explaining the electronic device A20 mentioned above.

電子装置Ａ４０においては、配線層２０の構成と、複数の被覆層２７の構成と、複数の接合層２８の構成とが、先述した電子装置Ａ２０におけるこれらの構成と異なる。 In the electronic device A40, the configuration of the wiring layer 20, the configuration of the plurality of covering layers 27, and the configuration of the plurality of bonding layers 28 are different from those of the electronic device A20 described above.

図４６～図４８に示すように、電子装置Ａ４０においては、複数のランド部２１は、４つのランド部２１を一組として複数の基部２３のいずれかの上に配置されている。複数のランド部２１は、第２めっき層２０Ｃからなる。当該一組のランド部２１は、複数の電子部品３０の一対の電極３１の底面３１１のいずれかに対向している。厚さ方向ｚに沿って視て、当該一組のランド部２１は、複数の電子部品３０の一対の電極３１のいずれかの四隅に位置する。 As shown in FIGS. 46 to 48, in the electronic device A40, the plurality of land portions 21 are arranged on one of the plurality of base portions 23, with a set of four land portions 21. The plurality of land portions 21 are made of the second plating layer 20C. The set of land portions 21 is opposed to one of the bottom surfaces 311 of the pair of electrodes 31 of the plurality of electronic components 30. When viewed along the thickness direction z, the set of land portions 21 is located at one of the four corners of the pair of electrodes 31 of the plurality of electronic components 30.

図４７および図４８に示すように、電子装置Ａ４０においては、複数の被覆層２７は、配線層２０の当該一組のランド部２１の周囲を個別に囲んでいる。複数の被覆層２７の各々は、当該一組のランド部２１が位置する複数の基部２３のいずれかの上に位置する。複数の被覆層２７の各々は、当該一組のランド部２１と、当該基部２３との双方に接している。当該一組のランド部２１は、当該一組のランド部２１の周囲を囲む複数の被覆層２７のいずれかの４つの開口２７１に対して個別に収容された部分を含む。 As shown in FIGS. 47 and 48, in the electronic device A40, the plurality of covering layers 27 individually surround the set of land portions 21 of the wiring layer 20. Each of the plurality of covering layers 27 is located on one of the plurality of bases 23 on which the set of land portions 21 is located. Each of the plurality of covering layers 27 is in contact with both the set of land portions 21 and the base portion 23 . The set of land portions 21 includes portions individually accommodated in any four openings 271 of the plurality of covering layers 27 surrounding the set of land portions 21 .

図４６～図４８に示すように、電子装置Ａ４０においては、複数の接合層２８の各々に含まれる複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、当該一組のランド部２１の搭載面２１１に対して個別に配置されている。 As shown in FIGS. 46 to 48, in the electronic device A40, the plurality of bonding sections 281 included in each of the plurality of bonding layers 28 include four bonding sections 281. The four joint parts 281 are individually arranged with respect to the mounting surface 211 of the set of land parts 21.

次に、電子装置Ａ４０の作用効果について説明する。 Next, the effects of the electronic device A40 will be explained.

電子装置Ａ４０においては、配線層２０の搭載面２１１と、搭載面２１１に配置された接合層２８により搭載面２１１に接合された電子部品３０の一対の電極３１のいずれかの底面３１１との間には、接合層２８が存在しない非存在部３９が形成されている。非存在部３９は、少なくとも当該底面３１１と、当該底面３１１と搭載面２１１とにつながる接合層２８の側面２８２とを含む要素により規定される。したがって、電子装置Ａ４０によっても、配線層２０に対する電子部品３０の位置ずれを抑制することが可能となる。 In the electronic device A40, between the mounting surface 211 of the wiring layer 20 and the bottom surface 311 of one of the pair of electrodes 31 of the electronic component 30 bonded to the mounting surface 211 by the bonding layer 28 disposed on the mounting surface 211. A non-existing portion 39 is formed in which the bonding layer 28 is not present. The non-existing portion 39 is defined by an element including at least the bottom surface 311 and the side surface 282 of the bonding layer 28 that connects the bottom surface 311 and the mounting surface 211. Therefore, the electronic device A40 also makes it possible to suppress misalignment of the electronic component 30 with respect to the wiring layer 20.

接合層２８は、互いに離間した複数の接合部２８１を含む。電子装置Ａ４０においては、複数の接合部２８１には、４つの接合部２８１が含まれる。当該４つの接合部２８１は、配線層２０の複数のランド部２１のうち、電子部品３０の一対の電極３１のいずれかに対向する４つのランド部２１の搭載面２１１に対して個別に配置されている。これにより、当該４つの接合部２８１が接する当該電極３１の底面３１１において、当該底面３１１に対する接合層２８の支持点が増加されたものとなる。したがって、当該電極３１が接合層２８に対してより安定したものとなる。 Bonding layer 28 includes a plurality of bonding portions 281 spaced apart from each other. In the electronic device A40, the plurality of joints 281 includes four joints 281. The four bonding portions 281 are individually arranged on the mounting surface 211 of the four land portions 21 facing one of the pair of electrodes 31 of the electronic component 30 among the plurality of land portions 21 of the wiring layer 20. ing. As a result, on the bottom surface 311 of the electrode 31 where the four bonding parts 281 are in contact, the number of support points of the bonding layer 28 relative to the bottom surface 311 is increased. Therefore, the electrode 31 becomes more stable with respect to the bonding layer 28.

先述した電子装置Ａ１０～電子装置Ａ４０は、複数の電子部品３０とともに、半導体素子４０を備える構成となっている。しかし、本発明は、半導体素子４０を備えない構成でもよい。すなわち、機能部分が複数の電子部品３０のみにより構成された電子装置にも、本発明を適用することができる。 The electronic devices A10 to A40 described above are configured to include a semiconductor element 40 as well as a plurality of electronic components 30. However, the present invention may be configured without the semiconductor element 40. That is, the present invention can also be applied to an electronic device whose functional portion is composed only of a plurality of electronic components 30.

本発明は、先述した電子装置Ａ１０～電子装置Ａ４０に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。 The present invention is not limited to the electronic devices A10 to A40 described above. The specific configuration of each part of the present invention can be changed in design in various ways.

Ａ１０，Ａ２０，Ａ３０，Ａ４０：電子装置
１０：絶縁層
１０１：主面
１０２：裏面
１１：開口
２０：配線層
２０Ａ：下地層
２０Ｂ：第１めっき層
２０Ｃ：第２めっき層
２１：ランド部
２１１：搭載面
２１１Ａ：周縁
２２：連絡部
２２１：露出面
２２１Ａ：第１領域
２２１Ｂ：第２領域
２３：基部
２７：被覆層
２７Ａ：上面
２７１：開口
２８：接合層
２８Ａ：第１金属層
２８Ｂ：第２金属層
２８１：接合部
２８２：側面
２９：中間層
３０：電子部品
３１：電極
３１１：底面
３２：本体部
３９：非存在部
４０：半導体素子
４１：パッド
５０：封止樹脂
６０：端子
８０：基材
８１１：仮固定層
８１２：剥離層
８２：絶縁層
８２１：開口
８３：配線層
８３Ａ：下地層
８３Ｂ：第１めっき層
８３Ｃ：第２めっき層
８３１：搭載面
８４：封止樹脂
８５：テープ
８６：接合体
８６Ａ：第１金属層
８６Ｂ：第２金属層
８６１：接合部
Ｇ：溝
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向 A10, A20, A30, A40: Electronic device 10: Insulating layer 101: Main surface 102: Back surface 11: Opening 20: Wiring layer 20A: Foundation layer 20B: First plating layer 20C: Second plating layer 21: Land portion 211: Mounting surface 211A: Periphery 22: Communication portion 221: Exposed surface 221A: First region 221B: Second region 23: Base 27: Covering layer 27A: Top surface 271: Opening 28: Bonding layer 28A: First metal layer 28B: Second Metal layer 281: Joint portion 282: Side surface 29: Intermediate layer 30: Electronic component 31: Electrode 311: Bottom surface 32: Main body portion 39: Non-existing portion 40: Semiconductor element 41: Pad 50: Sealing resin 60: Terminal 80: Base Material 811: Temporary fixing layer 812: Peeling layer 82: Insulating layer 821: Opening 83: Wiring layer 83A: Base layer 83B: First plating layer 83C: Second plating layer 831: Mounting surface 84: Sealing resin 85: Tape 86 : Joined body 86A: First metal layer 86B: Second metal layer 861: Joint part G: Groove z: Thickness direction x: First direction y: Second direction

Claims (12)

厚さ方向を向く搭載面を有する配線層と、
前記搭載面に配置された接合層と、
前記厚さ方向に対して直交する第１方向において互いに離間した一対の電極を有するとともに、前記一対の電極のいずれかが前記接合層を介して前記搭載面に接合された電子部品と、を備え、
前記搭載面に接合された前記一対の電極のいずれかは、前記搭載面に対向し、かつ前記接合層が接する底面を有し、
前記接合層は、前記搭載面と前記底面とにつながる側面を有し、
前記搭載面と前記底面との間には、前記接合層が存在しない非存在部が形成されており、
前記非存在部は、少なくとも前記底面および前記側面を含む要素により規定されており、
前記接合層は、各々が前記側面を有する一対の接合部を含み、
前記一対の接合部は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間しており、
前記厚さ方向に視て、前記一対の接合部の各々の前記側面は、前記搭載面との境界をなす端縁を含み、
前記厚さ方向に視て、前記一対の接合部の各々の前記端縁は、前記第２方向において互いに離れる側に凹んでいる、電子装置。 a wiring layer having a mounting surface facing in the thickness direction;
a bonding layer disposed on the mounting surface;
An electronic component having a pair of electrodes spaced apart from each other in a first direction perpendicular to the thickness direction , and one of the pair of electrodes being bonded to the mounting surface via the bonding layer. ,
Either of the pair of electrodes bonded to the mounting surface has a bottom surface facing the mounting surface and in contact with the bonding layer,
The bonding layer has a side surface connected to the mounting surface and the bottom surface,
A non-existing portion where the bonding layer does not exist is formed between the mounting surface and the bottom surface,
The non-existing portion is defined by an element including at least the bottom surface and the side surface,
The bonding layer includes a pair of bonding portions each having the side surface,
The pair of joint portions are spaced apart from each other in a second direction perpendicular to both the thickness direction and the first direction,
When viewed in the thickness direction, the side surface of each of the pair of joint portions includes an edge bordering the mounting surface,
In the electronic device , when viewed in the thickness direction, the end edges of each of the pair of joint portions are recessed away from each other in the second direction. 前記一対の接合部の少なくともいずれかは、前記搭載面の周縁に接する部分を含む、請求項１に記載の電子装置。 The electronic device according to claim 1 , wherein at least one of the pair of joint portions includes a portion that contacts a peripheral edge of the mounting surface . 前記一対の接合部の各々は、前記底面に接し、かつ錫を含む第１金属層と、前記搭載面と前記第１金属層との間に介在する第２金属層と、を有し、
前記第１金属層は、前記一対の接合部の各々の前記端縁を含む、請求項１または２に記載の電子装置。 Each of the pair of joints includes a first metal layer that is in contact with the bottom surface and contains tin, and a second metal layer that is interposed between the mounting surface and the first metal layer,
The electronic device according to claim 1 or 2 , wherein the first metal layer includes the edge of each of the pair of joints . 前記第２金属層は、ニッケルを含む、請求項３に記載の電子装置。 The electronic device according to claim 3 , wherein the second metal layer includes nickel . 前記配線層は、前記搭載面を有するランド部と、前記ランド部につながる基部と、を有し、
前記搭載面は、前記厚さ方向において前記基部から前記底面に近づく側に位置する、請求項１ないし４のいずれかに記載の電子装置。 The wiring layer has a land portion having the mounting surface and a base portion connected to the land portion,
5. The electronic device according to claim 1, wherein the mounting surface is located on a side closer to the bottom surface from the base in the thickness direction . 絶縁層をさらに備え、
前記絶縁層は、前記厚さ方向において前記配線層に対して前記電子部品とは反対側に位置しており、
前記配線層は、前記絶縁層から露出する複数の露出面を有し、
前記複数の露出面の各々は、前記厚さ方向において前記底面と同じ側を向く第１領域を含む、請求項１ないし５のいずれかに記載の電子装置。 further comprising an insulating layer,
The insulating layer is located on the opposite side of the wiring layer from the electronic component in the thickness direction,
The wiring layer has a plurality of exposed surfaces exposed from the insulating layer,
6. The electronic device according to claim 1 , wherein each of the plurality of exposed surfaces includes a first region facing the same side as the bottom surface in the thickness direction. 前記複数の露出面の各々は、前記厚さ方向に対して直交する方向を向く第２領域を含む、請求項６に記載の電子装置。 The electronic device according to claim 6 , wherein each of the plurality of exposed surfaces includes a second region facing in a direction perpendicular to the thickness direction . 複数の端子をさらに備え、
前記複数の端子は、前記複数の露出面に対して個別に配置されている、請求項７に記載の電子装置。 Also equipped with multiple terminals,
The electronic device according to claim 7 , wherein the plurality of terminals are individually arranged with respect to the plurality of exposed surfaces . 封止樹脂をさらに備え、
前記封止樹脂は、前記配線層および前記絶縁層の各々に接するとともに、前記電子部品を覆っている、請求項６ないし８のいずれかに記載の電子装置。 Further includes a sealing resin,
9. The electronic device according to claim 6 , wherein the sealing resin is in contact with each of the wiring layer and the insulating layer and covers the electronic component . 半導体素子をさらに備え、
前記半導体素子は、前記配線層に対向する複数のパッドを有し、
前記複数のパッドの各々は、前記配線層に導電接合されている、請求項１ないし９のいずれかに記載の電子装置。 Further equipped with a semiconductor element,
The semiconductor element has a plurality of pads facing the wiring layer,
10. The electronic device according to claim 1 , wherein each of the plurality of pads is conductively bonded to the wiring layer . 厚さ方向を向く搭載面を有する配線層を形成する工程と、forming a wiring layer having a mounting surface facing in the thickness direction;
前記搭載面に接合体を形成する工程と、forming a bonded body on the mounting surface;
前記接合体を介して電子部品を前記搭載面に接合する工程と、を備え、a step of bonding an electronic component to the mounting surface via the bonded body,
前記電子部品は、互いに離間した一対の電極を有し、The electronic component has a pair of electrodes spaced apart from each other,
前記接合体は、互いに離間した複数の接合部を含み、The joined body includes a plurality of joined parts spaced apart from each other,
前記接合体を形成する工程では、前記複数の接合部のうち４つの接合部を前記搭載面の四隅に形成し、In the step of forming the joined body, four joints among the plurality of joints are formed at four corners of the mounting surface,
前記電子部品を前記搭載面に接合する工程では、前記一対の電極のいずれかを前記４つの接合部に仮付けした後、前記４つの接合部をリフローにより溶融した上で、溶融した前記４つの接合部を冷却により固化する、電子装置の製造方法。In the step of bonding the electronic component to the mounting surface, after temporarily attaching one of the pair of electrodes to the four bonded parts, the four bonded parts are melted by reflow, and the melted four bonded parts are melted by reflow. A method of manufacturing electronic devices that solidifies the joint by cooling. 前記配線層を形成する工程では、下地層を形成する工程と、前記下地層の上にめっき層を形成する工程と、を含み、The step of forming the wiring layer includes the steps of forming a base layer and forming a plating layer on the base layer,
前記接合体を形成する工程では、前記下地層および前記めっき層を導電経路とした電解めっきにより前記接合体が形成される、請求項１１に記載の電子装置の製造方法。12. The method of manufacturing an electronic device according to claim 11, wherein in the step of forming the bonded body, the bonded body is formed by electrolytic plating using the base layer and the plating layer as conductive paths.
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