KR100348126B1 - Semiconductor device and outer connecting terminal structured body, and method of manufacturing the semiconductor device - Google Patents
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Abstract
본 발명은, 관통구멍 또는 측벽이 뚫린 관통구멍을 갖춘 절연기판과, 그러한 관통구멍을 매립하는 외부접속단자, 절연기판상에 설치되고 또한 일단이 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 갖춘 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 접속전극이 설치된 면이 절연기판의 배선이 설치된 면과 대향하도록 그리고 접속전극이 접속부를 매개로 배선에 전기적으로 접속되도록 배선기판에 탑재된 반도체소자를 갖춘 반도체장치를 제공한다. 본 발명에서는, 예컨대 그러한 반도체장치에, 배선기판과 반도체소자의 간극을 충전하면서 배선기판의 반도체소자가 탑재된 면의 노출부 전체를 덮는 절연수지층이 설치된다. 또, 본 발명은 그러한 반도체장치의 제조에 이용되는 외부접속단자 구조체 및 그러한 반도체장치의 제조방법도 제공한다.The present invention provides an insulating substrate having a through hole having a through hole or a side wall, an external connection terminal for embedding such a through hole, a wiring provided on the insulating substrate and connected to an external connection terminal at one end thereof, and the other of the wiring. A wiring board having a connection portion provided on a single phase; A semiconductor having a semiconductor element mounted on a wiring board such that the connecting electrode is provided on one main surface and the surface on which the connecting electrode is provided is opposite to the surface on which the wiring of the insulating board is provided, and the connecting electrode is electrically connected to the wiring via the connecting portion. Provide the device. In the present invention, for example, such a semiconductor device is provided with an insulating resin layer covering the entire exposed portion of the surface on which the semiconductor element of the wiring board is mounted while filling the gap between the wiring substrate and the semiconductor element. The present invention also provides an external connection terminal structure used in the manufacture of such a semiconductor device and a manufacturing method of such a semiconductor device.
Description
본 발명은, 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법에 관한 것으로, 특히 배선기판에 반도체소자를 탑재하여 된 반도체장치, 그러한 반도체장치의 제조에 이용되는 외부접속단자 구조체 및 그러한 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, an external connection terminal structure, and a method for manufacturing a semiconductor device. In particular, a semiconductor device having a semiconductor element mounted on a wiring board, an external connection terminal structure used for manufacturing such a semiconductor device, and such a semiconductor device. It relates to a manufacturing method of.
반도체 패키지는, 반도체소자를 배선기판에 실장한 구조를 갖추고 있다. 대표적인 종래의 반도체 패키지로서는, 이하에 설명하는 바와 같은 BGA(Ball Grid Array) 타입의 반도체 패키지나 QFN(Quad Flat Non-leaded) 타입의 반도체 패키지가 알려져 있다.The semiconductor package has a structure in which a semiconductor element is mounted on a wiring board. As a typical conventional semiconductor package, a BGA (Ball Grid Array) type semiconductor package or a QFN (Quad Flat Non-leaded) type semiconductor package as described below is known.
도 1은 종래의 BGA 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도이다. 이 반도체 패키지는, 인터포저(interposer)인 배선기판(100)을 갖추고 있다. 배선기판(100)상에는 실리콘 칩(101)이 탑재되어 있다. 실리콘 칩(101)의 상면에 형성된 전극(도시하지 않음)은 배선기판(100)의 실리콘 칩(101)이 탑재된 면에 형성된 전극(도시하지 않음)에, Au 등으로 이루어진 본딩 와이어(102)에 의해 접속되어 있다. 이에 따라, 실리콘 칩(101)의 전극은 배선기판(100)의 실리콘 칩(101)이 탑재된 면에 형성된 전극 및 내부배선(도시하지 않음)을 매개로 배선기판(100)의 하면에 형성된 외부접속단자인 땜납볼(103)과 전기적으로 접속되어 있다. 여기서, 칩(101) 및 본딩 와이어(102)는 몰드 수지밀봉체(104)에 의해 피복되어 있다.1 is a schematic perspective view showing a conventional BGA type semiconductor package. This semiconductor package is provided with the wiring board 100 which is an interposer. The silicon chip 101 is mounted on the wiring board 100. An electrode (not shown) formed on the upper surface of the silicon chip 101 is a bonding wire 102 made of Au or the like on an electrode (not shown) formed on the surface on which the silicon chip 101 of the wiring board 100 is mounted. It is connected by. Accordingly, the electrode of the silicon chip 101 is formed on the surface on which the silicon chip 101 of the wiring board 100 is mounted and the outside formed on the bottom surface of the wiring board 100 through the internal wiring (not shown). It is electrically connected with the solder ball 103 which is a connection terminal. Here, the chip 101 and the bonding wire 102 are covered with the mold resin sealing body 104.
도 2는 종래의 QFN 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도이다. 이 반도체 패키지는, 리드 프레임(105)을 갖추고 있고, 리드 프레임(105)의 소자탑재부(107)에 실리콘 칩(101)이 탑재되어 있다. 실리콘 칩(101)의 하면에 형성된 전극(도시하지 않음)은 Au 등으로 이루어진 본딩 와이어(102)에 의해 리드 프레임(105)의 내부리드부에 전기적으로 접속되어 있다. 또, 칩(101), 리드 프레임(105) 및 본딩 와이어(102)는 몰드 수지밀봉체(104)에 의해 피복되어 있다. 리드 프레임(105)의 내부리드부 선단은 수지밀봉체(104)로부터 노출되어 있고, 그들 노출부에 외부접속단자로서 땜납도금층(106)이 형성되어 있다.2 is a schematic perspective view showing a conventional QFN type semiconductor package. The semiconductor package includes a lead frame 105, and a silicon chip 101 is mounted on the element mounting portion 107 of the lead frame 105. An electrode (not shown) formed on the lower surface of the silicon chip 101 is electrically connected to the inner lead portion of the lead frame 105 by a bonding wire 102 made of Au or the like. In addition, the chip 101, the lead frame 105 and the bonding wire 102 are covered with the mold resin sealing body 104. The tip of the inner lead portion of the lead frame 105 is exposed from the resin sealing body 104, and a solder plating layer 106 is formed on the exposed portion as an external connection terminal.
도 1 및 도 2에 나타낸 종래의 반도체 패키지는, 상술한 바와 같이 본딩 와이어(102)를 사용하고 있다. 그 때문에, 그들의 실장면으로부터의 높이는 가장 얇아도 0.8㎜정도이다. 이러한 두께는, 휴대기기 등의 소형화 및 경량화에 따라 점점 강해지고 있는 고객의 박형화에 대한 요구를 충분히 만족시키는 것이 아니다. 따라서, 종래기술에 비해 보다 박형화가 가능한 신규한 반도체 패키지, 특히 신뢰성이 높고 저비용으로 제조가능한 박형의 반도체 패키지가 요구되고 있다.The conventional semiconductor package shown in FIG. 1 and FIG. 2 uses the bonding wire 102 as mentioned above. Therefore, even if it is thinnest, the height from the mounting surface is about 0.8 mm. Such thickness does not sufficiently satisfy the demand for thinning of the customer, which is getting stronger with the miniaturization and light weight of portable devices. Therefore, there is a need for a novel semiconductor package that can be made thinner than the prior art, in particular a thin semiconductor package that can be manufactured with high reliability and low cost.
본 발명의 목적은, 신뢰성이 높고, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device, an external connection terminal structure, and a method for manufacturing the semiconductor device, which have high reliability and are thinner than those of the prior art.
본 발명의 다른 목적은, 저비용으로 제조가능하고, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor device, an external connection terminal structure, and a method for manufacturing the semiconductor device, which can be manufactured at low cost and are thinner than those of the prior art.
본 발명의 또 다른 목적은, 저비용으로 제조가능하고, 신뢰성이 높으며, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.It is still another object of the present invention to provide a semiconductor device, an external connection terminal structure, and a method for manufacturing the semiconductor device, which can be manufactured at low cost, have high reliability, and are thinner than those of the prior art.
도 1은 종래의 BGA 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도,1 is a schematic perspective view showing a conventional BGA type semiconductor package,
도 2는 종래의 QFN 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도,2 is a perspective view schematically showing a conventional QFN type semiconductor package,
도 3은 본 발명의 제1태양(態樣)에 따른 반도체장치를 개략적으로 나타낸 단면도,3 is a cross-sectional view schematically showing a semiconductor device according to a first aspect of the present invention;
도 4는 도 3에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도,4 is a plan view schematically showing an external connection terminal structure used in the manufacture of the semiconductor device shown in FIG.
도 5는 도 4에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도,5 is a plan view schematically showing a wiring board obtained from the external connection terminal structure shown in FIG. 4;
도 6은 본 발명의 제2태양에 따른 반도체장치를 개략적으로 나타낸 단면도,6 is a sectional view schematically showing a semiconductor device according to a second aspect of the present invention;
도 7은 도 6에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도,FIG. 7 is a plan view schematically showing an external connection terminal structure used for manufacturing the semiconductor device shown in FIG. 6;
도 8은 도 7에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도,8 is a plan view schematically showing a wiring board obtained from the external connection terminal structure shown in FIG. 7;
도 9는 도 6에 나타낸 반도체장치의 접속부의 일례를 개략적으로 나타낸 단면도,9 is a sectional view schematically showing an example of a connecting portion of the semiconductor device shown in FIG. 6;
도 10은 본 발명의 제3태양에 따른 반도체장치를 개략적으로 나타낸 단면도,10 is a sectional view schematically showing a semiconductor device according to a third aspect of the present invention;
도 11a∼도 11c는 각각 본 발명의 제2 및 제3태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도,11A to 11C are cross-sectional views schematically illustrating a process of mounting a semiconductor package according to the second and third aspects of the present invention on a mounting substrate, respectively;
도 12는 본 발명의 제2 및 제3태양에 따른 반도체장치로 이용되는 구조의 일례를 개략적으로 나타낸 단면도,12 is a sectional view schematically showing an example of a structure used for a semiconductor device according to the second and third aspects of the present invention;
도 13a∼도 13c는 각각 본 발명의 제4태양에 따른 반도체장치를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도,13A to 13C are cross-sectional views schematically illustrating a process of mounting a semiconductor device according to a fourth aspect of the present invention on a mounting substrate, respectively;
도 14는 본 발명의 제5태양에 따른 반도체장치의 일부를 개략적으로 나타낸 단면도,14 is a sectional view schematically showing a part of a semiconductor device according to the fifth aspect of the present invention;
도 15a는 본 발명의 제6태양에 따른 반도체장치의 일부를 개략적으로 나타낸 평면도,15A is a plan view schematically showing a part of a semiconductor device according to the sixth aspect of the present invention;
도 15b는 도 15a에 나타낸 구조의 ⅩⅤB-ⅩⅤB선에 따른 단면도,15B is a cross-sectional view taken along line XVB-XVB of the structure shown in FIG. 15A;
도 16a는 도 15a에 나타낸 반도체장치를 실장기판에 탑재함으로써 얻어지는 구조의 일부를 개략적으로 나타낸 평면도,16A is a plan view schematically showing a part of the structure obtained by mounting the semiconductor device shown in FIG. 15A on a mounting substrate;
도 16b는 도 16a에 나타낸 구조의 ⅩⅥB-ⅩⅥB선에 따른 단면도,16B is a cross sectional view along line VIVI-VIIVIB of the structure shown in FIG. 16A;
도 17은 본 발명의 제7태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다.17 is a schematic cross-sectional view of a semiconductor device according to a seventh aspect of the present invention.
＜도면부호의 설명＞<Explanation of drawing code>
1 --- 반도체 패키지, 2 --- 반도체칩,1 --- semiconductor package, 2 --- semiconductor chip,
3 --- 배선기판, 4 --- 언더필층,3 --- wiring board, 4 --- underfill layer,
5 --- 몰드 수지밀봉체, 7 --- 반도체기판,5 --- mold resin sealing body, 7 --- semiconductor substrate,
8 --- 접속전극, 10 --- 절연기판,8 --- connecting electrode, 10 --- insulated substrate,
11 --- 금속패턴, 12 --- 접속부,11 --- metal pattern, 12 --- connection,
13 --- 외부접속단자, 21 --- 외부접속단자 구조체,13 --- external connection terminal, 21 --- external connection structure,
22 --- 금속범프, 23 --- 관통구멍,22 --- metal bumps, 23 --- through holes,
24 --- 다이싱 라인, 25 --- 소자탑재영역,24 --- dicing line, 25 --- device loading area,
31 --- 제1도전층, 32 --- 제2도전층,31 --- first conductive layer, 32 --- second conductive layer,
33 --- 제3도전층, 41 --- 실장기판,33 --- 3rd conductive layer, 41 --- mounting board,
42 --- 전극패드, 46 --- 니켈층.42 --- electrode pad, 46 --- nickel layer.
본 발명의 제1측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자 및; 상기 배선기판과 상기 반도체소자의 간극을 충전(充塡)하면서 상기 배선기판의 상기 반도체소자가 탑재된 면의 노출부 전체를 덮는 절연수지층을 구비한 반도체장치가 제공된다.According to the first aspect of the present invention, there is provided an insulating substrate having at least one of a through hole through which a through hole and a side wall are opened, and an external connection terminal for embedding at least one of the through hole through which the through hole and the side wall are formed, and on the insulating substrate. A wiring board provided with wirings having one end connected to the external connection terminal and a connection part provided on the other end of the wirings; A connection electrode is provided on one main surface, and the connection electrode is mounted on the wiring board such that the surface on which the connection electrode is installed is opposite to the surface on which the wiring is provided, and the connection electrode is electrically connected to the wiring via a connecting portion. A semiconductor device; Provided is a semiconductor device having an insulating resin layer covering the entire exposed portion of the surface on which the semiconductor element of the wiring board is mounted while filling the gap between the wiring substrate and the semiconductor element.
본 발명의 제2측면에 의하면, 측벽이 뚫린 관통구멍을 갖춘 절연기판과, 상기 측벽이 뚫린 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비한 반도체장치가 제공된다.According to the second aspect of the present invention, there is provided an insulating substrate having through-holes with sidewalls, and an external connection terminal which is filled with through-holes with sidewalls and is made of a solder material, and is provided on the insulating substrate and has one end at the outside. A wiring board having wiring connected to the connecting terminal and a connecting portion provided on the other end of the wiring; A connection electrode is provided on one main surface, and the connection electrode is mounted on the wiring board such that the surface on which the connection electrode is installed is opposite to the surface on which the wiring is provided, and the connection electrode is electrically connected to the wiring via a connecting portion. A semiconductor device having a semiconductor device is provided.
본 발명의 제3측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고, 상기 접속부는 상기 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차적층된 구조를 갖는 반도체장치가 제공된다.According to the third aspect of the present invention, there is provided an insulating substrate having at least one side of a through hole through which a through hole and a side wall are opened, and an external connection terminal for embedding at least one side of the through hole through which the through hole and the side wall are cut, on the insulating substrate. A wiring board provided with wirings having one end connected to the external connection terminal and a connection part provided on the other end of the wirings; A connection electrode is provided on one main surface, and the connection electrode is mounted on the wiring board such that the surface on which the connection electrode is installed is opposite to the surface on which the wiring is provided, and the connection electrode is electrically connected to the wiring via a connecting portion. And a connecting portion formed of a first conductive layer made of solder material, a second conductive layer made of an alloy of gold and solder material, and a third conductive layer made of gold. A semiconductor device having is provided.
본 발명의 제4측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하고, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 반도체장치가 제공된다.According to the fourth aspect of the present invention, there is provided an insulating substrate having at least one of a through hole through which the through hole and a side wall are drilled, and an external connection terminal which is embedded with at least one of the through hole through which the through hole and the side wall are drilled and made of a solder material. A wiring board provided on the insulated substrate and having one end connected to the external connection terminal and a connection part provided on the other end of the wiring; A connection electrode is provided on one main surface, and the connection electrode is mounted on the wiring board such that the surface on which the connection electrode is installed is opposite to the surface on which the wiring is provided, and the connection electrode is electrically connected to the wiring via a connecting portion. The external connection terminal has a first portion and a second portion farther from the wiring than the first portion, and the melting point of the first portion is higher than that of the second portion. A high semiconductor device is provided.
본 발명의 제5측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고, 절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며; 상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 제1배선기판 구조의 외부접속단자와 상기 제2배선기판 구조의 외부접속단자가 일체화되며, 상기 제1배선기판 구조의 배선과 상기 제2배선기판 구조의 배선이 일체화된 외부접속단자 구조체가 제공된다.According to a fifth aspect of the present invention, an insulating substrate and an external connection terminal made of a solder material are embedded in an insulating substrate and a through hole provided in the insulating substrate, and are formed on the insulating substrate. And first and second wiring board structures each having wirings connected to the external connection terminals and metal bumps provided on the wirings and adjacent to each other; The first and second wiring board structures are respectively provided corresponding to the first and second wiring boards, and the external connection terminals of the first wiring board structure and the external connection terminals of the second wiring board structure are integrated with each other. An external connection terminal structure is provided in which the wiring of the first wiring board structure and the wiring of the second wiring board structure are integrated.
본 발명의 제6측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고,절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며; 상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하며, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 외부접속단자 구조체가 제공된다.According to a sixth aspect of the present invention, an insulating substrate and an external connection terminal made of a solder material are embedded in an insulating substrate and a through hole provided in the insulating substrate, and are formed on the insulating substrate. And first and second wiring board structures each having wirings connected to the external connection terminals and metal bumps provided on the wirings and adjacent to each other; The first and second wiring board structures are provided corresponding to the first and second wiring boards, respectively, and the external connection terminal has a first portion and a second portion farther from the wiring than the first portion. In addition, an external connection terminal structure is provided in which the melting point of the first portion is higher than the melting point of the second portion.
본 발명의 제7측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고, 절연기판과, 이 절연기판에 설치된 관통구멍을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 형성하는 공정과; 상기 절연기판의 상기 금속범프가 설치된 면 전체에 절연수지층을 붙이는 공정; 상기 절연수지층이 붙여진 상기 절연기판을 상기 제1 및 제2배선기판 구조에 대응하여 분할함으로써 상기 제1 및 제2배선기판을 얻는 공정 및; 한쪽의 주면에 접속전극이 설치된 반도체소자(복수)를 각각 상기 배선기판(복수)에 탑재하는 공정을 구비하는 반도체장치의 제조방법이 제공된다.According to the seventh aspect of the present invention, an external connection terminal is formed so as to be divided into first and second wiring boards, and embeds an insulating substrate, a through hole provided in the insulating substrate, and is provided on the insulating substrate. Forming first and second wiring board structures each having a wiring connected to the connection terminal and metal bumps provided on the wiring and adjacent to each other; Attaching an insulating resin layer to an entire surface of the insulating substrate on which the metal bumps are installed; Obtaining the first and second wiring substrates by dividing the insulating substrate to which the insulating resin layer is attached in correspondence with the first and second wiring substrate structures; There is provided a method of manufacturing a semiconductor device, comprising the steps of mounting a plurality of semiconductor elements (plural) provided with connection electrodes on one main surface, respectively, on the wiring substrate (plural).
본 발명의 제8측면에 의하면, 한쪽의 주면에 접속전극이 설치된 반도체소자를 배선기판에 탑재하는 공정을 구비하고; 상기 배선기판은, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치되고 땜납재료로 이루어진 금속범프를 구비하며; 상기 반도체소자를 상기 배선기판에 탑재하는 공정은, 상기 접속전극을 상기 금속범프에 Au범프를 매개로 꽉 누른 상태에서 상기 금속범프를 상기 땜납재료의 융점보다도 낮은 온도로 가열함으로써, 상기 접속전극과 상기 배선을 전기적으로 접속하는 접속부를 형성하는 것을 포함하는 반도체장치의 제조방법이 제공된다.According to an eighth aspect of the present invention, there is provided a step of mounting a semiconductor element provided with a connection electrode on one main surface on a wiring board; The wiring board includes an insulating substrate having at least one of a through hole and a through hole through which sidewalls are formed, an external connection terminal which fills at least one of the through hole through which the through hole and sidewall are formed, and is provided on the insulating substrate. A wiring connected to the external connection terminal and a metal bump provided on the other end of the wiring and made of a solder material; The step of mounting the semiconductor element on the wiring board includes heating the metal bump to a temperature lower than the melting point of the solder material while pressing the connection electrode against the metal bump by Au bump. There is provided a method of manufacturing a semiconductor device comprising forming a connecting portion for electrically connecting the wirings.
상술한 바와 같이 본 발명에서는, 절연기판과, 그 한쪽의 주면에 설치된 배선, 배선의 일단에 접속된 금속범프 및, 절연기판의 관통구멍에 매립되고 또한 배선의 타단과 전기적으로 접속된 외부접속단자를 갖춘 배선기판이 이용된다. 또, 본 발명에서는 반도체소자는 본딩 와이어를 사용하는 일없이 이 배선기판에 탑재된다. 그 때문에, 본 발명에 의하면, 종래기술에 비해 반도체장치의 박형화가 가능하다.As described above, in the present invention, an external connection terminal embedded in an insulating substrate, a wiring provided on one main surface thereof, a metal bump connected to one end of the wiring, and a through hole of the insulating substrate and electrically connected to the other end of the wiring. Wiring boards equipped with In the present invention, the semiconductor element is mounted on the wiring board without using the bonding wire. Therefore, according to the present invention, the semiconductor device can be made thinner as compared with the prior art.
본 발명의 제1측면에 따른 반도체장치에서는, 배선기판과 반도체소자의 간극을 충전하는 절연수지층, 즉 언더필(underfill)층이 배선기판의 반도체소자를 탑재한 주면의 노출부 전체를 덮고 있다. 상술한 구조에 그러한 언더필층을 조합시킨 경우, 몰드 수지밀봉체나 접속부 등에 가해지는 응력을 분산 혹은 저감할 수 있다. 따라서, 본 발명의 제1측면에 의하면, 박형화가 가능하고 또한 장기신뢰성이 우수한 반도체장치가 실현된다.In the semiconductor device according to the first aspect of the present invention, an insulating resin layer, that is, an underfill layer, filling the gap between the wiring board and the semiconductor element covers the entire exposed portion of the main surface on which the semiconductor element of the wiring board is mounted. When such an underfill layer is combined with the structure mentioned above, the stress applied to a mold resin sealing body, a connection part, etc. can be disperse | distributed or reduced. Therefore, according to the first aspect of the present invention, a semiconductor device capable of being thin and excellent in long-term reliability is realized.
또, 제1측면에 따른 반도체장치는, 예컨대 제7측면으로서 기재한 방법으로 제조할 수 있기 때문에, 보다 우수한 신뢰성을 실현가능하다. 즉, 접속전극과 배선을 전기적으로 접속하는 접속부를 형성하기 위한 열처리에 앞서 배선이 절연수지층으로 덮이기 때문에, 배선 표면의 산화를 방지할 수 있다. 따라서, 배선 표면으로부터 박리가 발생하는 것을 억제할 수 있다.In addition, since the semiconductor device according to the first aspect can be manufactured, for example, by the method described as the seventh aspect, more excellent reliability can be realized. That is, since the wiring is covered with the insulating resin layer prior to the heat treatment for forming the connecting portion for electrically connecting the connecting electrode and the wiring, oxidation of the wiring surface can be prevented. Therefore, peeling off from the wiring surface can be suppressed.
더욱이, 제1측면에 따른 반도체장치는, 예컨대 제7측면으로서 기재한 방법으로 제조할 수 있기 때문에, 비교적 낮은 비용으로 제조가능하다. 즉, 반도체소자의 바로 아래에만 절연수지층을 설치한 경우, 예컨대 외부접속단자 구조체의 복수의 배선기판 구조에 대응하여 복수의 절연수지층을 순차 붙이지 않으면 안된다. 그에 반해, 상기 구조를 채용한 경우, 외부접속단자 구조체의 복수의 배선기판 구조에 대해 1개의 절연수지층을 붙이면 좋다. 따라서, 제조프로세스가 간략화되고, 생산성이 높아진다.Moreover, since the semiconductor device according to the first aspect can be manufactured by, for example, the method described as the seventh aspect, it can be manufactured at a relatively low cost. In other words, in the case where the insulating resin layer is provided just below the semiconductor element, for example, a plurality of insulating resin layers must be sequentially attached corresponding to the plurality of wiring board structures of the external connection terminal structure. On the other hand, when the above structure is adopted, one insulating resin layer may be attached to the plurality of wiring board structures of the external connection terminal structure. Therefore, the manufacturing process is simplified and the productivity is increased.
본 발명의 제2측면에 따른 반도체장치에서는, 절연기판에 측벽이 뚫린 관통구멍이 설치되고, 이 측벽이 뚫린 관통구멍을 매립하는 외부접속단자의 재료로서 땜납재료가 사용된다. 즉, 제2측면에서는, 주변장치 타입(peripheral type)의 구조가 채용되는 것에 더하여, 외부접속단자의 재료로서 땜납재료가 사용된다. 상기 구조에 있어서 외부접속단자의 재료로서 땜납재료를 사용한 경우, 배선기판을 용이하게 고정밀도로 제조할 수 있고, 게다가 실장기판의 표면에 설치된 전극패드와 외부접속단자의 접속의 신뢰성이 향상된다. 이에 더하여, 제2측면에서는 외부접속단자의 밑면뿐만 아니라 측면의 일부도 노출되어 있기 때문에, 실장기판의 측면에 설치된 전극패드와 외부접속단자의 접속에 외부접속단자의 밑면뿐만 아니라 측면의 일부도 이용할 수 있다. 즉, 배선기판을 실장기판에 탑재할 때에, 전극패드의 상면 및 외부접속단자의 측면에 접한 필렛(fillet)부를 용이하게 형성할 수 있다. 따라서, 본 발명의 제2측면에 의하면, 용이하게 제조할 수 있고 또한 장기신뢰성이 우수한 반도체장치가 실현된다. 또한, 본 발명의 제2측면에 따른 반도체장치의 제조에는, 본 발명의 제5측면에 따른 외부접속단자 구조체를 이용할 수 있다.In the semiconductor device according to the second aspect of the present invention, a through-hole having side walls perforated is provided in an insulating substrate, and a solder material is used as a material of an external connection terminal which embeds the through-hole through which side walls are perforated. That is, in the second aspect, a solder material is used as the material of the external connection terminal in addition to the structure of the peripheral type. In the above structure, when a solder material is used as the material of the external connection terminal, the wiring board can be easily manufactured with high precision, and the reliability of the connection between the electrode pad and the external connection terminal provided on the surface of the mounting substrate is improved. In addition, since the second side surface exposes not only the bottom of the external connection terminal but also a part of the side surface, a part of the side as well as the bottom of the external connection terminal can be used for the connection between the electrode pad provided on the side of the mounting board and the external connection terminal. Can be. That is, when the wiring board is mounted on the mounting board, the fillet portion in contact with the upper surface of the electrode pad and the side surface of the external connection terminal can be easily formed. Therefore, according to the second aspect of the present invention, a semiconductor device that can be easily manufactured and has excellent long-term reliability is realized. In addition, in the manufacture of the semiconductor device according to the second aspect of the present invention, the external connection terminal structure according to the fifth aspect of the present invention can be used.
본 발명의 제3측면에 따른 반도체장치에서는, 접속부는 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖추고 있다.In the semiconductor device according to the third aspect of the present invention, the connecting portion is sequentially laminated from the insulating substrate side with a first conductive layer made of a solder material, a second conductive layer made of an alloy of gold and a solder material, and a third conductive layer made of gold. Equipped structure.
일반적으로, 접속전극과 배선을 전기적으로 접속하는 접속부는 이하의 방법으로 형성된다. 즉, 먼저 알루미늄 등으로 이루어진 접속전극상에 Au범프를 설치한다. 다음에, 이 접속전극을, 배선상에 형성되고 또한 땜납재료로 이루어진 금속범프에 Au범프를 매개로 밀어 대면서 땜납재료의 융점 이하로 가열한다. 이러한 방법에서는, 금속범프가 완전히 용융된다. 그 때문에, 이 프로세스에서는 금속범프와 접속전극의 접속부의 높이를 고정밀도로 제어하는 것은 곤란하다. 또, 이러한 프로세스에서는, 금이 땜납재료내로 확산되는 속도는 대단히 고속이고, 따라서 얻어지는 접속부는 금으로 이루어진 도전층 및 금과 땜납재료의 합금으로 이루어진 도전층만으로 구성되거나, 극단적인 경우에는 금과 땜납재료의 합금으로 이루어진 도전층만으로 구성되는 것으로 된다. 그렇지만, 금과 땜납재료의 합금으로 이루어진 도전층과 동 등으로 이루어진 배선의 접합강도는 땜납재료로 이루어진 금속범프와 동 등으로 이루어진 배선의 접합강도에 비해 낮다. 또, 금과 땜납재료의 합금으로 이루어진 도전층과 알루미늄 등으로 이루어진 접속전극의 접합강도는 금으로이루어진 도전층과 알루미늄 등으로 이루어진 접속전극의 접합강도에 비해 낮다. 그 때문에, 이러한 프로세스로 접속부를 형성한 경우, 장기신뢰성이 불충분하게 되는 경우가 있다.Generally, the connection part which electrically connects a connection electrode and wiring is formed with the following method. That is, Au bumps are first provided on a connection electrode made of aluminum or the like. Next, this connecting electrode is heated to below the melting point of the solder material while pushing Au bumps through the metal bumps formed on the wiring and made of the solder material. In this method, the metal bumps are completely melted. Therefore, it is difficult in this process to control the height of the connection part of a metal bump and a connection electrode with high precision. In this process, the rate of diffusion of gold into the solder material is extremely high, so that the resulting connection consists only of a conductive layer made of gold and a conductive layer made of an alloy of gold and solder material, or in extreme cases, gold and solder. It consists only of the conductive layer which consists of alloys of a material. However, the bonding strength of the conductive layer made of an alloy of gold and solder material and the wiring made of copper is lower than the bonding strength of the wiring made of metal bumps and copper made of the solder material. In addition, the bonding strength of the conductive layer made of an alloy of gold and solder material and the connecting electrode made of aluminum is lower than the bonding strength of the conductive layer made of gold and the connecting electrode made of aluminum. Therefore, when the connection part is formed by such a process, long-term reliability may become inadequate.
그에 반해, 제8측면으로서 기재한 바와 같이, 접속전극을 금속범프에 Au범프를 매개로 꽉 누른 상태에서 금속범프를 땜납재료의 융점보다도 낮은 온도로 가열하여 접속부를 형성한 경우, 금속범프의 용융을 일으키는 일없이 접속부를 형성할 수 있다. 그 때문에, 접속부의 높이를 고정밀도로 제어할 수 있다. 또, 이러한 프로세스로 얻어지는 접속부는, 제3측면에 따른 반도체장치에 관하여 설명한 바와 같이, 제1도전층, 제2도전층 및 제3도전층이 순차 적층된 구조를 형성하고 있다. 즉, 금과 땜납재료의 합금으로 이루어진 제2도전층과 동 등으로 이루어진 배선의 사이에는 땜납재료로 이루어진 제3도전층이 개재(介在)하고 있다. 그 때문에, 본 발명의 제3측면에 의하면, 장기신뢰성이 우수한 반도체장치가 실현된다.On the other hand, as described as the eighth aspect, in the case where the connection part is formed by heating the metal bump to a temperature lower than the melting point of the solder material while the connection electrode is tightly pressed against the metal bump through the Au bump, the metal bump is melted. The connection portion can be formed without causing any problem. Therefore, the height of a connection part can be controlled with high precision. In addition, as described with respect to the semiconductor device according to the third aspect, the connecting portion obtained by such a process forms a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are sequentially stacked. In other words, a third conductive layer made of a solder material is interposed between the second conductive layer made of an alloy of gold and a solder material and a wiring made of copper or the like. Therefore, according to the third aspect of the present invention, a semiconductor device excellent in long-term reliability is realized.
본 발명의 제4측면에 따른 반도체장치 및 제6측면에 따른 외부접속단자 구조체에서는, 외부접속단자는 땜납재료로 이루어지고 또한 제1부분과 제1부분에 비해 배선으로부터 보다 먼 제2부분으로 구성되어 있다. 또, 제1부분의 융점은 상기 제2부분의 융점에 비해 보다 높다. 이러한 구조를 채용한 경우, 배선기판을 실장기판에 탑재할 때의 열처리의 조건을 적절히 설정하면, 제1부분을 용융시키는 일없이 실장기판의 표면에 설치된 전극패드와 외부접속단자를 접속할 수 있다. 그 때문에, 제조공정중에 외부접속단자가 배선으로부터 박리(剝離)되는 것을 방지할 수 있는 동시에, 신뢰성이 높은 접속을 형성할 수 있다. 즉, 본 발명의 제4 및 제6측면에 의하면, 장기신뢰성이 우수한 반도체장치가 실현된다.In the semiconductor device according to the fourth aspect and the external connection terminal structure according to the sixth aspect of the present invention, the external connection terminal is composed of a solder material and is composed of a second portion farther from the wiring than the first portion and the first portion. It is. The melting point of the first portion is higher than that of the second portion. When such a structure is adopted, if the conditions of heat treatment when mounting the wiring board on the mounting board are properly set, the electrode pad provided on the surface of the mounting board and the external connection terminal can be connected without melting the first portion. Therefore, the external connection terminal can be prevented from being separated from the wiring during the manufacturing process, and a highly reliable connection can be formed. That is, according to the fourth and sixth aspects of the present invention, a semiconductor device excellent in long-term reliability is realized.
본 발명의 반도체장치는, 통상 배선기판과 반도체소자의 간극을 충전하는 절연수지층, 즉 언더필층을 갖추고 있다. 이 언더필층의 재료로서는, 예컨대 에폭시수지 등을 들 수 있다. 또, 본 발명의 반도체장치는, 통상 반도체소자를 피복하는 몰드 수지밀봉체를 갖추고 있다.The semiconductor device of the present invention is usually provided with an insulating resin layer, that is, an underfill layer, which fills the gap between the wiring board and the semiconductor element. As a material of this underfill layer, an epoxy resin etc. are mentioned, for example. Moreover, the semiconductor device of this invention is equipped with the mold resin sealing body which coat | covers a semiconductor element normally.
본 발명의 반도체장치는, 한쪽의 주면에 전극패드가 설치되고 또한 이 전극패드가 설치된 면이 배선기판의 반도체소자를 탑재하는 면의 이면과 대향하도록 그리고 전극패드와 외부접속단자가 접속되도록 배치된 실장기판을 더 갖출 수 있다. 즉, 반도체소자를 배선기판에 탑재하여 된 본 발명의 반도체장치는, 실장기판에 탑재될 수 있다.In the semiconductor device of the present invention, an electrode pad is provided on one main surface, and the surface on which the electrode pad is provided is opposite to the rear surface of the surface on which the semiconductor element of the wiring board is mounted, and the electrode pad and the external connection terminal are arranged to be connected. A mounting substrate can be further provided. That is, the semiconductor device of the present invention in which the semiconductor element is mounted on the wiring board can be mounted on the mounting board.
본 발명에 있어서, 반도체소자에 설치되는 접속전극은, 예컨대 알루미늄 등의 금속으로 이루어진다.In the present invention, the connecting electrode provided in the semiconductor element is made of metal such as aluminum, for example.
본 발명에 있어서, 절연기판으로서는, 예컨대 폴리이미드 필름이나 에폭시수지함침 유리섬유 적층판과 같은 기판을 이용할 수 있다. 또, 본 발명에 있어서, 절연기판상에 설치하는 배선의 재료로서는, 예컨대 동과 같은 금속을 들 수 있다.In the present invention, a substrate such as a polyimide film or an epoxy resin-impregnated glass fiber laminate may be used as the insulating substrate. In the present invention, as the material of the wiring provided on the insulating substrate, for example, a metal such as copper can be mentioned.
본 발명에 있어서, 외부접속단자 및 금속범프는 통상 땜납재료로 이루어진다. 그러한 땜납재료로서는, 주석-은 땜납, 주석-동 땜납 및 주석-은-동 땜납 등을 이용하는 것이 바람직하다. 또, 금속범프를 구성하는 재료와 외부접속단자를 구성하는 재료는 실질적으로 동일한 것이 바람직하다. 이 경우, 도금법 등에 의해 외부접속단자와 금속범프를 동시에 형성할 수 있다.In the present invention, the external connection terminal and the metal bump are usually made of a solder material. As such a soldering material, it is preferable to use tin-silver solder, tin-copper solder, tin-silver-copper solder, or the like. Further, the material constituting the metal bumps and the material constituting the external connection terminals are preferably substantially the same. In this case, the external connection terminal and the metal bump can be formed simultaneously by the plating method or the like.
금속범프에 땜납을 이용한 경우, 접속전극상에 Au범프를 설치하고, 그들을 땜납의 융점 이상의 온도로 가열함으로써 접속부를 형성해도 좋다. 이 경우, 공정(共晶)형성이 양호하게 진행되기 때문에, 완전한 공정을 얻을 수 있다.In the case where solder is used for the metal bumps, the connecting portions may be formed by providing Au bumps on the connecting electrodes and heating them to a temperature equal to or higher than the melting point of the solder. In this case, since process formation progresses favorably, a complete process can be obtained.
융점이 보다 높은 제1부분과 융점이 보다 낮은 제2부분을 갖춘 외부접속단자는, 도금법을 이용하는 것 등에 의해 형성할 수 있다. 그러한 외부접속단자는, 예컨대 도금의 초기에서는 전류밀도를 작게 하고, 그 후 전류밀도를 높임으로써 형성할 수 있다.An external connection terminal having a first portion having a higher melting point and a second portion having a lower melting point can be formed by using a plating method or the like. Such external connection terminals can be formed, for example, by decreasing the current density in the initial stage of plating and then increasing the current density.
(실시예)(Example)
이하, 본 발명에 대해 도면을 참조하면서 보다 상세히 설명한다. 한편, 각 도면에 있어서, 동일 혹은 유사한 구성요소에는 동일한 참조부호를 붙이고, 중복되는 설명은 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail, referring drawings. In addition, in each figure, the same code | symbol is attached | subjected to the same or similar component, and the overlapping description is abbreviate | omitted.
먼저, 도 3∼도 5를 참조하여 본 발명의 제1태양(態樣)에 대해 설명한다.First, the first aspect of the present invention will be described with reference to FIGS. 3 to 5.
도 3은 본 발명의 제1태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 4는 도 3에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도이다. 도 5는 도 4에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도이다. 또한, 도 3은 도 5에 나타낸 배선기판을 이용함으로써 얻어지는 반도체장치를 나타내고 있고, 도 5의 Ⅲ-Ⅲ선에 따른 단면에 상당하는 구조를 나타내고 있다.3 is a schematic cross-sectional view of a semiconductor device according to a first aspect of the present invention. FIG. 4 is a plan view schematically illustrating an external connection terminal structure used for manufacturing the semiconductor device shown in FIG. 3. FIG. 5 is a plan view schematically illustrating a wiring board obtained from the external connection terminal structure shown in FIG. 4. 3 shows a semiconductor device obtained by using the wiring board shown in FIG. 5, and shows a structure corresponding to the cross section taken along the line III-III in FIG.
도 3에 나타낸 반도체장치(패키지; 1)는, 반도체소자(칩; 2)와, 반도체칩(2)을 탑재하는 배선기판(3), 반도체칩(2)과 배선기판(3)의 사이에 개재되고 에폭시수지 등으로 이루어진 언더필층(4) 및, 반도체칩(2)을 피복하는 몰드 수지밀봉체(5)를 갖추고 있다.The semiconductor device (package) 1 shown in FIG. 3 is provided between a semiconductor element (chip) 2, a wiring board 3 on which the semiconductor chip 2 is mounted, a semiconductor chip 2, and a wiring board 3; The underfill layer 4 which is interposed and consists of epoxy resin etc. and the mold resin sealing body 5 which coat | covers the semiconductor chip 2 are provided.
반도체칩(2)은 예컨대 실리콘 칩이고, 내부회로가 형성된 반도체기판(7)과 그 한쪽의 주면에 형성된 복수의 접속전극(8)을 갖추고 있다. 접속전극(8)은 알루미늄 등으로 이루어지고, 반도체기판(7)의 내부회로와 전기적으로 접속되어 있다.The semiconductor chip 2 is, for example, a silicon chip, and includes a semiconductor substrate 7 having an internal circuit formed therein and a plurality of connection electrodes 8 formed on one main surface thereof. The connecting electrode 8 is made of aluminum or the like and is electrically connected to the internal circuit of the semiconductor substrate 7.
배선기판(3)은 폴리이미드 필름과 같은 절연기판(10)을 갖추고 있다. 절연기판(10)의 한쪽의 주면상에는 배선으로서 동박(銅箔)이나 동합금층과 같은 금속패턴(11)이 형성되어 있다. 금속패턴(11)의 일단의 위에는 금속패턴(11)과 반도체칩(2)의 접속전극(8)을 접속하는 접속부(12)가 설치되어 있다. 또, 절연기판(10)에는 금속패턴(11)의 타단의 위치에 측벽이 뚫린 관통구멍이 형성되어 있다. 이 관통구멍은 은-주석(Sn-Ag)계 땜납과 같은 땜납재료로 매립되어 있고, 이 땜납재료가 외부접속단자(13)를 구성하고 있다.The wiring board 3 is provided with an insulating board 10 such as a polyimide film. On one main surface of the insulating substrate 10, a metal pattern 11 such as a copper foil or a copper alloy layer is formed as a wiring. The connection part 12 which connects the metal pattern 11 and the connection electrode 8 of the semiconductor chip 2 is provided on one end of the metal pattern 11. In addition, the insulating substrate 10 has a through hole formed with a sidewall at a position at the other end of the metal pattern 11. This through hole is embedded with a solder material such as silver-tin (Sn-Ag) -based solder, and the solder material constitutes the external connection terminal 13.
도 3에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.The semiconductor package 1 shown in FIG. 3 can be manufactured by the following method, for example.
먼저, 도 4에 나타낸 바와 같이, 복수의 반도체 패키지(1)에 대응한 사이즈의 절연기판(10)을 준비한다. 다음에, 이 절연기판의 한쪽의 주면상에, 복수의 반도체 패키지(1)에 대응하여 금속패턴(11)을 형성한다. 이어서, 각각의 금속패턴(11)의 중앙부에 대응하는 위치에서, 절연기판(10)에 관통구멍(23)을 형성한다. 그 후, 전기도금법에 의해, 이들 관통구멍(23)을 땜납재료로 충전하여 외부접속단자(13)를 형성함과 더불어, 금속패턴(11)의 양단부상에 땜납재료로 이루어진금속범프(22)를 형성한다. 여기서, 금속범프(22)로는 신뢰성이나 환경문제의 관점으로부터 납이 없는 땜납재료인 Sn-Ag땜납을 이용하는 것이 바람직하다. 또, 외부접속단자(13)와 금속범프(22)는 동시에 형성하는 것이 바람직하지만, 별개의 공정으로 형성해도 좋다. 이상과 같이 하여, 도 4에 나타낸 외부접속단자 구조체(21)를 얻는다.First, as shown in FIG. 4, an insulating substrate 10 of a size corresponding to the plurality of semiconductor packages 1 is prepared. Next, a metal pattern 11 is formed on one main surface of the insulating substrate corresponding to the plurality of semiconductor packages 1. Subsequently, through holes 23 are formed in the insulating substrate 10 at positions corresponding to the central portions of the respective metal patterns 11. Thereafter, these through holes 23 are filled with a solder material by an electroplating method to form external connection terminals 13, and metal bumps 22 made of solder material on both ends of the metal pattern 11 are formed. To form. Here, it is preferable to use Sn-Ag solder, which is a lead-free solder material, from the viewpoint of reliability and environmental problems as the metal bumps 22. In addition, although it is preferable to form the external connection terminal 13 and the metal bump 22 simultaneously, you may form in a separate process. As described above, the external connection terminal structure 21 shown in FIG. 4 is obtained.
다음으로, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 복수의 배선기판(3)을 얻는다. 한편, 이들 배선기판(3)은 아직 반도체칩(2)을 탑재하고 있지 않으므로, 접속부(12)는 형성되어 있지 않고, 그 대신에 도 5에 나타낸 바와 같이 금속범프(22)가 설치되어 있다.Next, the plurality of wiring boards 3 are obtained by cutting the external connection terminal structure 21 along the dicing line 24. On the other hand, since these wiring boards 3 do not yet have the semiconductor chip 2 mounted thereon, the connection portions 12 are not formed. Instead, metal bumps 22 are provided as shown in FIG.
상기 방법으로 배선기판(3)을 제조하는 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 배선기판(3)에 플립칩 접속한다. 즉, 먼저 반도체칩(2)을 배선기판(3)의 소자탑재영역(25)에 대해 위치정합한다. 더욱이, 접속전극(8)이 Au범프를 매개로 금속범프(22)에 꽉 눌려지도록 가압하면서 가열한다. 이에 따라, 금과 땜납재료의 합금으로 이루어진 접속부(12)가 형성되고, 접속전극(8)과 금속패턴(11)이 전기적으로 접속된다.While manufacturing the wiring board 3 by the above method, Au bumps are stuck on the connecting electrode 8 of the semiconductor chip 2. After that, the semiconductor chip 2 is flip-chip connected to the wiring board 3. That is, the semiconductor chip 2 is first aligned with respect to the element mounting region 25 of the wiring board 3. Further, the connecting electrode 8 is heated while being pressed to press the metal bump 22 tightly through the Au bump. Thereby, the connection part 12 which consists of an alloy of gold and a solder material is formed, and the connection electrode 8 and the metal pattern 11 are electrically connected.
이상과 같이 하여 배선기판(3)에 반도체칩(2)을 탑재한 후, 반도체칩(2)과 배선기판(3)의 사이에 에폭시수지 등의 수지를 포팅(potting)하여 언더필층(4)을 형성한다. 더욱이, 반도체칩(2) 및 배선기판(3)의 상면이 피복되도록 몰드 수지밀봉체(5)를 형성함으로써, 도 3에 나타낸 반도체 패키지(1)를 얻는다.After the semiconductor chip 2 is mounted on the wiring board 3 as described above, a resin such as epoxy resin is potted between the semiconductor chip 2 and the wiring board 3 to underfill the layer 4. To form. Furthermore, by forming the mold resin sealing body 5 so that the upper surface of the semiconductor chip 2 and the wiring board 3 is covered, the semiconductor package 1 shown in FIG. 3 is obtained.
한편, 상술한 제조프로세스에 있어서, 반도체칩(2)을 배선기판(3)에 플립칩접속할 때의 열처리는, 예컨대 Sn-Ag땜납의 융점 이상의 온도(예컨대, Sn-Ag땜납의 융점보다도 약간 높은 약 240℃)로 행할 수 있다. 이 경우, 거의 완전한 공정(共晶)으로 이루어진 접속부(12)가 얻어지기 때문에, 신뢰성이 높은 강고(强固)한 접합을 형성할 수 있다. 이 가열온도는, 사용하는 땜납재료에 따라 적절히 설정되고, 저융점의 땜납재료를 이용한 경우에는 200∼220℃로 하는 것도 가능하다.On the other hand, in the above-described manufacturing process, the heat treatment when the semiconductor chip 2 is flip-chip connected to the wiring board 3 is, for example, a temperature slightly higher than the melting point of the Sn-Ag solder (for example, slightly higher than the melting point of the Sn-Ag solder). About 240 ° C.). In this case, since the connection part 12 which consists of a nearly perfect process is obtained, the rigid junction which is highly reliable can be formed. This heating temperature is suitably set according to the soldering material to be used, and it is also possible to set it as 200-220 degreeC, when using a low melting point soldering material.
또, 반도체칩(2)의 배선기판(3)으로의 플립칩 접속은, 잘라 내기 전의 배선기판(3), 즉 외부접속단자 구조체(21)에 대해 일괄적으로 행해도 좋고, 잘라 낸 후의 배선기판(3)의 각각에 대해 행해도 좋다. 또, 마찬가지로 언더필층(4)을 형성하기 위한 포팅은, 외부접속단자 구조체(21)에 대해 일괄적으로 행해도 좋고, 잘라 낸 후의 배선기판(3)의 각각에 대해 행해도 좋다. 더욱이, 언더필층(4)은 반도체칩(2)을 배선기판(3)에 탑재하기 전에 설치하는 것도 가능하다.In addition, flip chip connection of the semiconductor chip 2 to the wiring board 3 may be performed collectively with respect to the wiring board 3 before cutting out, ie, the external connection terminal structure 21, and the wiring after cutting out is carried out. You may carry out with respect to each of the board | substrates 3. Similarly, potting for forming the underfill layer 4 may be performed on the external connection terminal structure 21 at once or may be performed on each of the wiring boards 3 after being cut out. Furthermore, the underfill layer 4 may be provided before the semiconductor chip 2 is mounted on the wiring board 3.
이상 설명한 바와 같이, 본 태양에 따른 반도체 패키지(1)에서는, 반도체소자(2)는 본딩 와이어를 이용하는 일없이 배선기판(3)에 탑재되고 있다. 그 때문에, 본 태양에 의하면, 패키지의 박형화가 가능하다.As described above, in the semiconductor package 1 according to this aspect, the semiconductor element 2 is mounted on the wiring board 3 without using a bonding wire. Therefore, according to this aspect, thickness reduction of a package is possible.
또, 본 태양에 따른 반도체 패키지(1)에서는 외부접속단자의 재료로서 땜납재료를 이용하고 있다. 그 때문에, 배선기판(3)을 상술한 방법으로 제조할 수 있다. 즉, 배선기판(3)을 용이하게 고정밀도로 제조할 수 있다. 따라서, 반도체 패키지(1)를 용이하게 고정밀도로 제조할 수 있다.In the semiconductor package 1 according to this aspect, a solder material is used as a material of the external connection terminal. Therefore, the wiring board 3 can be manufactured by the method mentioned above. That is, the wiring board 3 can be manufactured easily with high precision. Therefore, the semiconductor package 1 can be manufactured easily with high precision.
더욱이, 본 태양에 따른 반도체 패키지(1)에서는, 배선기판(3)의 주위에서 외부접속단자(13)의 측면이 노출되어 있다. 즉, 본 태양에 따른 반도체 패키지(1)에서는, 외부접속단자(13)의 재료로서 땜납재료가 이용되는 것에 더하여, 주변장치 타입의 구조가 채용되고 있다. 그 때문에, 반도체 패키지(1)를 실장기판에 탑재할 때에, 실장기판의 표면에 설치된 전극패드와 외부접속단자(13)의 접속에 외부접속단자(13)의 밑면뿐만 아니라 노출된 측면도 이용할 수 있다. 즉, 반도체 패키지(1)를 실장기판에 탑재할 때에, 전극패드의 상면 및 외부접속단자(13)의 측면에 접한 필렛부를 용이하게 형성할 수 있다. 따라서, 본 발명의 제1태양에 의하면, 높은 신뢰성을 실현할 수 있다.Moreover, in the semiconductor package 1 according to this aspect, the side surface of the external connection terminal 13 is exposed around the wiring board 3. That is, in the semiconductor package 1 according to this aspect, a solder material is used as the material of the external connection terminal 13, and a peripheral device type structure is adopted. Therefore, when the semiconductor package 1 is mounted on the mounting substrate, not only the bottom surface of the external connection terminal 13 but also the exposed side surface can be used for the connection between the electrode pad and the external connection terminal 13 provided on the surface of the mounting substrate. . In other words, when the semiconductor package 1 is mounted on the mounting substrate, the fillet portion in contact with the upper surface of the electrode pad and the side surface of the external connection terminal 13 can be easily formed. Therefore, according to the first aspect of the present invention, high reliability can be realized.
다음에는 도 6∼도 8을 참조하여 본 발명의 제2태양에 대해 설명한다.Next, a second aspect of the present invention will be described with reference to FIGS. 6 to 8.
도 6은 본 발명의 제2태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 7은 도 6에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도이다. 도 8은 도 7에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도이다. 또한, 도 6은 도 8에 나타낸 배선기판을 이용함으로써 얻어지는 반도체장치를 나타내고 있고, 도 8의 Ⅵ-Ⅵ선에 따른 단면에 상당하는 구조를 나타내고 있다.6 is a schematic cross-sectional view of a semiconductor device according to a second aspect of the present invention. FIG. 7 is a plan view schematically showing an external connection terminal structure used for manufacturing the semiconductor device shown in FIG. FIG. 8 is a plan view schematically showing a wiring board obtained from the external connection terminal structure shown in FIG. 6 shows a semiconductor device obtained by using the wiring board shown in FIG. 8, and shows a structure corresponding to the cross section taken along the line VI-VI in FIG.
도 6에 나타낸 반도체 패키지(1)는, 구역배열 타입(area array type)의 패키지이다. 즉, 도 6에 나타낸 반도체 패키지(1)에서는, 절연기판(10)에 측벽이 뚫린 관통구멍이 아니라 통상의 관통구멍이 설치되어 있다. 또, 도 6에 나타낸 반도체 패키지(1)에서는, 외부접속단자(13)가 소자탑재영역(25)의 외측뿐만 아니라 소자탑재영역(25)의 내측에도 설치되어 있다. 더욱이, 도 6에 나타낸 반도체 패키지(1)의 접속부(12)는, 도 3에 나타낸 반도체 패키지(1)의 접속부(12)와는 구조가 다르다.The semiconductor package 1 shown in FIG. 6 is a package of an area array type. That is, in the semiconductor package 1 shown in FIG. 6, the through substrate is provided with the normal through hole instead of the through hole through which the side wall is perforated. In addition, in the semiconductor package 1 shown in FIG. 6, the external connection terminal 13 is provided not only outside the element mounting region 25 but also inside the element mounting region 25. Moreover, the connection part 12 of the semiconductor package 1 shown in FIG. 6 differs from the structure of the connection part 12 of the semiconductor package 1 shown in FIG.
도 6에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.The semiconductor package 1 shown in FIG. 6 can be manufactured by the following method, for example.
먼저, 도 7에 나타낸 바와 같이, 복수의 반도체 패키지(1)에 대응한 사이즈의 절연기판(10)을 준비한다. 다음에, 이 절연기판의 한쪽의 주면상에, 복수의 반도체 패키지(1)에 대응하여 금속패턴(11)을 형성한다. 이어서, 금속패턴(11)의 일단에 대응하는 위치에서, 절연기판(10)에 관통구멍(23)을 형성한다. 그 후, 전기도금법에 의해, 이들 관통구멍(23)을 땜납재료로 충전하여 외부접속단자(13)를 형성함과 더불어, 금속패턴(11)의 타단상에 땜납재료로 이루어진 금속범프(22)를 형성한다. 이상과 같이 하여, 도 7에 나타낸 외부접속단자 구조체(21)를 얻는다.First, as shown in FIG. 7, an insulating substrate 10 of a size corresponding to the plurality of semiconductor packages 1 is prepared. Next, a metal pattern 11 is formed on one main surface of the insulating substrate corresponding to the plurality of semiconductor packages 1. Subsequently, a through hole 23 is formed in the insulating substrate 10 at a position corresponding to one end of the metal pattern 11. Thereafter, these through holes 23 are filled with a solder material by an electroplating method to form external connection terminals 13, and the metal bumps 22 made of solder material on the other end of the metal pattern 11 are formed. To form. As described above, the external connection terminal structure 21 shown in FIG. 7 is obtained.
다음으로, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 복수의 배선기판(3)을 얻는다.Next, the plurality of wiring boards 3 are obtained by cutting the external connection terminal structure 21 along the dicing line 24.
상기 방법으로 도 8에 나타낸 배선기판(3)을 제조하는 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 배선기판(3)에 플립칩 접속한다.The wiring board 3 shown in FIG. 8 is manufactured by the above method, while Au bumps are stuck on the connecting electrode 8 of the semiconductor chip 2. After that, the semiconductor chip 2 is flip-chip connected to the wiring board 3.
본 태양에서는, 제1태양과는 달리, 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리는, 땜납재료의 융점보다 낮은 온도로 행한다. 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리에서는, 금속범프(22)뿐만 아니라 외부접속단자(13)도 가열된다. 그러한 열처리는 반도체칩(2)을 가열함으로써 행해지기 때문에, 열처리온도를 땜납재료의 융점 이상으로 한 경우, 도 8에 나타낸 바와 같이소자탑재영역(25)의 내측에 설치된 외부접속단자(13)가 용융되는 일이 있다.In this aspect, unlike the first aspect, the heat treatment when the semiconductor chip 2 is flip-chip connected to the wiring board 3 is performed at a temperature lower than the melting point of the solder material. In the heat treatment when the semiconductor chip 2 is flip-chip connected to the wiring board 3, not only the metal bump 22 but also the external connection terminal 13 is heated. Since such heat treatment is performed by heating the semiconductor chip 2, when the heat treatment temperature is equal to or higher than the melting point of the solder material, as shown in Fig. 8, the external connection terminal 13 provided inside the element mounting region 25 is formed. It may melt.
그에 반해, 상기 열처리를 땜납재료의 융점보다 낮은 온도로 행한 경우, 소자탑재영역(25)의 내측에 설치된 외부접속단자(13)가 용융되는 일은 없다. 게다가, 이 경우, 땜납재료가 용융되지 않기 때문에, 접속부(12)의 높이를 고정밀도로 제어할 수 있다. 더욱이, 그러한 온도로 열처리를 행한 경우, 땜납재료가 용융되지 않기 때문에, 금이 땜납재료내로 확산되는 속도를 느리게 할 수 있다. 따라서, 도 9에 나타낸 3층 구조의 접속부(12)를 용이하게 형성할 수 있다.On the other hand, when the heat treatment is performed at a temperature lower than the melting point of the solder material, the external connection terminal 13 provided inside the element mounting region 25 does not melt. In addition, in this case, since the solder material does not melt, the height of the connecting portion 12 can be controlled with high accuracy. Moreover, when the heat treatment is performed at such a temperature, the solder material is not melted, and thus the speed at which gold diffuses into the solder material can be slowed down. Therefore, the connection part 12 of the three-layer structure shown in FIG. 9 can be formed easily.
도 9는 도 6에 나타낸 반도체장치의 접속부의 일례를 개략적으로 나타낸 단면도이다. 도 9에 나타낸 접속부(12)는, 금속범프(22)에 이용한 것과 동일한 땜납재료, 예컨대 Sn-Ag땜납으로 이루어진 제1도전층(31), 그 땜납재료와 금의 합금, 예컨대 Au-Sn합금으로 이루어진 제2도전층(32) 및 금으로 이루어진 제3도전층(33)이 절연기판(10)측으로부터 순차 적층된 구조를 형성하고 있다. 이러한 구조의 도전층(12)은 동으로 이루어진 금속패턴(11) 및 알루미늄으로 이루어진 접속전극(8)의 쌍방에 대해 충분히 높은 접합강도를 가지고 있다. 따라서, 상기 열처리를 땜납재료의 융점보다 낮은 온도로 행함으로써, 접속부(12)의 높이를 고정밀도로 제어할 수 있고, 높은 신뢰성을 실현할 수 있다. 한편, 상기 열처리는 땜납재료의 융점보다 낮은 온도로 행하면 좋고, 150℃ 이상이면서 땜납재료의 융점보다 낮은 온도로 행하는 것이 바람직하다.FIG. 9 is a cross-sectional view schematically showing an example of a connecting portion of the semiconductor device shown in FIG. 6. The connecting portion 12 shown in Fig. 9 is a first conductive layer 31 made of the same solder material as that used for the metal bumps 22, for example, Sn-Ag solder, an alloy of the solder material and gold, such as Au-Sn alloy. The second conductive layer 32 made of gold and the third conductive layer 33 made of gold form a stacked structure sequentially from the insulating substrate 10 side. The conductive layer 12 having such a structure has a sufficiently high bonding strength with respect to both the metal pattern 11 made of copper and the connecting electrode 8 made of aluminum. Therefore, by performing the heat treatment at a temperature lower than the melting point of the solder material, the height of the connecting portion 12 can be controlled with high precision, and high reliability can be realized. On the other hand, the heat treatment may be performed at a temperature lower than the melting point of the solder material, and is preferably performed at a temperature lower than the melting point of the solder material at 150 ° C or higher.
이상과 같이 하여 배선기판(3)에 반도체칩(2)을 탑재한 후, 반도체칩(2)과 배선기판(3)의 사이에 에폭시수지 등의 수지를 포팅하여 언더필층(4)을 형성한다.더욱이, 반도체칩(2) 및 배선기판(3)의 상면이 피복되도록 몰드 수지밀봉체(5)를 형성함으로써, 도 8에 나타낸 반도체 패키지(1)를 얻는다.After the semiconductor chip 2 is mounted on the wiring board 3 as described above, an underfill layer 4 is formed by potting a resin such as an epoxy resin between the semiconductor chip 2 and the wiring board 3. Furthermore, the semiconductor package 1 shown in FIG. 8 is obtained by forming the mold resin sealing body 5 so that the upper surfaces of the semiconductor chip 2 and the wiring board 3 are covered.
이상 설명한 바와 같이, 본 태양에 따른 반도체 패키지(1)에서는, 반도체소자(2)는 본딩 와이어를 이용하는 일없이 배선기판(3)에 탑재되고 있다. 그 때문에, 본 태양에 의하면, 패키지의 박형화가 가능하다.As described above, in the semiconductor package 1 according to this aspect, the semiconductor element 2 is mounted on the wiring board 3 without using a bonding wire. Therefore, according to this aspect, thickness reduction of a package is possible.
또, 본 태양에 따른 반도체 패키지(1)에서는 외부접속단자의 재료로서 땜납재료를 이용하고 있다. 그 때문에, 배선기판(3)을 상술한 방법으로 제조할 수 있다. 즉, 배선기판(3)을 용이하게 고정밀도로 제조할 수 있다. 따라서, 반도체 패키지(1)를 용이하게 고정밀도로 제조할 수 있다.In the semiconductor package 1 according to this aspect, a solder material is used as a material of the external connection terminal. Therefore, the wiring board 3 can be manufactured by the method mentioned above. That is, the wiring board 3 can be manufactured easily with high precision. Therefore, the semiconductor package 1 can be manufactured easily with high precision.
더욱이, 본 태양에서는, 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리를 땜납재료의 융점보다 낮은 온도로 행함으로써, 3층 구조의 접속부(12)를 형성하고 있다. 그 때문에, 본 태양에 의하면, 접속부(12)의 높이를 고정밀도로 제어하는 것 및 높은 신뢰성을 실현할 수 있다.Moreover, in this aspect, the heat-treatment at the time of flip-chip-connecting the semiconductor chip 2 to the wiring board 3 is performed at the temperature lower than melting | fusing point of a solder material, and the connection part 12 of a three-layer structure is formed. Therefore, according to this aspect, the height of the connection part 12 can be controlled with high precision, and high reliability can be implement | achieved.
다음에는 도 10을 참조하여 본 발명의 제3태양에 대해 설명한다.Next, a third embodiment of the present invention will be described with reference to FIG.
도 10은 본 발명의 제3태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 10에 나타낸 반도체 패키지(1)는, 몰드 수지밀봉체(5)가 설치되어 있지 않은 것 이외는 도 6에 나타낸 반도체 패키지(1)와 마찬가지의 구조를 갖추고 있다.10 is a schematic cross-sectional view of a semiconductor device according to a third aspect of the present invention. The semiconductor package 1 shown in FIG. 10 has the same structure as the semiconductor package 1 shown in FIG. 6 except that the mold resin sealing body 5 is not provided.
이와 같이 몰드 수지밀봉체(5)가 설치되어 있지 않은 경우, 반도체 패키지(1)를 보다 박형화할 수 있다. 예컨대, 두께가 50㎛의 반도체칩(2)을 사용한 경우에는, 반도체 패키지(1)의 두께를 130㎛ 정도로 할 수 있다. 한편, 보다 높은 강도가 필요하게 되는 경우에는, 보다 두꺼운 반도체칩(2)을 사용할 수도 있다.Thus, when the mold resin sealing body 5 is not provided, the semiconductor package 1 can be made thinner. For example, when the semiconductor chip 2 of 50 micrometers in thickness is used, the thickness of the semiconductor package 1 can be about 130 micrometers. On the other hand, when higher strength is required, a thicker semiconductor chip 2 may be used.
그런데, 상술한 제1∼제3태양에 따른 반도체 패키지(1)는, 실장기판에 탑재할 때에 이하의 문제를 일으키는 경우가 있다. 도 11a∼도 11c를 참조하면서 설명한다.Incidentally, the semiconductor packages 1 according to the first to third aspects described above may cause the following problems when mounted on a mounting substrate. It demonstrates, referring FIG. 11A-FIG. 11C.
도 11a∼도 11c는 각각 본 발명의 제2 및 제3태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도이다. 도 11a∼도 11c에 있어서, 반도체 패키지(1)에 대해서는 절연기판(10), 금속패턴(11) 및 외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.11A to 11C are cross-sectional views schematically illustrating a process of mounting a semiconductor package according to the second and third aspects of the present invention on a mounting substrate, respectively. 11A to 11C, only the insulating substrate 10, the metal pattern 11, and the external connection terminal 13 are shown for the semiconductor package 1, and other members are omitted.
도 11a에 있어서, 폴리이미드 필름과 같은 절연기판(10)의 한쪽의 주면상에는 동 등으로 이루어진 금속패턴(11)이 형성되어 있다. 절연기판(10)에는 금속패턴(11)의 이면을 부분적으로 노출시키도록 관통구멍이 형성되어 있다. 이 관통구멍에는 땜납재료로 이루어진 외부접속단자(13)가 그 선단부가 절연기판(10)으로부터 돌출하도록 매립되어 있다. 여기서, 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이다. 또, 땜납재료로서는 Sn-Pb공정땜납(Sn 63질량%, Pb 37질량%, 융점 183℃)이 이용되고, 외부접속단자(13)내에서 땜납재료의 조성은 균일하다.In Fig. 11A, a metal pattern 11 made of copper or the like is formed on one main surface of an insulating substrate 10 such as a polyimide film. The insulating substrate 10 is formed with a through hole to partially expose the back surface of the metal pattern 11. In this through hole, an external connection terminal 13 made of a solder material is embedded so that the tip thereof protrudes from the insulating substrate 10. Here, the length in the direction perpendicular to the main surface of the insulating substrate 10 of the external connection terminal 13 is 40 μm. In addition, Sn-Pb eutectic solder (Sn 63 mass%, Pb 37 mass%, melting | fusing point 183 degreeC) is used as a solder material, and the composition of a solder material is uniform in the external connection terminal 13.
반도체 패키지(1)를 실장기판(41)에 탑재하는 경우, 먼저 도 11b에 나타낸 바와 같이 실장기판(41)의 한쪽의 주면에 설치된 전극패드(42)상에 땜납페이스트혹은 플럭스(43)를 공급한다. 다음에, 전체를 가열하여 땜납재료를 용융시키고, 외부접속단자(13)와 전극패드(42)를 접속한다. 여기서, 땜납페이스트 혹은 플럭스(43)는 외부접속단자(13)의 이면에 형성된 산화막을 제거하여 외부접속단자(13)와 전극패드(42)의 접속을 촉진한다.In the case where the semiconductor package 1 is mounted on the mounting substrate 41, the solder paste or the flux 43 is first supplied to the electrode pad 42 provided on one main surface of the mounting substrate 41 as shown in Fig. 11B. do. Next, the whole is heated to melt the solder material, and the external connection terminal 13 and the electrode pad 42 are connected. Here, the solder paste or the flux 43 removes the oxide film formed on the rear surface of the external connection terminal 13 to facilitate the connection between the external connection terminal 13 and the electrode pad 42.
이 방법에 의해, 반도체 패키지(1)를 실장기판(41)에 탑재하는 것이 가능하다. 그렇지만, 땜납재료가 급속히 용융되는 경우에는, 도 11c에 나타낸 바와 같이 외부접속단자(13)가 금속패턴(11)으로부터 박리되는 경우가 있다. 이러한 외부접속단자(13)의 박리를 방지하기 위해, 도 12에 나타낸 구조를 채용할 수 있다.By this method, the semiconductor package 1 can be mounted on the mounting substrate 41. However, when the solder material is melted rapidly, the external connection terminal 13 may be peeled from the metal pattern 11 as shown in Fig. 11C. In order to prevent such peeling of the external connection terminal 13, the structure shown in FIG. 12 can be employ | adopted.
도 12는 본 발명의 제2 및 제3태양에 따른 반도체 패키지로 이용되는 구조의 일례를 개략적으로 나타낸 단면도이다. 도 12에 있어서, 외부접속단자(13)와 금속패턴(11)의 사이에는 니켈층(46)이 개재되어 있다. 땜납재료의 니켈에 대한 습윤성(濕潤性)은 땜납재료의 동에 대한 습윤성보다 높다. 그 때문에, 도 12에 나타낸 구조에 의하면, 도 11에 나타낸 바와 같은 외부접속단자(13)의 박리를 방지할 수 있다. 그렇지만, 그 반면으로, 니켈층(46)을 설치한 경우, Sn과 Ni의 금속간 화합물이 형성되기 때문에, 외부접속단자(13)의 접속강도가 저하하는 경우가 있다.12 is a cross-sectional view schematically showing an example of a structure used as a semiconductor package according to the second and third aspects of the present invention. In FIG. 12, a nickel layer 46 is interposed between the external connection terminal 13 and the metal pattern 11. The wettability of the solder material to nickel is higher than the wettability of the solder material to copper. Therefore, according to the structure shown in FIG. 12, peeling of the external connection terminal 13 as shown in FIG. 11 can be prevented. However, on the other hand, when the nickel layer 46 is provided, since the intermetallic compound of Sn and Ni is formed, the connection strength of the external connection terminal 13 may fall.
이하에 설명하는 본 발명의 제4태양은, 그러한 문제에 대해 유효한 해결법을 제공한다. 제4태양에 대해서는 도 13a∼도 13c를 참조하면서 설명한다.The fourth aspect of the present invention described below provides an effective solution to such a problem. The fourth embodiment will be described with reference to Figs. 13A to 13C.
도 13a∼도 13c는 각각 본 발명의 제4태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도이다. 도 13a∼도 13c에 있어서, 반도체 패키지(1)에 대해서는 절연기판(10), 금속패턴(11) 및외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.13A to 13C are cross-sectional views schematically illustrating a process of mounting a semiconductor package according to a fourth aspect of the present invention on a mounting substrate, respectively. 13A to 13C, only the insulating substrate 10, the metal pattern 11, and the external connection terminal 13 are shown for the semiconductor package 1, and the other members are omitted.
본 태양에 따른 반도체 패키지(1)는, 외부접속단자(13)가 도 13a에 나타낸 구조를 갖는 것 이외는 제2태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 본 태양에 있어서, 외부접속단자(13)는 금속패턴(11)상에 형성된 영역(13a)과, 영역(13a)상에 형성된 영역(13b)으로 구성되어 있다. 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이고, 영역(13a)의 두께는 예컨대 10㎛이다. 영역(13a)은 Sn-Pb땜납재료로 구성되어 있지만, 그 조성은 공융조성으로부터 벗어나고 있다(예컨대, Sn 55질량%, Pb 45질량%). 그 때문에, 영역(13a)을 구성하는 땜납재료의 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다.The semiconductor package 1 according to this aspect has the same structure as the semiconductor package 1 according to the second aspect except that the external connection terminal 13 has the structure shown in FIG. 13A. In this embodiment, the external connection terminal 13 is composed of a region 13a formed on the metal pattern 11 and a region 13b formed on the region 13a. The length in the direction perpendicular to the main surface of the insulating substrate 10 of the external connection terminal 13 is 40 mu m, and the thickness of the region 13a is 10 mu m, for example. Although the area | region 13a is comprised from Sn-Pb solder material, the composition deviates from eutectic composition (for example, 55 mass% Sn and 45 mass% Pb). Therefore, melting | fusing point of the solder material which comprises the area | region 13a is higher than eutectic point (for example, about 210 degreeC). On the other hand, the region 13b is composed of eutectic Sn-Pb solder (Sn 63 mass%, Pb 37 mass%), and therefore the melting point thereof is the eutectic point (183 ° C).
도 13a에 나타낸 구조를 갖는 반도체 패키지(1)를 실장기판에 탑재하는 경우, 먼저 도 13b에 나타낸 바와 같이 실장기판(41)의 한쪽의 주면에 설치된 전극패드(42)상에 땜납페이스트 혹은 플럭스(43)를 공급한다. 다음에, 전체를 가열하여 외부접속단자(13)와 전극패드(42)를 접속한다. 이 열처리는, 영역(13a)이 용융되지 않고 영역(13b)이 용융되도록 행한다. 이에 따라, 도 13c에 나타낸 바와 같이, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.In the case where the semiconductor package 1 having the structure shown in FIG. 13A is mounted on a mounting substrate, first, as shown in FIG. 13B, a solder paste or a flux (or solder) is formed on an electrode pad 42 provided on one main surface of the mounting substrate 41. 43). Next, the whole is heated, and the external connection terminal 13 and the electrode pad 42 are connected. This heat treatment is performed such that the region 13b is melted without melting the region 13a. As a result, as shown in FIG. 13C, the semiconductor package 1 can be mounted on the mounting substrate 41 without causing peeling of the external connection terminal 13.
또한, 통상 상기 열처리의 온도상승속도는 4∼5℃/초이므로, 영역(13a)의 융점이 약 210℃이고 영역(13b)의 융점이 183℃인 경우, 영역(13b)이 용융되고 나서영역(13a)이 용융되기까지 6∼8초 정도의 시간을 요한다. 따라서, 상기 열처리를 영역(13a)이 용융되지 않고 영역(13b)이 용융되도록 제어하는 것은 용이하다.In addition, since the temperature increase rate of the heat treatment is usually 4 to 5 ° C / sec, when the melting point of the region 13a is about 210 ° C and the melting point of the region 13b is 183 ° C, the region 13b is melted. It takes about 6 to 8 seconds to melt (13a). Therefore, it is easy to control the heat treatment so that the region 13a is not melted and the region 13b is melted.
또, 영역(13a) 및 영역(13b)을 갖는 외부접속단자(13)는 전류밀도를 변화시키면서 전기도금을 행함으로써 형성할 수 있다. 예컨대, Sn-Pb땜납으로 이루어진 외부접속단자(13)를 형성하는 경우에는, 전류밀도를 크게 하면 Sn-Pb땜납중의 Sn의 농도가 높아지고, 전류밀도를 작게 하면 Sn-Pb땜납중의 Sn의 농도가 낮아진다. 따라서, 전기도금법으로 외부접속단자(13)를 형성하는 경우, 초기의 단계에서 전류밀도를 작게 하고, 그 후 전류밀도를 높임으로써, 영역(13a) 및 영역(13b)을 형성할 수 있다.In addition, the external connection terminal 13 having the region 13a and the region 13b can be formed by electroplating while varying the current density. For example, in the case of forming the external connection terminal 13 made of Sn-Pb solder, when the current density is increased, the concentration of Sn in the Sn-Pb solder is increased, and when the current density is decreased, the Sn in the Sn-Pb solder is reduced. The concentration is lowered. Therefore, when the external connection terminal 13 is formed by the electroplating method, the region 13a and the region 13b can be formed by decreasing the current density in the initial stage and then increasing the current density.
다음에는 도 14를 참조하여 본 발명의 제5태양에 대해 설명한다.Next, a fifth embodiment of the present invention will be described with reference to FIG.
도 14는 본 발명의 제5태양에 따른 반도체 패키지의 일부를 개략적으로 나타낸 단면도이다. 도 14에 있어서, 절연기판(10), 금속패턴(11) 및 외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.14 is a schematic cross-sectional view of a portion of a semiconductor package according to the fifth aspect of the present invention. In Fig. 14, only the insulating substrate 10, the metal pattern 11, and the external connection terminal 13 are shown, and other members are omitted.
본 태양에 따른 반도체 패키지(1)는, 외부접속단자(13)가 도 14에 나타낸 구조를 갖는 것 이외는 제2태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 또, 본 태양에 따른 반도체 패키지(1)의 외부접속단자(13)는 제4태양에 따른 반도체 패키지(1)의 외부접속단자(13)와 유사한 구조를 갖고 있다.The semiconductor package 1 according to this aspect has the same structure as the semiconductor package 1 according to the second aspect except that the external connection terminal 13 has the structure shown in FIG. 14. In addition, the external connection terminal 13 of the semiconductor package 1 according to this aspect has a structure similar to the external connection terminal 13 of the semiconductor package 1 according to the fourth aspect.
본 태양에 있어서, 외부접속단자(13)는 제4태양에서 설명한 영역(13a) 및 영역(13b)에 더하여, 영역(13a)과 영역(13b)의 사이에 영역(13c)을 갖추고 있다. 이 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이다. 또,영역(13a)의 두께는 10㎛이고, 영역(13c)의 두께는 10∼20㎛이며, 영역(13b)의 두께는 20∼40㎛이다.In this embodiment, the external connection terminal 13 includes a region 13c between the region 13a and the region 13b in addition to the regions 13a and 13b described in the fourth aspect. The length of the external connection terminal 13 in the direction perpendicular to the main surface of the insulating substrate 10 is 40 mu m. Moreover, the thickness of the area | region 13a is 10 micrometers, the thickness of the area | region 13c is 10-20 micrometers, and the thickness of the area | region 13b is 20-40 micrometers.
영역(13a)은 공융조성으로부터 벗어난 조성의 Sn-Pb땜납재료(예컨대, Sn 55질량%, Pb 45질량%)로 구성되어 있고, 그 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다. 또, 영역(13c)의 조성은 영역(13a)측의 조성이 영역(13a)의 조성과 동일하게 되고 영역(13b)측의 조성이 영역(13b)의 조성과 동일하게 되는 구배(句配)를 갖고 있다. 이러한 구조를 채용한 경우라도, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.The region 13a is made of Sn-Pb solder material (for example, 55 mass% of Sn and 45 mass% of Pb) having a composition deviating from the eutectic composition, and its melting point is higher than the eutectic point (for example, about 210 ° C). On the other hand, the region 13b is composed of eutectic Sn-Pb solder (Sn 63 mass%, Pb 37 mass%), and therefore the melting point thereof is the eutectic point (183 ° C). The composition of the region 13c is a gradient in which the composition on the region 13a is the same as the composition of the region 13a and the composition on the region 13b is the same as the composition of the region 13b. Have Even when such a structure is adopted, the semiconductor package 1 can be mounted on the mounting substrate 41 without causing peeling of the external connection terminal 13.
다음에는 도 15a 및 도 15b와 도 16a 및 도 16b를 참조하여 본 발명의 제6태양에 대해 설명한다.Next, a sixth aspect of the present invention will be described with reference to FIGS. 15A and 15B and FIGS. 16A and 16B.
도 15a는 본 발명의 제6태양에 따른 반도체 패키지의 일부를 개략적으로 나타낸 평면도이다. 도 15b는 도 15a에 나타낸 구조의 ⅩⅤB-ⅩⅤB선에 따른 단면도이다. 또, 도 16a는 도 15a에 나타낸 반도체 패키지를 실장기판에 탑재함으로써 얻어지는 구조의 일부를 개략적으로 나타낸 평면도이다. 도 16b는 도 16a에 나타낸 구조의 ⅩⅥB-ⅩⅥB선에 따른 단면도이다.15A is a plan view schematically illustrating a portion of a semiconductor package according to a sixth aspect of the present invention. FIG. 15B is a cross-sectional view taken along line XVB-XVB of the structure shown in FIG. 15A. 16A is a plan view schematically showing a part of the structure obtained by mounting the semiconductor package shown in FIG. 15A on a mounting substrate. FIG. 16B is a cross-sectional view taken along line VIVI-VIVIB of the structure shown in FIG. 16A.
본 태양에 따른 반도체 패키지(1)는, 제4태양에서 설명한 외부접속단자(13)를 이용하는 것 이외는 제1태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 즉, 본 태양에 따른 반도체 패키지(1)에서는, 주변장치 타입의 구조를채용하고 있는 것에 더하여, 외부접속단자(13)가 금속패턴(11)상에 형성된 영역(13a)과, 영역(13a)상에 형성된 영역(13b)으로 구성되어 있다.The semiconductor package 1 according to the present aspect has the same structure as the semiconductor package 1 according to the first aspect except for using the external connection terminal 13 described in the fourth aspect. That is, in the semiconductor package 1 according to this aspect, in addition to adopting the structure of the peripheral device type, the region 13a and the region 13a in which the external connection terminals 13 are formed on the metal pattern 11 are provided. It consists of the area | region 13b formed on it.
이 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이고, 영역(13a)의 두께는 10㎛이다. 영역(13a)은 Sn-Pb땜납재료로 구성되어 있지만, 그 조성은 공융조성으로부터 벗어나고 있다(예컨대, Sn 55질량%, Pb 45질량%). 그 때문에, 영역(13a)을 구성하는 땜납재료의 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다.The length of the external connection terminal 13 in the direction perpendicular to the main surface of the insulating substrate 10 is 40 mu m, and the thickness of the region 13a is 10 mu m. Although the area | region 13a is comprised from Sn-Pb solder material, the composition deviates from eutectic composition (for example, 55 mass% Sn and 45 mass% Pb). Therefore, melting | fusing point of the solder material which comprises the area | region 13a is higher than eutectic point (for example, about 210 degreeC). On the other hand, the region 13b is composed of eutectic Sn-Pb solder (Sn 63 mass%, Pb 37 mass%), and therefore the melting point thereof is the eutectic point (183 ° C).
이러한 구조의 반도체 패키지(1)를 실장기판(41)에 탑재한 경우, 도 16a 및 도 16b에 나타낸 바와 같이 전극패드(42)의 상면 및 외부접속단자(13)의 측면에 접한 필렛부(51)를 용이하게 형성할 수 있다. 따라서, 높은 신뢰성을 실현할 수 있다. 덧붙여서, 이 경우 외부접속단자(13)는 영역(13a) 및 영역(13b)으로 구성되어 있으므로, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.When the semiconductor package 1 having such a structure is mounted on the mounting substrate 41, as shown in FIGS. 16A and 16B, the fillet portion 51 in contact with the upper surface of the electrode pad 42 and the side surface of the external connection terminal 13 is provided. ) Can be easily formed. Therefore, high reliability can be realized. In addition, in this case, since the external connection terminal 13 is composed of the region 13a and the region 13b, the semiconductor package 1 is mounted on the mounting substrate 41 without causing the external connection terminal 13 to peel off. can do.
이상 설명한 제4∼제6태양에서는, 영역(13b)을 공융조성의 땜납재료로 구성했지만, 영역(13b)은 공융조성으로부터 벗어난 조성의 땜납재료로 구성할 수도 있다. 예컨대, 영역(13a)을 55질량%의 Sn과 45질량%의 Pb를 함유한 땜납재료로 구성하고, 영역(13b)을 60질량%의 Sn과 40질량%의 Pb를 함유한 땜납재료로 구성해도 좋다. 즉, 영역(13b)을 구성하는 땜납재료는, 그 융점이 영역(13a)을 구성하는 땜납재료의 융점보다 낮으면, 어떠한 조성이어도 좋다. 또, 영역(13a∼13c)의 두께도,상기 수치에 한정되는 것이 아니라 여러 가지의 수치를 취할 수 있다.In the fourth to sixth embodiments described above, the region 13b is made of a eutectic solder material, but the region 13b may be made of a solder material having a composition deviating from the eutectic composition. For example, the region 13a is composed of a solder material containing 55 mass% of Sn and 45 mass% of Pb, and the region 13b is composed of a solder material containing 60 mass% of Sn and 40 mass% of Pb. You may also That is, the solder material constituting the region 13b may be of any composition as long as its melting point is lower than the melting point of the solder material constituting the region 13a. The thicknesses of the regions 13a to 13c are not limited to the above numerical values, but can also take various numerical values.
더욱이, 제4∼제6태양에서는, 외부접속단자(13)를 Sn-Pb땜납으로 구성했지만, 그 이외의 땜납재료를 이용하는 것도 가능하다. 외부접속단자(13)에 이용되는 땜납재료로서는, 예컨대 Sn-Ag땜납, Sn-Zn땜납 및 그들에 Cu, Bi, Sb 등의 원소를 첨가한 땜납 등을 들 수 있다.Further, in the fourth to sixth aspects, the external connection terminal 13 is composed of Sn-Pb solder, but other solder materials may be used. Examples of the solder material used for the external connection terminal 13 include Sn-Ag solder, Sn-Zn solder, and solder in which elements such as Cu, Bi, and Sb are added thereto.
일례로서 Sn-Ag땜납에 대해 설명한다. 공융조성의 Sn-Ag땜납(Sn 96.5질량%, Ag 10질량%)은 약 221℃의 융점을 갖고 있다. 또, 90질량%의 Sn과 10질량%의 Ag를 함유한 Sn-Ag땜납은 약 300℃의 융점을 갖고 있다. 따라서, 영역(13a)을 융점이 약 300℃의 Sn-Ag땜납으로, 그리고 영역(13b)을 융점이 약 221℃의 Sn-Ag땜납으로 구성하고, 또한 열처리온도를 약 260℃로 하면, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.As an example, Sn-Ag solder will be described. The eutectic Sn-Ag solder (Sn 96.5 mass%, Ag 10 mass%) has melting | fusing point of about 221 degreeC. Moreover, Sn-Ag solder containing 90 mass% Sn and 10 mass% Ag has melting | fusing point of about 300 degreeC. Therefore, when the region 13a is composed of Sn-Ag solder having a melting point of about 300 ° C. and the region 13b is composed of Sn-Ag solder having a melting point of about 221 ° C., and the heat treatment temperature is about 260 ° C., the external The semiconductor package 1 can be mounted on the mounting substrate 41 without causing peeling of the connecting terminal 13.
또한, 상술한 층구조를 갖는 외부접속단자(13)와 금속범프(22)를 동시에 형성하면, 그 금속범프(22)도 마찬가지의 층구조를 갖는 것으로 된다. 즉, 이 경우 예컨대 금속패턴(11)상에 형성된 고융점의 영역과, 고융점의 영역상에 형성된 저융점의 영역을 갖는 금속범프(22)가 얻어진다.If the external connection terminal 13 and the metal bumps 22 having the above-described layer structure are formed at the same time, the metal bumps 22 also have the same layer structure. That is, in this case, for example, a metal bump 22 having a region of high melting point formed on the metal pattern 11 and a region of low melting point formed on the region of high melting point is obtained.
다음에는 도 17을 참조하여 본 발명의 제7태양에 대해 설명한다.Next, a seventh aspect of the present invention will be described with reference to FIG.
도 17은 본 발명의 제7태양에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 17에 나타낸 반도체 패키지(1)는, 언더필층(4)이 반도체칩(2)과 배선기판(3)의 사이뿐만 아니라 배선기판(3)의 상면 전체를 덮도록 설치되어 있는 것 이외는, 도 3에 나타낸 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다.17 is a schematic cross-sectional view of a semiconductor package according to a seventh aspect of the present invention. The semiconductor package 1 shown in FIG. 17 is provided so that the underfill layer 4 covers not only the semiconductor chip 2 and the wiring board 3 but also the entire upper surface of the wiring board 3. It has a structure similar to the semiconductor package 1 shown in FIG.
이러한 구조에 의하면, 제1태양에서 설명한 효과가 얻어지는 것에 더하여, 몰드 수지밀봉체(5)나 접속부(12) 등에 가해지는 응력을 분산 혹은 저감할 수 있다. 또, 도 17에 나타낸 반도체 패키지(1)에서는 언더필층(4) 등이 외부접속단자(13)의 위쪽에도 설치되어 있으므로, 도 16a 및 도 16b에 나타낸 바와 같이 실장기판(41)에 탑재한 경우, 외부접속단자(13)의 금속패턴(11)으로부터의 박리가 생기기 어렵다. 따라서, 본 태양에 의하면, 보다 높은 신뢰성을 실현할 수 있다.According to such a structure, in addition to the effect demonstrated by 1st aspect, the stress applied to the mold resin sealing body 5, the connection part 12, etc. can be disperse | distributed or reduced. In the semiconductor package 1 shown in FIG. 17, the underfill layer 4 and the like are also provided on the upper side of the external connection terminal 13, so that the case is mounted on the mounting substrate 41 as shown in FIGS. 16A and 16B. It is difficult to produce peeling of the external connection terminal 13 from the metal pattern 11. Therefore, according to this aspect, higher reliability can be achieved.
도 17에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.The semiconductor package 1 shown in FIG. 17 can be manufactured by the following method, for example.
먼저, 제1태양에서 설명한 것과 마찬가지의 방법에 의해, 도 4에 나타낸 외부접속단자 구조체(21)를 얻는다. 다음에, 외부접속단자 구조체(21)의 금속범프(22)가 형성된 면에 그 면 전체를 덮도록 언더필층(4)을 붙인다.First, the external connection terminal structure 21 shown in FIG. 4 is obtained by the same method as described in the first aspect. Next, the underfill layer 4 is attached to the surface on which the metal bumps 22 of the external connection terminal structure 21 are formed so as to cover the entire surface.
그 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 외부접속단자 구조체(21)에 플립칩 접속한다. 즉, 먼저 반도체칩(2)을 외부접속단자 구조체(21)의 소자탑재영역(25)에 대해 위치정합한다. 더욱이, 접속전극(8)이 Au범프를 매개로 금속범프(22)에 꽉 눌려지도록 가압하면서 가열한다. 이에 따라, 금과 땜납재료의 합금으로 이루어진 접속부(12)가 형성되고, 접속전극(8)과 금속패턴(11)이 전기적으로 접속된다. 한편, 반도체칩(2)을 플립칩 접속할 때의 열처리는, 제2태양에서 설명한 바와 같이 땜납재료의 융점보다 낮은 온도로 행하는 것이 바람직하다. 이에 따라, 도 9에 나타낸 바와 같은 구조를 갖는접속부(12)를 형성할 수 있다.On the other hand, Au bumps are stuck on the connection electrode 8 of the semiconductor chip 2. Thereafter, the semiconductor chip 2 is flip-chip connected to the external connection terminal structure 21. That is, the semiconductor chip 2 is first aligned with respect to the element mounting region 25 of the external connection terminal structure 21. Further, the connecting electrode 8 is heated while being pressed to press the metal bump 22 tightly through the Au bump. Thereby, the connection part 12 which consists of an alloy of gold and a solder material is formed, and the connection electrode 8 and the metal pattern 11 are electrically connected. On the other hand, it is preferable to perform heat processing at the time of flip-chip-connecting the semiconductor chip 2 at the temperature lower than melting | fusing point of a solder material, as demonstrated in 2nd aspect. Thereby, the connection part 12 which has a structure as shown in FIG. 9 can be formed.
이상과 같이 하여 외부접속단자 구조체(21)에 반도체칩(2)을 탑재한 후, 반도체칩(2) 및 언더필층(4)의 노출면이 피복되도록 몰드 수지밀봉체(5)를 형성한다. 이어서, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 도 17에 나타낸 반도체 패키지(1)를 얻는다.After the semiconductor chip 2 is mounted on the external connection terminal structure 21 as described above, the mold resin sealing body 5 is formed so that the exposed surfaces of the semiconductor chip 2 and the underfill layer 4 are covered. Subsequently, the external connection terminal structure 21 is cut along the dicing line 24 to obtain the semiconductor package 1 shown in FIG.
이러한 방법에 의하면, 접속부(12)를 형성하기 위한 열처리에 앞서, 금속패턴(11)이 언더필층(4)에 덮이기 때문에, 금속패턴(11)의 표면의 산화를 방지할 수 있다. 따라서, 금속패턴(11)의 표면으로부터 박리가 발생하는 것을 억제할 수 있다.According to this method, since the metal pattern 11 is covered by the underfill layer 4 prior to the heat treatment for forming the connecting portion 12, the surface of the metal pattern 11 can be prevented from being oxidized. Therefore, peeling off from the surface of the metal pattern 11 can be suppressed.
또, 이러한 방법에서는, 외부접속단자 구조체(21)에 1개의 언더필층(4)을 붙이고, 그 후 외부접속단자 구조체(21)를 복수의 배선기판(3)으로 분할하기 때문에, 제조프로세스가 간략화되고, 생산성이 높아진다.In this method, one underfill layer 4 is attached to the external connection terminal structure 21, and the external connection terminal structure 21 is then divided into a plurality of wiring boards 3, thereby simplifying the manufacturing process. And productivity increases.
이상 설명한 바와 같이 본 발명에서는, 절연기판과, 그 한쪽의 주면에 설치된 배선, 배선의 일단에 접속된 금속범프 및, 절연기판의 관통구멍에 매립되고 또한 배선의 타단과 전기적으로 접속된 외부접속단자를 갖춘 배선기판이 이용된다. 또, 본 발명에서는 반도체소자는 본딩 와이어를 사용하는 일없이 이 배선기판에 탑재된다. 그 때문에, 본 발명에 의하면, 종래기술에 비해 반도체장치의 박형화가 가능하다.As described above, in the present invention, an external connection terminal embedded in an insulating substrate, a wiring provided on one main surface thereof, a metal bump connected to one end of the wiring, and a through hole of the insulating substrate and electrically connected to the other end of the wiring. Wiring boards equipped with In the present invention, the semiconductor element is mounted on the wiring board without using the bonding wire. Therefore, according to the present invention, the semiconductor device can be made thinner as compared with the prior art.
또, 배선기판과 반도체소자의 간극을 충전하는 절연수지층이 배선기판의 반도체소자를 탑재한 주면 전체를 덮도록 설치되기 때문에, 몰드 수지밀봉체나 접속부 등에 가해지는 응력을 분산 혹은 저감할 수 있고, 배선 표면의 산화를 방지할 수 있으며, 생산성을 높일 수 있다.In addition, since the insulating resin layer filling the gap between the wiring board and the semiconductor element covers the entire main surface on which the semiconductor element of the wiring board is mounted, the stress applied to the mold resin sealing body or the connecting portion can be dispersed or reduced. Oxidation of the wiring surface can be prevented and productivity can be improved.
또, 주변장치 타입의 구조를 채용하고 또한 외부접속단자의 재료로서 땜납재료를 사용한 경우, 배선기판을 실장기판에 탑재할 때에 필렛부를 용이하게 형성할 수 있다.In addition, when the peripheral device type structure is adopted and a solder material is used as the material of the external connection terminal, the fillet portion can be easily formed when the wiring substrate is mounted on the mounting substrate.
또, 접속부가 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖추고 있는 경우, 접속부의 높이를 고정밀도로 제어할 수 있고, 신뢰성을 향상시킬 수 있다.When the connecting portion has a structure in which a first conductive layer made of a solder material, a second conductive layer made of an alloy of gold and a solder material, and a third conductive layer made of gold are sequentially stacked from the insulating substrate side, the height of the connecting portion Can be controlled with high precision and reliability can be improved.
또, 외부접속단자를, 땜납재료로 이루어지고 또한 제1부분과 제1부분에 비해 배선으로부터 보다 먼 제2부분으로 구성하며, 또한 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 경우, 제조공정중에 외부접속단자가 배선으로부터 박리되는 것을 방지할 수 있는 동시에, 신뢰성이 높은 접속을 형성할 수 있다.In addition, the external connection terminal is made of a solder material and constitutes a second portion farther from the wiring than the first portion and the first portion, and the melting point of the first portion is higher than that of the second portion. In this case, it is possible to prevent the external connection terminal from peeling off the wiring during the manufacturing process and to form a highly reliable connection.
즉, 본 발명에 의하면, 저비용으로 제조가능하고, 신뢰성이 높으며, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법이 제공된다.That is, according to the present invention, there is provided a semiconductor device, an external connection terminal structure, and a method for manufacturing the semiconductor device, which can be manufactured at low cost, have high reliability, and are thinner than those of the prior art.
Claims (19)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999-268641 | 1999-09-22 | ||
| JP26864199A JP2001094004A (en) | 1999-09-22 | 1999-09-22 | Semiconductor device, external connecting terminal body structure and method for producing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010070088A KR20010070088A (en) | 2001-07-25 |
| KR100348126B1 true KR100348126B1 (en) | 2002-08-09 |
Family
ID=17461381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000055377A KR100348126B1 (en) | 1999-09-22 | 2000-09-21 | Semiconductor device and outer connecting terminal structured body, and method of manufacturing the semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001094004A (en) |
| KR (1) | KR100348126B1 (en) |
| TW (1) | TW475245B (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6723927B1 (en) * | 2000-08-24 | 2004-04-20 | High Connection Density, Inc. | High-reliability interposer for low cost and high reliability applications |
| JP2007103462A (en) | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | Bonding structure of terminal pad and solder, semiconductor device having the same, and its manufacturing method |
| JP5010208B2 (en) * | 2006-08-17 | 2012-08-29 | 三菱重工業株式会社 | Semiconductor element module and manufacturing method thereof |
| JP2008187561A (en) * | 2007-01-31 | 2008-08-14 | Alps Electric Co Ltd | Surface acoustic wave element |
| JP2010010611A (en) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | Printed circuit board and electronic equipment |
-
1999
- 1999-09-22 JP JP26864199A patent/JP2001094004A/en active Pending
-
2000
- 2000-09-11 TW TW089118613A patent/TW475245B/en not_active IP Right Cessation
- 2000-09-21 KR KR1020000055377A patent/KR100348126B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW475245B (en) | 2002-02-01 |
| KR20010070088A (en) | 2001-07-25 |
| JP2001094004A (en) | 2001-04-06 |
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