JP7363344B2 - メモリ制御装置、および制御方法 - Google Patents

Description

本発明はデバイスと通信するメモリ制御装置等に関する。

ソケット通信において、受信データをＤＭＡ（Direct Memory Access）方式でメモリに書き込む、ＮＩＣ（Network Interface Card）等のメモリ制御装置が従来知られている。

図９は、あるデバイスにおいてＤＭＡ機能を有する従来のＮＩＣを使用した場合の、受信データのメモリへの書き込みに係る処理を説明するための模式図である。図９で示すように、受信データの書き込みに係る処理は、１～６の番号順に実行される。なお、図９では、表記の簡略化のため、ディスクリプタのことを「Desc」と記載する。

まず始めに、デバイスのＣＰＵは、自装置のメモリに対し、受信データのディスクリプタを予め設定しておく（１）。この設定は、ソケット通信を行う前等、データの受信前に行われることが望ましい。メモリにディスクリプタが設定されたことはＮＩＣに通知される、ＮＩＣは通知を受けると、メモリに格納されているディスクリプタを予め読み込んでおく。ディスクリプタが複数存在する場合は、ＮＩＣは、ディスクリプタを所定の順番で読み込む（２）。

ＮＩＣはデータを受信すると（３）、読み込んでおいたディスクリプタが示すメモリ上のアドレスに、受信データを書き込む（４）。ここで、受信データが書き込まれるアドレスは、ＣＰＵがデータ受信に係る処理を行うためにアクセスできる領域である。しかしながら、該アドレスは、ＣＰＵが実行するアプリケーションプログラム（以降、アプリと称する）が直接アクセスし、書き込む、および読み出すことはできない領域のアドレスである。ＮＩＣは、受信データを書き込んだことを、ＣＰＵに通知する。

ＣＰＵは受信データが書き込まれた旨の通知を受けると、該受信データを読み出して、解析する（５）。ここでの「解析」とは、例えば、受信データの種別、サイズ、および受信データを使用するアプリケーションの種類の少なくともいずれかを特定するための解析である。ＣＰＵは解析が終了すると、該解析結果に応じて、受信データをメモリ上の別のアドレスに再度書き込む（６）。この、再書き込み先のアドレスは、ＣＰＵが実行するアプリが直接アクセス可能、すなわちアプリが使用可能な記憶領域内のアドレスである。

以上の処理によって、デバイスのＣＰＵが実行するアプリにおいて、受信データを取り扱うことができる状態になる。

特開２００５－２２２４６９号公報 特開２００９－０６５５６４号公報

図９に示すように、従来のＮＩＣは、受信データを、アプリが直接取り扱えない記憶領域に書き込んでいた。そのため、ＣＰＵが、ＮＩＣの書き込んだ受信データの解析および移動を行う必要があった。これにより、ＣＰＵの負荷が増大していた。また、受信データの解析および移動に係る処理が、データ受信の律速要因となっていた。

これに対し、ＤＭＡでのデータ受信をより効率化することによって、データ受信をより高速化させる技術が開発されている。例えば、特許文献１には、受信データのデータサイズに応じて、適用するディスクリプタを変更することで、受信データの格納先アドレスを振り分ける技術が開発されている。しかしながら、データサイズに応じて受信データの格納先アドレスを振り分けただけでは、アプリで受信データを利用するために、さらに受信データを解析および移動する必要が生じる。

本発明の一態様は、前述の問題点について鑑みたものである。本発明の一態様は、データ受信をより高速化させることが可能なメモリ制御装置等を実現することを目的とする。

前記の課題を解決するために、本発明の一態様に係るメモリ制御装置は、第１デバイスのメモリにＤＭＡ（Direct Memory Access）方式でアクセスしてデータを読み書きするメモリ制御装置であって、前記第１デバイス以外の第２デバイスから、１つの通信プロトコルにて複数のデータを受信するデータ受信部と、前記複数のデータそれぞれに対応する受信ディスクリプタを指定する識別子を取得する識別子取得部と、前記メモリに記憶された複数の受信ディスクリプタから、それぞれの前記識別子に対応する受信ディスクリプタを読み出す読出部と、前記複数のデータのそれぞれを、前記メモリの、前記読出部によって読み出された前記受信ディスクリプタそれぞれにより指定されるアドレスに書き込むデータ書込部と、を備え、前記アドレスは、前記第１デバイスにおいて実行される１つ以上のアプリケーションがアクセス可能な記憶領域を示す。

前記の課題を解決するために、本発明の一態様に係る制御方法は、第１デバイスのメモリにＤＭＡ（Direct Memory Access）方式でアクセスしてデータを読み書きするメモリ制御装置を制御するための制御方法であって、前記第１デバイス以外の第２デバイスから、１つの通信プロトコルにて複数のデータを受信するデータ受信ステップと、前記複数のデータそれぞれに対応する受信ディスクリプタを指定する識別子を取得する識別子取得ステップと、前記メモリに記憶された複数の受信ディスクリプタから、それぞれの前記識別子に対応する受信ディスクリプタを読み出す読出ステップと、前記複数のデータのそれぞれを、前記メモリの、前記読出ステップにおいて読み出された前記受信ディスクリプタそれぞれにより指定されるアドレスに書き込むデータ書込ステップと、を含み、前記アドレスは、前記第１デバイスにおいて実行される１つ以上のアプリケーションがアクセス可能な記憶領域を示す。

前記の構成または処理によれば、メモリ制御装置は、メモリの、第１デバイスが実行するアプリケーションがアクセス可能な記憶領域に、直接データを書き込む。これにより、第１デバイスは、メモリに書き込まれたデータを移動させなくても、自装置が実行するアプリケーションにおいて該データを使用することができる。これにより、受信したデータの移動が不要になるため、データ受信をより高速に行うことができる。

前記メモリ制御装置において、前記第１デバイスは複数のアプリケーションを実行し、前記メモリにはアプリケーション毎にアクセス可能な記憶領域が規定されており、前記識別子は、前記データを使用するアプリケーションを規定するアプリケーション情報を含んでおり、前記読出部は、前記アプリケーション情報が規定するアプリケーションがアクセス可能な記憶領域のアドレスを指定する受信ディスクリプタを、前記識別子に対応する受信ディスクリプタとして読み出すこととしてもよい。

前記の構成によれば、受信したデータがどのアプリケーションで使用されるデータであるかを識別子に基づき特定し、該データを使用するアプリケーションがアクセス可能な記憶領域内のアドレスを指定する受信ディスクリプタを読み出す。これにより、データを、該データを使用するアプリケーションがアクセス可能な記憶領域に直接書き込むことができる。したがって、受信したデータの移動が不要になるため、データ受信をより高速に行うことができる。

前記メモリ制御装置において、前記メモリには、１つの識別子に対応する複数の受信ディスクリプタが記憶されていてもよく、前記複数の受信ディスクリプタは、前記１つの識別子のアプリケーション情報が示すアプリケーションがアクセス可能な記憶領域内の、それぞれ異なるアドレスを指定してもよく、前記読出部は、前記１つの識別子に対応する前記複数の受信ディスクリプタを、所定の順番で読み出してもよい。

前記の構成によれば、データ書込部によるデータの書き込み処理が遅れて、データ受信部が次に書き込むべきデータを受信してしまった場合でも、各データを別の受信ディスクリプタが示す、別のアドレスに書き込むよう指定することができる。したがって、データの書き込み処理が遅れた場合でも、誤ってデータを上書きしてしまうことを防止できる。

前記メモリ制御装置において、前記識別子取得部は、前記データ受信部が受信した前記データに含まれている前記識別子を取得してもよい。

前記の構成によれば、データと識別子とを同時に受信することができる。これにより、受信したデータの移動が不要になるため、データ受信をより高速に行うことができる。

前記メモリ制御装置において、前記識別子は、該識別子に対応する前記データを示す情報を含んでおり、前記識別子取得部は、前記識別子を前記データと別個に取得してもよい。

前記の構成によれば、識別子を含んだデータ形式に変更せずとも、データと識別子とを個別に送信することで、前述のメモリ制御装置と同様の効果を得ることができる。

前記メモリ制御装置は、前記第２デバイスの第２メモリに記憶された送信ディスクリプタを読み出す第２読出部を備えていてもよく、前記データ受信部は、前記第２メモリの、前記第２読出部によって読み出された前記送信ディスクリプタによって指定されるアドレスから読み出されたデータを前記データとして取得し、前記識別子は、前記第２デバイスから前記第１デバイスにデータを送信する際の、前記送信ディスクリプタに応じて規定されていてもよい。

前記の構成によれば、データを送信する側の第２デバイスにおける送信ディスクリプタから識別子が規定される。すなわち、データ送信の際に必要な送信ディスクリプタから識別子を規定するため、識別子の規定のために別途情報を取得せずとも、適切に識別子を規定することができる。

本発明の一態様によれば、データ受信をより高速化させることができる。

本実施形態に係る第１デバイスに含まれる各部の、動作概要を示す図である。 前記第１デバイスの要部構成の一例を示すブロック図である。 前記第１デバイスのディスクリプタ制御部が実行するライトバック処理を、模式的に示したものである。 本実施形態に係るＮＩＣの処理の流れの一例を示すフローチャートである。 受信ディスクリプタと、受信データ領域との対応関係について模式的に示した図である。 受信ディスクリプタの使用方法を模式的に示した図である。 本実施形態に係るメモリ管理システムの要部構成の一例を示すブロック図である。 本実施形態に係るＦＰＧＡの送信処理部と受信処理部の間のデータの流れを示すシーケンス図である。 従来のＮＩＣを使用した場合の、受信データのメモリへの書き込みに係る処理を説明する模式図である。

以下、本発明の一側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。ただし、以下で説明する本実施形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。

〔実施形態１〕
§１．適用例
図１は、本実施形態に係る第１デバイス１００に含まれる各部の、動作概要を示す図である。第１第１デバイス１００は図示の通り、ＮＩＣ（Network Interface Card）１と、メモリ２と、ＣＰＵ３とを含む。なお、図１ではディスクリプタ（記述子）のことを「Desc」と記載する。以降の図においても、「Desc」はディスクリプタを意味することとする。

ＮＩＣ（メモリ制御装置）１は、第１デバイス１００における通信インタフェースである。ＮＩＣ１は、他のデバイス（第２デバイス）から受信したデータをＤＭＡ（Direct Memory Access）方式でメモリ２に書き込む機能を有する。

メモリ２は、第１デバイス１００における記憶装置である。メモリ２の記憶領域はＮＩＣ１によって書き換えられる。また、メモリ２の記憶領域は、ＣＰＵ３によって書き換えられる。詳細は後述するが、メモリ２は、受信ディスクリプタを記憶する記憶領域と、データを記憶する記憶領域とに分かれている。

ここで、「受信ディスクリプタ」とは、メモリ２に受信データを書き込む際に用いるディスクリプタである。受信ディスクリプタは、ＮＩＣ１が受信したデータの、メモリ２上での格納先アドレスを示す情報である。以降、受信ディスクリプタを記憶する記憶領域を「ディスクリプタ領域」、データを記憶する記憶領域を「データ領域」と称する。

ＣＰＵ３は、第１デバイス１００における演算装置および制御装置である。ＣＰＵ３は、メモリ２に書き込まれたデータを読み出して処理する。また、ＣＰＵ３は、メモリ２または他の記憶装置に記憶されたアプリケーション（アプリ）プログラムを読み出して実行する。これにより、第１デバイスにおいてアプリが動作する。ＣＰＵ３は、受信するデータの書き込みの際に用いる受信ディスクリプタを規定し、該受信ディスクリプタをメモリ２のディスクリプタ領域に書き込む。ＣＰＵ３は、複数のアプリに対応して複数の受信ディスクリプタをメモリ２に設定する。ＣＰＵ３は、各受信ディスクリプタがいずれのアプリに対応するかを示す情報をＮＩＣ１に予め通知する。本実施形態に係る受信ディスクリプタは、第１デバイス１００のＣＰＵ３において実行される、少なくとも１つのアプリがアクセス可能な記憶領域内のアドレスを示す。

図１に示すように、本実施形態に係る第１デバイス１００において、受信データの書き込みに係る処理は、１～５の番号順に実行される。まず始めに、デバイスのＣＰＵは、自装置のメモリに対し、受信ディスクリプタを予め設定しておく（１）。受信ディスクリプタの設定方法は特に限定されない。

本実施形態に係る第１デバイス１００では、ＮＩＣ１は、受信ディスクリプタが設定された時点ではなく、データを受信してから受信ディスクリプタを読み込む。具体的には、ＮＩＣはデータを受信すると（２）、受信データに含まれている識別子を取得する。ここで、「識別子」とは、アプリに対応しており、受信データに対応する受信ディスクリプタを指定する情報である。識別子の具体的構成は特に限定されない。例えば、識別子は、受信データが第１デバイスに送信されて来た際の通信プロトコルを示す情報を含んでいてもよい。また例えば、識別子は、受信データを使用するアプリを規定するアプリケーション情報を含んでいてもよい。それゆえ、アプリケーション情報は、受信ディスクリプタに対応しているともいえる。なお、ＣＰＵ３は、各受信ディスクリプタがいずれの識別子に対応するかを示す情報をＮＩＣ１に予め通知してもよい。
ＮＩＣ１は識別子に応じて、メモリ２から読み込む受信ディスクリプタを選定する（３）。ＮＩＣ１は、選定した受信ディスクリプタを、メモリ２から読み込む（４）。

受信ディスクリプタを読み込んだＮＩＣ１は、該受信ディスクリプタが指定するアドレスに受信データを格納する（５）。前述のように、受信ディスクリプタは、ＣＰＵ３において実行されるアプリがアクセス可能なアドレスを示している。したがって、第１デバイス１００においてＣＰＵ３は、メモリ２に書き込まれたデータを移動させなくても、アプリにおいて受信データを使用することができる。これにより、受信データの移動が不要になるため、データ受信をより高速に行うことができるという効果を奏する。

§２．構成例
図２は、本実施形態に係る第１デバイス１００の要部構成の一例を示すブロック図である。第１デバイス１００は、ＮＩＣ１と、メモリ２と、ＣＰＵ３とを含む。ＮＩＣ１と、メモリ２と、ＣＰＵ３とはそれぞれバスで接続されている。なお、バスには前述の装置以外に、入力装置、表示装置、ＲＯＭ（Read Only Memory）、および音声出力装置等が接続されていてもよい。

第１デバイス１００は、他のデバイスと、Ｅｔｈｅｒｎｅｔ(登録商標)等、ソケット通信を行う回線で接続している。なお、第１デバイス１００は複数の他のデバイスと接続していてもよい。

（ＣＰＵ３）
ＣＰＵ３は、前述の通り、第１デバイス１００における演算装置および制御装置であり、第１デバイス１００を統括的に制御する。ＣＰＵ３は、各種アプリを動作させる。ＣＰＵ３は、第１デバイス１００におけるデータ通信を行う前に、予め受信ディスクリプタを作成（規定）し、作成した受信ディスクリプタをメモリ２のディスクリプタ領域２１に書き込んでおく。

（メモリ２）
メモリ２は、各種データを記憶する記憶装置である。メモリ２は、ディスクリプタ領域２１と、ライトバック領域２２と、受信データ領域２３との３つの記憶領域に分かれている。なお、本実施形態においてライトバック領域２２は必須ではない。

ディスクリプタ領域２１は、受信ディスクリプタを格納するための記憶領域である。受信ディスクリプタは、ＣＰＵ３によって設定される。ライトバック領域２２は、受信ディスクリプタをライトバックするための記憶領域である。受信ディスクリプタのライトバックについては後述する。受信データ領域２３は、受信データを格納するための記憶領域である。図２に示すように、受信データ領域２３は、識別子毎に分割されていてもよい。例えば、受信データ領域２３は、識別子が示す受信ディスクリプタに応じて分割されていてもよい。

（ＮＩＣ１）
ＮＩＣ１は、他のデバイスから受信したデータを、メモリ２にＤＭＡ転送するための装置である。ＮＩＣ１は、受信データ格納バッファ１８と、受信データ処理部１１とを含む。

受信データ格納バッファ１８は、ＮＩＣ１が他のデバイスから受信したデータを一時的に格納するバッファである。受信データ処理部１１は、メモリ２における、受信データの適切な格納先アドレスを特定し、該アドレスに受信データをＤＭＡ転送する。

受信データ処理部１１は、データ受信部１７と、アドレス計算部（識別子取得部）１６と、ディスクリプタ制御部（読出部）１４と、ＤＭＡ制御部１２と、受信データ制御部（データ書込部）１３と、ディスクリプタ格納バッファ１５と、を含む。

データ受信部１７は、他のデバイス（第２デバイス）からデータを受信し、該データを受信データ格納バッファ１８に格納する。データ受信部１７は、複数の通信プロトコルに対応していてもよい。例えば、データ受信部１７は、サイクリック通信により送信されたデータ（サイクリックデータ）を受信してもよい。また、データ受信部１７は、ＴＣＰ－ＩＰ等の通信プロトコルによって送信されたデータを受信してもよい。データ受信部１７は、受信したデータの通信プロトコルを受信データ制御部１３に通知してもよい。

本実施形態では、特段の記載が無い限り、データ受信部１７は、サイクリックデータを受信することとする。データ受信部１７は、１つの通信プロトコル（例えばサイクリック通信のプロトコル）で、複数のデータを受信する。

アドレス計算部１６は、複数の受信データそれぞれに対応する識別子を取得する。本実施形態では、アドレス計算部１６は、受信データ格納バッファに格納された受信データから、該データに含まれている識別子を抽出して取得する。

アドレス計算部１６は、取得した識別子を解析することにより、各識別子に対応している受信ディスクリプタの、メモリ２における格納先アドレスを算出する。例えば、識別子がアプリ情報を含む場合、アドレス計算部１６は、アプリ情報が規定するアプリがアクセス可能な記憶領域のアドレスを指定している受信ディスクリプタを選出してもよい。そして、アドレス計算部１６は、該受信ディスクリプタのいずれかのアドレスを、識別子に対応する受信ディスクリプタのアドレスとして特定してもよい。アドレス計算部１６は、受信ディスクリプタの格納先アドレスを、ディスクリプタ制御部１４に出力する。

ディスクリプタ制御部１４は、受信ディスクリプタの格納先アドレスが入力されると、該アドレスから受信ディスクリプタを読み出すよう、ＤＭＡ制御部１２に指示する。また、ディスクリプタ制御部１４は、ディスクリプタ格納バッファ１５に格納された受信ディスクリプタを読み出し、該受信ディスクリプタによって指定される、メモリ２上の格納先アドレスを特定する。ディスクリプタ制御部１４は、特定した格納先アドレスを受信データ制御部１３に出力する。

ＤＭＡ制御部１２は、ＮＩＣ１においてメモリ２にアクセスするインタフェースである。ＤＭＡ制御部１２は、受信データ処理部１１の各部からの要求に応じてメモリ２にアクセスし、データの格納および取得を行う。

受信データ制御部１３は、メモリ２の、ディスクリプタ制御部１４が読み出した受信ディスクリプタが指定する格納先アドレスに、受信データを格納する。具体的には、受信データ制御部１３に、受信ディスクリプタが指定する格納先アドレスが入力されると、受信データ制御部１３は、受信データ格納バッファ１８から受信データを読み出す。受信データ制御部１３は、読み出した受信データを、ＤＭＡ制御部１２を介してメモリ２の指定されたアドレスに格納（書き込み）する。

ディスクリプタ格納バッファ１５は、ＤＭＡ制御部１２を介してＮＩＣ１が受信した受信ディスクリプタを一時的に格納しておくバッファである。ディスクリプタ格納バッファ１５に格納された受信ディスクリプタは、ディスクリプタ制御部１４によって読み出される。

（ライトバック処理）
ディスクリプタ制御部１４は、受信ディスクリプタのライトバック処理を実行してもよい。以降、受信ディスクリプタのライトバックのことを、単に「ライトバック」とも称する。本実施形態における「ライトバック」とは、受信ディスクリプタに情報を付加（すなわち、受信ディスクリプタを上書き）して、メモリ２のライトバック領域２２に書き込むことを意味する。ここで言う「情報」とは、例えば、その受信ディスクリプタが指定するアドレスに書き込みした受信データのサイズ、および、受信データの書き込み完了を示す終了判定フラグ、の少なくとも一方を示す。

図３は、ディスクリプタ制御部１４が実行するライトバック処理を模式的に示したものである。図中の矢印は、受信ディスクリプタと、該受信ディスクリプタを上書きしたディスクリプタ（上書済ディスクリプタ）との対応関係を示している。図示のように、受信ディスクリプタと、上書済ディスクリプタとは１対１に対応している。受信データ制御部１３は、受信データの書込みが終了すると、書込み終了の旨をディスクリプタ制御部１４に通知する。ディスクリプタ制御部１４は、該通知を受けると、ライトバックを実行する。すなわち、ディスクリプタ制御部１４は、使用した受信ディスクリプタを上書きし、ライトバック領域２２の、該受信ディスクリプタに対応するアドレスに、上書済受信ディスクリプタを書き込む。

ディスクリプタ領域２１に格納されている受信ディスクリプタは、データ受信の度に順次使用される。したがって、ディスクリプタ領域２１に格納されている受信ディスクリプタ自体に終了判定フラグ等を付加して上書きしてしまうと、該受信ディスクリプタの再利用が困難になる。前述のようにライトバック領域２２を設け、該領域に上書きした受信ディスクリプタを書き込むことによって、ディスクリプタ領域２１に格納されている受信ディスクリプタの再利用を可能にすることができる。また、これにより、データ受信の終了判定フラグ、および受信データのサイズの記録等を、残すことができる。

§３．処理の流れ
図４は、本実施形態に係るＮＩＣ１の処理の流れの一例を示すフローチャートである。ＮＩＣ１のデータ受信部１７は、他のデバイスから送信されたデータを受信する（Ｓ１０）。データ受信部１７は、受信データを受信データ格納バッファ１８に格納する（Ｓ１２）。受信データが格納されると、アドレス計算部１６は、該受信データから識別子を取得して、解析する（Ｓ１４）。例えば、アドレス計算部１６は、識別子から、受信データの種別、および、受信データを使用するアプリを特定する。受信データの種別がサイクリックデータでない場合（Ｓ１６でＹＥＳ）、受信データ処理部１１は、Ｓ１８以降の処理を行わず、通常の受信処理を行う（Ｓ２８）。通常の受信処理とは、例えば、ＤＭＡ方式ではなく、通常のようにＣＰＵ３を経由してメモリ２にデータを書き込む処理であってよい。

一方、受信データの種別がサイクリックデータである場合（Ｓ１６でＹＥＳ）アドレス計算部１６は、識別子からアドレスを算出する（Ｓ１８）。アドレス計算部１６は、算出したアドレスをディスクリプタ制御部１４に出力する。ディスクリプタ制御部１４は、アドレス計算部１６から入力されたアドレスに割り当てられている受信ディスクリプタを、ＤＭＡ制御部１２を介して読み込み、ディスクリプタ格納バッファ１５に格納させる（Ｓ２０）。ディスクリプタ制御部１４は、ディスクリプタ格納バッファ１５に格納した受信ディスクリプタを読み出し、該受信ディスクリプタが示すメモリ２上のアドレス、すなわち、受信データの書き込み先のアドレスを特定する。ディスクリプタ制御部１４は特定したアドレスを受信データ制御部１３に出力する。

受信データ制御部１３は、受信データを、メモリ２の、受信ディスクリプタが示すアドレスに書き込む（Ｓ２２）。受信データ制御部１３は、受信データの書込みが終了した旨をディスクリプタ制御部１４に通知する。

ディスクリプタ制御部１４は、該通知を受けると、ライトバックを実行する。すなわち、ディスクリプタ制御部１４は、メモリ２のライトバック領域２２に、上書きした受信ディスクリプタを書き込む（Ｓ２４）。

以上の処理が終了すると、受信データ処理部１１は、データの受信処理の完了をＣＰＵ３に通知する（Ｓ２６）。

なお、図４において、Ｓ１６の判定処理、およびＳ２８の処理は必須ではない。すなわち、Ｓ１４の処理の後、Ｓ１６の判定処理を経ずにＳ１８の処理を実行してもよい。また、図４において、Ｓ２４に示したライトバックに関する処理も必須ではない。

§４．受信ディスクリプタの使用管理
メモリ２のディスクリプタ領域２１には、１つの識別子に対応する複数の受信ディスクリプタが記憶されていてもよい。また、複数の受信ディスクリプタは、１つの識別子のアプリ情報が示すアプリがアクセス可能な記憶領域内の、それぞれ異なるアドレスを指定していてもよい。そして、ディスクリプタ制御部１４は、複数の受信ディスクリプタを所定の順番で読み出してもよい。なお、アプリと識別子とは、１対１に対応していてもよいし、１対多で対応していてもよい。すなわち、１つのアプリに対し割り当てられる識別子は１つであってもよいし、複数であってもよい。

図５は、１つの識別子に対し複数の受信ディスクリプタが設定されている場合の、受信ディスクリプタと、受信データ領域２３との対応関係について模式的に示した図である。なお、図５では、ディスクリプタ領域２１と受信データ領域２３とをそれぞれ別個に表記しているが、図２等に示す通り、この２領域は同じメモリ２内の記憶領域であってよい。

なお、図５において、ディスクリプタ領域２１内のディスクリプタはそれぞれハイフンで繋がれた２つの数字の組合せで識別される。図５の例では、ハイフンの左側の数字は識別子の識別番号を、右側の数字は受信ディスクリプタの識別番号をそれぞれ示している。つまり、図５の例では、識別番号「０」の識別子に対応する受信ディスクリプタとして、識別番号「０」、「１」、「２」、および「３」の計４つの受信ディスクリプタが設定されている。また、識別番号「１」の識別子に対応する受信ディスクリプタとして、識別番号「０」の受信ディスクリプタが設定されている。なお、図５では識別番号「０」の識別子と、識別番号「１」の識別子とは異なるアプリに対応する識別子であることとする。

図５において、受信データ領域２３内の「TAG0」および「TAG1」の数字はそれぞれ、前述のアプリの識別番号に対応している。また、「Buf0」～「Buf3」の数字はそれぞれ、前述の受信ディスクリプタの識別番号に対応している。

図５に示す通り、同じ識別子に対応する受信ディスクリプタが複数ある場合、ディスクリプタ制御部１４は、所定の順番で受信ディスクリプタを読み出し、読み出した受信ディスクリプタに対応するアドレスに、順次受信データを格納する（「TAG0:Buf0」～「TAG0:Buf3」）。一方、前述の通り、メモリ２においてアプリが使用可能な記憶領域は、該アプリ毎に異なっている。したがって、異なるアプリに対応する識別子を取得した場合、ディスクリプタ制御部１４は、メモリ２上の異なる記憶領域にデータを格納する（「TAG1:Buf0」）。

図６は、ＮＩＣ１のディスクリプタ制御部１４における、使用する受信ディスクリプタの管理方法を模式的に示した図である。ディスクリプタ制御部１４は例えば、図６に示すように、各識別子に対応する複数の受信ディスクリプタのうち、次に使用する受信ディスクリプタを、使用フラグを用いて管理してもよい。

図６のディスクリプタ領域２１には、計４つの受信ディスクリプタが設定されている。各受信ディスクリプタの識別番号は、図５に示した識別番号と同様の意味を持つ。つまり、図６の例では、識別番号「０」および「１」の識別子について、それぞれ対応する受信ディスクリプタがそれぞれ２つずつ設定されていることとする。

図６に示すＮＩＣ１の「使用カウント」における欄内の数値は、各識別子（識別番号「０」および「１」の識別子）に対応する受信ディスクリプタのうち、次回のデータ受信の際に使用する受信ディスクリプタを示す数値である。図６に示す使用カウントの初期値は０であり、対応する受信ディスクリプタが使用される毎に１ずつカウントが増加する。また、カウントが設定されている受信ディスクリプタの数に達する場合、カウントは０に戻されることとする。

例えば、ＮＩＣ１が識別番号「０」の識別子を含むデータを最初に受信した場合、使用カウントは０である。よって、ディスクリプタ制御部１４は、識別番号「０」の識別子に対応する、識別番号「０」の受信ディスクリプタを使用する。ディスクリプタ制御部１４は、受信ディスクリプタを読み出した後、識別番号「０」の識別子の使用カウントを１増加させる。

次に、ＮＩＣ１が識別番号「１」の識別子を含むデータを受信した場合、対応する使用カウントは０である。したがって、ディスクリプタ制御部１４は、識別番号「１」の識別子に対応する、識別番号「０」の受信ディスクリプタを使用する。ディスクリプタ制御部１４は、受信ディスクリプタを読み出した後、識別番号「１」の識別子の使用カウントを０に戻す。

さらに、ＮＩＣ１が識別番号「１」の識別子を含むデータを受信した場合、対応する使用カウントは１である。したがって、ディスクリプタ制御部１４は、識別番号「１」の識別子に対応する、識別番号「１」の受信ディスクリプタを使用する。ディスクリプタ制御部１４は、受信ディスクリプタを読み出した後、識別番号「１」の識別子の使用カウントを０に戻す。

このように、使用カウントを用いることで、複数の受信ディスクリプタを順番で使用することができる。したがって、受信データの書き込み処理が遅れて、データ受信部１７が次に書き込むべきデータをすでに受信してしまった場合でも、各データを別の受信ディスクリプタが示す、別のアドレスに書き込むよう指定することができる。したがって、データの書き込み処理が遅れた場合でも、誤ってデータを上書きしてしまうことを防止できる。

〔実施形態２〕
本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

§１．構成例
図７は、本実施形態に係るメモリ管理システム５００の要部構成の一例を示すブロック図である。メモリ管理システム５００は、ＦＰＧＡ（Field-Programmable gate array）４と、送信側ＣＰＵ７と、受信側ＣＰＵ８と、送信側メモリ（第２メモリ）５と、受信側メモリ６と、を含む。

（ＦＰＧＡ４）
ＦＰＧＡ４と、送信側ＣＰＵ７と、送信側メモリ５はバスで接続されている。また、ＦＰＧＡ４と、受信側ＣＰＵ８と、受信側メモリ６とは、バスで接続されている。バスの規格は特に限定しないが、例えばＰＣＩｅ（Peripheral Component Interconnect Express）の規格に準拠したバスを採用することができる。それぞれのバスには、入力装置、表示装置、ＲＯＭ、および音声出力装置等が接続されていてもよい。

ＦＰＧＡ４は、送信処理部４１と受信処理部４２とを含んでいる。送信処理部４１は送信側メモリ５にＤＭＡ方式でアクセスする。また、受信処理部４２は受信側メモリ６にＤＭＡ方式でアクセスする。本実施形態では、メモリ管理システム５００のＦＰＧＡ４の受信処理部４２と、受信側ＣＰＵ８と、受信側メモリ６とで、第１デバイスが実現される。また、本実施形態では、ＦＰＧＡ４の送信処理部４１と、送信側ＣＰＵ７と、送信側メモリ５とで、第２デバイスが実現される。第２デバイスは、第１デバイスにデータを送信する他のデバイスの一種である。

すなわち、ＦＰＧＡ４は、第１デバイスと第２デバイスとのデータの送受信を仲介する装置である。具体的には、ＦＰＧＡ４の送信処理部４１は、第２デバイスにおける送信側メモリ５からのデータ読出しと、データ送信処理と、を制御する。また、ＦＰＧＡ４の受信処理部４２は、第１デバイスにおけるデータ受信処理と、第１デバイスにおける受信側メモリ６へのデータ書き込みと、を制御する。送信処理部４１と受信処理部４２の詳細な構成は後述する。

（受信側ＣＰＵ８および受信側メモリ６）
受信側ＣＰＵ８は、実施形態１に示すＣＰＵ３と同様の構成を有する。受信側メモリ６は、実施形態１に示すメモリ２と同様の構成を有する。

（送信側ＣＰＵ７および送信側メモリ５）
送信側ＣＰＵ７は、第２デバイスを統括的に制御する。送信側ＣＰＵ７は、第２デバイスにおける各種アプリを動作させる。送信側ＣＰＵ７は、第２デバイスにおけるデータ通信を行う前に、予め送信ディスクリプタを作成（規定）し、作成した送信ディスクリプタを送信側メモリ５の送信ディスクリプタ領域５１に書き込んでおく。ここで、「送信ディスクリプタ」とは、送信処理部４１が送信するデータの、送信側メモリ５での格納先アドレスを示す情報である。

送信側メモリ５は、各種データを記憶する記憶装置である。送信側メモリ５は、送信ディスクリプタ領域５１と、送信データ領域５２との２つの記憶領域に分かれている。送信ディスクリプタ領域５１は、送信ディスクリプタを格納するための記憶領域である。送信データ領域５２は、送信データを格納するための記憶領域である。なお、送信側メモリ５は、送信ディスクリプタのライトバック処理に用いるライトバック領域を有していてもよい。

（送信処理部４１）
送信処理部４１は、第２デバイスから第１デバイスへのデータの送信を制御する。送信処理部４１は、ＤＭＡ制御部４１１と、送信ディスクリプタ格納バッファ４１２と、送信ディスクリプタ制御部（第２読出部）４１３と、送信データ制御部４１４と、送信データ格納バッファ４１５とを含む。

ＤＭＡ制御部４１１は、送信処理部４１の各部からの要求に応じて、送信側メモリ５にアクセスし、データの格納および取得を行う。

送信ディスクリプタ格納バッファ４１２は、送信ディスクリプタを一時的に格納しておくバッファである。送信ディスクリプタ格納バッファ４１２に格納された送信ディスクリプタは、送信ディスクリプタ制御部４１３によって読み出される。

送信ディスクリプタ制御部４１３は、送信ディスクリプタを読み出して送信ディスクリプタ格納バッファ４１２に格納するよう、ＤＭＡ制御部１２に指示する。また、送信ディスクリプタ制御部４１３は、送信ディスクリプタ格納バッファ４１２に格納された送信ディスクリプタを読み出し、該送信ディスクリプタによって指定される、送信側メモリ５上の格納先アドレスを特定する。また、送信ディスクリプタ制御部４１３は、送信ディスクリプタから、送信データの識別子（すなわち、受信処理部４２にとっての受信データの識別子）を生成する。送信ディスクリプタからの識別子の生成方法は特に限定されない。例えば、送信ディスクリプタ制御部４１３は、送信ディスクリプタに含まれる一部の情報を識別子としてもよい。また、送信ディスクリプタ制御部４１３は、送信ディスクリプタから、送信データの種類を示す情報、送信データを使用するアプリを特定する情報等を特定して、該情報を識別子としてもよい。送信ディスクリプタ制御部４１３は、特定した送信データの格納先アドレスと、識別子とを送信データ制御部４１４に出力する。

送信データ制御部４１４は、送信ディスクリプタが指定する格納先アドレスから送信データを読み出す。読み出した送信データは、一時的に送信データ格納バッファ４１５に格納してもよい。送信データ格納バッファ４１５は、送信データを一時的に格納するバッファである。送信データ制御部４１４は、読み出した送信データと、識別子とを対応付ける。送信データ制御部４１４は、送信データを受信処理部４２の受信データ制御部４２５に、識別子をアドレス計算部４２３に出力する。

（受信処理部４２）
受信処理部４２は、第１デバイスが受信したデータのメモリへの格納を制御する。受信処理部４２は、ＤＭＡ制御部４２１と、ディスクリプタ格納バッファ４２２と、ディスクリプタ制御部４２４と、アドレス計算部４２３と、受信データ制御部４２５と、を含む。

ＤＭＡ制御部４２１は、実施形態１に係るＤＭＡ制御部１２と同様の処理を実行する。ディスクリプタ格納バッファ４２２は、実施形態１に係るディスクリプタ格納バッファ４２２と同様の処理を実行する。ディスクリプタ制御部４２４は、実施形態１に係るディスクリプタ制御部１４と同様の処理を実行する。

アドレス計算部４２３は、受信処理部４２が受信したデータ（受信データ）の識別子を、送信データ制御部４１４から。データとは別個に受信する。それ以外アドレス計算部４２３の処理は、実施形態１に係るアドレス計算部１６と同様である。

受信データ制御部４２５は、実施形態１に係るデータ受信部１７の機能と、受信データ制御部１３の両方の機能を有する。具体的には、受信データ制御部４２５は、送信処理部４１の送信データ制御部４１４から出力されたデータを受信する。

なお、受信処理部４２には、実施形態１と同様に受信データ格納バッファが含まれていてもよい。受信データ格納バッファが在る場合、受信データ制御部４２５は、受信データ格納バッファに受信データを一時的に格納する。受信データ格納バッファが無い場合、受信データ制御部４２５は、受信データを自己で一時記憶する。受信データ制御部４２５はまた、メモリ２の、ディスクリプタ制御部４２４が読み出した受信ディスクリプタが指定する格納先アドレスに、受信データを格納する。

§２．処理の流れ
図８は、本実施形態に係るＦＰＧＡ４の送信処理部４１と受信処理部４２の間のデータの流れを示すシーケンス図である。なお、図８のＳ７０～Ｓ８２に示す処理は、図４のＳ１６～Ｓ２８に示した処理と同様であるため、繰り返し説明しない。

ＦＰＧＡ４の送信処理部４１は、送信側ＣＰＵからデータの送信要求を受けるまで待機する（Ｓ５０でＮＯ）。データの送信要求を受けると（Ｓ５０でＹＥＳ）、送信ディスクリプタ制御部４１３は、ＤＭＡ制御部４１１を介して、データ送信の実行回数分の送信ディスクリプタを読み込む（Ｓ５２）。読み込んだ送信ディスクリプタは、一時的に送信ディスクリプタ格納バッファ４１２に格納してもよい。

送信ディスクリプタ制御部４１３は、読み出した送信ディスクリプタによって指定される、送信側メモリ５上の送信データの格納先アドレスを特定する。送信データ制御部４１４は、送信ディスクリプタが指定する格納先アドレスから送信データを読み込む（Ｓ５４）。送信データ制御部４１４が読み込んだ送信データは、一時的に送信データ格納バッファ４１５に格納されてもよい。

送信ディスクリプタ制御部４１３はまた、送信ディスクリプタに応じて、送信データに対応する識別子を生成する。送信データ制御部４１４は、送信ディスクリプタ制御部４１３から識別子を受信し、該識別子を送信データと対応付けてから、受信処理部４２のアドレス計算部４２３に送信する（Ｓ５６）。

受信処理部４２のアドレス計算部４２３はデータの識別子を受信すると（Ｓ５８）、該識別子を解析することにより、（Ｓ６０）、該データの受信ディスクリプタの、受信側メモリ６における格納先アドレスを特定する。

一方、送信処理部４１の送信データ制御部４１４は、識別子の送信とともに、または識別子の送信と前後して、受信処理部４２の受信データ制御部４２５に対し、データを送信する（Ｓ６２）。受信データ制御部４２５は該データを受信データとして受信する（Ｓ６４）。

送信処理部４１は、Ｓ６２までの処理が終了すると、未実行の送信ディスクリプタがあるか否かを判定する（Ｓ６６）。すなわち、送信処理部４１は、Ｓ５０において受けた送信要求のうち、まだ実行していないデータ送信があるか否かを判定する。未実行の送信ディスクリプタがある場合（Ｓ６６でＹＥＳ）、送信処理部４１は、未実行の送信ディスクリプタとそれに対応する送信データについて、Ｓ５４以降の処理を繰り返す。一方、未実行の送信ディスクリプタがない場合（Ｓ６６でＮＯ）、送信処理部４１は、送信要求を受けての送信処理が終了したことを送信側ＣＰＵ７に通知する（Ｓ６８）。

なお、図８において、Ｓ６０の処理とＳ６４の処理とは順不同で行われてよい。また、図８において、Ｓ７０の判定処理、およびＳ８２の処理は必須ではない。すなわち、Ｓ５８～Ｓ６４までの処理の後、Ｓ７０の判定処理を経ずにＳ７２の処理を実行してもよい。また、図８において、Ｓ７８に示したライトバックに関する処理も必須ではない。

〔ソフトウェアによる実現例〕
ＮＩＣ１およびＦＰＧＡ４の制御ブロックは、集積回路（ＩＣチップ）等に形成された論理回路（ハードウェア）によって実現してもよいし、ソフトウェアによって実現してもよい。

後者の場合、ＮＩＣ１およびＦＰＧＡ４は、各機能を実現するソフトウェアであるプログラムの命令を実行するコンピュータを備えている。このコンピュータは、例えば１つ以上のプロセッサを備えていると共に、前記プログラムを記憶したコンピュータ読み取り可能な記録媒体を備えている。そして、前記コンピュータにおいて、前記プロセッサが前記プログラムを前記記録媒体から読み取って実行することにより、本発明の目的が達成される。前記プロセッサとしては、例えばＣＰＵ（Central Processing Unit）を用いることができる。前記記録媒体としては、「一時的でない有形の媒体」、例えば、ＲＯＭ（Read Only Memory）等の他、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、前記プログラムを展開するＲＡＭ（Random Access Memory）などをさらに備えていてもよい。また、前記プログラムは、該プログラムを伝送可能な任意の伝送媒体（通信ネットワークや放送波等）を介して前記コンピュータに供給されてもよい。なお、本発明の一態様は、前記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

１ ＮＩＣ（メモリ制御装置）
２ メモリ
５ 送信側メモリ（第２メモリ）
６ 受信側メモリ（メモリ）
３ ＣＰＵ
４ ＦＰＧＡ（メモリ制御装置）
７ 送信側ＣＰＵ
８ 受信側ＣＰＵ
１１ 受信データ処理部
１２、４１１、４２１ ＤＭＡ制御部
１３、４２５ 受信データ制御部（データ書込部）
１４、４２４ ディスクリプタ制御部（読出部）
１５、４２２ ディスクリプタ格納バッファ
１６、４２３ アドレス計算部（識別子取得部）
１７ データ受信部
１８ 受信データ格納バッファ
２１ ディスクリプタ領域
２２ ライトバック領域
２３ 受信データ領域
４１ 送信処理部
４２ 受信処理部
５１ 送信ディスクリプタ領域
５２ 送信データ領域
１００ 第１デバイス
４１２ 送信ディスクリプタ格納バッファ
４１３ 送信ディスクリプタ制御部（第２読出部）
４１４ 送信データ制御部
４１５ 送信データ格納バッファ
５００ メモリ管理システム

Claims (5)

1. 第１デバイスのメモリにＤＭＡ（Direct Memory Access）方式でアクセスしてデータを読み書きするメモリ制御装置であって、
   前記第１デバイス以外の第２デバイスから、１つの通信プロトコルにて複数のデータを受信するデータ受信部と、
   前記複数のデータそれぞれに対応する受信ディスクリプタを指定する識別子を取得する識別子取得部と、
   前記メモリに記憶された複数の受信ディスクリプタから、それぞれの前記識別子に対応する受信ディスクリプタを読み出す読出部と、
   前記複数のデータのそれぞれを、前記メモリの、前記読出部によって読み出された前記受信ディスクリプタそれぞれにより指定されるアドレスに書き込むデータ書込部と、を備え、
   前記アドレスは、前記第１デバイスにおいて実行される１つ以上のアプリケーションがアクセス可能な記憶領域を示し、
   前記第１デバイスは複数のアプリケーションを実行し、
   前記メモリには、アプリケーション毎にアクセス可能な記憶領域が規定されており、
   前記識別子は、前記データを使用するアプリケーションを規定するアプリケーション情報を含んでおり、
   前記読出部は、前記アプリケーション情報が規定するアプリケーションがアクセス可能な記憶領域のアドレスを指定する受信ディスクリプタを、前記識別子に対応する受信ディスクリプタとして読み出し、
   前記メモリには、１つの識別子に対応する複数の受信ディスクリプタが記憶されており、
   前記１つの識別子に対応する前記複数の受信ディスクリプタは、前記１つの識別子のアプリケーション情報が示すアプリケーションがアクセス可能な記憶領域内の、それぞれ異なるアドレスを指定しており、
   前記読出部は、前記１つの識別子に対応する前記複数の受信ディスクリプタを、所定の順番で読み出す、メモリ制御装置。
2. 前記識別子取得部は、前記データ受信部が受信した前記データに含まれている前記識別子を取得する、請求項１に記載のメモリ制御装置。
3. 前記識別子は、該識別子に対応する前記データを示す情報を含んでおり、
   前記識別子取得部は、前記識別子を前記データと別個に取得する、請求項１に記載のメモリ制御装置。
4. 前記第２デバイスの第２メモリに記憶された送信ディスクリプタを読み出す第２読出部を備え、
   前記データ受信部は、前記第２メモリの、前記第２読出部によって読み出された前記送信ディスクリプタによって指定されるアドレスから読み出されたデータを前記データとして取得し、
   前記識別子は、前記第２デバイスから前記第１デバイスにデータを送信する際の、前記送信ディスクリプタに応じて規定されている、請求項３に記載のメモリ制御装置。
5. 第１デバイスのメモリにＤＭＡ（Direct Memory Access）方式でアクセスしてデータを読み書きするメモリ制御装置を制御するための制御方法であって、
   前記第１デバイス以外の第２デバイスから、１つの通信プロトコルにて複数のデータを受信するデータ受信ステップと、
   前記複数のデータそれぞれに対応する受信ディスクリプタを指定する識別子を取得する識別子取得ステップと、
   前記メモリに記憶された複数の受信ディスクリプタから、それぞれの前記識別子に対応する受信ディスクリプタを読み出す読出ステップと、
   前記複数のデータのそれぞれを、前記メモリの、前記読出ステップにおいて読み出された前記受信ディスクリプタそれぞれにより指定されるアドレスに書き込むデータ書込ステップと、を含み、
   前記アドレスは、前記第１デバイスにおいて実行される１つ以上のアプリケーションがアクセス可能な記憶領域を示し、
   前記第１デバイスは複数のアプリケーションを実行し、
   前記メモリには、アプリケーション毎にアクセス可能な記憶領域が規定されており、
   前記識別子は、前記データを使用するアプリケーションを規定するアプリケーション情報を含んでおり、
   前記読出ステップにおいて、前記アプリケーション情報が規定するアプリケーションがアクセス可能な記憶領域のアドレスを指定する受信ディスクリプタを、前記識別子に対応する受信ディスクリプタとして読み出し、
   前記メモリには、１つの識別子に対応する複数の受信ディスクリプタが記憶されており、
   前記１つの識別子に対応する前記複数の受信ディスクリプタは、前記１つの識別子のアプリケーション情報が示すアプリケーションがアクセス可能な記憶領域内の、それぞれ異なるアドレスを指定しており、
   前記読出ステップにおいて、前記１つの識別子に対応する前記複数の受信ディスクリプタを、所定の順番で読み出す、制御方法。

Images