KR101260313B1 - 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및복수의 장치 간의 통신방법 - Google Patents

전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및복수의 장치 간의 통신방법 Download PDF

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Abstract

본 발명은 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법에 관한 것이다. 본 발명은 PCI 버스에 의해 마스터 장치와 슬레이브 장치 간에 데이터의 송수신이 가능한 전자장치에 있어서, 상기 마스터 장치와 상기 슬레이브 장치는, 외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀과, 상기 외부 장치와 상기 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀을 가지는 데이터 인터페이스를 각각 포함하고, 상기 마스터 장치가 상기 복수의 핀과 상기 별도의 핀을 통해 상기 요청 데이터의 어드레스정보와 상기 요청 데이터의 크기정보를 각각 상기 슬레이브 장치로 송신하면, 상기 슬레이브 장치는 상기 수신된 어드레스정보에 대응하는 어드레스의 데이터를 상기 크기정보에 대응하는 크기에 따라 처리하는 것을 특징으로 한다. 이에 의하여, 신속하고 효율적인 데이터 처리를 수행할 수 있다.

Description

전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법 {ELECTRIC APPARATUS AND DATA SENDING/RECEIVING METHOD THEREOF AND SLAVE APPARATUS AND COMMUNICATION METHOD BETWEEN THE PLURAL NUMBER OF APPARATUSES}
본 발명은 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법에 관한 것이다. 보다 상세하게는 PCI(Peripheral Component Interconnect) 인터페이스에 의해 데이터를 송수신하는 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법에 관한 것이다.
전자장치는 데이터를 송수신하고 처리한다. 이 중에서도 PCI 인터페이스에 의해 데이터를 처리하는 전자장치는 PCI 버스에 의해 연결된 복수의 주변기기가 CPU의 도움 없이 직접 버스 상으로 데이터의 전송이 가능한 장점이 있다.
여기서, PCI 버스에 연결된 복수의 주변기기는 다른 주변기기로 데이터의 읽기 또는 쓰기를 요청하는 마스터(Master) 장치와, 마스터 장치로부터 요청을 수신하여 요청된 데이터에 대해 읽기 또는 쓰기 동작을 수행하는 슬레이브(Slave) 장치로 구분된다. 각각의 주변기기는 데이터를 요청하는 경우 마스터 장치로 동작하고, 요청된 데이터를 처리하는 슬레이브 장치로 모두 동작할 수 있다.
그런데, 종래의 PCI 인터페이스에 의한 전자장치는 마스터 장치가 슬레이브 장치를 억세스(Access)할 때, 슬레이브 장치는 마스터 장치가 요청하는 버스트(Burst) 길이, 즉 데이터의 크기를 알 수 없는 문제가 있다.
그리하여, 종래의 슬레이브 장치는 임의의 버스트 길이를 정의하여 마스터 장치의 요청에 따라 정의된 버스트 길이만큼 데이터를 처리하거나, 미리 설정된 작은 버스트 길이만큼 데이터를 처리한다. 그러나, 이 때에도 요청 데이터보다 작은 데이터를 처리하는 경우 슬레이브 장치의 데이터 처리시간이 지연되며, 요청 데이터보다 큰 데이터를 처리하는 경우 효율적이지 못한 문제가 있다.
따라서, 본 발명은 요청하는 데이터의 크기정보를 어드레스정보와 함께 외부 전자장치와 송수신함으로써, 신속하고 효율적인 데이터 처리를 수행할 수 있는 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 마스터 장치가 요청 데이터의 크기정보에 대응하는 신호를 생성할 수 없는 경우에도 슬레이브 장치가 기설정된 크기에 따라 데이터를 처리함으로써, 종래의 PCI 전자장치와의 호환성을 높일 수 있는 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법을 제공하는 것을 목적으로 한다.
상기 목적은, PCI 버스에 의해 마스터 장치와 슬레이브 장치 간에 데이터의 송수신이 가능한 전자장치에 있어서, 상기 마스터 장치와 상기 슬레이브 장치는, 외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀과, 상기 외부 장치와 상기 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀을 가지는 데이터 인터페이스를 각각 포함하고, 상기 마스터 장치가 상기 복수의 핀과 상기 별도의 핀을 통해 상기 요청 데이터의 어드레스정보와 상기 요청 데이터의 크기정보를 각각 상기 슬레이브 장치로 송신하면, 상기 슬레이브 장치는 상기 수신된 어드레스정보에 대응하는 어드레스의 데이터를 상기 크기정보에 대응하는 크기만큼 상기 마스터 장치로 송신하는 것을 특징으로 하는 전자장치에 의해 달성된다.
여기서, 상기 슬레이브 장치는, 상기 별도의 핀을 통해 상기 크기정보가 수신되지 않은 경우, 기설정된 크기의 데이터를 상기 마스터 장치로 송신하는 것이 바람직하다.
그리고, 상기 슬레이브 장치는, 내부 데이터 버스에 의해 연결되어 데이터가 저장된 적어도 하나의 내부 저장장치를 더 포함하고, 상기 어드레스정보 및 상기 크기정보가 수신되면, 상기 수신된 어드레스정보에 대응하는 상기 내부 전자장치로 상기 어드레스정보와 상기 크기정보를 송신할 수 있다.
또한, 상기 마스터 장치는, 상기 어드레스 정보 및 상기 크기정보를 동시에 상기 슬레이브 장치로 송신하는 것이 바람직하다.
그리고, 상기 마스터 장치는, 상기 어드레스 정보 및 상기 크기정보와 함께, 상기 요청 데이터의 읽기 및 쓰기를 포함하는 명령어를 상기 슬레이브 장치로 송신할 수 있다.
한편, PCI 버스에 의해 마스터 장치와 슬레이브 장치 간에 데이터의 송수신이 가능한 전자장치의 데이터 송수신방법에 있어서, 상기 마스터 장치가 데이터를 송수신하기 위한 복수의 핀을 통해 상기 슬레이브 장치로 요청 데이터의 어드레스정보를 송신하는 단계와; 상기 마스터 장치가 상기 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀을 통해 상기 슬레이브 장치로 상기 크기정보를 송신하는 단계와; 상기 슬레이브 장치가 상기 수신된 어드레스정보에 대응하는 어드레스의 데이터를 상기 크기정보에 대응하는 크기만큼 상기 마스터 장치로 송신하는 단계를 포함하는 것을 특징으로 하는 전자장치의 데이터 송수신방법에 의해서도 상기 목적은 달성된다.
여기서, 상기 슬레이브 장치가 상기 데이터를 상기 마스터 장치로 송신하는 단계는, 상기 별도의 핀을 통해 상기 크기정보가 수신되지 않은 경우, 기설정된 크기의 데이터를 상기 마스터 장치로 송신하는 것이 바람직하다.
그리고, 상기 슬레이브 장치는, 내부 데이터 버스에 의해 연결되어 데이터가 저장된 적어도 하나의 내부 저장장치를 더 포함하고, 상기 슬레이브 장치가 상기 데이터를 상기 마스터 장치로 송신하는 단계는, 상기 어드레스정보 및 상기 크기정보가 수신되면, 상기 수신된 어드레스정보에 대응하는 상기 내부 전자장치로 상기 어드레스정보와 상기 크기정보를 송신하는 단계를 더 포함할 수 있다.
또한, 상기 마스터 장치가 상기 슬레이브 장치로 상기 크기정보를 송신하는 단계는, 상기 크기정보를 상기 어드레스 정보와 동시에 상기 슬레이브 장치로 송신하는 것이 바람직하다.
그리고, 상기 어드레스 정보 및 상기 크기정보와 함께, 상기 요청 데이터의 읽기 및 쓰기를 포함하는 명령어를 상기 슬레이브 장치로 송신할 수 있다.
한편, 마스터 유닛과 슬레이브 유닛을 가지는 주변장치와 함께 사용되는 전자장치에 있어서, 데이터가 송수신되는 제1세트의 핀과 요청 데이터의 크기정보가 송수신되는 제2세트의 핀을 포함하는 데이터 인터페이스를 각각 가지는 마스터 유닛과 슬레이브 유닛을 포함하고, 상기 슬레이브 유닛은 상기 마스터 유닛에 의해 공급되는 주소정보 및 크기정보에 대응하는 데이터를 처리하는 것을 특징으로 하는 전자장치에 의해서도 상기 목적은 달성된다.
또한, 전자시스템에 있어서, PCI 버스와, 상호 통신을 위해 PCI 버스에 연결되는 복수의 주변장치를 포함하고, 각 주변장치는 데이터가 송수신되는 제1세트의 핀과 요청 데이터의 크기정보가 송수신되는 제2세트의 핀을 포함하는 데이터 인터페이스를 가지는 마스터 유닛 및 슬레이브 유닛을 포함하며, 각각의 상기 슬레이브 유닛은 각각의 상기 마스터 유닛에 의해 공급되는 주소 정보 및 크기정보에 대응하는 데이터를 처리하는 것을 특징으로 하는 전자시스템에 의해서도 상기 목적은 달성된다.
여기서, 데이터의 저장을 위해 내부 데이터 버스에 연결되는 적어도 하나의 내부장치를 포함하고, 상기 슬레이브 유닛에 의해 수신되는 상기 주소정보와 상기 크기정보가 각각에 대응하는 내부장치로 전송될 수 있다.
한편, PCI 버스를 통한 복수의 장치 간의 통신방법에 있어서, 각 장치의 마스터 유닛과 다른 장치의 슬레이브 유닛 사이에서 요청 데이터를 송수신하는 단계와; 상기 마스터 유닛과 상기 슬레이브 유닛 사이에서 데이터 인터페이스의 제2세트의 핀을 통해 요청 데이터의 크기정보를 송수신하는 단계를 포함하는 것을 특징으로 하는 통신방법에 의해서도 상기 목적은 달성된다.
여기서, 상기 마스터 유닛으로부터 공급되는 주소정보 및 상기 크기정보에 따라 해당 주소의 데이터를 처리하는 단계를 더 포함할 수 있다.
또한, 컴퓨터용 프로그램이 수록된 기록매체에 있어서, 각 장치의 마스터 유닛과 다른 장치의 슬레이브 유닛 사이에서 요청 데이터를 송수신하는 단계와; 상기 마스터 유닛과 상기 슬레이브 유닛 사이에서 데이터 인터페이스의 제2세트의 핀을 통해 상기 요청 데이터의 크기정보를 송수신하는 단계를 포함하는 것을 특징으로 하는 복수의 장치 간의 통신방법을 실행하기 위한 컴퓨터용 프로그램이 수록된 것을 특징으로 하는 기록매체에 의해서도 상기 목적은 달성된다.
한편, 전자장치와 함께 사용되는 슬레이브 장치에 있어서, 정보를 전송하는 내부 데이터 버스와, 마스터 장치와 데이터를 송수신하는 데이터 인터페이스와, 상기 마스터 장치로부터 요청 데이터의 주소정보와 크기정보를 수신하고, 수신된 상기 주소정보와 상기 크기정보에 따라 데이터를 처리하는 복수의 내부 전자장치를 포함하는 슬레이브 장치에 의해서도 상기 목적은 달성된다.
여기서, 상기 내부 데이터 버스를 통해 각각의 상기 내부 전자장치로 접근하기 위한 상기 주소정보를 감지할 수 있다.
그리고, 상기 데이터 인터페이스의 복수의 핀을 통해 상기 슬레이브 장치 및 상기 마스터 장치 사이에서 요청정보가 송신될 수 있다.
본 발명에 따른 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법에 의하면 요청하는 데이터의 크기정보를 어드레스정보와 함께 외부 전자장치와 송수신함으로써, 신속하고 효율적인 데이터 처리를 수행할 수 있다.
또한, 본 발명에 따른 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및 복수의 장치 간의 통신방법에 의하면 마스터 장치가 요청 데이터의 크기정보에 대응하는 신호를 생성할 수 없는 경우에도 슬레이브 장치가 기설정된 크기에 따라 데이터를 처리함으로써, 종래의 PCI 전자장치와의 호환성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 전자장치에 대해 상세히 설명한다.
도 1은 본 발명의 제1실시예에 따른 전자장치(100)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 전자장치(100)는 PCI 버스에 의해 상호 연결된 복수의 주변기기를 포함한다. 여기서, PCI 버스에 의해 상호 연결된 각각의 주변기기는 마스터 장치(10)와, 슬레이브 장치(20)로 구분되며 마스터 장치(10)는 슬레이브 장치(20)로 데이터의 읽기 또는 쓰기를 요청한다.
마스터 장치(10)와, 슬레이브 장치(20)에 포함된 각각의 데이터 인터페이스(12, 22)는 외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀(12a, 22a)과, 외부 장치와 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀(12b, 22b)을 가진다.
데이터 인터페이스(12, 22)에 포함되어, 외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀(12a, 22a)은 요청 데이터의 어드레스 정보와, 요청 데이터에 대한 읽기 또는 쓰기 등의 명령어에 대응하는 신호가 송수신된다.
그리고, 외부 장치와 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀(12b, 22b)은 요청 데이터의 버스트 길이, 즉 데이터의 크기정보에 대응하는 신호가 송수신된다. 여기서, 데이터의 크기정보를 송수신하기 위한 별도의 핀은 종래 PCI 인터페이스에 마련된 여분의 핀을 이용하는 것도 가능하다.
한편, 본 발명의 제1실시예에 따른 전자장치(100)는 마스터 장치(10)가 종래의 PCI 인터페이스에 의해 요청 데이터의 크기정보에 대응하는 신호를 생성할 수 없는 경우, 데이터 인터페이스(22)를 통해 디폴트 값, 예를 들어 데이터의 비활성화에 대응하는 pull-up 신호가 슬레이브 장치(20)로 송신되고, 이 때 슬레이브 장치(20)는 기설정된 크기에 따라 데이터를 처리한다. 이로써, 데이터의 크기정보를 송신할 수 없는 종래의 PCI 장치가 마스터 장치(10)로 동작하는 경우에도 호환성을 최대화할 수 있다.
이하, 도 2를 참조하여 본 발명의 제2실시예에 따른 전자장치(100)에 대해 설명한다. 도 2에 도시된 바와 같이, 본 발명의 제2실시예에 따른 전자장치(100)는 슬레이브 장치(20)의 내부에 내부 데이터 버스(24)와, 내부 전자장치(26a, 26b, ...)를 더 포함한다.
본 발명의 제2실시예에 따른 전자장치(100)는 마스터 장치(10)가 슬레이브 장치(20)로 요청 데이터의 어드레스 정보와, 크기정보를 송신하면, 슬레이브 장치(20)는 수신된 어드레스 정보에 대응하는 내부 전자장치(26)로 수신된 어드레스 정보와, 크기정보를 송신한다. 그리하여, 내부 전자장치(26)는 수신된 어드레스 정보에 대응하는 어드레스의 요청 데이터를 수신된 크기정보에 대응하는 크기에 따라 처리한다.
이하, 도 3을 참조하여 본 발명에 따른 전자장치(100)가 데이터를 송수신하기 위한 신호의 구성에 대해 설명한다. 도 3에 도시된 바와 같이, 본 발명에 따른 전자장치(100)는 마스터 장치(10)와, 슬레이브 장치(20)가 데이터 인터페이스(12, 22)를 통해 클럭신호와, 프레임신호와, 어드레스 및 데이터 신호와, 커맨드 및 바이트 신호와, 레디신호와, 장치 선택 신호를 송수신한다.
클럭신호(CLK)는 PCI 버스에서 데이터를 송수신하기 위한 모든 트랜스퍼(Transfer) 동작에 대해 기준시간을 제공한다. 리셋신호 또는 인터럽트 신호를 제외한 모든 신호는 클럭신호에 동기화된다.
프레임신호(FRAME#)는 새로운 버스 트랜잭션(Transaction), 즉 요청 데이터의 송수신 동작이 있는 경우 로우(Low)로 인가된다. 여기서, 하나의 데이터에 대해 트랜잭션이 발생하는 경우 프레임신호는 하나의 클럭 사이클이 경과하면 로우에서 하이(High)로 변경되며, 복수 개의 데이터에 대해 트랜잭션이 발생하는 경우 프레임신호는 최종 데이터의 요청이 수행될 때까지 로우를 유지한다.
어드레스 및 데이터(AD) 신호는 물리적인 어드레스 정보와, 데이터 정보를 송수신하기 위한 신호이다. 어드레스 정보는 어드레스 페이즈(ADDR) 동안 송수신되며, 어드레스 페이즈는 프레임신호가 하이에서 로우로 변경될 때 발생한다. 데이터 정보는 데이터 페이즈(DATA-1, DATA-2, ...) 동안 송수신되며, 데이터 페이즈는 후술할 준비신호가 모두 로우일 때 발생한다.
커맨드 및 바이트(C/BE#) 신호는 어드레스 페이즈 동안의 커맨드의 유형 정보와, 데이터 페이즈 동안의 바이트 인에이블 정보를 포함한다. 어드레스 페이즈 동안 송수신되는 커맨드의 유형에는 I/O 읽기 및 쓰기, 메모리 읽기 및 쓰기 등이 포함된다.
레디신호는 트랜잭션의 현재 데이터 페이즈를 완료할 준비가 되어 있는 경우 로우로 인가되는 IRDY(Initiator Ready)# 신호와, 마스터 장치(10)가 데이터의 쓰기 동작을 수행하는 동안 데이터를 수신할 준비가 되었음을 알리고, 마스터 장치(10)가 데이터의 읽기 동작을 수행하는 동안 데이터를 송신할 준비가 되었음을 알리는 TRDY(Target Ready)# 신호를 포함한다.
장치 선택(DEVSEL#) 신호는 슬레이브 장치(20)가 내부 데이터 버스에서 내부 전자장치(26)로 억세스하기 위한 어드레스 정보를 감지하는 경우, 로우로 활성화된다.
버스트(BURST) 신호는 한 번의 트랜잭션에 의해 송수신되는 데이터의 크기정보를 말한다. 본 발명에 따른 전자장치(100)는 버스트 신호를 어드레스 페이즈 동안 읽기 및 쓰기 등의 커맨드 신호와 함께 송수신함으로써, 데이터의 트랜잭션을 효율적으로 수행할 수 있다.
이하, 도 4를 참조하여 본 발명에 따른 전자장치(100)의 데이터 송수신방법에 대해 설명한다.
먼저, 마스터 장치(10)가 데이터를 송수신하기 위한 복수의 핀(12a)을 통해 슬레이브 장치(20)로 요청 데이터의 어드레스정보를 송신한다(S10). 그리고, 마스터 장치(10)가 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀(12b)을 통해 슬레이브 장치(20)로 요청 데이터의 크기정보를 송신한다(S20). 여기서, 마스터 장치(10)가 요청 데이터의 어드레스 정보와, 요청 데이터의 크기 정보는 어드레스 페이즈에서 동시에 송신 가능하다.
마지막으로, 슬레이브 장치(20)가 단계 S10에서 수신된 어드레스정보에 대응하는 어드레스의 데이터를 단계 S20에서 수신된 크기정보에 대응하는 크기에 따라 처리한다(S30).
또한, 본 발명의 또다른 실시예에 의하면 하나의 장치의 마스터 유닛과 다른 장치의 슬레이브 유닛 사이에서 요청 데이터를 송수신하고, 마스터 유닛과 슬레이브 유닛 사이에서 데이터 인터페이스의 제2세트의 핀을 통해 요청 데이터의 크기정보를 송수신하는 것도 가능하다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.
도 1은 본 발명의 제1실시예에 따른 전자장치의 구성을 도시한 블록도이며,
도 2는 본 발명의 제2실시예에 따른 전자장치의 구성을 도시한 블록도이며,
도 3은 본 발명에 따른 전자장치가 데이터를 송수신하기 위한 신호의 구성을 도시한 도면이며,
도 4는 본 발명에 따른 전자장치의 데이터 송수신방법을 도시한 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 마스터 장치 12, 22 : 데이터 인터페이스
20 : 슬레이브 장치 24 : 내부 데이터 버스
26 : 내부 전자장치

Claims (19)

  1. PCI 버스에 의해 마스터 장치와 슬레이브 장치 간에 데이터의 송수신이 가능한 전자장치에 있어서,
    상기 마스터 장치와 상기 슬레이브 장치는,
    외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀과, 상기 외부 장치와 상기 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀을 가지는 데이터 인터페이스를 각각 포함하고,
    상기 마스터 장치가 상기 복수의 핀과 상기 별도의 핀을 통해 상기 요청 데이터의 어드레스정보와 상기 요청 데이터의 크기정보를 각각 상기 슬레이브 장치로 송신하면, 상기 슬레이브 장치는 상기 수신된 어드레스정보에 대응하는 어드레스의 데이터를 상기 크기정보에 대응하는 크기에 따라 처리하는 것을 특징으로 하는 전자장치.
  2. 제1항에 있어서,
    상기 마스터 장치가 요청 데이터의 크기정보에 대응하는 신호를 생성할 수 없는 경우, 상기 슬레이브 장치는 기설정된 크기에 따라 상기 요청 데이터를 처리하는 것을 특징으로 하는 전자장치.
  3. 제1항에 있어서,
    상기 슬레이브 장치는,
    내부 데이터 버스에 의해 연결되어 데이터가 저장된 적어도 하나의 내부 전자장치를 더 포함하고,
    상기 어드레스정보 및 상기 크기정보가 수신되면, 상기 수신된 어드레스정보에 대응하는 상기 내부 전자장치로 상기 어드레스정보와 상기 크기정보를 송신하여 데이터 처리를 수행하는 것을 특징으로 하는 전자장치.
  4. 제2항 또는 제3항에 있어서,
    상기 마스터 장치는,
    상기 어드레스 정보 및 상기 크기정보를 동시에 상기 슬레이브 장치로 송신하는 것을 특징으로 하는 전자장치.
  5. 제1항에 있어서,
    상기 마스터 장치는,
    상기 어드레스 정보 및 상기 크기정보와 함께, 상기 요청 데이터의 읽기 및 쓰기를 포함하는 명령어를 상기 슬레이브 장치로 송신하는 것을 특징으로 하는 전자장치.
  6. PCI 버스에 의해 마스터 장치와 슬레이브 장치 간에 데이터의 송수신이 가능한 전자장치의 데이터 송수신방법에 있어서,
    상기 마스터 장치와 상기 슬레이브 장치는,
    외부 장치와 요청 데이터를 송수신하기 위한 복수의 핀과, 상기 외부 장치와 상기 요청 데이터의 크기정보를 송수신하기 위한 별도의 핀을 가지는 데이터 인터페이스를 각각 포함하고,
    상기 마스터 장치가 상기 복수의 핀을 통해 상기 슬레이브 장치로 요청 데이터의 어드레스정보를 송신하는 단계와;
    상기 마스터 장치가 상기 별도의 핀을 통해 상기 슬레이브 장치로 상기 크기정보를 송신하는 단계와;
    상기 슬레이브 장치가 상기 수신된 어드레스정보에 대응하는 어드레스의 데이터를 상기 크기정보에 대응하는 크기에 따라 처리하는 단계를 포함하는 것을 특징으로 하는 전자장치의 데이터 송수신방법.
  7. 제6항에 있어서,
    상기 슬레이브 장치가 상기 데이터를 상기 마스터 장치로 송신하는 단계는, 상기 마스터 장치가 요청 데이터의 크기정보에 대응하는 신호를 생성할 수 없는 경우, 기설정된 크기에 따라 상기 요청 데이터를 처리하는 것을 특징으로 하는 전자장치의 데이터 송수신방법.
  8. 제6항에 있어서,
    상기 슬레이브 장치는,
    내부 데이터 버스에 의해 연결되어 데이터가 저장된 적어도 하나의 내부 저장장치를 더 포함하고,
    상기 슬레이브 장치가 상기 데이터를 처리하는 단계는,
    상기 어드레스정보 및 상기 크기정보가 수신되면, 상기 수신된 어드레스정보에 대응하는 상기 내부 전자장치로 상기 어드레스정보와 상기 크기정보를 송신하는 단계를 더 포함하는 것을 특징으로 하는 전자장치의 데이터 송수신방법.
  9. 제7항 또는 제8항에 있어서,
    상기 마스터 장치가 상기 슬레이브 장치로 상기 크기정보를 송신하는 단계는, 상기 크기정보를 상기 어드레스 정보와 동시에 상기 슬레이브 장치로 송신하는 것을 특징으로 하는 전자장치의 데이터 송수신방법.
  10. 제6항에 있어서,
    상기 어드레스 정보 및 상기 크기정보와 함께, 상기 요청 데이터의 읽기 및 쓰기를 포함하는 명령어를 상기 슬레이브 장치로 송신하는 것을 특징으로 하는 전자장치의 데이터 송수신방법.
  11. 마스터 유닛과 슬레이브 유닛을 가지는 주변장치와 함께 사용되는 전자장치에 있어서,
    데이터가 송수신되는 제1세트의 핀과 요청 데이터의 크기정보가 송수신되는 제2세트의 핀을 포함하는 데이터 인터페이스를 각각 가지는 마스터 유닛과 슬레이브 유닛을 포함하고,
    상기 슬레이브 유닛은 상기 마스터 유닛에 의해 공급되는 주소정보 및 크기정보에 대응하는 데이터를 처리하는 것을 특징으로 하는 전자장치.
  12. 전자시스템에 있어서,
    PCI 버스와, 상호 통신을 위해 PCI 버스에 연결되는 복수의 주변장치를 포함하고,
    각 주변장치는 데이터가 송수신되는 제1세트의 핀과 요청 데이터의 크기정보가 송수신되는 제2세트의 핀을 포함하는 데이터 인터페이스를 가지는 마스터 유닛 및 슬레이브 유닛을 포함하며,
    각각의 상기 슬레이브 유닛은 각각의 상기 마스터 유닛에 의해 공급되는 주소 정보 및 크기정보에 대응하는 데이터를 처리하는 것을 특징으로 하는 전자시스템.
  13. 제12항에 있어서,
    데이터의 저장을 위해 내부 데이터 버스에 연결되는 적어도 하나의 내부장치를 포함하고, 상기 슬레이브 유닛에 의해 수신되는 상기 주소정보와 상기 크기정보가 각각에 대응하는 내부장치로 전송되는 것을 특징으로 하는 전자시스템.
  14. PCI 버스를 통한 복수의 장치 간의 통신방법에 있어서,
    각 장치의 마스터 유닛과 다른 장치의 슬레이브 유닛 사이에서 요청 데이터를 송수신하는 단계와;
    상기 마스터 유닛과 상기 슬레이브 유닛 사이에서 데이터 인터페이스의 제2세트의 핀을 통해 요청 데이터의 크기정보를 송수신하는 단계를 포함하는 것을 특징으로 하는 통신방법.
  15. 제14항에 있어서,
    상기 마스터 유닛으로부터 공급되는 주소정보 및 상기 크기정보에 따라 상기 요청 데이터를 처리하는 단계를 더 포함하는 것을 특징으로 하는 통신방법.
  16. 컴퓨터용 프로그램이 수록된 기록매체에 있어서,
    각 장치의 마스터 유닛과 다른 장치의 슬레이브 유닛 사이에서 요청 데이터를 송수신하는 단계와;
    상기 마스터 유닛과 상기 슬레이브 유닛 사이에서 데이터 인터페이스의 제2세트의 핀을 통해 상기 요청 데이터의 크기정보를 송수신하는 단계를 포함하는 것을 특징으로 하는 복수의 장치 간의 통신방법을 실행하기 위한 컴퓨터용 프로그램이 수록된 것을 특징으로 하는 기록매체.
  17. 전자장치와 함께 사용되는 슬레이브 장치에 있어서,
    정보를 전송하는 내부 데이터 버스와,
    마스터 장치와 데이터를 송수신하는 데이터 인터페이스와,
    상기 마스터 장치로부터 요청 데이터의 주소정보와 크기정보를 수신하고, 수신된 상기 주소정보와 상기 크기정보에 따라 데이터를 처리하는 복수의 내부 전자장치를 포함하는 것을 특징으로 하는 슬레이브 장치.
  18. 제17항에 있어서,
    상기 내부 데이터 버스를 통해 각각의 상기 내부 전자장치로 접근하기 위한 상기 주소정보를 감지하는 것을 특징으로 하는 슬레이브 장치.
  19. 제17항에 있어서,
    상기 데이터 인터페이스의 복수의 핀을 통해 상기 슬레이브 장치 및 상기 마스터 장치 사이에서 요청정보가 송신되는 것을 특징으로 하는 슬레이브 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013227059A1 (de) * 2013-12-23 2015-06-25 Robert Bosch Gmbh Verfahren zur deterministischen datenübertragung in einem bussystem und bussystem
US10416602B1 (en) * 2018-04-16 2019-09-17 Lexmark International, Inc. System and methods for detecting non-authentic slave components using clock frequency changes
CN109471818B (zh) * 2018-11-22 2021-08-31 武汉虹识技术有限公司 总线结构实现方法及装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838334A (en) * 1994-11-16 1998-11-17 Dye; Thomas A. Memory and graphics controller which performs pointer-based display list video refresh operations
US5634138A (en) * 1995-06-07 1997-05-27 Emulex Corporation Burst broadcasting on a peripheral component interconnect bus
US5918072A (en) * 1995-09-18 1999-06-29 Opti Inc. System for controlling variable length PCI burst data using a dummy final data phase and adjusting the burst length during transaction
US5796963A (en) * 1996-05-16 1998-08-18 National Instruments Corporation System and method for converting VXI bus cycles to PCI burst cycles
US6185637B1 (en) * 1998-04-15 2001-02-06 Advanced Micro Devices, Inc. System for implementing an adaptive burst length for burst mode transactions of a memory by monitoring response times for different memory regions
US6457075B1 (en) * 1999-05-17 2002-09-24 Koninkijke Philips Electronics N.V. Synchronous memory system with automatic burst mode switching as a function of the selected bus master
US6393500B1 (en) * 1999-08-12 2002-05-21 Mips Technologies, Inc. Burst-configurable data bus
US6546496B1 (en) * 2000-02-16 2003-04-08 3Com Corporation Network interface with power conservation using dynamic clock control
US6771269B1 (en) * 2001-01-12 2004-08-03 Ati International Srl Method and apparatus for improving processing throughput in a video graphics system
US6957308B1 (en) * 2002-07-11 2005-10-18 Advanced Micro Devices, Inc. DRAM supporting different burst-length accesses without changing the burst length setting in the mode register
US20060143330A1 (en) * 2004-12-23 2006-06-29 Oliver Kiehl Method for data transmit burst length control
US7616207B1 (en) * 2005-04-25 2009-11-10 Nvidia Corporation Graphics processing system including at least three bus devices
US8473673B2 (en) * 2005-06-24 2013-06-25 Hewlett-Packard Development Company, L.P. Memory controller based (DE)compression
US7814258B2 (en) * 2008-07-21 2010-10-12 Texas Instruments Incorporated PCI bus burst transfer sizing

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