JP7354259B2 - サーミスタ及びサーミスタの製造方法 - Google Patents

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Description

本発明は、セラミック基体を備えるサーミスタ及びサーミスタを製造する方法に関する。
焼結セラミック材料に基づくサーミスタは、主に、様々な用途におけるモニタリング及び制御のための温度を測定するために使用される。例えば、サーミスタは温度センサー又はサージ保護として使用される。
多層構造のサーミスタは、DE2011081939A1から公知である。
独国特許公開第2011 081 939号公報
本発明の課題は、改善された特性を備えるサーミスタを提供することである。本発明の別の課題は、サーミスタの製造方法を提供することである。
本課題は請求項1のサーミスタによって解決される。サーミスタのさらなる実施形態及びサーミスタを製造する方法は、さらなる請求項に見出されることができる。
主成分としてセラミック材料を含有するセラミック基体を有するサーミスタが提供される。セラミック基体は、セラミック基体の内部に配置された少なくとも1つの電気絶縁層を有する。電気絶縁層は、セラミック材料の組成とは異なる主成分を含む。
換言すると、セラミック基体は、電流を伝導するのに適していない、少なくとも1つの層をその内部に有する。さらに、電気絶縁層は、セラミック材料の組成と同じではない組成を有する主成分を含む。
さらに、セラミック基体を含むサーミスタを製造するための方法が提供される。この方法では、複数のグリーンシート(Gruenfolien)からグリーンシート積層体を形成し、その後プレスし、脱炭し、焼結するように、セラミック基体を製造し、グリーンシートのうちの少なくとも1つの上に、グリーンシート積層体を形成する前に、電気絶縁層を適用する。
さらに、電気絶縁層は、電気絶縁層なしで形成されるがそれ以外は同じである別のサーミスタよりも高いR25値をサーミスタが有するように、配置されることができる。換言すると、サーミスタは、電気絶縁層がない場合よりも電気絶縁層がある場合の方が高いR25値を有する。
本明細書では、R25値は、サーミスタが25°Cで示すサーミスタの電気抵抗として解されるべきである。
R25値は、とりわけ、サーミスタのライン断面積(Leitungsquerschnittflaeche)に間接的に比例して依存する。換言すると、ライン断面積が小さいほど、サーミスタのR25値は大きくなる。
本明細書では、ライン断面積は、セラミック基体のアクティブ体積領域の断面積を意味すると解されるべきである。アクティブ体積領域は、サーミスタの1つの外部コンタクトから別の外部コンタクトへの電流の伝達において有力に(massgeblich)寄与する。アクティブ体積領域は、セラミック基体の全体体積(gesamte Volumen)を取り囲むことができる。ライン断面積は通常、電流の流れ方向に垂直である。従来では、ライン断面積は、電流の流れ方向に垂直なセラミック基体の実断面積に対応する。実断面積は1つの平面内にあり、セラミック基体の外部面及び/又は外部エッジによってのみ画定され、外部面及び/又は外部エッジは実断面積が存在するその平面と交差する。換言すると、実断面積は、セラミック基体の形状と広がり(Ausdehnung)によってのみ決定される。
セラミック基体のアクティブ体積のライン断面積が減少するように、電気絶縁層を配置することにより、R25値の増加を達成することができる。したがって、電気絶縁層は、電流の流れ方向と平行にならないようにセラミック基体内に配置することができる。電気絶縁層は、好ましくは、電流の流れ方向に対して垂直である。
換言すると、電気絶縁層は、セラミック基体の実断面積よりも小さいライン断面積を定義する。したがって、サーミスタは、サーミスタのセラミック基体のライン断面積を、例えば機械的な後処理によって低減させる必要なく、例えばMΩの範囲の、非常に高いR25値を有することができる。この結果、機械的な後処理の結果としてセラミック基体に発生する可能性のあるリスクが回避される。
電気絶縁層は、ある平面内にあり、その平面と交差するセラミック基体の1つ以上の外部面から離間することができる。換言すると、電気絶縁層は、電気絶縁層が存在する平面と交差する少なくとも1つの外部面と直接コンタクトしていない。
さらに、電気絶縁層は、少なくとも1つの空所(Aussparung)を有することができる。空所のデザインは、特定の形状に限定されない。例えば、空所は、少なくとも円形、楕円形、及び多角形の形状を含む形状のグループから選択される形状を有することができる。
さらに、電気絶縁層は、少なくとも2つの別個の部分層からなることができ、それらは、共通の平面内にあり、互いに距離によって分離されている。換言すると、2つの部分層は互いに直接コンタクトしていない。
上記の実施形態の1つ以上にしたがって、電気絶縁層を設計することにより、セラミック基体のアクティブ体積のライン断面積を非常に正確に決定することができる。このようにして、R25の値を高精度に設定できる。
さらに、電気絶縁層は、無機の電気絶縁材料を含む主成分を含有することができる。好ましくは、無機の電気絶縁材料は、少なくともバリスタセラミック及びコンデンサセラミックを含む量から選択することができる。これらの材料は、サーミスタの使用条件下で電流を顕著に伝導しない(nicht signifikant leiten)ため、有利である。
さらに、電気絶縁層は、スピネル構造を有する主成分を含むことができる。グリーンシートには電気絶縁層が塗布されているため、電気絶縁層がグリーンシートに良好に密着すること(Haftung)が有利である。サーミスタ用セラミック材料は通常スピネル構造を有するため、電気絶縁層にもグリーンシートに含まれるセラミック材料と同じ構造の主成分が含まれていると有利である。ことことは、電気絶縁層のグリーンシートへの良好な密着を保証する。
さらに、電気絶縁層は、セラミックベース本体の空洞の形態で設計されることができる。この目的のために、熱分解性材料の層が2枚のグリーンシートの間に適用される。その後の焼結プロセスでは、熱分解性材料が基体から拡散し、電気絶縁層として空洞を残す(hinterlaesst)。
好ましい実施形態では、絶縁層の厚さは0.5μmを超える。電気絶縁層は、最大5μmの厚さを有することができる。複数の絶縁層の累積厚さは、厚さ方向におけるセラミック基体の寸法に顕著な割合で(zu einem wesentlichen Anteil)寄与し得る。
さらに、セラミック基体は1つ以上の導電層を有することができ、導電層がセラミック基体のアクティブ体積領域を定義し、絶縁層がアクティブ体積領域内に配置されるように、セラミック基体内に導電層が配置されることができる。
アクティブ体積領域は、導電層によってのみ定義されることができる。好ましくは、アクティブ体積領域は、セラミック基体の導電層及び外部面によって定義されることができる。
さらに、導電層は、セラミック基体の少なくとも1つの外部面と直接コンタクトすることができる。好ましくは、導電層は、導電層の1つ以上のサブ面がサーミスタの外部コンタクトと直接コンタクトするように配置される。特に好ましくは、導電層は、セラミック基体の実断面積全体にわたって延在する。サブ面は、ここでは、主に導電層の厚さによって定義される導電層の面積として理解されるべきである
導電層がサーミスタの外部コンタクトと直接コンタクトすることにより、外部コンタクトのデザイン(Ausgestaltung)における製造関連の変動から生じるサーミスタの特性への悪影響を低減することができる。その結果、特定の特性を備えたサーミスタを、特に再生産可能(reproduzierbar)に製造することができる。
導電層は、少なくとも銀、パラジウム、並びに、任意の銀合金及びパラジウム合金(jegliche Silber- und Palladiumlegierungen)、を含む金属の量(Menge von Metallen)から選択される少なくとも1つの材料を含むことができる。
さらに、方法において、電気絶縁層を適用するためにテンプレートを使用することができ、テンプレートは、電気絶縁層がテンプレートに関して高い再現忠実度(hohe Abbildungstreue)を有するようにデザインされている。
本明細書において、高い再現忠実度は、グリーンシート上の電気絶縁層のデザイン(Ausgestaltung)がテンプレート(Vorlage)のデザインと顕著に異ならないことを意味すると解されるべきである。
これを達成するために、スクリーン印刷スクリーンをテンプレートとして使用することができ、スクリーン印刷スクリーンは、電気絶縁層のネガと、ネガを少なくとも2つの別個の領域に分割する少なくとも1つのウェブとを有する。ウェブは、電気絶縁層の適用中にスクリーンが顕著に変形しないようにデザインされている。このようにして、高レベルの再現忠実度が実現される。
さらに、この方法では、導電層を少なくとも1つのさらなるグリーンシート上に適用することができる。導電層の適用は、例えば、スパッタリング法を用いて行われることができる。
さらに、この方法は、グリーンシートをセラミック基体の長手軸に沿って積層するように実施することができる。
本明細書において、長手軸は、セラミック基体の最大空間的広がり方向(Richtung der groessten raeumlichen Ausdehnung)に平行に延在するセラミック基体の軸を意味すると解されるべきである。好ましくは、長手軸は、セラミック基体の、最大の広がりを有する1つ以上のエッジに平行に延びる。セラミック基体が、グリーンシートの積層方向に平行に延在する広がり、及び、非平行に延在する広がりの、複数の均等な空間的広がりを有し、それぞれが最大の空間的広がりとしてみなすことができる場合、広がりに平行に延在し、グリーンシートの積層方向に平行に延在する軸が長手軸として決定される。
上記のステップに加えて、この方法はまた、サーミスタの製造に必要なさらなるステップを含む。
かかるさらなるステップは、例えば次のとおりである:
- グリーンシート積層体をプレスして、プレスされたグリーンシート積層体を得る、
- プレスされたグリーンシート積層体を脱炭して、プレス及び脱炭されたグリーンシート積層体を得る、
- プレス及び脱炭されたグリーンシートスタックを焼結して、セラミック基体を得る、
- セラミック基体に外部コンタクトを適用して、サーミスタを得る。
本発明は、例示的な実施形態の模式的な図面に基づいて、以下により詳細に説明される。
図1はサーミスタを空間的表現で示す図である。 サーミスタの実施形態を横断面及び断面で示す図である。 サーミスタのさらなる実施形態を横断面及び縦断面で示す図である。 サーミスタのさらなる実施形態を横断面及び縦断面で示す図である。 サーミスタのさらなる実施形態を横断面及び縦断面で示す図である。 サーミスタのさらなる実施形態を横断面及び縦断面で示す図である。
同一の要素、類似の又は同様の(augenscheinlich gleiche)要素は、複数の図面において同じ参照記号が付されている。図面及び図面中のサイズ比は、正確な縮尺ではない。
図1は、セラミック基体1及び外部コンタクト(図示せず)を含むサーミスタ10を示している。セラミック基体1の空間的広がりは、寸法矢印x、y、及びzによって示されている。寸法矢印x、y、及びzはそれぞれ、デカルト座標系で同じ名前の軸に平行に延在するため、寸法矢印は、本明細書では、座標系の対応する軸とも称される。換言すると、デカルト座標系では、寸法矢印xはx軸に対応し、寸法矢印yはy軸に対応し、寸法矢印zはz軸に対応する。以下に説明する実施形態は、ここに示すサーミスタ10と非常に類似しているため、軸の指定は、以下の図に対して同様に使用される。
図2Aは、図1に示されたものと同様のサーミスタ10の実施形態を長手断面図において、示している。長手断面は、セラミック基体のx軸及びz軸によって広がる平面に平行にセラミック基体を通って延在する。セラミック基体1は、5つの電気絶縁層3を有する。さらに、サーミスタ10は2つの外部コンタクト2を有する。電気絶縁層3は、互いに平行に配置されている。さらに、電気絶縁層3は、セラミック基体1の長手軸6に垂直に配置されている。セラミック基体の長手軸は、セラミック基体の中心を通って、セラミック基体のx軸に平行に延在し、x軸は、セラミック基体1の最大広がり方向(Richtung der groessten Ausdehnung)に対応する。電流の流れ方向は、セラミック基体1のx軸に平行に延在する。
図2Bは、図2Aに示されるサーミスタ10の横断面を示す。横断面は、セラミック基体のy軸及びz軸によって広がる平面に平行にセラミック基体を通って延在する。電気絶縁層3は、正方形の空所4を有する。電気絶縁層3の面積に空所4の面積を加えたものが、セラミック基体の実断面積7に対応する。実断面積は、外部面9のみによって画定される。さらに、電気絶縁層3は、セラミック基体1の外部面9と直接コンタクトするように設計されている。セラミック基体1のライン断面積Lは、空所4の形状及びサイズによって正確に定義されることができる。このようにして、サーミスタ10のR25値を非常に正確に設定することができる。ここで、ライン断面積Lは、空所4の面積に対応する。
図3A及び図3Bは、長手断面及び横断面において、図2A及び2Bに示されるものと類似のサーミスタ10のさらなる実施形態を示し、電気絶縁層3は、セラミック基体1の外部面9から離間している。その結果、電気絶縁層3で覆われておらず、電気絶縁層3を完全に取り囲むエッジ領域5が形成される。空所4の面積、電気絶縁層3の面積、及びエッジ領域5の面積は合わせて、セラミック基体の実断面積7に対応し、これは外部面9によってのみ画定される。ライン断面積Lは、ここでは空所4及びエッジ領域5の面積によって定義される。電気絶縁層3がセラミック基体1の外部面9から離間していることは、セラミック基体1の製造プロセスに起因する。ここで説明する電気絶縁層3の構成は、セラミック基体1の製造プロセス中に形成されるグリーンシート積層体からのグリーンシートの層間剥離を効果的に防止する。
図4A及び図4Bは、長手断面及び横断面において、図3A及び図3Bに示されるものと類似のサーミスタ10のさらなる実施形態を示し、セラミック基体1の電気絶縁層3は、空所を有さない。この実施形態では、ライン断面積Lは、電気絶縁層3を完全に取り囲むエッジ領域5の面積によって決定される。電気絶縁層3及びエッジ領域5の面積は合わせて、外部面9によってのみ画定される実断面積7に対応する。しかしながら、電気絶縁層3は、図4Aに示されるように薄い必要はなく、著しく幅広であることができ、したがって、セラミック基体1のx方向への広がりにかなりの割合で寄与する
図5A及び図5Bは、長手断面及び横断面において、図3A及び図3Bに示されるものと類似のサーミスタ10のさらなる実施形態を示し、電気絶縁層3は、それぞれ2つの部分層3’からなる。部分層3’は、距離dによって互いに分離されている。距離dは、電気絶縁層3を適用する(Aufbringen)ためにスクリーン印刷スクリーンが使用されることによってもたらされる。電気絶縁層3を適用するために使用されるスクリーン印刷スクリーンは、電気絶縁層3のネガと、ネガを部分層3‘に分割するウェブとを有する。ウェブの幅は距離dである。ウェブは、電気絶縁層3の適用中にスクリーン印刷スクリーンが曲がるのを可能な限り防止し、その結果、電気絶縁層3の高度の再現忠実度(Abbildungstreue)が達成される。空所4の面積、及び、距離d内で空所4まで延在する領域も含むエッジ領域5の面積、はライン断面積Lに対応する。電気絶縁層3、空所4及びエッジ領域5の合計は、外部面9によってのみ画定される実断面積7に対応する。
図6A及び図6Bは、長手断面及び横断面において、図3A及び図3Bに示されるものと類似のサーミスタ10のさらなる実施形態を示す。電気絶縁層3に加えて、サーミスタ10のセラミック基体1は、銀を含有する2つ導電層8を含む。図6Bの横断面は、両導電層8のうちの1つを通る。導電層8は、導電層8がそれぞれ、セラミック基体の実断面積7全体にわたって延在するようにデザインされている。さらに、導電層8のすべてのサブ面8’は、セラミック基体1の外部面9と直接コンタクトしている。さらに、導電層8は、それらがサブ面8’を介してセラミック基体1の外部コンタクト2と導電的に接触するように設計されている。セラミック基体の導電層8及び外部面9は、セラミック基体1のアクティブ体積領域Vを画定し、その中に導電層3が配置されている。導電層8は、外部コンタクト2への導電性コンタクトによって、プロセス関連のズレ(Abweichungen)の結果として外部コンタクト2の構成に生じる悪影響を低減する。このようにして、特定の特性を備えたサーミスタを再現性のある方法で製造できる。
本発明は、例示された実施形態に限定されない。特に、電気絶縁層3及び導電層8の数、位置及び構成は変化し得る。
1 セラミック基体(keramischer Grundkoerper)
2 外部コンタクト(Aussenkontakte)
3 電気絶縁層(elektrisch isolierende Schicht)
3’ 部分層(Teilschicht)
4 空所(Aussparung)
5 エッジ領域(Randbereich)
6 長手軸(Laengsachse)
7 実断面積(reale Querschnittsflaeche)
8 導電層(elektrisch leitfaehige Schicht)
8’ サブ面(Nebenflaeche)
9 外部面(Aussenflaeche)
10 サーミスタ(Thermistor)
d 距離(Abstand)
L ライン断面積(Leitungsquerschnittflaeche)
V アクティブ体積領域(aktiver Volumenbereich)

Claims (19)

  1. 主成分としてセラミック材料を含有するセラミック基体を備えるサーミスタであって、
    前記セラミック基体は少なくとも1つの電気絶縁層を有し、
    前記電気絶縁層は前記セラミック基体の内部に配置されており、
    前記電気絶縁層は前記セラミック材料と異なる組成を有する主成分を含有し、
    前記電気絶縁層は、前記セラミック基体のライン断面積を縮小するように、前記セラミック基体の内部に配置されており、
    少なくとも2つの外部コンタクトを有し、
    前記電気絶縁層は、一方の前記外部コンタクトから前記サーミスタを通って他方の前記外部コンタクトへ流れる電流の流れ方向に対して垂直である、
    サーミスタ。
  2. 主成分としてセラミック材料を含有するセラミック基体を備えるサーミスタであって、
    前記セラミック基体は少なくとも1つの電気絶縁層を有し、
    前記電気絶縁層は前記セラミック基体の内部に配置されており、
    前記電気絶縁層は前記セラミック材料と異なる組成を有する主成分を含有し、
    前記電気絶縁層は、前記セラミック基体のライン断面積を縮小するように、前記セラミック基体の内部に配置されており、
    前記電気絶縁層は、共通の平面内にある、距離(d)によって互いに分離されている、少なくとも2つの部分層からなる、
    サーミスタ。
  3. 前記電気絶縁層は平面内にあり、
    前記電気絶縁層は、前記平面に交差する1つ以上の外部面から離間している、
    請求項1又は2記載のサーミスタ。
  4. 前記電気絶縁層は少なくとも1つの空所を有する、
    請求項1乃至3いずれか1項記載のサーミスタ。
  5. 前記電気絶縁層は無機の電気絶縁材料を含む主成分を含有する、
    請求項1乃至4いずれか1項記載のサーミスタ。
  6. 前記無機の電気絶縁材料は、リスタセラミック及びコンデンサセラミックら選択されている、
    請求項5記載のサーミスタ。
  7. 前記電気絶縁層は、スピネル構造を有する主成分を含有する、
    請求項1乃至6いずれか1項記載のサーミスタ。
  8. 前記電気絶縁層は、前記セラミック基体の内部の空洞として設計されている、
    請求項1乃至4いずれか1項記載のサーミスタ。
  9. 前記電気絶縁層は、最大5μmの厚さを有する、
    請求項1乃至8いずれか1項記載のサーミスタ。
  10. 前記セラミック基体は、1つ以上の導電層を有し、
    前記導電層が前記セラミック基体のアクティブ体積領域を定義して、前記電気絶縁層が前記アクティブ体積の内部に配置されるように、前記導電層が前記セラミック基体の内部に配置されている、
    請求項1乃至9いずれか1項記載のサーミスタ。
  11. 前記導電層のうちの少なくとも1つは、前記セラミック基体の少なくとも1つの外部面と直接コンタクトしている、
    請求項10記載のサーミスタ。
  12. 前記導電層は、少なくとも銀、パラジウム、並びに、任意の銀合金及びパラジウムとの合金、を含む金属の量から選択された少なくとも1つの金属を含有する、
    請求項10又は11記載のサーミスタ。
  13. セラミック基体を備えるサーミスタを製造する方法であって、
    複数のグリーンシートからグリーンシート積層体を形成し、その後プレスし、焼結するように、前記セラミック基体を製造し、
    前記グリーンシートのうちの少なくとも1つの上に、前記グリーンシート積層体を形成する前に、電気絶縁層の生成のために適した層を適用し、
    前記セラミック基体のライン断面積を縮小するように前記セラミック基体の内部に前記電気絶縁層を配置し、
    前記セラミック基体上に少なくとも2つの外部コンタクトを適用し、
    前記外部コンタクト同士の間の電流の所定の流れ方向に対して垂直に前記電気絶縁層を配置する、
    方法。
  14. 前記電気絶縁層を生成するために適した層は、電気絶縁材料を含有する、
    請求項13記載の方法。
  15. 前記電気絶縁層を生成するために適した層は、焼結後に電気絶縁空洞を形成する熱分解性材料を含有する、
    請求項14記載の方法。
  16. 前記電気絶縁層を生成するためにテンプレートが使用され、
    前記テンプレートは、前記電気絶縁層が前記テンプレートに関して高い再現忠実度を有するように設計されている、
    請求項13乃至15いずれか1項記載の方法。
  17. 前記テンプレートとしてスクリーン印刷スクリーンを使用し、
    前記スクリーン印刷スクリーンは、前記電気絶縁層のネガと、前記ネガを少なくとも2つの別個の領域に分割する少なくとも1つのウェブと、を有する、
    請求項16記載の方法。
  18. 前記グリーンシートの少なくとも1つの上に導電層を適用する、
    請求項13乃至17いずれか1項記載の方法。
  19. 前記セラミック基体の長手軸に沿って前記グリーンシートを積層する、
    請求項13乃至17いずれか1項記載の方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110605A (ja) 1999-10-06 2001-04-20 Murata Mfg Co Ltd チップ型サーミスタ
JP2001338805A (ja) 2000-05-25 2001-12-07 Retoron Co Ltd スピネル系フェライトを利用した負の温度係数サーミスタ素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864421A (ja) 1994-08-19 1996-03-08 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JPH09162004A (ja) 1995-12-13 1997-06-20 Murata Mfg Co Ltd 正特性サーミスタ素子
JPH1045469A (ja) * 1996-05-30 1998-02-17 Kyocera Corp 誘電体薄膜およびセラミックコンデンサ
DE19727009B4 (de) * 1997-06-25 2009-02-12 Abb Research Ltd. Strombegrenzender Widerstand mit PTC-Verhalten
DE19917631A1 (de) * 1999-04-19 2000-10-26 Votup & Co Innovative Keramik Temperaturempfindliche und/oder temperaturkompensierte elektronische Schaltung
US6429533B1 (en) 1999-11-23 2002-08-06 Bourns Inc. Conductive polymer device and method of manufacturing same
JP2002100505A (ja) 2000-09-22 2002-04-05 Mitsubishi Materials Corp サーミスタ・キャパシタ複合積層セラミック電子部品
US6958272B2 (en) * 2004-01-12 2005-10-25 Advanced Micro Devices, Inc. Pocket implant for complementary bit disturb improvement and charging improvement of SONOS memory cell
WO2006080805A1 (en) 2005-01-27 2006-08-03 Ls Cable Ltd. Surface-mounting type thermistor having multi layers and method for manufacturing the same
DE102005050638B4 (de) 2005-10-20 2020-07-16 Tdk Electronics Ag Elektrisches Bauelement
US8896410B2 (en) * 2010-06-24 2014-11-25 Tdk Corporation Chip thermistor and method of manufacturing same
JP5304757B2 (ja) 2010-09-06 2013-10-02 Tdk株式会社 セラミック積層ptcサーミスタ
DE102011010611A1 (de) * 2011-02-08 2012-08-09 Epcos Ag Elektrisches Keramikbauelement mit elektrischer Abschirmung
KR20170109796A (ko) * 2016-03-22 2017-10-10 삼성전기주식회사 압전 소자용 써미스터 및 이를 포함하는 압전 소자 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110605A (ja) 1999-10-06 2001-04-20 Murata Mfg Co Ltd チップ型サーミスタ
JP2001338805A (ja) 2000-05-25 2001-12-07 Retoron Co Ltd スピネル系フェライトを利用した負の温度係数サーミスタ素子

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