JP7352524B2 - ドライバ回路 - Google Patents
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Description
まず、第1の実施形態に係るドライバ回路について、図面を参照して説明する。図1はドライバ回路を示す回路図である。
Id≒A×(Wg/Lg)×(Vgup-Vth)×VDS・・・・・・・・・・・・式(1)
Ron=VDS/Id≒Lg/(A×Wg×(Vgup-Vth))・・・・・・・・・・・式(2)
と表される。なお、Aは定数である。
Id=A×(Wg/Lg)×{((Vg-Vth)×Vds)-(1/2)Vds2}・・・式(3)
と表され、
((Vg-Vth)×Vds)>>(1/2)Vds2を考慮すると、
Id≒A×(Wg/Lg)×((Vg-Vth)×Vds)・・・・・・・・・式(4)
と表される。なお、Aは定数である。
RON1≒ Lg/(A×Wg×(Vgup1-Vth))・・・・・・・・・式(5)
と表される(実線表示)。
RON2≒ Lg/(A×Wg×(Vgup2-Vth))・・・・・・・・・・式(6)
と表される(破線表示)。
次に、第2の実施形態に係るドライバ回路について、図面を参照して説明する。図8はドライバ回路を示す回路図である。
次に、第3の実施形態に係るドライバの回路について、図面を参照して説明する。図10はドライバの回路を示す回路図である。
2、2a 逆流防止回路
3 入力電圧制御回路
4、4a 昇圧回路
5、5a 減算回路
6、6a コンパレータ
11 定電流源
100、100a、200、300、400 ドライバ回路
BD1~BD5、BD11、BD12、BDa ボディダイオード
C1、C2、Cn-1、Cn コンデンサ
I1 定電流
Id ドレイン電流
If 順方向電流
INV1 インバータ
Irv 逆流電流
N1~N3、N11~N14 ノード
NMD1~NMD3、NMDn、NMDn+1、NMT1、NMTa、PMT1、PMT2、PMT11、PMT12 MOSトランジスタ
NMTout1、NMTout2 出力トランジスタ
PD1 ダイオード
Phigh、Plow 端子
Pout 出力端子
R1 抵抗
Ron1、Ron2 オン抵抗
Sen、Sena、Sen1、Ssg1、Ssg2、φ1、φ2 制御信号
Sgn、Sgn1 減算信号
Shs、Shs1 比較信号
Vgup、Vgup1、Vgup2、Vgupa、Vgupb 昇圧電圧
Vin 入力電圧
Vout 出力電圧
Vref 基準電圧
Vss 接地電位(低電位側電源)
Claims (8)
- 制御信号がイネーブル状態のときに入力電圧を出力し、前記制御信号がディセーブル状態のときに前記入力電圧を遮断する入力電圧制御回路と、
電源端子と前記入力電圧制御回路の間に設けられ、第1端子に前記電源端子を介して前記入力電圧が印加され、前記制御信号がイネーブル状態のときにオンして前記入力電圧を前記入力電圧制御回路に出力し、前記制御信号がディセーブル状態のときにターンオフする第1トランジスタと、アノードが前記第1トランジスタの第1端子に接続され、カソードが前記第1トランジスタの第2端子に接続され、前記第1トランジスタに形成される第1ボディダイオードとを含む逆流防止回路と、
前記入力電圧制御回路から出力される前記入力電圧を入力し、前記入力電圧を昇圧して昇圧電圧を生成し、出力トランジスタの制御端子に昇圧電圧を供給する昇圧回路と、
を具備することを特徴とするドライバ回路。 - 前記電源端子を介して入力される前記入力電圧と、前記昇圧電圧とを入力して前記昇圧電圧から前記入力電圧を減算処理する減算回路と、
入力側のプラスポートに前記減算回路の減算処理電圧を入力し、入力側のマイナスポートに基準電圧を入力して前記減算処理電圧と前記基準電圧を比較するコンパレータと、
を更に具備することを特徴とする請求項1に記載のドライバ回路。 - 前記減算処理電圧が前記基準電圧よりも大きい場合、前記制御信号をイネーブル状態からディセーブル状態に変更して、前記入力電圧制御回路の動作を停止し、前記第1トランジスタをターンオフする
ことを特徴とする請求項2に記載のドライバ回路。 - 制御信号がイネーブル状態のときに入力電圧を出力し、前記制御信号がディセーブル状態のときに前記入力電圧を遮断する入力電圧制御回路と、
電源端子と前記入力電圧制御回路の間に設けられ、第1端子に前記電源端子を介して前記入力電圧が印加され、前記制御信号がイネーブル状態のときにオンして前記入力電圧を前記入力電圧制御回路に出力し、前記制御信号がディセーブル状態のときにターンオフする第1トランジスタと、アノードが前記第1トランジスタの第1端子に接続され、カソードが前記第1トランジスタの第2端子に接続され、前記第1トランジスタに形成される第1ボディダイオードとを含む逆流防止回路と、
前記入力電圧制御回路から出力される前記入力電圧を入力し、前記入力電圧を昇圧して第1昇圧電圧と第2昇圧電圧を生成し、前記第1昇圧電圧を第1出力トランジスタの制御端子に供給し、前記第2昇圧電圧を前記第1出力トランジスタと直列接続される第2出力トランジスタの制御端子に供給する昇圧回路と、
を具備することを特徴とするドライバ回路。 - 前記電源端子を介して入力される前記入力電圧と、前記第2出力トランジスタが出力端子に出力する出力電圧とを入力して前記出力電圧から前記入力電圧を減算処理する減算回路と、
入力側のプラスポートに前記減算回路の減算処理電圧を入力し、入力側のマイナスポートに基準電圧を入力して前記減算処理電圧と前記基準電圧を比較するコンパレータと、
を更に具備することを特徴とする請求項4に記載のドライバ回路。 - 前記減算処理電圧が前記基準電圧よりも大きい場合、前記制御信号をイネーブル状態からディセーブル状態に変更して、前記入力電圧制御回路の動作を停止し、前記第1トランジスタをターンオフする
ことを特徴とする請求項5に記載のドライバ回路。 - 第1端子に前記電源端子を介して前記入力電圧が印加され、第2端子に前記第1昇圧電圧が印加され、制御端子がイネーブル状態のときにオンして第2端子の電圧を前記第1昇圧電圧から前記入力電圧に強制的に変更する第2トランジスタと、
第1端子に前記第2昇圧電圧が印加され、第2端子に前記第2出力トランジスタが出力端子に出力する出力電圧が印加され、制御端子がイネーブル状態のときにオンして第1端子の電圧を前記第2昇圧電圧から前記出力電圧に強制的に変更する第3トランジスタと、
を更に具備することを特徴とする請求項4乃至6のいずれか1項に記載のドライバ回路。 - 前記第1トランジスタは、バックゲートが第2端子に接続され、前記制御信号がイネーブル状態のときに制御端子が接地電位に設定されるPch MOSトランジスタである
ことを特徴とする請求項1乃至7のいずれか1項に記載のドライバ回路。
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