JP7316902B2 - 情報処理装置、その制御方法、及びプログラム - Google Patents

情報処理装置、その制御方法、及びプログラム Download PDF

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Description

本発明は、ＡＳＩＣやＣＰＵ等のチップの起動時にブートデータの正当性を検証する情報処理装置、その制御方法、及びプログラムに関する。
近年、中央演算処理装置（以降ＣＰＵとする）のブートアップに対するセキュリティが重要視されてきている。そこで、電源投入の直後に、サブＣＰＵの制御により、システムのメインＣＰＵのブートデータが改竄又は経年劣化によるブートデータが変化していないことのチェックを行ってから、メインＣＰＵのブートアップを行っている。これらの改竄又は経年劣化による変化の検証を総称して、以下では正当性の検証処理と称する。当該検証処理は、基本的には電源投入時の処理であるため、ユーザの利便性を考えると、できるだけ早く完了させ、電源立ち上げ時間を短縮することが望ましい。
特許文献１には、検証が不要なデータに関して改竄検知を行わないことで、改竄検知処理を短時間で完了させる方法が提案されている。
特願２０１５－１５１９８８号公報
しかしながら、上記従来技術には以下に記載する課題がある。例えば、上記従来技術では、正当性の検証処理（改竄検知処理）を行うプログラムをＢＩＯＳ等の上流のソフトだけでなく、アプリケーション等の下流のプログラムに関してまで、実施する動きがあり、検証処理を実施するデータ量も多くなっていく傾向にある。それに対して、検証処理時の動作時のクロック周波数を高くして、検証処理を短時間で完了させる等の方法も考えられている。しかし、そのチップの許容電力を超えない範疇で、できる限り動作時のクロック周波数を高くするには、検証処理に使用しない回路に関しては、できる限り消費電力を低減する必要がある。
使用しない回路での消費電力を低減する方法として、電源遮断により電力の供給を行わないことが考えられるが、一般的な電源遮断の制御用回路では、制御可能な電源ブロック数に限りがある。つまり、各機能モジュール（回路）ごとの細かな粒度での電源制御はできない状況にある。
本発明は、上述の問題の少なくとも一つに鑑みて成されたものであり、検証処理に使用しない回路などの細かい粒度でクロックの停止制御を行うことで、検証処理の消費電力を低減する仕組みを提供する。
本発明は、例えば、情報処理装置であって、ブートデータを記憶する記憶手段と、それぞれが１以上の回路を有する複数のブロックに電源を供給する電源制御手段と、発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、前記情報処理装置を制御する第２制御手段とを備え、前記第１制御手段は、前記電源制御手段によって、前記検証処理において少なくとも１つの回路が使用されるブロックへ電源を供給させ、前記検証処理において全ての回路が使用されないブロックへの電源供給を遮断させ、前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させ、前記検証処理を実行することを特徴とする。
本発明によれば、検証処理に使用しない回路などの細かい粒度でクロックの停止制御を行うことで、検証処理の消費電力を低減することができる。
一実施形態に係るデータ処理システムを表したブロック図。 一実施形態に係る電源制御部１２２内の構成と電源制御の詳細な構成を表したブロック図。 一実施形態に係るデータ処理システムの基本的な動作フローを表した図である。 一実施形態に係る検証処理時の内部動作を示したブロック図。 一実施形態に係る検証処理時の詳細フローチャート。 一実施形態に係る通常動作時のＡＳＩＣ１００の消費電力を示す図。 一実施形態に係る検証処理時に未使用の回路に対して電源の遮断制御を行った場合のＡＳＩＣ１００の消費電力を示す図。 一実施形態に係る検証処理時に未使用の回路に対しての電源遮断制御、及び使用する回路に対しての周波数アップを行った場合のＡＳＩＣ１００の消費電力を示す図。 一実施形態に係る検証処理時に未使用の回路に対して電源の遮断制御、及びクロックの停止制御を行った場合のＡＳＩＣ１００の消費電力を示す図。 一実施形態に係る検証処理時に未使用の回路に対しての電源遮断制御、及びクロックの停止制御を行い、且つ使用する回路に対しての周波数アップを行った場合のＡＳＩＣ１００の消費電力を示す図。
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
＜データ処理システムの構成＞
以下では、本発明の一実施形態について説明する。まず、図１を参照して、本実施形態におけるデータ処理システムの構成例を説明する。本データ処理システムは、電源投入時やスリープ復帰時などに、メインＣＰＵのブートデータの正当性の検証処理を行った上で、データ処理動作を実行することを特徴としたシステムとなる。本実施形態では、データ処理システムの一例として一つの情報処理装置を例に説明する。しかし、本発明を限定する意図はなく、複数の装置を含むシステムとして構成してもよい。
１００はデータ処理システムにおける動作の中心となるＡＳＩＣである。１０１は、本データ処理システムのメイン制御を行うメインＣＰＵ（第２制御手段）である。１０２は、本データ処理システムにおいて、メインＣＰＵ１０１の補助的な制御を行うサブＣＰＵ（第１制御手段）である。１０７は、メインＣＰＵ１０１のブートアップを行う際のプログラムが格納されているメインＣＰＵ用のブートデータ格納部である。本実施形態においてはメモリデバイスを使用していることとする。１０８は、サブＣＰＵ１０２のブートアップを行う際のプログラムが格納されているサブＣＰＵ用のブートデータ格納部である。本実施形態においてはメモリデバイスを使用していることとする。
本実施形態において、サブＣＰＵ１０２は、電源投入時にメインＣＰＵ１０１に先行してブートアップされ、サブＣＰＵ用のブートデータ格納部１０８に格納されているプログラムに従って動作を行う。当該動作では、メインＣＰＵ用のブートデータ格納部１０７に格納されているブートデータが改竄又は経年劣化によって変化していないかどうかの正当性の検証動作が行われる。以下では、正当性の検証動作により、メインＣＰＵ１０１のブートアップデータに問題がなければ、メインＣＰＵ用のブートデータ格納部１０７内のプログラムを使用してメインＣＰＵ１０１のブートアップを行う。
本システムでは、ＡＳＩＣ１００に接続されているメモリとして、メインＣＰＵ用のブートデータ格納部１０７、サブＣＰＵ用のブートデータ格納部１０８以外にも、メモリ１０９が接続されている。メモリ１０９に関しては、検証処理時にそのメモリデバイスは使用しないこととする。
１０３は、ＩＯ制御部であり、ＡＳＩＣ１００に接続されているメモリや各種Ｉ／Ｆとのデータの受け渡しを行うＩ／Ｆモジュールが下位モジュールとして含まれている部分となる。１０４は、ＩＯ制御部１０３内のＩ／Ｆ用モジュールであり、メインＣＰＵ用のブートデータ格納部１０７とのデータ受け渡しのＩ／ＦとなるメモリＩ／Ｆ・１である。１０５は、ＩＯ制御部１０３内のＩ／Ｆ用モジュールであり、サブＣＰＵ用のブートデータ格納部１０８とのデータ受け渡しのＩ／ＦとなるメモリＩ／Ｆ・２である。１０６は、ＩＯ制御部１０３内のＩ／Ｆ用モジュールであり、メモリ１０９とのデータ受け渡しのＩ／ＦとなるメモリＩ／Ｆ・３である。
１１０は、本システムにおいて、取り扱うデータに対して所定の処理を行うための第１のデータ処理回路となるデータ処理部・１となる。データ処理部１１０に関しては、検証処理時にその回路を使用しないこととする。１１１は、本システムにおいて、取り扱うデータに対して所定の処理を行うための第２のデータ処理回路となるデータ処理部・２となる。データ処理部１１１の内部回路は、サブモジュール単位としてモジュール１１２、モジュール１１３と分けられている。モジュール１１２に関しては、検証処理時にその回路を使用して、ＡＳＩＣ１００に接続されているＬＥＤへと制御信号の出力を行う。モジュール１１３に関しては、検証処理時にその回路を使用しないこととする。
１２３は、ＬＥＤであり、モジュール１１２からのＬＥＤ制御信号により点灯、消灯が制御される。本実施形態においては、正当性の検証処理の結果、メインＣＰＵ１０１用のブートデータが変化していないと判定された場合には、ＬＥＤ１２３はデフォルト状態の消灯のままの状態に維持される。一方、ブートデータが変化していたと判定された場合には、それをユーザに報知するためにＬＥＤ１２３は消灯状態から点灯状態に変更される。
１１５は、ＡＳＩＣ１００の動作を行うためのクロック（ＣＬＫ－ＯＳＣ）を供給するための発振器である。本実施形態においては１０ＭＨｚのクロックを供給することとする。１１６は、ＡＳＩＣ１００の内部動作を行うための各回路へ供給するクロックを生成するクロック生成部である。クロック生成部１１６には、ＰＬＬ（phase-locked loop）、分周回路、及びクロックゲート回路が少なくとも含まれる。ＰＬＬは、発振器１１５から入力されたクロックから高速クロックを生成する。分周回路は、ＰＬＬによって生成された高速クロックを元に、各回路で必要とする周波数のクロックを生成する。クロックゲート回路（以下、ＣＧと略記する。）は、各回路に対してクロックの供給及び停止の制御を行う回路である。クロック生成部１１６から出力されるクロックに関して、ＣＬＫ－Ａはデータ処理部１１０に、ＣＬＫ－Ｂはデータ処理部１１１内のモジュール１１２に供給される。また、ＣＬＫ－Ｃはデータ処理部１１１内のモジュール１１３に、ＣＬＫ－ＤはＩＯ制御部１０３内のメモリＩ／Ｆ１０４に供給される。ＣＬＫ－ＥはＩＯ制御部１０３内のメモリＩ／Ｆ１０５に、ＣＬＫ－ＦはＩＯ制御部１０３内のメモリＩ／Ｆ１０６に、ＣＬＫ－ＧはメインＣＰＵ１０１に、ＣＬＫ－ＨはサブＣＰＵ１０２に、ＣＬＫ－Ｉは後に説明を行うクロック制御部１１４に供給される。
以下に、クロック生成部１１６の内部構成に関しての説明を行う。１１７は、ＡＳＩＣ１００の内部動作を行うための高速クロック（ＣＬＫ－ＰＬＬ）を、発振器１１５からの入力クロック（ＣＬＫ－ＯＳＣ）から生成するためのＰＬＬである。本実施形態の通常動作時においては、入力クロックである１０ＭＨｚのクロックの１２０倍の１２００ＭＨｚのクロックを生成し、出力することとする。１１８は、周波数分周部であり、ＰＬＬ１１７から出力された高速クロック（ＣＬＫ－ＰＬＬ）の入力を行い、ＡＳＩＣ１００内の各回路の動作周波数に併せた周波数のクロックを分周回路・Ａから分周回路・Ｉによって生成する。本実施形態において、本ＡＳＩＣ１００が通常動作を行う際の、周波数分周部１１８により生成されるクロックの周波数に関しては、ＣＬＫ－Ａは１２分周で１００ＭＨｚとし、ＣＬＫ－Ｂは１２分周で１００ＭＨｚとする。また、ＣＬＫ－Ｃは２４分周で５０ＭＨｚとし、ＣＬＫ－Ｄは２４分周で５０ＭＨｚとし、ＣＬＫ－Ｅは２４分周で５０ＭＨｚとし、ＣＬＫ－Ｆは２４分周で５０ＭＨｚとする。さらに、ＣＬＫ－Ｇは８分周で１５０ＭＨｚとし、ＣＬＫ－Ｈは１２分周で１００ＭＨｚとし、ＣＬＫ－Ｉは１２分周で１００ＭＨｚとする。
１１９は、クロック出力制御部であり、周波数分周部１１８から出力された各処理回路の動作周波数に分周されたクロックの入力を行う。また、クロック出力制御部１１９は、ＡＳＩＣ１００内の動作モード等、内部動作状態によって、クロックの供給及び停止の制御を、ＣＧ回路・ＡからＣＧ回路・Ｉによって行う。本実施形態において、本ＡＳＩＣ１００が通常動作を行う際、クロック出力制御部１１９のＣＧ回路は全てのクロックに関して、クロックの供給を行う状態とする。
１１４は、クロック制御部であり、内部にはレジスタを持ち、メインＣＰＵ１０１又はサブＣＰＵ１０２からのアクセスにより、レジスタに設定された値を、クロック生成部１１６内の各種回路の制御用信号として出力を行う。クロック生成部１１６内のＰＬＬ１１７に対しては、ＰＬＬ制御信号の出力を行うこととする。図を用いた詳細な記載は行っていないが、ＰＬＬ制御信号に関しては、逓倍数の設定を行うために複数ビットからなるＰＬＬ制御信号の出力を行うこととする。また、周波数分周部１１８内の各分周回路に対しては、それぞれのクロック生成を行うための分周比の設定となる分周回路制御信号の出力を行うこととする。分周回路制御信号に関しては、各分周回路ごとに複数ビットの信号が出力されることとなる。また、クロック出力制御部１１９内の各ＣＧ回路に対しては、それぞれのクロックの供給、停止の制御を行うためのクロック出力制御信号の出力を行うこととする。クロック出力制御信号に関しては、各ＣＧ回路ごとに１ビットの信号が出力されることとなる。
１２０は、ＤＡＴＡバスであり、先に説明を行ってきた各種ＣＰＵや、データ処理部、各種制御部間のデータの受け渡しを担うデータバスとなる。１２１は、リセット制御部であり、図１において詳細な接続は省略しているが、ＡＳＩＣ１００内の各種ＣＰＵ、及びデータ処理部や各種制御部のリセット信号を供給している。リセット制御部１２１は、電源投入後、内部回路によって組まれたハードウェアシーケンスを元に、サブＣＰＵ１０２のリセットの解除を行う。さらに、リセット制御部１２１は、サブＣＰＵ１０２やメインＣＰＵ１０１の制御によりＡＳＩＣ１００内の各種ＣＰＵ、及びデータ処理部や各種制御部のリセット制御を行う。リセット制御部１２１は、電源投入時に他の各種ＣＰＵや他の回路が動く前に、各種リセットの制御を行う必要があるため、発振器から出力されるクロック（ＣＬＫ－ＯＳＣ）により動作する構成をとる。
電源制御部１２２は、図１において詳細な図示はしていないが、ＡＳＩＣ１００の電源端子から、ＡＳＩＣ１００内の回路で使用する電源の入力を行う。さらに、電源制御部１２２は、メインＣＰＵ１０１又はサブＣＰＵ１０２による制御で、ＡＳＩＣ１００内の各回路に対する電源の供給・遮断の制御を行う。但し、一般的なものと同様に、電源制御部１２２には電源の供給・遮断の制御を行うブロック数に限りがあり、多くの処理モジュールに対して、細かい電源制御が可能な回路ではない。本実施形態に係る電源制御部１２２では、データ処理部１１０、データ処理部１１１、ＩＯ制御部１０３、メインＣＰＵ１０１、及びサブＣＰＵ１０２の５ブロックの電源制御が可能なものとする。また、電源制御部１２２の動作用クロックに関しては、発振器１１５から入力されるＣＬＫ－ＯＳＣを使用することとする。
＜電源制御部＞
次に、図２を参照して、本実施形態に係る電源制御部１２２の内部の構成を説明する。ＡＳＩＣ１００には内部の回路を動作させるための電源として、電源供給回路２０１から１．０Ｖの電源の供給を行うこととする。供給された電源は電源制御部１２２へ入力される。
電源制御部１２２内の構成は、電源制御用レジスタ部２０２と、複数の電源供給スイッチ（以下、ＳＷと略記する。）から構成されている。電源供給ＳＷは、電源の供給・遮断の制御を行うブロックの数だけ用意されており、本実施形態においては、５つの電源供給ＳＷを持つこととなる。データ処理部１１０の電源制御は、電源供給ＳＷ－１（２０３）にて、データ処理部１１１の電源制御は、電源供給ＳＷ－２（２０４）にて、ＩＯ制御部１０３の電源制御は、電源供給ＳＷ－３（２０５）にて、それぞれ行われる。メインＣＰＵ１０１の電源制御は、電源供給ＳＷ－４（２０６）にて、サブＣＰＵ１０２の電源制御は、電源供給ＳＷ－５（２０７）にて、それぞれ行われる。つまり、モジュール１１２、及びモジュール１１３に関しては、データ処理部１１１として１つの電源供給ＳＷ－２（２０４）にて電源の制御が実施される。メモリＩ／Ｆ１０４、メモリＩ／Ｆ１０５、及びメモリＩ／Ｆ１０６に関しても１つの電源供給ＳＷ－３（２０５）にて電源の制御が実施される。
図２において詳細な図示は行っていないが、各電源供給ＳＷに対して、電源制御用レジスタ部２０２からは各電源供給ＳＷそれぞれに、電源のＯＮ・ＯＦＦの操作を行う、１ビットずつの電源ＳＷ制御信号が接続されている。電源制御用レジスタ部２０２は、ＤＡＴＡバス（１２０）に接続されており、内部には各電源ＳＷ制御用信号の出力を制御するためのレジスタを持っている。レジスタはメインＣＰＵ１０１又はサブＣＰＵ１０２からのアクセスにより、値を切り替えることで、電源供給及び電源遮断の制御を行うこととなる。
＜基本的な動作フロー＞
次に、図３を参照して、本実施形態における本システムの基本的な動作フローについて説明する。
Ｓ３０１で、本システムは電源投入によって、ＡＳＩＣ１００の起動が開始される。ＡＳＩＣ１００起動時にはまず、ブートデータ（プログラムコード等を含む）の正当性の検証動作モードとなる。Ｓ３０２で、サブＣＰＵ１０２、メインＣＰＵ用のブートデータ格納部１０７内に格納されているメインＣＰＵ１０１のブートデータが変化しているか否かの判断を行う正当性の検証処理を実行する。
Ｓ３０３で、サブＣＰＵ１０２は、正当性の検証処理の結果に基づき、メインＣＰＵ１０１のブートデータが変化しているか否かを判断する。変化していると判断した（検証処理が失敗した）場合（Ｓ３０３のＹｅｓの場合）には、本システムは使用できないとの通知をＬＥＤ１２３を点灯することにより行い、本システムの動作を停止する。なお、検証処理の詳細については省略するが、公開鍵暗号方式を応用した電子署名技術を使用して確認を行うものであり、信頼のある署名データとの比較により検証が行われる。後述する図５の処理においても同様である。
一方、検証処理の結果、メインＣＰＵ１０１のブートデータが変化していないと判断した（検証処理が成功）場合（Ｓ３０３のＮｏの場合）はＳ３０５に進む。Ｓ３０５で、サブＣＰＵ１０２は、サブＣＰＵ１０２による正当性の検証動作モードから、メインＣＰＵ１０１のコントロールによる通常動作モードへ移行するための処理を実行する。その後、Ｓ３０６で、メインＣＰＵ１０１の制御による、通常動作モードへ移行し、本フローチャートを終了する。
＜検証処理時の内部動作＞
次に、図４を参照して、本システムの正当性の検証処理時の内部動作状態に関して詳細に説明する。検証処理時に使用しない回路は、データ処理部１１０、データ処理部１１１内のモジュール１１３、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６、メインＣＰＵ１０１となる。データ処理部１１１内のモジュール１１２に関しては、検証処理の結果をＡＳＩＣ１００に接続されたＬＥＤ１２３にてユーザに知らせるためのＬＥＤ制御信号を生成するために、検証処理時に動作させる必要がある。メモリＩ／Ｆ１０４に関しては、検証処理を行う際に、ＡＳＩＣ１００に接続されたメインＣＰＵ用のブートデータ格納部１０７から、メインＣＰＵ用のブートデータを入力するために、検証処理時に動作させる必要がある。メモリＩ／Ｆ１０５に関しては、検証処理を行う際に、ＡＳＩＣ１００に接続されたサブＣＰＵ用のブートデータ格納部１０８から、サブＣＰＵ用のブートデータを入力するために、検証処理時に動作させる必要がある。サブＣＰＵ１０２に関しては、検証処理を行う際に本ＡＳＩＣ１００の各処理部の制御を行うこととなるため、検証処理時に動作させる必要がある。
クロック制御部１１４、クロック生成部１１６、リセット制御部１２１、及び電源制御部１２２に関しては、起動時から検証処理時に至るまで、各回路への電源、クロック、リセットの供給、及び制御を行うため、電源及びクロック供給の停止は行わないこととなる。ここでの検証処理時には、検証処理に使用しない回路に対する電源の遮断及びクロック供給停止の両方の省電力対応を行うことにより、より細かい粒度での省電力制御を行う。なお、本発明を限定する意図はなく、システム構成（特に、回路構成）に合わせて、電源の遮断及びクロック供給停止の少なくとも一方の省電力対応を行うように制御することが望ましい。
（電源遮断）
まず、使用しない回路に対する電源遮断に関しての説明を行う。上述したように、一般的な電源制御部１２２には電源の供給・遮断の制御を行うブロック数に限りがある。本実施形態に係る電源制御部１２２では、データ処理部１１０、データ処理部１１１、ＩＯ制御部１０３、メインＣＰＵ１０１、及びサブＣＰＵ１０２の５ブロックの電源制御が可能なものとなっている。
本実施形態において、検証処理に使用しない回路は、データ処理部１１０、データ処理部１１１内のモジュール１１３、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６、メインＣＰＵ１０１である。このうち、電源の遮断が実施可能なブロックは、データ処理部１１０と、メインＣＰＵ１０１の２か所のみとなる。データ処理部１１１のモジュール１１３に関しては検証処理には使用しない回路となるが、モジュール１１２は使用することとなっているため、電源を遮断することができない。また、ＩＯ制御部１０３に関しても、メモリＩ／Ｆ１０６に関しては検証処理には使用しない回路となるが、メモリＩ／Ｆ１０４とメモリＩ／Ｆ１０５は使用することとなっているため、電源を遮断することができない。
（クロックの供給停止）
次に、クロックの供給停止に関しての説明を行う。クロックの供給停止の対応は、検証処理に使用しないデータ処理部１１０、データ処理部１１１内のモジュール１１３、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６、メインＣＰＵ１０１の全てに対して行う。データ処理部１１０と、メインＣＰＵ１０１に関しては、電源の遮断が行われているため、それぞれの回路内の消費電力はゼロということとなる。しかし、クロック生成部１１６からのクロックの出力を停止することで、クロック生成部１１６からデータ処理部１１０と、メインＣＰＵ１０１までのクロックラインに関して、途中のバッファ等の論理回路の駆動が行われないこととなる。そのため、クロックを停止した方が、微少ながらも消費電力は少なくすることができる。
以上のように検証処理時に使用しない回路のブロックに対して電源の供給の停止を行うこと、また、電源の停止ができないブロック内の検証処理に使用しない回路に対して、クロックを停止する。これにより、ＡＳＩＣ１００の消費電力を通常動作時の消費電力より低くすることが可能となる。
＜本実施形態による効果＞
図６乃至図１０を参照して、本実施形態による具体的な効果の例について説明する。本実施形態に係る情報処理装置（データ処理システム）は、当該装置の起動時において、ブートコードの生成を検知する。その際、情報処理装置は、正当性の検証処理において処理を実行しないブロックに対して、省電力制御として、電源遮断制御及びクロックゲート制御の少なくとも１つを実行する。さらに、本情報処理装置は、省電力制御で余った電力を正当性の検証処理を実行する処理ブロックへの動作クロックの周波数を高くすることにより、当該検証処理を高速に行う。これらの制御を段階的に適用した場合の周波数や消費電力についての検証結果について以下では説明する。
まず、図６を参照して、ＡＳＩＣ１００の通常動作時における消費電力の合計の算出値について説明する。図６では、各処理モジュールと、そのモジュールが使用するクロックの種類、その周波数、及び各処理モジュールの回路規模を示したうえで、周波数と回路規模からの演算により各モジュールの消費電力を算出している。さらに、それらの合計をＡＳＩＣ１００全体の消費電力として算出している。ここでは、１Ｋゲートの回路が、１０ＭＨｚの周波数で動作する時に、１ｍＷの電力を消費するとして、消費電力の算出を行うこととする。また、本実施形態においては、ＡＳＩＣ１００のパッケージの許容電力が８１００ｍＷとされていることとする。図６より、通常動作時のＡＳＩＣ１００全体の消費電力の合計は８０５３ｍＷとなり、通常動作時の消費電力は許容電力を下回っていることとなる。
次に、図７を参照して、本実施形態における検証処理時に電源遮断のみ実施した時のＡＳＩＣ１００の消費電力について説明する。図７においては、各モジュールの消費電力に関して、検証処理に使用する回路での消費電力と、検証処理に使用しない回路での消費に欄を分けて記載している。この場合、電源遮断が実施されているデータ処理部１１０、及びメインＣＰＵ１０１に関しては、消費される電力はゼロとなる。
また、データの処理は行っていないが、電源が供給され、クロックが供給されている状態となるデータ処理部１１１内のモジュール１１３、及びＩＯ制御部１０３内のメモリＩ／Ｆ１０６に関しては、通常動作時の消費電力より低くなる。本実施形態においては、上記場合は、通常のデータ処理を行っている状態の２分の１の消費電力となる。よって、データ処理部１１１内のモジュール１１３での消費電力は１２５０ｍＷ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６での消費電力は１２５ｍＷとなる。それにより、ＡＳＩＣ１００全体の消費電力は２９７７ｍＷまで下がることとなる。
以上のように、正当性検知時に使用しない回路に対して、電源の遮断を行うことで、余分な電力の削減を行うことが可能となる。それにより、ＡＳＩＣ１００の許容消費電力を越えない範疇であれば、検証処理を行う回路の動作クロックの周波数を高くすることが可能となる。
図８は、検証処理時のＡＳＩＣ１００の動作において、正当性検知時に使用しない回路に対して、電源の遮断を行うことで、余分な電力の削減を行い、その分、検証処理を行う回路の動作クロックの周波数を高くして動作させた場合の消費電力を示す。
上述したように、本実施形態においては、ＡＳＩＣ１００のパッケージの許容電力が８１００ｍＷとされている。よって、パッケージの許容電力である８１００ｍＷを越えない範疇であれば、正当性検知時に使用する回路の周波数を高くして動作させてもよいこととなる。ここでは、モジュール１１２で使用するＣＬＫ－Ｂ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４で使用するＣＬＫ－Ｄ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５で使用するＣＬＫ－Ｅ、サブＣＰＵ１０２で使用するＣＬＫ－Ｈの周波数を４倍に上げて動作させる。つまり、ＣＬＫ－Ｂは１００ＭＨｚから４００ＭＨｚに、ＣＬＫ－Ｄは５０ＭＨｚから２００ＭＨｚに、ＣＬＫ－Ｅは５０ＭＨｚから２００ＭＨｚに、ＣＬＫ－Ｈは１００ＭＨｚから４００ＭＨｚへと、周波数を上げて動作させることとする。この場合、クロック制御部１１４にて使用するＣＬＫ－Ｉに関しては、レジスタ設定によるクロック生成部１１６の制御となるため、高速動作の必要は無いものとして、通常動作時の周波数のままで使用することとする。
上述のような各クロックの周波数アップにより、データ処理部１１１内のモジュール１１２での消費電力は２０００ｍＷ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４での消費電力は１００ｍＷと、それぞれ高くなる。さらに、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５での消費電力は１００ｍＷ、サブＣＰＵ１０２での消費電力は４０００ｍＷと、それぞれ高くなる。しかし、ＡＳＩＣ１００全体の消費電力の合計は７６２７ｍＷとなり、パッケージの許容電力である８１００ｍＷを下回っていることとなり、問題なく使用可能となる。
一方、正当性検知に使用する回路の動作周波数を５倍に上げて動作させた場合に関しては、表などでの詳細な説明は省くこととするが、上記同様に消費電力の算出を行うと、９１７７ｍＷとなり、パッケージの許容電力を越えることとなる。よって電源遮断の対応だけでは、正当性検知に使用する回路の動作クロックの周波数を５倍として使用することはできないことがわかる。
次に、図９を参照して、検証処理時に電源供給の遮断制御と、ＣＧ制御の両方を行った時のＡＳＩＣ１００の消費電力について説明する。図９においても、各モジュールの消費電力に関して、検証処理に使用する回路での消費電力と、検証処理に使用しない回路での消費に欄を分けて記載している。
この場合、電源遮断が実施されているデータ処理部１１０、及びメインＣＰＵ１０１に関しては、消費される電力はゼロとなる。また、データの処理は行っていないが、電源が供給され、クロックの供給が停止されている状態となるデータ処理部１１１内のモジュール１１３、及びＩＯ制御部１０３内のメモリＩ／Ｆ１０６に関しては、クロック供給時の消費電力より更に低くなる。ここでは、このような場合、通常のデータ処理を行っている状態の２０分の１の消費電力となることとする。よって、データ処理部１１１内のモジュール１１３での消費電力は１２５ｍＷ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６での消費電力は１２．５ｍＷとなる。それにより、ＡＳＩＣ１００全体の消費電力は１７３９．５ｍＷまで下がることとなる。
以上のように、正当性検知時に使用しない回路に対して、電源の遮断が可能なブロックに対しては電源供給の停止を行う。また、電源供給の停止ができないブロックであっても、内部に使用しない回路がある場合には、ＣＧ制御によるクロックの停止を行うことで、電源遮断のみの時の対応と比べて、更に余分な電力の削減を行うことが可能となる。
それにより、ＡＳＩＣ１００の許容消費電力を越えない範疇であれば、検証処理を行う回路の動作クロックの周波数を電源遮断のみの時と比べて、更に高くすることが可能となる。
図１０を参照して、検証処理時において、使用しない回路に対して、電源の遮断及びクロック供給の停止を行って余分な電力を削減し、検証処理を行う回路の動作クロックの周波数を高くして動作させた場合の消費電力について説明する。先に述べたように、本実施形態においては、ＡＳＩＣ１００のパッケージの許容電力が８１００ｍＷとされている。よって、パッケージの許容電力である８１００ｍＷを越えない範疇であれば、正当性検知時に使用する回路の周波数を高くして動作させてもよいこととなる。
そこで、本実施形態では、データ処理部１１１内のモジュール１１２で使用するＣＬＫ－Ｂ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４で使用するＣＬＫ－Ｄの周波数を５倍に上げて動作させる。さらに、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５で使用するＣＬＫ－Ｅ、サブＣＰＵ１０２で使用するＣＬＫ－Ｈの周波数を５倍に上げて動作させる。つまり、ＣＬＫ－Ｂは１００ＭＨｚから５００ＭＨｚに、ＣＬＫ－Ｄは５０ＭＨｚから２５０ＭＨｚに、ＣＬＫ－Ｅは５０ＭＨｚから２５０ＭＨｚに、ＣＬＫ－Ｈは１００ＭＨｚから５００ＭＨｚへと、周波数を上げて動作させる。この場合、クロック制御部１１４にて使用するＣＬＫ－Ｉに関しては、レジスタ設定によるクロック生成部１１６の制御となるため、高速動作の必要は無いものとして、通常動作時の周波数のままで使用することとする。
上述のような各クロックの周波数アップにより、データ処理部１１１内のモジュール１１２での消費電力は２５００ｍＷ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４での消費電力は１２５ｍＷと、それぞれ高くなる。また、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５での消費電力は１２５ｍＷ、サブＣＰＵ１０２での消費電力は５０００ｍＷと、それぞれ高くなる。
しかし、ＡＳＩＣ１００全体の消費電力の合計は７９３９．５ｍＷとなり、パッケージの許容電力である８１００ｍＷを下回っていることとなり、問題なく使用可能となる。つまり、電源遮断のみを行って省電力対応をした場合より、更に高い周波数のクロックで、検証処理を行うことが可能となるのである。
＜詳細な動作フロー＞
次に、図５を参照して、本実施形態に係る電源遮断制御、及びクロックゲート制御を含めた、本システムの起動時の詳細な動作フローの説明を行う。また、本フローチャートの処理では、電源遮断制御、及びクロックゲートによる電力削減に対して、検証処理に使用する回路の動作クロックの周波数を上げて、検証処理に掛かる時間の削減を行う場合を想定している。もちろん、本発明においては、省電力制御のみを適用し、上記周波数を上げて処理時間を低減する制御については適用しなくてもよい。
Ｓ５０１で、本システムは電源投入によって、ＡＳＩＣ１００の起動が開始される。続いて、Ｓ５０２で、発振器１１５からのクロックの動作により、リセット制御部１２１の動作が開始され、リセット制御部１２１内のハードウェアシーケンスにより、クロック制御部１１４及びクロック生成部１１６のリセットが解除される。この際、クロック制御部１１４からのＰＬＬ制御信号、及び分周回路制御信号は、リセット解除後の初期設定値により、通常動作時のクロックを生成する設定が行われることとなる。
次に、Ｓ５０３で、クロック出力制御部１１９は、クロック出力制御信号について、リセット解除後の初期設定値により、通常動作時と同様に、全てのクロックが各回路に対して供給される設定を行う。その後、Ｓ５０４で、リセット制御部１２１内のハードウェアシーケンスにより、検証処理で使用される、サブＣＰＵ１０２、メモリＩ／Ｆ１０４、メモリＩ／Ｆ１０５、及びモジュール１１２のリセットが解除される。各回路がリセット解除されると、Ｓ５０５で、サブＣＰＵ１０２は、メモリＩ／Ｆ１０５を介して、サブＣＰＵ用のブートデータ格納部１０８から、ブートデータの読み出しを行い、ブートを完了する。
その後、Ｓ５０６で、サブＣＰＵ１０２は、検証処理に使用しない回路に対する電源供給の遮断を行う。本実施形態においては、サブＣＰＵ１０２は、データ処理部１１０、及びメインＣＰＵ１０１の電源を遮断する。具体的には、サブＣＰＵ１０２からの電源制御部１２２内の電源制御用のレジスタの書き換えにより、データ処理部１１０、及びメインＣＰＵ１０１の電源を遮断する。
その後、Ｓ５０７で、サブＣＰＵ１０２は、検証処理に使用しない回路に対するクロック供給の停止（クロックゲート）を行う。サブＣＰＵ１０２は、データ処理部１１０で使用するＣＬＫ－Ａ、データ処理部１１１のモジュール１１３で使用するＣＬＫ－Ｃ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６で使用するＣＬＫ－Ｆ、メインＣＰＵ１０１で使用するＣＬＫ－Ｇへのクロックを停止する。具体的には、サブＣＰＵ１０２は、クロック制御部１１４のクロック出力制御信号用のレジスタを書き換え、クロック生成部１１６内のＣＧ回路の動作を切り替えることにより、各クロックに対する供給を停止させる。
クロックの停止制御が完了すると、Ｓ５０８で、サブＣＰＵ１０２は、検証処理を行う回路に対するクロックの周波数を上げる制御を行う。本実施形態では、データ処理部１１１内のモジュール１１２で使用するＣＬＫ－Ｂ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４で使用するＣＬＫ－Ｄの周波数を通常時の５倍に上げて動作させる。さらに、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５で使用するＣＬＫ－Ｅ、サブＣＰＵ１０２で使用するＣＬＫ－Ｈの周波数を通常時の５倍に上げて動作させる。
５倍の周波数のクロック供給を実現するためには、ＰＬＬ１１７から出力されるクロック（ＣＬＫ－ＰＬＬ）の周波数をデフォルト設定の１２００ＭＨｚから高くする必要がある。そのため、検証処理に使用するクロック以外のクロックに関しても、初期設定値で生成されるクロックの周波数を維持させるためには、分周比の変更を行う必要がある。但し、データ処理部１１０で使用するＣＬＫ－Ａ、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６で使用するＣＬＫ－Ｆ、メインＣＰＵ１０１で使用するＣＬＫ－Ｇに関しては、分周比の変更を行う必要はない。これは、クロック生成部１１６内のクロック出力制御部１１９にて既にクロック出力が停止されているためである。よって、本実施形態においては、クロック制御部１１４のみ分周比を変更して、初期設定値で生成されるクロックの周波数を維持させることとなる。詳細には、サブＣＰＵ１０２は、クロック制御部１１４のＰＬＬ制御信号用のレジスタ及び分周回路制御信号用のレジスタを書き換え、ＰＬＬ１１７からのクロック（ＣＬＫ－ＰＬＬ）の周波数、及び各クロックの分周比を通常動作時の分周比から変更する。
まず、ＰＬＬ１１７の設定に関しては、リセット解除後の初期値にて、入力されるＣＬＫ－ＯＳＣの１２０逓倍で、１２００ＭＨｚの周波数でＣＬＫ－ＰＬＬを出力されることとなっている。しかし、本実施形態における検証処理の際には、入力されるＣＬＫ－ＯＳＣの３００逓倍で、３０００ＭＨｚの周波数でＣＬＫ－ＰＬＬを出力する。また、検証処理に使用するデータ処理部１１１内のモジュール１１２で使用するＣＬＫ－Ｂに関しては、１２００ＭＨｚの１２分周から３０００ＭＨｚの６分周にすることで、１００ＭＨｚから５００ＭＨｚに周波数を上げる。また、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４で使用するＣＬＫ－Ｄに関しては、１２００ＭＨｚの２４分周から３０００ＭＨｚの１２分周にすることで、５０ＭＨｚから２５０ＭＨｚに周波数を上げる。ＩＯ制御部１０３内のメモリＩ／Ｆ１０５で使用するＣＬＫ－Ｅに関しても、１２００ＭＨｚの２４分周から３０００ＭＨｚの６分周にすることで、５０ＭＨｚから２５０ＭＨｚに周波数を上げる。サブＣＰＵ１０２で使用するＣＬＫ－Ｈに関しては、１２００ＭＨｚの１２分周から３０００ＭＨｚの６分周にすることで、１００ＭＨｚから５００ＭＨｚに周波数を上げる。このように、それぞれ分周比を変更することにより各周波数を上げる。また、クロック制御部１１４に関しては、通常処理時と同じ１００ＭＨｚの周波数を維持するため、１２００ＭＨｚの１２分周から３０００ＭＨｚの３０分周に分周比を変更する。
使用するクロックの分周に対する制御が完了した後、Ｓ５０９で、サブＣＰＵ１０２は、検証処理を実行する。検証処理の内容に関する詳細な説明は省略するが、サブＣＰＵ１０２からの制御により、メインＣＰＵ用のブートデータ格納部１０７に格納されたメインＣＰＵ用のブートデータを、メモリＩ／Ｆ１０４を介して取り込み、データが変化しているか否かの判断を行う。検証処理の結果、メインＣＰＵ１０１のブートデータが変化しているとの判断がされた（検証処理が失敗）場合（Ｓ５１０のＹｅｓの場合）には、Ｓ５１１で、サブＣＰＵ１０２は、本システムが使用できないとの通知をＬＥＤ１２３を点灯することにより行う。その後、本システムの動作を停止し、本フローチャートを終了する。具体的には、サブＣＰＵ１０２は、データ処理部１１１内のモジュール１１２から出力されるＬＥＤ制御信号を消灯状態から点灯状態へと切り替える。なお、ここでは、一例としてＬＥＤ１２３の点灯制御について例示しているが、起動停止を行う際の報知制御としては、種々の形態で行われてよい。例えば、音声の出力、所定装置への情報通知（電子メール、ＦＡＸなど）、所定の記憶領域への履歴情報としての記録、印刷出力、表示出力などによって行われてもよい。
一方、検証処理の結果、メインＣＰＵ１０１のブートデータが変化していないと判断した（検証処理が成功）場合（Ｓ５１０のＮｏの場合）には、Ｓ５１２に進む。ここでは、サブＣＰＵ１０２による正当性の検証動作モードから、メインＣＰＵ１０１のコントロールによる通常動作モード移行するための処理が実施される。Ｓ５１２で、サブＣＰＵ１０２は、通常動作モード移行するための処理として、まず、データ処理部１１１内のモジュール１１２で使用するＣＬＫ－Ｂと、ＩＯ制御部１０３内のメモリＩ／Ｆ１０４で使用するＣＬＫ－Ｄとの周波数を通常動作の周波数に戻す。さらに、サブＣＰＵ１０２は、ＩＯ制御部１０３内のメモリＩ／Ｆ１０５で使用するＣＬＫ－Ｅと、サブＣＰＵ１０２で使用するＣＬＫ－Ｈとの周波数を通常動作時の周波数に戻す。具体的には、検証処理の前に、クロックの周波数切り替えにて設定の変更を行った部分を、元に戻すこととなる。つまり、サブＣＰＵ１０２は、クロック制御部１１４のＰＬＬ制御信号用のレジスタを書き換え、ＰＬＬ１１７の逓倍数を通常動作時の値に戻す。さらに、サブＣＰＵ１０２は、サブＣＰＵ１０２からのクロック制御部１１４の分周回路制御信号用のレジスタを書き換え、各クロックに対する分周比を検証処理時の分周比から、通常動作時の分周比に戻す。
その後、Ｓ５１３で、サブＣＰＵ１０２は、検証処理に使用しない回路に対するクロックの供給を復帰する。本実施形態によれば、検証処理時に停止させていた、データ処理部１１０で使用するＣＬＫ－Ａと、データ処理部１１１内のモジュール１１３で使用するＣＬＫ－Ｃと、に対するクロック供給の復帰を行う。さらに、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６で使用するＣＬＫ－Ｆと、メインＣＰＵ１０１で使用するＣＬＫ－Ｇとに対するクロック供給の復帰を行う。具体的には、サブＣＰＵ１０２は、クロック制御部１１４のクロック出力制御信号用もレジスタを書き換え、クロック生成部１１６のＣＧ回路の動作を切り替えることにより、各クロックに対する供給を復帰させる。
その後、Ｓ５１４で、サブＣＰＵ１０２は、検証処理に使用しない回路に対する電源供給の復帰を行う。本実施形態においては、データ処理部１１０、及びメインＣＰＵ１０１の電源を復帰することとなる。具体的には、サブＣＰＵ１０２は、電源制御部１２２内の電源制御用のレジスタを書き換え、データ処理部１１０、及びメインＣＰＵ１０１の電源を復帰させる。
以上の処理が完了すると、Ｓ５１５で、サブＣＰＵ１０２は、リセット制御部１２１からのメインＣＰＵ１０１、及びデータ処理部１１０、データ処理部１１１内のモジュール１１３、ＩＯ制御部１０３内のメモリＩ／Ｆ１０６等のリセットを解除する。当該リセット解除を契機にして、Ｓ５１６で、メインＣＰＵ１０１は、メインＣＰＵ用のブートデータ格納部１０７から、メモリＩ／Ｆ１０４を介して、メインＣＰＵブート用データの読み込みを行い起動し、本フローチャートを終了する。以上のフローにより、システム起動時の処理は完了し、通常動作へと進むこととなる。
以上説明したように、本情報処理装置は、ブートデータを記憶する記憶部と、それぞれが１以上の回路を有する複数のブロックに電源を供給する電源制御部と、発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御部とを備える。また、本情報処理装置は、記憶部に記憶されたブートデータの正当性を検証する検証処理を実行するサブＣＰＵと、サブＣＰＵによって正当性の検証が成功したブートデータを用いて起動し、情報処理装置を制御するメインＣＰＵとを備える。サブＣＰＵは、電源制御部によって、検証処理において少なくとも１つの回路が使用されるブロックへ電源を供給させ、検証処理において全ての回路が使用されないブロックへの電源供給を遮断させる。また、サブＣＰＵは、クロック制御部によって、検証処理において使用される回路へクロックを供給させ、検証処理において使用されない回路へのクロックの供給を停止させ、その後、検証処理を実行する。このように、本実施形態によれば、正当性の検証処理時に使用しない回路に対して、供給する電源の遮断、及び供給するクロックを停止することにより、正当性検知時の消費電力削減を行うことができる。またその結果、チップの許容消費電力の上限を守りつつ、検証処理を高速で完了することが可能となる。
なお、検証処理を高速で完了させる必要が無い場合に関しては、正当性検知時の動作クロックを上げる必要はなく、消費電力を抑えた処理を行うことも可能となる。また、上記実施形態では、省電力制御として、電力の遮断及びクロック供給の停止の両方を行う制御について説明したが、システムの構成や仕様等に応じて、例えばクロック供給の停止のみを行うような制御としてもよい。
＜その他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１００：ＡＳＩＣ、１０１：メインＣＰＵ、１０２：サブＣＰＵ、１０３：ＩＯ制御部、１０４：メモリＩ／Ｆ・１、１０５：メモリＩ／Ｆ・２、１０６：メモリＩ／Ｆ・３、１０７：メインＣＰＵ用のブートデータ格納部、１０８：サブＣＰＵ用のブートデータ格納部、１０９：メモリ・３、１１０：データ処理部・１、１１１：データ処理部・２、１１２：モジュール・１、１１３：モジュール・２、１１４：クロック制御部、１１５：発振器、１１６：クロック生成部、１１７：ＰＬＬ、１１８：周波数分周部、１１９：クロック出力制御部、１２０：ＤＡＴＡバス、１２１：リセット制御部、１２２：電源制御部、１２３：ＬＥＤ

Claims (11)

  1. 情報処理装置であって、
    ブートデータを記憶する記憶手段と、
    それぞれが１以上の回路を有する複数のブロックに電源を供給する電源制御手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、前記情報処理装置を制御する第２制御手段と
    を備え、
    前記第１制御手段は、
    前記電源制御手段によって、前記検証処理において少なくとも１つの回路が使用されるブロックへ電源を供給させ、前記検証処理において全ての回路が使用されないブロックへの電源供給を遮断させ、
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させ、
    前記検証処理を実行することを特徴とする情報処理装置。
  2. 前記第１制御手段は、さらに、前記電源制御手段及び前記クロック制御手段によって各ブロックへの電源の供給及び各回路へのクロックの供給を制御した後に、前記検証処理において使用される回路へ供給されるクロックの分周比を通常動作時から変更することにより、該通常動作時よりも供給されるクロックの周波数を上げるように前記クロック制御手段によって制御し、その後に前記検証処理を実行することを特徴とする請求項１に記載の情報処理装置。
  3. 前記第１制御手段、前記第２制御手段、前記電源制御手段、及び前記クロック制御手段は、前記複数のブロックに含まれ、
    前記第１制御手段は、少なくとも前記複数のブロックを含むパッケージの許容電力を超えない範囲で、前記クロック制御手段によって前記クロックの周波数を上げさせることを特徴とする請求項２に記載の情報処理装置。
  4. 前記第１制御手段は、
    正当性の検証が成功すると、少なくとも前記第２制御手段への電源の供給及びクロックの供給を復帰させることを特徴とする請求項１乃至３の何れか１項に記載の情報処理装置。
  5. 前記第１制御手段は、
    正当性の検証が失敗すると、その旨を報知して前記情報処理装置の起動を停止することを特徴とする請求項１乃至４の何れか１項に記載の情報処理装置。
  6. 前記第１制御手段は、
    前記情報処理装置に設けられた所定のＬＥＤを消灯状態から点灯状態に制御することにより、前記その旨を報知することを特徴とする請求項５に記載の情報処理装置。
  7. 情報処理装置であって、
    ブートデータを記憶する記憶手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、前記情報処理装置を制御する第２制御手段と
    を備え、
    前記第１制御手段は、
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させ、
    前記検証処理を実行することを特徴とする情報処理装置。
  8. ブートデータを記憶する記憶手段と、
    それぞれが１以上の回路を有する複数のブロックに電源を供給する電源制御手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、情報処理装置を制御する第２制御手段と
    を備える情報処理装置の制御方法であって、
    前記第１制御手段が、
    前記電源制御手段によって、前記検証処理において少なくとも１つの回路が使用されるブロックへ電源を供給させ、前記検証処理において全ての回路が使用されないブロックへの電源供給を遮断させる工程と
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させる工程と、
    前記検証処理を実行する工程と
    を含むことを特徴とする情報処理装置の制御方法。
  9. ブートデータを記憶する記憶手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、情報処理装置を制御する第２制御手段と
    を備える情報処理装置の制御方法であって、
    前記第１制御手段が、
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させる工程と、
    前記検証処理を実行する工程と
    を含むことを特徴とする情報処理装置の制御方法。
  10. ブートデータを記憶する記憶手段と、
    それぞれが１以上の回路を有する複数のブロックに電源を供給する電源制御手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、情報処理装置を制御する第２制御手段と
    を備える情報処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、
    前記第１制御手段が、
    前記電源制御手段によって、前記検証処理において少なくとも１つの回路が使用されるブロックへ電源を供給させ、前記検証処理において全ての回路が使用されないブロックへの電源供給を遮断させる工程と
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させる工程と、
    前記検証処理を実行する工程と
    を含むことを特徴とするプログラム。
  11. ブートデータを記憶する記憶手段と、
    発振器から各ブロックの各回路へのクロックの供給を制御するクロック制御手段と、
    前記記憶手段に記憶されたブートデータの正当性を検証する検証処理を実行する第１制御手段と、
    前記第１制御手段によって正当性の検証が成功したブートデータを用いて起動し、情報処理装置を制御する第２制御手段と
    を備える情報処理装置の制御方法における各工程をコンピュータに実行させるためのプログラムであって、前記制御方法は、
    前記第１制御手段が、
    前記クロック制御手段によって、前記検証処理において使用される回路へクロックを供給させ、前記検証処理において使用されない回路へのクロックの供給を停止させる工程と、
    前記検証処理を実行する工程と
    を含むことを特徴とするプログラム。
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