JP7294895B2 - 制御装置 - Google Patents
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Description
また、このような性能指標は、ある時点での制御装置の状況のみでは十分ではなく、長期間にわたる傾向が適時に出力されることが望まれている。
第1の方法では、定数α(0<α<1)を用いて、n番目の入力値xnに対して、出力値yn=α(xn-yn-1)+yn-1が逐次に出力される。出力値ynは、x1~xnのそれぞれに重み付けした平均値となっている。
ここで、α=2-Nの場合、乗算はシフト演算で実行可能なため、計算の負荷は小さくなるが、平均値への収束が遅い。
第2の方法では、時系列データの入力回数nと上限値Nとを用いて、n番目の入力値xnに対して、出力値yn=(xn-yn-1)/k+yn-1が逐次に出力される。出力値ynは、k=min{N,n}個の入力値を平均した値となっている。
計算装置100は、除算器(Divider)110と、1サイクルの遅れ要素(Delay element)120と、時系列データ(サンプル値)の入力回数をカウントするカウンタ130と、減算器140と、加算器150とを備える。
なお、カウンタ130は、入力回数(B)を所定の上限値Nで飽和させてよい。
そこで、本開示では、乗除算をシフト演算で代用することにより、乗算器及び除算器を用いない平均値逐次計算装置1を提案する。
平均値逐次計算装置1は、逐次入力される入力値の平均値を出力する可変Infinite Impulse Response (IIR)ローパスフィルタ10と、ローパスフィルタ10の可変パラメータを設定する設定部15とを備える。
なお、入力回数は、シフト演算可能なビット数の上限に応じて、所定の値で飽和させてよい。
以下、平均値逐次計算装置1の具体的な構成例として、ローパスフィルタ10の構成が異なる第1実施形態及び第2実施形態を示す。
図5は、第1実施形態における平均値逐次計算装置1aの回路構成を示すブロック図である。
平均値逐次計算装置1aは、ローパスフィルタ10aと、設定部15とを備える。
設定部15は、入力回数nの対数(log2n)に基づいて算術右シフト演算のビット数を設定する。
ここで、関数ceiling(p)は、p以上の最小の整数である。
xnが入力される直前の入力回数のカウンタにおいて、値が1となっている最上位ビットの番号が関数値として出力される。入力回数カウンタに値が1となっているビットが存在しない場合は、0が関数値として出力される。
例えば、直前のカウンタの下から5ビット目が1であり、それより上のビットに1がない場合、1~4ビット目の値に関わらず、ceiling(log2n)=5となる。また、1回目の入力の場合(n=1)、直前の入力回数カウンタの値が0であり、値が1となっているビットが存在しないので、ceiling(log2n)=0である。
図8は、第2実施形態における平均値逐次計算装置1bの回路構成を示すブロック図である。
平均値逐次計算装置1bは、ローパスフィルタ10bと、設定部15とを備える。
設定部15は、入力回数nの対数(log2n)に基づいてシフタ11による算術右シフト演算のビット数を設定する。
これに対して、第1実施形態及び第2実施形態の計算方法によれば、従来技術による第2の方法と同等の計算結果が得られ、図中では従来技術による第2の方法と重なって描画されている。
第1実施形態及び第2実施形態の計算結果は、初期段階から速やかに平均値に収束し、従来技術による第2の方法と同等の結果が得られている。
なお、シフタ13によるシフト演算は、算術左シフトであってよいが、これには限られない。入力値が非負である場合(符号なし数である場合)、出力値も非負(符号なし数)と見なせるので、シフタ13によるシフト演算は、論理左シフトでかまわない。
第3実施形態の制御装置2は、処理性能を判定、動作プログラムのデバッグ、又は動作の異常検知等のために、性能指標を測定し出力する。
制御装置2は、性能指標を測定する測定部21と、性能指標の平均値を逐次計算する計算部22とを備える。
・所定の制御周期毎の必須処理所要時間
・所定の制御周期毎の特定の割り込みの発生回数
・所定の制御周期毎のシングルリード回数
・所定の制御周期毎のシングルライト回数
・所定の制御周期毎のバーストリード回数
・所定の制御周期毎のバーストライト回数
・所定の制御周期毎のリードバイト数
・所定の制御周期毎のライトバイト数
・所定の制御周期毎のバスアイドル時間
・所定の制御周期毎のバスオーバラップ時間
・所定の制御周期毎の指定条件ヒット回数
・シングルリードのレイテンシ
・シングルライトのレイテンシ
・バーストリードのレイテンシ
・バーストライトのレイテンシ
また、シングルリード及びシングルライトのレイテンシは、アクセスサイズ又はアクセス先アドレスでフィルタリングして測定されてもよい。例えば、1バイトアクセスと2バイトアクセスと4バイトアクセスと8バイトアクセスとを分けて測定されてもよい。バーストリード及びバーストライトのレイテンシは、バースト長又はアクセス先アドレスでフィルタリングして測定されてもよい。例えば、最大バースト長のバストランザクションに限定してレイテンシが測定されてもよい。
ここで、計算部22は、前述の第1実施形態又は第2実施形態の平均値逐次計算装置1(1a又は1b)を含んで構成されてよい。すなわち、計算部22は、乗除算をシフト演算で代用し、逐次入力される性能指標の平均値を出力する可変IIRローパスフィルタ10(10a又は10b)を備える。さらに、計算部22は、ローパスフィルタ10への入力回数をカウントし、入力回数に基づいてシフト演算のビット数を設定することにより、ローパスフィルタの遮断周波数を制御する設定部15を備える。
第4実施形態では、複数の制御装置3が互いに通信路を介して接続され、各制御装置3は、時刻同期した制御周期信号を生成する。
複数の制御装置3は、マスタとスレーブとの間でローカルエリアネットワーク(LAN)のPrecision Time Protocol (PTP)、又はPCI ExpressのPrecision Time Measurement (PTM)による時刻同期を行う。
すなわち、kM+m番目のITP信号の時刻ITPkM+mは、k番目及びk+1番目のPPS信号の時刻PPSk及びPPSk+1に基づいて、次のように定義される。
ITPkM+m=PPSk+1+(PPSk+1-PPSk)・m/M
(m=0,1,・・・,M-1)
制御装置3は、同期部31と、PPS信号発生部32と、周期測定器33(測定部)と、ジッタ除去フィルタ34(計算部)と、ITP信号生成部35(制御周期信号生成部)とを備える。
PPS信号発生部32は、同期された内蔵時計に基づいて、PPS信号を発生させる。
なお、同期部31及びPPS信号発生部32は、PTP対応のイーサネット(登録商標)コントローラ、又はPTM対応のPCI Expressコア等、時刻同期可能な通信コントローラであってよい。
このとき、周期測定器33は、測定結果を所定倍(N倍)した値を出力してもよい。
ここで、ジッタ除去フィルタ34は、前述の第1実施形態又は第2実施形態の平均値逐次計算装置1(1a又は1b)を含んで構成されてよい。すなわち、ジッタ除去フィルタ34は、乗除算をシフト演算で代用し、逐次入力される周期の平均値を出力する可変IIRローパスフィルタ10と、ローパスフィルタ10への入力回数をカウントし、入力回数に基づいてシフト演算のビット数を設定することにより、ローパスフィルタ10の遮断周波数を制御する設定部15と、を備える。
このキャリー信号をインクリメンタ354がカウントし、カウント数が比較器355によりMと比較される。M回カウントされるとカウント数はリセットされる。そして、ITP信号生成部35は、このカウント数が0のときPPS信号を、0以外のときキャリー信号をITP信号として出力する。
このとき、制御装置3は、PPS信号の周期を予め知る必要はなく、周期を測定後にITP信号の生成が開始された時点で、複数の制御装置3の間でITP信号の同期が完了する。
2 制御装置
3 制御装置
10、10a、10b ローパスフィルタ
11 シフタ(第1シフタ)
13 シフタ(第2シフタ)
15 設定部
21 測定部
22 計算部
31 同期部
32 PPS信号発生部
33 周期測定器(測定部)
34 ジッタ除去フィルタ(計算部)
35 ITP信号生成部(制御周期信号生成部)
Claims (1)
- 制御周期毎の必須処理所要時間、
制御周期毎の特定の割り込みの発生回数、
制御周期毎のシングルリード回数、
制御周期毎のシングルライト回数、
制御周期毎のバーストリード回数、
制御周期毎のバーストライト回数、
制御周期毎のリードバイト数、
制御周期毎のライトバイト数、
制御周期毎のバスアイドル時間、
制御周期毎のバスオーバラップ時間、
制御周期毎の指定条件ヒット回数、
シングルリードのレイテンシ、
シングルライトのレイテンシ、
バーストリードのレイテンシ、又は
バーストライトのレイテンシ
の少なくとも一つを含む性能指標を測定する測定部と、
前記性能指標の平均値を逐次計算する計算部と、を備え、
前記計算部は、
乗除算をシフト演算で代用し、逐次入力される前記性能指標の平均値を出力する可変Infinite Impulse Response (IIR)ローパスフィルタと、
前記ローパスフィルタへの入力回数をカウントし、当該入力回数に基づいて前記シフト演算のビット数を設定することにより、前記ローパスフィルタの遮断周波数を制御する設定部と、を備える制御装置。
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