JP7294097B2

JP7294097B2 - 半導体装置の製造方法

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Publication number: JP7294097B2
Application number: JP2019219819A
Authority: JP
Inventors: 正樹古川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-12-04
Filing date: 2019-12-04
Publication date: 2023-06-20
Anticipated expiration: 2039-12-04
Also published as: JP2021089982A

Description

本明細書が開示する技術は、半導体装置の製造方法に関する。

逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）と称される種類の半導体装置の開発が進められている。この種の半導体装置の半導体基板は、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲と、ダイオード構造が設けられているダイオード範囲と、を有している。ダイオード構造は、ＩＧＢＴ構造に対して逆並列に接続されており、フリーホイーリングダイオードとして動作することができる。

特許文献１は、この種の半導体装置において、ｐ型のボディ領域の下方にｎ型のバリア領域を形成する技術を開示する。バリア領域は、半導体基板の表面から伸びるピラー領域を介してエミッタ電極に電気的に接続されている。ピラー領域は、リーク電流を抑えるためにエミッタ電極にショットキー接触するように構成されている。バリア領域がピラー領域を介してエミッタ電極に電気的に接続されているので、バリア領域の電位がエミッタ電極の電位に近い電位に維持される。これにより、ボディ領域とバリア領域で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられ、ボディ領域からドリフト領域に注入される正孔量が低下し、逆回復特性が改善する。

特開２０１８－１２５４４３号公報

この種の半導体装置のエミッタ電極の材料としては、良好な電気的特性を実現するために、シリコンを含む合金（例えば、アルミニウムシリコン（ＡｌＳｉ））が用いられる。このため、特許文献１でも指摘されるように、エミッタ電極に含まれるシリコンが半導体基板の表面に析出してシリコンノジュールを形成することが問題となる。特に、このようなシリコンノジュールがピラー領域の形成位置に析出すると、ピラー領域と表面電極の間のバリアハイトが変化し、リーク電流が増加するといった問題が発生する虞がある。

本明細書は、シリコンノジュールの析出位置を制御し、シリコンノジュールがピラー領域の形成位置に析出するのを抑える技術を提供する。

本明細書が開示する半導体装置の製造方法は、半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えており、前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、前記表面電極が、シリコンを含む合金である、半導体装置の製造方法に適用可能である。この半導体装置の種類としては、逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）、又は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が例示される。また、前記トレンチゲート部は、ダミーゲートであってもよい。この製造方法は、前記トレンチゲート部が形成された前記半導体基板の前記一方の主面上に前記層間絶縁膜を成膜する工程と、前記層間絶縁膜の一部をエッチングし、前記ボディ領域と前記ピラー領域が露出するコンタクトホールを形成する工程と、前記コンタクトホールに露出する前記半導体基板の前記一方の主面上に、前記ピラー領域を被覆するとともに前記層間絶縁膜の側面から離反するマスク層を成膜する工程と、前記層間絶縁膜の表面と、前記コンタクトホールにおいて前記マスク層によって被覆されていない前記半導体基板の前記一方の主面と、の表面粗さを増大させる工程と、前記マスク層を除去する工程と、前記表面電極を成膜する工程と、を備えることができる。前記マスク層を成膜する工程では、前記マスク層が前記層間絶縁膜の一部の側面と接するように成膜されてもよい。

上記半導体装置の製造方法によると、前記層間絶縁膜の表面と、前記半導体基板の前記一方の主面のうちの前記層間絶縁膜の側面下側の端部に対応した位置の表面と、の表面粗さを選択的に増大させることができるので、これらの表面にシリコンノジュールを選択的に析出させるように制御可能である。これにより、シリコンノジュールが前記ピラー領域の形成位置に析出することが抑えられる。

本実施形態の半導体装置の平面図を模式的に示す。本実施形態の半導体装置の素子領域に区画されたＩＧＢＴ範囲とダイオード範囲の境界の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の層間絶縁膜のコンタクトホール近傍の要部拡大断面図を模式的に示す。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図であり、エミッタ電極に含まれるシリコンの挙動を説明するための図である。

以下、図面を参照して本実施形態に係る半導体装置について説明する。各図面において、共通する構成要素においては、図示明瞭化を目的として、１つの構成要素のみに符号を付し、他の構成要素に符号を付すのを省略する。

図１に、本実施形態に係る半導体装置１の平面図を模式的に示す。半導体装置１は、逆導通ＩＧＢＴと称される種類の半導体装置であり、半導体基板１０を用いて製造されている。半導体基板１０は、素子領域１０Ａと、素子領域１０Ａの周囲に位置する周辺領域１０Ｂと、を有している。半導体基板１０の素子領域１０Ａは、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲１０２と、ダイオード構造が設けられているダイオード範囲１０４と、に区画されている。ＩＧＢＴ範囲１０２とダイオード範囲１０４は、半導体基板１０の表面に対して直交する方向から見たときに（以下、「平面視したときに」という）、一例ではあるが、素子領域１０Ａ内においてｙ方向に沿って交互に繰り返し配置されている。周辺領域１０Ｂに対応する半導体基板１０内には、ガードリング等の周辺耐圧構造が形成されている。さらに、周辺領域１０Ｂに対応する半導体基板１０上には、複数の小信号パッド２８が設けられている。小信号パッド２８の種類としては、例えばゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド及び電流センス信号を出力するための電流センスパッドが挙げられる。

図２に、図１のII-II線に対応した要部断面図を模式的に示す。図２は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の境界に対応する。図２に示されるように、半導体装置１は、シリコン基板である半導体基板１０、半導体基板１０の裏面を覆うように設けられているコレクタ電極２２、半導体基板１０の表面を覆うように設けられているエミッタ電極２４、半導体基板１０の表面に設けられているトレンチゲート部３０、及び、トレンチゲート部３０をエミッタ電極２４から絶縁している層間絶縁膜４０を備えている。層間絶縁膜４０にはコンタクトホール４０ａが形成されており、半導体基板１０の表面の一部がそのコンタクトホール４０ａに露出している。エミッタ電極２４の一部が層間絶縁膜４０のコンタクトホール４０ａを介して半導体基板１０の表面の一部に接している。エミッタ電極２４は、アルミニウムとシリコンを含有する合金のアルミニウムシリコン（ＡｌＳｉ）で構成されている。

半導体基板１０は、ｐ⁺型のコレクタ領域１１、ｎ型のバッファ領域１２、ｎ^-型のドリフト領域１３、ｐ型のボディ領域１４、ｎ型のバリア領域１５、ｎ型のピラー領域１６、ｎ⁺型のエミッタ領域１７、及び、ｎ⁺型のカソード領域１８を有している。

コレクタ領域１１は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。コレクタ領域１１は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の裏面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。

カソード領域１８は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。カソード領域１８は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。カソード領域１８は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入し、半導体基板１０の裏層部に形成される。

このように、半導体基板１０の裏層部には、コレクタ領域１１とカソード領域１８が隣接して配置されている。半導体基板１０は、半導体基板１０の表層部のエミッタ領域１７の有無と合わせて、コレクタ領域１１が形成されている範囲をＩＧＢＴ範囲１０２として区画され、カソード領域１８が形成されている範囲をダイオード範囲１０４として区画されている。

バッファ領域１２は、コレクタ領域１１及びカソード領域１８の表面上に設けられており、コレクタ領域１１とドリフト領域１３の間に配置されており、カソード領域１８とドリフト領域１３の間に配置されている。バッファ領域１２は、ドリフト領域１３よりもｎ型不純物の濃度が濃い領域である。バッファ領域１２は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入して形成される。

ドリフト領域１３は、バッファ領域１２の表面上に設けられており、バッファ領域１２とボディ領域１４の間に配置されている。ドリフト領域１３は、半導体基板１０内に他の半導体領域を形成した残部である。

ボディ領域１４は、ドリフト領域１３の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。ボディ領域１４は、半導体基板１０の表面を被覆しているエミッタ電極２４にオーミック接触している。なお、ボディ領域１４は、エミッタ電極２４とのオーミック性を改善するために、ｐ型不純物の濃度が濃いコンタクト領域を有していてもよい。ボディ領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。

バリア領域１５は、ボディ領域１４内に設けられており、隣り合うトレンチゲート部３０の双方の側面に接するように半導体基板１０の面方向に広がるように伸びている。バリア領域１５は、半導体基板１０の厚み方向においてボディ領域１４を隔てるように配置されている。なお、バリア領域１５は、ボディ領域１４の全体の下方、即ち、ドリフト領域１３とボディ領域１４の間に配置されていてもよい。また、バリア領域１５は、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。バリア領域１５は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。

ピラー領域１６は、ボディ領域１４内に設けられており、半導体基板１０の表面からボディ領域１４の一部を貫通してバリア領域１５まで伸びている。ピラー領域１６は、隣り合うトレンチゲート部３０の間であって、トレンチゲート部３０の側面から離れた位置に配置されている。ピラー領域１６は、半導体基板１０の表面を被覆しているエミッタ電極２４にショットキー接触している。これにより、バリア領域１５は、ピラー領域１６を介してエミッタ電極２４に電気的に接続されている。なお、ピラー領域１６は、バリア領域１５がダイオード範囲１０４のみに選択的に形成される場合、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。ピラー領域１６は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。

エミッタ領域１７は、ボディ領域１４の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。エミッタ領域１７は、トレンチゲート部３０の側面に接しており、エミッタ電極２４にオーミック接触している。エミッタ領域１７は、半導体基板１０のうちのＩＧＢＴ範囲１０２に選択的に形成されており、半導体基板１０のうちのダイオード範囲１０４には形成されていない。エミッタ領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。

トレンチゲート部３０は、半導体基板１０の表面に形成されたトレンチＴＲ１内に設けられており、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されており、層間絶縁膜４０によってエミッタ電極２４から絶縁されている。トレンチゲート部３０は、半導体基板１０の表面からボディ領域１４を貫通してドリフト領域１３に達している。この例では、トレンチゲート部３０は、半導体基板１０の素子領域１０Ａにおいて、ｘ方向に沿って伸びている。即ち、トレンチゲート部３０は、ｘ方向を長手方向とし、ｙ方向を短手方向とする形態を有している。また、この例では、複数のトレンチゲート部３０が、半導体基板１０の素子領域１０Ａにおいて、各々が所定間隔を置いてｙ方向に沿って並ぶように配置されている。このように、複数のトレンチゲート部３０は、平面視したときに、ストライプ状のレイアウトを有している。なお、複数のトレンチゲート部３０のレイアウトは特に限定されるものではない。この例に代えて、複数のトレンチゲート部３０は、平面視したときに、格子状のレイアウトを有していてもよい。複数のトレンチゲート部３０は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の双方に形成されている。なお、複数のトレンチゲート部３０のうちのダイオード範囲１０４に配置されているトレンチゲート部３０は、ダミーゲートとして用いられてもよい。ダミーゲートとして用いられる場合、そのゲート電極３２がゲート配線に電気的に接続しておらず、ゲート電圧とは異なる大きさ及び／又は位相の電圧が印加可能となっていてもよい。ダミーゲートとして用いられる場合、例えば、そのゲート電極３２がエミッタ電極２４に短絡していてもよい。

図３に、層間絶縁膜４０のコンタクトホール４０ａ近傍の拡大断面図を示す。なお、図３は、ｙｚ平面に平行な断面を拡大した図に対応している。また、図３では、ダイオード範囲１０４に設けられている層間絶縁膜４０が示されているが、ＩＧＢＴ範囲１０２に設けられている層間絶縁膜４０も同様の構成を有している。

層間絶縁膜４０は、ゲート電極３２の表面を完全に被覆するように、トレンチゲート部３０の短手方向（ｙ方向）の幅よりも幅広に構成されている。コンタクトホール４０ａを画定する層間絶縁膜４０の側面４０Ｓのうちの上側側面４０Ｓａは、凹状の曲面で構成されている。後述するように、上側側面４０Ｓａは等方性エッチングによる加工が反映した凹状の曲面の形態を有している。コンタクトホール４０ａを画定する層間絶縁膜４０の側面４０Ｓのうちの下側側面４０Ｓｂは、平坦面で構成されている。後述するように、下側側面４０Ｓｂは異方性エッチングによる加工が反映した平坦面の形態を有している。このように、層間絶縁膜４０の側面４０Ｓのうちの上側側面４０Ｓａが凹状の曲面で構成されていることから、上側側面４０Ｓａの上下両端には、頂面４０Ｔとの間で構成される角部４２と、下側側面４０Ｓｂとの間で構成される角部４４が存在している。

図３に示されるように、層間絶縁膜４０の表面（頂面４０Ｔと側面４０Ｓを含む面）には微小な凹凸が形成されており、層間絶縁膜４０の表面粗さが大きく構成されている。さらに、半導体基板１０の表面のうちの層間絶縁膜４０の側面下側の端部に対応した表面（破線１００で囲まれた位置）にも微小な凹凸が形成されており、この部分の表面粗さも大きく構成されている。後述するように、このような凹凸は、イオン注入によるダメージによって形成されたものである。

半導体装置１は、トレンチゲート部３０のゲート電極３２に印加するゲート電圧に基づいて、ＩＧＢＴ範囲１０２をコレクタ電極２２からエミッタ電極２４に向けて流れる電流のオンとオフを制御することができる。さらに、半導体装置１は、ダイオード範囲１０４に形成されたダイオード構造が、フリーホイーリングダイオードとして動作することができる。特に、半導体装置１では、バリア領域１５とピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善する。このダイオード動作について以下に説明する。

エミッタ電極２４にコレクタ電極２２よりも高い電位が印加されると、ＩＧＢＴ範囲１０２とダイオード範囲１０４の各々に還流電流が流れる。以下では、エミッタ電極２４の電位を、コレクタ電極２２と同等の電位から徐々に上昇する場合について説明する。エミッタ電極２４の電位が上昇すると、ピラー領域１６とエミッタ電極２４のショットキー接合が導通する。これにより、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に低いときは、ショットキーバリアダイオードが導通し、エミッタ電極２４からコレクタ電極２２に向けて電流が流れる。

ショットキーバリアダイオードが導通すると、バリア領域１５の電位がエミッタ電極２４の電位に近い電位に維持されるので、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられる。このため、エミッタ電極２４の電位が比較的に低いときは、ｐｎダイオードが導通しない。エミッタ電極２４の電位が比較的に高くなると、ショットキーバリアダイオードを介して流れる電流が増加する。ショットキーバリアダイオードを介して流れる電流が増加すると、エミッタ電極２４とバリア領域１５の間の電位差が増加し、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧も増加し、ボディ領域１４からバリア領域１５を介して正孔が注入される。これにより、エミッタ電極２４からコレクタ電極２２に向けて正孔が流れる。一方、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に高いときは、ｐｎダイオードが導通する。

上記したように、エミッタ電極２４の電位が上昇するときに、ショットキーバリアダイオードが先に導通することで、ｐｎダイオードが導通するタイミングが遅れる。これにより、還流電流が流れるときに、ボディ領域１４からドリフト領域１３に注入される正孔量が抑制される。その後、コレクタ電極２２にエミッタ電極２４よりも高い電位が印加されると、ｐｎダイオードが逆回復動作を行う。このとき、ボディ領域１４からドリフト領域１３に注入された正孔量が抑制されているので、ｐｎダイオードが逆回復動作するときの逆電流も小さくなる。このように、半導体装置１では、バリア領域１５及びピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善される。

次に、図面を参照し、半導体装置１の製造方法を説明する。まず、図４に示すように、半導体基板１０の表層部に各種の半導体領域が形成された半導体基板１０を準備する。なお、各種の半導体領域のうちの少なくとも一部は、後述の工程を実施した後に形成してもよい。

次に、図５に示すように、異方性ドライエッチング技術を利用して、半導体基板１０の表面からボディ領域１４を貫通してドリフト領域１３に達するトレンチＴＲ１を形成する。次に、熱酸化技術を利用して、トレンチＴＲ１の内面及び半導体基板１０の表面にゲート絶縁膜３４を成膜する。

次に、図６に示されるように、ＣＶＤ技術を利用して、トレンチＴＲ１内にポリシリコンのゲート電極３２を形成し、トレンチゲート部３０を形成する。ゲート電極３２は、トレンチＴＲ１の一部を充填するように形成されている。

次に、図７に示すように、ＣＶＤ技術を利用して、半導体基板１０の表面の全体を被覆するように、層間絶縁膜４０を成膜する。層間絶縁膜４０には、ボロン又はリン等が多く含まれる酸化シリコンが用いられる。

次に、図８に示すように、フォトリソグラフィー技術及びエッチング技術を利用して、層間絶縁膜４０の表面上にフォトレジストのマスク層５２をパターニングする。マスク層５２は、トレンチゲート部３０が形成されている位置に対応して選択的に配置されている。

次に、図９に示すように、等方性のエッチング技術（例えば、Chemical Dry Etching(CDE)技術）を利用して、層間絶縁膜４０の一部をエッチングする。このとき、マスク層５２の下方に存在する層間絶縁膜４０に対して横方向から等方的にエッチングが進行し、層間絶縁膜４０の側面が凹状の曲面に加工される。この部分が、層間絶縁膜４０の上側側面４０Ｓａ（図３参照）となる。

次に、図１０に示すように、異方性のエッチング技術（例えば、Reactive Ion Etching(RIE)技術）を利用して、層間絶縁膜４０の一部をエッチングし、ボディ領域１４、ピラー領域１６及びエミッタ領域１７が露出するように、コンタクトホール４０ａを形成する。このとき、マスク層５２の下方に存在する層間絶縁膜４０の側面が平坦な平面に加工される。この部分が、層間絶縁膜４０の下側側面４０Ｓｂ（図３参照）となる。

次に、図１１に示すように、ウェットエッチング技術を利用して、マスク層５２を除去する。これらの工程を経て形成された層間絶縁膜４０は、側面４０Ｓのうちの上側側面４０Ｓａが凹状の曲面に加工され、その上側側面４０Ｓａの上下両端に角部４２、４４が構成されている。

次に、図１２に示すように、層間絶縁膜４０のコンタクトホール４０ａに露出する半導体基板１０の表面上の一部にフォトレジストのマスク層５４をパターニングする。マスク層５４は、ピラー領域１６を被覆するとともに層間絶縁膜４０の側面４０Ｓから離反するように成膜される。

次に、図１３に示すように、イオン注入技術を利用して、層間絶縁膜４０の表面と、マスク層５４によって被覆されていない半導体基板１０の表面と、にイオンを注入し、それらの表面粗さを増大させる。これにより、層間絶縁膜４０の表面と、マスク層５４によって被覆されていない半導体基板１０の表面と、に微小な凹凸が形成される（図３参照）。イオン注入されるイオン種は、特に限定されるものではない。イオン種、注入エネルギー及びドーズ量は、電気的特性の影響を考慮して適宜設定される。なお、イオン種としては、表面粗さを効果的に増大させるために、原子量の大きいものが望ましい。

この例では、マスク層５４によって被覆されていない半導体基板１０の表面には、ボディ領域１４とエミッタ領域１７の双方が露出している。この例に代えて、マスク層５４によって被覆されていない半導体基板１０の表面にボディ領域１４のみが露出するように、マスク層５４を成膜してもよい。この場合、マスク層５４は、ＩＧＢＴ範囲において、エミッタ領域１７が形成されている範囲にも成膜され、層間絶縁膜４０の側面４０Ｓの一部に接するように形成される。このようなマスク層５４が成膜されると、マスク層５４によって被覆されていない半導体基板１０の表面にボディ領域１４のみが露出する。このため、イオン注入に用いるイオン種としてｐ型ドーパントを選択すれば、電気的特性への影響が抑えながら、表面粗さを増大させることができる。

次に、図１４に示すように、ウェットエッチング技術を利用して、マスク層５４を除去する。

次に、図１５に示すように、スパッタ技術を利用して、半導体基板１０の表面及び層間絶縁膜４０の表面を覆うように、アルミニウムシリコンのエミッタ電極２４を成膜する。このときのエミッタ電極２４に含まれるシリコンの挙動について、図１６を参照して説明する。

図１６に示すように、成膜されたエミッタ電極２４には、アルミ粒界２４ａが存在する。アルミ粒界２４ａは、エミッタ電極２４が成膜される過程において、層間絶縁膜４０の角部４２、４４を起点として上方に伸びて形成される（この例では、角部４２を例示するが、角部４４を起点としてアルミ粒界２４ａが形成されることもある）。具体的には、層間絶縁膜４０の頂面４０Ｔから堆積されるアルミニウム結晶と層間絶縁膜４０の上側側面４０Ｓａから堆積されるアルミニウム結晶のそれぞれが異なる方位のアルミニウム結晶として成長し、これにより、これらの間にアルミ粒界２４ａが形成される。このようなアルミ粒界２４ａが存在すると、エミッタ電極２４に含まれるシリコンのうちの固溶度を超えたシリコンは、アルミ粒界２４ａに移動する。アルミ粒界２４ａに移動したシリコンは、アルミ粒界２４ａに沿って拡散する。アルミ粒界２４ａに沿って拡散したシリコンは、層間絶縁膜４０の表面、あるいは、層間絶縁膜４０の表面を超えて半導体基板１０の表面に到達する。半導体装置１では、層間絶縁膜４０の表面及び半導体基板１０の表面のうちの層間絶縁膜４０の側面下側の端部に対応した表面の表面粗さが増大しており、微小な凹凸が形成されている。このような微小な凹凸の凸部を起点にシリコンが核成長することから、層間絶縁膜４０の表面及び層間絶縁膜４０の側面下側の端部に対応した半導体基板１０の表面でシリコンノジュール６２となって安定化する。

このように、上記した製造方法によると、層間絶縁膜４０の表面及び層間絶縁膜４０の側面下側の端部に対応した半導体基板１０の表面の表面粗さを選択的に増大させることにより、エミッタ電極２４内に形成されるアルミ粒界２４ａの位置を制御することができ、これにより、層間絶縁膜４０の表面、又は、層間絶縁膜４０の側面下側の端部に対応した半導体基板１０の表面にシリコンノジュール６２を選択的に析出させることができる。これらの位置は、ピラー領域１６の形成位置から十分に離れている。したがって、上記した製造方法によると、シリコンノジュール６２がピラー領域１６の形成位置に析出することが抑えられる。

次に、半導体基板１０の周辺領域１０Ｂ（図１参照）上のエミッタ電極２４を除去するようにエミッタ電極２４を加工し、半導体基板１０の周辺領域１０Ｂ（図１参照）上に保護膜（例えば、ポリイミド膜）を成膜する。最後に、半導体基板１０を薄層化した後に、半導体基板１０の裏面に各種の半導体領域及びコレクタ電極２２を形成し、半導体装置１が完成する。

上記したように、本実施形態の製造方法によると、シリコンノジュール６２がピラー領域１６の形成位置に析出することが抑えられる。シリコンノジュール６２がピラー領域１６の形成位置に析出してピラー領域１６とエミッタ電極２４の間のバリアハイトが変化するといった事態が抑制される。即ち、半導体装置１では、ピラー領域１６とエミッタ電極２４の間のバリアハイトが安定しているので、リーク電流が増加するといった問題が抑えられている。半導体装置１は、高い信頼性を有することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１０：半導体基板
１１：コレクタ領域
１２：バッファ領域
１３：ドリフト領域
１４：ボディ領域
１５：バリア領域
１６：ピラー領域
１７：エミッタ領域
１８：カソード領域
２２：コレクタ電極
２４：エミッタ電極
３０：トレンチゲート部
３２：ゲート電極
３４：ゲート絶縁膜
４０：層間絶縁膜

Claims

半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えており、前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、前記表面電極が、シリコンを含む合金である、半導体装置の製造方法であって、
前記トレンチゲート部が形成された前記半導体基板の前記一方の主面上に前記層間絶縁膜を成膜する工程と、
前記層間絶縁膜の一部をエッチングし、前記ボディ領域と前記ピラー領域が露出するコンタクトホールを形成する工程と、
前記コンタクトホールに露出する前記半導体基板の前記一方の主面上に、前記ピラー領域を被覆するとともに前記層間絶縁膜の側面から離反するマスク層を成膜する工程と、
前記層間絶縁膜の表面と、前記コンタクトホールにおいて前記マスク層によって被覆されていない前記半導体基板の前記一方の主面と、の表面粗さを増大させる工程と、
前記マスク層を除去する工程と、
前記表面電極を成膜する工程と、を備えている、半導体装置の製造方法。