JP2016131224A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＧＢＴとダイオードとをモノリシックに内蔵したＲＣ−ＩＧＢＴにおいて、ダイオード動作時の逆回復特性を改善させることができる半導体装置を提供すること。【解決手段】ＩＧＢＴ部２１には、第１トレンチ３の内部に第１ゲート絶縁膜４を介して第１ゲート電極５が設けられる。第１ゲート絶縁膜下部４ｂの厚さｔ２が第１ゲート絶縁膜上部４ａの厚さｔ１よりも厚いことで、隣り合う第１トレンチ３間のメサ部の幅はエミッタ側の部分よりもコレクタ側の部分で狭い。ダイオード部２２には、第２トレンチ１３の内部に第２ゲート絶縁膜１４を介して第２ゲート電極１５が設けられる。第２トレンチ１３の幅は、深さ方向に一様、または、エミッタ側からコレクタ側に向うほど狭い。第２トレンチ１３の幅ｗ３，ｗ４は、第１トレンチ下部３ｂの幅ｗ２と第１トレンチ下部３ｂの両側壁の第１ゲート絶縁膜下部４ｂの厚さｔ２との総和ｗ５よりも狭い。【選択図】図１

Description

この発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や還流用ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ、以下、ダイオード）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進んでいる。このような電力用半導体装置は、高効率で省電力なインバータ等の電力変換装置に用いられ、電力変換装置のモータ制御に不可欠である。また、このような電力制御用途の電力用半導体装置は、低損失（省電力）、高速高効率、そして環境に優しい特性を急速に市場から要求されている。
このような要求に対して、例えばＩＧＢＴでは、次の製造方法が提案されている。まず、ウエハプロセスでのウエハ割れ防止を考慮に入れて通常採用される厚い半導体ウエハでウエハプロセスを開始する。そして、ウエハプロセスの可能な限り後半で、半導体ウエハの、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）部側の面（おもて面）に対して反対側の裏面側から所定の特性を得るために許容される範囲で可能な限り薄く、半導体ウエハを研削する。さらに、半導体ウエハの研削後の裏面から充分に設計的に吟味された不純物濃度で不純物をイオン注入して活性化処理を行う。これにより、低コストで、低オン電圧など電気的損失の低い半導体デバイスが完成する。
近年、上述したように半導体基板（半導体ウエハ）の厚さを薄くする方法による低コストで低損失な半導体デバイスの開発・製造は、特に電力用半導体装置で主流となりつつある。さらに、低損失のＩＧＢＴとするには、上述したように半導体ウエハの研削後の裏面から不純物を導入することにより、基板裏面側の、ｐ+型コレクタ領域よりも深い位置に、ｎ-型ドリフト層よりも不純物濃度の高いｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層を形成する工程を行うことが不可欠となっている。ｎ型ＦＳ層は、オフ時にｐ型ベース領域とｎ-型ドリフト層との間のｐｎ接合から伸びる空乏層がｐ+型コレクタ領域に達しないように抑制する機能を有する。
また、ＩＧＢＴを含む関連チップの小型化のため、トレンチゲート構造の縦型ＩＧＢＴと、この縦型ＩＧＢＴに逆並列接続されたダイオードとを同一半導体基板上に一体化させて内蔵した逆導通型ＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴ）についても開発が進んでいる。このＲＣ−ＩＧＢＴとして、基板おもて面側には通常のＩＧＢＴと同じ平面パターンでトレンチ構造部（ＭＯＳゲート部）のみを配置し、基板裏面側にはダイオード部となるｎ+型カソード領域とＩＧＢＴ部となるｐ+型コレクタ領域とを並列に配置したコレクタショート型の装置が提案されている（例えば、下記特許文献１参照。）。
また、別のＲＣ−ＩＧＢＴとして、ダイオード部（ダイオード動作領域）にはｎ+型エミッタ領域、トレンチ、ゲート絶縁膜およびゲート電極などのトレンチ構造部を配置せずにダイオード専用領域とした装置が提案されている（例えば、下記特許文献２参照。）。ダイオード部には、例えばＰｉＮ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードやＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）ダイオードなどが配置される。
また、別のＲＣ−ＩＧＢＴとして、ＩＧＢＴ部と同一形状のトレンチをダイオード部に配置した装置が提案されている（例えば、下記特許文献３，４参照。）。下記特許文献３，４では、ダイオード部において、ｐ型ベース領域にｎ+型エミッタ領域を配置せず、かつトレンチの内部にゲート絶縁膜を介してエミッタ電位またはゲート電位のゲート電極が埋め込まれている。また、下記特許文献４では、ＩＧＢＴ部とダイオード部とでトレンチピッチが異なっている。
また、ＩＧＢＴの特性を改善させた構造として、トレンチ内壁に沿って形成されたゲート絶縁膜の、ｎ-型ドリフト層に接する部分をｐ型ベース領域に接する部分よりも厚くすることで、ｐ型ベース領域の、隣り合うトレンチ間に挟まれた部分（以下、メサ部とする）の幅（トレンチ間の距離（以下、メサ幅とする））を微細化し、電子注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果を高めた構造が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、トレンチの幅（トレンチが並ぶ方向の幅）をエミッタ側よりもコレクタ側で広くして少数キャリアの排出を抑制することで、ｎ-型ドリフト層のキャリア濃度を高くし、オン電圧を低下させている。
下記特許文献５に示すようにトレンチ間に挟まれたメサ部の幅（メサ幅）を微細化した従来のＩＧＢＴの構造について、図１８を参照して説明する。図１８は、従来のＩＧＢＴのゲート構造の概略を示す説明図である。図１８（ａ）には基板おもて面側の平面構造を示し、図１８（ｂ）には図１８（ａ）の切断線ＡＡ−ＡＡ’における断面構造を示す。図１８では、層間絶縁膜、エミッタ電極およびパッシベーション膜を図示省略する（図１９においても同様）。また、図１８（ａ）では、ゲート絶縁膜を図示省略する（図１９（ａ）においても同様）。図１８に示すように、従来のＩＧＢＴにおいて、ｎ-型ドリフト層１０１となるｎ-型半導体基板（半導体チップ）のおもて面の表面層には、ｐ型ベース領域１０２が設けられている。
ｎ-型ドリフト層１０１のおもて面からｐ型ベース領域１０２を貫通してｎ-型ドリフト層１０１に達する複数のトレンチ１０３が設けられている。複数のトレンチ１０３は、ストライプ状の平面レイアウトで配置され、ｐ型ベース領域１０２を複数の領域（メサ部）に分離する。トレンチ１０３の内部には、ゲート絶縁膜１０４を介してゲート電極１０５が設けられている。トレンチ１０３の幅は、エミッタ側よりもコレクタ側で広くなっている。ゲート絶縁膜１０４の厚さは、後述するｎ+型エミッタ領域１０６とゲート電極１０５とに挟まれたエミッタ側の部分１０４ａよりも、ｎ-型ドリフト層１０１とゲート電極１０５とに挟まれたコレクタ側の部分１０４ｂで厚くなっている。
ｐ型ベース領域１０２の内部には、各メサ部にそれぞれｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７が選択的に設けられている。ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７は、トレンチ１０３に平行な直線状の平面レイアウトで配置されている。エミッタ電極（不図示）は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接するとともに、層間絶縁膜（不図示）によってゲート電極１０５と電気的に絶縁されている。ｎ-型半導体基板の裏面の表面層には、ｎ型ＦＳ層１０９が設けられ、ｎ型ＦＳ層１０９よりも浅い位置にｐ+型コレクタ領域１１１が設けられている。符号１０８，１１０は、それぞれエミッタ電極およびコレクタ電極１１０である。
このような従来のＦＳ−ＩＧＢＴに従来のダイオードを単純に組み合わせることでＲＣ−ＩＧＢＴを構成可能である。図１９は、従来のＲＣ−ＩＧＢＴのゲート構造の概略を示す説明図である。図１９（ａ）には基板おもて面側の平面構造を示し、図１９（ｂ）には図１９（ａ）の切断線ＢＢ−ＢＢ’における断面構造を示す。図１９に示すように、同一半導体基板（半導体チップ）上に、ＩＧＢＴの動作領域となるＩＧＢＴ部１２１と、ダイオードの動作領域となるダイオード部１２２とが設けられている。ＩＧＢＴ部１２１におけるＩＧＢＴの構造は、図１８に示すＦＳ−ＩＧＢＴと同様である。ダイオード部１２２には、ＩＧＢＴ部１２１と同様に、基板おもて面側にｐ型ベース領域１０２、トレンチ１０３、ゲート絶縁膜１０４およびゲート電極１０５が設けられている。
また、ダイオード部１２２には、ｎ+型エミッタ領域１０６を設けずに、ｐ型ベース領域１０２をｐ型アノード領域として機能させる。エミッタ電極１０８は、ダイオード部１２２においてｐ型ベース領域１０２に接し、アノード電極として機能する。基板裏面側は、ｐ+型コレクタ領域１１１の一部をｎ+型カソード領域１１２に置き換えた構造となっている。ｐ+型コレクタ領域１１１は、ｎ-型ドリフト層１０１を挟んでＩＧＢＴのＭＯＳゲート構造と対向する。ｎ+型カソード領域１１２は、ｎ-型ドリフト層１０１を挟んでダイオードのｐ型アノード領域と対向する。コレクタ電極１１０は、ｐ+型コレクタ領域１１１に接するとともに、ｎ+型カソード領域１１２に接し、カソード電極として機能する。このようにダイオード部１２２を構成することで、ＩＧＢＴ部１２１のＩＧＢＴにダイオードが逆並列に接続される。
特開２００５−１０１５１４号公報 特開２００８−１９２７３７号公報 特開２０１２−０４３８９０号公報 特開２０１３−１４９９０９号公報 特開２０１０−２５１６０８号公報
しかしながら、上記特許文献１，３，４のように従来のＩＧＢＴと従来のダイオードとを同一半導体基板上に配置し単純に組み合わせて構成したＲＣ−ＩＧＢＴでは、メサ幅を微細化してＩＧＢＴのＩＥ効果を高めた場合、ダイオードの特性が悪化する。具体的には、上記特許文献５のようにエミッタ側よりもコレクタ側の幅を広くしたトレンチ１０３をダイオード部１２２にも配置してメサ幅を微細化した場合（図１９参照）、半導体チップの小型化は可能であるが、ダイオードの逆回復動作時に少数キャリアの排出を妨げるという悪影響が顕在化する。これによって、ダイオードの逆回復動作時に少数キャリアの掃出に時間がかかるため、逆回復電流が大きくなり、逆回復損失が大きくなるという問題がある。このような問題は、上記特許文献２のようにダイオード部（ダイオード動作領域）にトレンチ構造部を設けずにダイオード専用領域とすることで回避することができる。しかしながら、この場合、ＩＧＢＴ部の、ダイオード部との境界付近に配置されたトレンチの底部に電界が集中し、耐圧が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ＩＧＢＴとダイオードとを同一半導体基板上に一体化させて内蔵したＲＣ−ＩＧＢＴにおいて、ダイオード動作時の逆回復特性を改善させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、同一の半導体基板上に、絶縁ゲート型バイポーラトランジスタの動作領域となる第１素子部と、ダイオードの動作領域となる第２素子部とが並列に配置された半導体装置であって、次の特徴を有する。前記第１素子部は、第１導電型の半導体層、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第１トレンチ、第１ゲート電極および第２導電型の第３半導体領域を有する。前記半導体層は、第１導電型の前記半導体基板からなる。前記第１半導体領域は、前記半導体層の一方の主面側に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第１トレンチは、前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達する。前記第１ゲート電極は、前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられている。前記第３半導体領域は、前記半導体層の他方の主面側に設けられている。前記第２素子部は、前記第１半導体領域、第２トレンチ、第２ゲート電極および第１導電型の第４半導体領域を有する。前記第２トレンチは、前記第１半導体領域を貫通して前記半導体層に達する。前記第２ゲート電極は、前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられている。前記第４半導体領域は、前記半導体層の他方の主面側に設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に接する。第２電極は、前記第３半導体領域および前記第４半導体領域に接する。前記第２トレンチの幅は、深さ方向に一様、または、前記第１電極側から前記第２電極側に向うほど狭い。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さよりも浅いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第１トレンチ間に挟まれた部分は、前記第１電極側の部分よりも前記第２電極側の部分が狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１ゲート絶縁膜の厚さが前記第１電極側の部分よりも前記第２電極側の部分で厚く形成され、隣り合う前記第１トレンチ間に挟まれた部分が前記第１電極側の部分よりも前記第２電極側の部分で狭く形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ゲート絶縁膜の前記第２電極側の部分と、前記第１ゲート電極との界面は、前記第１ゲート絶縁膜の前記第１電極側の部分と、前記第１ゲート電極との界面よりも前記第１トレンチの内部側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの幅は、前記第１電極側のトレンチ上部よりも前記第２電極側のトレンチ下部で狭くなっている。そして、前記トレンチ上部と前記トレンチ下部との境界は、前記第１半導体領域と前記半導体層との境界よりも前記第１電極側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチ上部の幅は、前記トレンチ下部の幅と前記トレンチ下部の両側壁の前記第１ゲート絶縁膜の厚さとの総和よりも狭いことを特徴とする。
上述した発明によれば、ＩＧＢＴ部（第１素子部）においてメサ部を微細化してＩＥ効果を向上させた場合においても、ダイオード部（第２素子部）でのダイオード動作時に、アノード領域（第１半導体領域）付近に少数キャリア（ホール）が蓄積することを低減することができる。このため、ダイオード動作時の逆回復電流が大きくなることを防止することができる。また、ダイオード動作時の逆回復電圧が大きくなることを防止することができ、ソフトリカバリーとすることができる。
本発明にかかる半導体装置によれば、ＩＧＢＴとダイオードとを同一半導体基板上に一体化させて内蔵したＲＣ−ＩＧＢＴにおいて、ダイオード動作時の逆回復特性を改善させることができるという効果を奏する。
実施の形態１にかかる半導体装置の要部の概略を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の要部の概略を示す説明図である。 実施例にかかる半導体装置の逆回復波形を示す特性図である。 実施例にかかる半導体装置のダイオード動作時におけるホール密度を示す特性図である。 従来例の半導体装置のダイオード動作時におけるホール密度を示す特性図である。 従来のＩＧＢＴのゲート構造の概略を示す説明図である。 従来のＲＣ−ＩＧＢＴのゲート構造の概略を示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の要部の概略を示す説明図である。図１（ａ）にはトレンチ構造部（ＭＯＳゲート部）の平面構造を示し、図１（ｂ）には図１（ａ）の切断線Ａ−Ａ’における断面構造を示す。図１（ａ）では、第１，２ゲート絶縁膜４，１４、層間絶縁膜およびエミッタ電極８を図示省略する（図１４においても同様）。図１に示すように、実施の形態１にかかる半導体装置は、トレンチゲート型のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板（半導体チップ）上に一体化したＲＣ−ＩＧＢＴである。具体的には、同一の半導体基板上に、ＩＧＢＴの動作領域となるＩＧＢＴ部（第１素子部）２１と、ダイオードの動作領域となるダイオード部（第２素子部）２２とが並列に設けられている。
ＩＧＢＴ部２１において、ｎ-型ドリフト層（半導体層）１となるｎ-型半導体基板のおもて面（一方の主面）の表面層には、ｐ型ベース領域（第１半導体領域）２が設けられている。ｐ型ベース領域２を貫通してｎ-型ドリフト層１に達する複数の第１トレンチ３が所定の間隔で設けられている。複数の第１トレンチ３は、ストライプ状の平面レイアウトで配置され、ｐ型ベース領域２を複数の領域（メサ部）に分離する。第１トレンチ３の幅（第１トレンチ３が並ぶ方向の幅）は、エミッタ側の部分（以下、第１トレンチ上部とする）３ａよりもコレクタ側の部分（以下、第１トレンチ下部とする）３ｂで狭くなっている（ｗ１＞ｗ２）。第１トレンチ上部３ａと第１トレンチ下部３ｂとの境界は、例えば、ｐ型ベース領域２とｎ-型ドリフト層１との境界よりもエミッタ側に位置する。
第１トレンチ３の内部には、第１トレンチ３の内壁（第１トレンチ上部３ａおよび第１トレンチ下部３ｂの内壁）に沿って第１ゲート絶縁膜４が設けられ、第１ゲート絶縁膜４の内側に第１ゲート電極５が設けられている。第１ゲート絶縁膜４の厚さは、第１トレンチ上部３ａの内壁に設けられた部分（以下、第１ゲート絶縁膜上部とする）４ａよりも、第１トレンチ下部３ｂの内壁に設けられた部分（以下、第１ゲート絶縁膜下部とする）４ｂで厚くなっている（ｔ１＜ｔ２）。第１トレンチ上部３ａの幅ｗ１は、第１トレンチ下部３ｂの幅ｗ２と第１トレンチ下部３ｂの両側壁の第１ゲート絶縁膜下部４ｂの厚さｔ２との総和ｗ５（＝ｗ２＋２×ｔ２）よりも狭い。
第１ゲート絶縁膜下部４ｂと第１ゲート電極５との界面は、第１ゲート絶縁膜上部４ａと第１ゲート電極５との界面よりも第１トレンチ３の内部側に位置する。また、第１ゲート絶縁膜下部４ｂとメサ部（ｎ-型ドリフト層１）との界面は、第１ゲート絶縁膜上部４ａとメサ部（ｐ型ベース領域２）との界面よりも隣り合う第１トレンチ３側に近い。すなわち、ＩＧＢＴ部２１のトレンチ構造部は、隣り合う第１トレンチ３間に挟まれたメサ部の幅（メサ幅）をエミッタ側の部分よりもコレクタ側の部分で狭くして当該メサ部を微細化しＩＥ効果を高めた構造となっている。第１ゲート電極５は、第１ゲート絶縁膜上部４ａの内側から第１ゲート絶縁膜下部４ｂの内側に達する。
ｐ型ベース領域２の内部には、各メサ部にそれぞれｎ+型エミッタ領域（第２半導体領域）６およびｐ+型コンタクト領域７が選択的に設けられている。ｎ+型エミッタ領域６およびｐ+型コンタクト領域７は、例えば、第１トレンチ３に平行な直線状の平面レイアウトで配置されている。ｎ+型エミッタ領域６は、第１トレンチ上部３ａの側壁に設けられた第１ゲート絶縁膜上部４ａを挟んで第１ゲート電極５に対向する。エミッタ電極（第１電極）８は、コンタクトホールを介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するとともに、層間絶縁膜によって第１ゲート電極５と電気的に絶縁されている。ｎ-型半導体基板の裏面の表面層には、ｎ型フィールドストップ（ＦＳ）層９が設けられ、ｎ型ＦＳ層９よりも浅い位置にｐ+型コレクタ領域（第３半導体領域）１１が設けられている。コレクタ電極１０は、ｐ+型コレクタ領域１１の表面（ｎ-型半導体基板の裏面）に設けられている。
上述したｐ型ベース領域２、エミッタ電極８、層間絶縁膜、ｎ型ＦＳ層９およびコレクタ電極１０は、ＩＧＢＴ部２１からダイオード部２２にわたって設けられている。ダイオード部２２において、ｐ型ベース領域２の内部には、ｎ+型エミッタ領域６は設けられていない。このため、ダイオード部２２においてｐ型ベース領域２およびエミッタ電極８は、それぞれダイオードのｐ型アノード領域およびアノード電極として機能する。また、ｎ-型半導体基板のおもて面側には、ｐ型ベース領域２を貫通してｎ-型ドリフト層１に達する複数の第２トレンチ１３が所定の間隔で設けられている。複数の第２トレンチ１３は、第１トレンチ３に平行なストライプ状の平面レイアウトで配置され、ｐ型ベース領域２を複数のメサ部に分離する。
第２トレンチ１３の深さは、第１トレンチ３の深さとほぼ同様である。第２トレンチ１３のピッチ（隣り合うトレンチの中心間の距離）は、例えば第１トレンチ３のピッチと同じであってもよい。第２トレンチ１３の幅（第２トレンチ１３が並ぶ方向の幅）は、深さ方向に一様であるか（ｗ３＝ｗ４）、エミッタ側からコレクタ側に向うほど狭くなっている（ｗ３＞ｗ４）。すなわち、隣り合う第２トレンチ１３間に挟まれたメサ部の幅は、深さ方向に一様であるか、エミッタ側からコレクタ側に向うほど広くなっている。これにより、ダイオード動作時に、ｐ型アノード領域（ｐ型ベース領域２）付近に少数キャリア（ホール）が蓄積されることを抑制することができる。具体的には、第２トレンチ１３の断面形状は、例えば、深さ方向に幅の等しい略矩形状、または、側壁を脚としエミッタ側（開口端側）よりもコレクタ側（底部側）で狭い底をもつ略台形状である。
第２トレンチ１３のエミッタ側の幅ｗ３および第２トレンチ１３のコレクタ側の幅ｗ４は、ともに、第１トレンチ下部３ｂの幅ｗ２と第１トレンチ下部３ｂの両側壁の第１ゲート絶縁膜下部４ｂの厚さｔ２との総和ｗ５よりも狭い（ｗ４＜ｗ５）。第２トレンチ１３のエミッタ側の幅ｗ３は、第１トレンチ上部３ａの幅ｗ１と同じであってもよいし（ｗ３＝ｗ１）、第１トレンチ上部３ａの幅ｗ１よりも狭くてもよい（ｗ３＜ｗ１）。第２トレンチ１３の内部には、第２トレンチ１３の内壁に沿って第２ゲート絶縁膜１４が設けられ、第２トレンチ１３の内側に第２ゲート電極１５が設けられている。第２ゲート絶縁膜１４の厚さｔ３は、例えばＩＧＢＴ部２１の第１ゲート絶縁膜上部４ａの厚さｔ１よりも厚い。第２ゲート電極１５は、浮遊電位であってもよいし、例えば図示省略する部分で第１ゲート電極５やエミッタ電極８に電気的に接続されていてもよい。
また、ダイオード部２２において、ｎ-型半導体基板の裏面側は、ｐ+型コレクタ領域１１の一部をｎ+型カソード領域（第４半導体領域）１２に置き換えた構造となっている。すなわち、ｎ+型カソード領域１２は、基板裏面からｎ型ＦＳ層９よりも浅い位置に設けられ、ｐ+型コレクタ領域１１に隣接する。したがって、ｐ+型コレクタ領域１１はｎ-型ドリフト層１を挟んでＩＧＢＴのＭＯＳゲート構造（ｎ+型エミッタ領域６や第１ゲート電極５など）に対向し、ｎ+型カソード領域１２はｎ-型ドリフト層１を挟んでダイオードのｐ型アノード領域（ｐ型ベース領域２）に対向する。コレクタ電極（第２電極）１０は、ｎ+型カソード領域１２に接し、カソード電極として機能する。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜１３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図２〜１３では、（ａ）にＩＧＢＴ部２１の１つの第１トレンチ３の形成領域付近を示し、（ｂ）にダイオード部２２の１つの第２トレンチ１３の形成領域付近を示す。まず、図２に示すように、例えばＦＺ（フローティングゾーン）法によって作製された、ｎ-型ドリフト層１となる直径６インチのｎ型ＦＺウエハ３０を用意する。または、ｎ型ＦＺウエハに代えて、ＭＣＺ（Ｍａｇｎｅｔｉｃ ＣＺ）法で作製されたｎ型ウエハを用いてもよい。ｎ型ＦＺウエハ３０の比抵抗は例えば４０Ωｃｍ以上８０Ωｃｍ以下程度であってもよく、例えば６０Ωｃｍ程度としてもよい。次に、ｎ型ＦＺウエハ３０のおもて面（一方の主面）に、ＩＧＢＴ部２１における第１トレンチ３の形成領域に対応する部分を開口した酸化膜マスク３１を形成する。
次に、図３に示すように、酸化膜マスク３１をマスクとしてエッチングを行い、ＩＧＢＴ部２１に第１トレンチ上部３ａを形成する。このとき、ダイオード部２２は酸化膜マスク３１で覆われているため、エッチングされない。第１トレンチ上部３ａの深さは、ｎ型ＦＺウエハ３０のおもて面から例えば深さ５μｍであってもよい。次に、図４に示すように、第１トレンチ上部３ａの内壁および酸化膜マスク３１の表面に例えば厚さ０．１μｍの第１酸化膜３２を形成する。この第１酸化膜３２は、第１ゲート絶縁膜上部４ａとなる。次に、図５に示すように、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１酸化膜３２の表面に例えば厚さ０．３μｍの窒化膜３３を成長させる。
次に、この窒化膜３３上に、第１トレンチ上部３ａの底部に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えばドライエッチングを行い、第１トレンチ上部３ａの底部の第１酸化膜３２および窒化膜３３を除去して、第１トレンチ上部３ａの底部を露出させる。次に、レジストマスクを除去した後、図６に示すように、窒化膜３３の残部をマスクとしてエッチングを行い、第１トレンチ上部３ａの底部に露出された半導体部を除去して第１トレンチ下部３ｂを形成する。第１トレンチ下部３ｂの深さは、例えば３μｍ、５μｍまたは１０μｍとしてもよい。これにより、第１トレンチ上部３ａおよび第１トレンチ下部３ｂからなる第１トレンチ３が形成される。
次に、図７に示すように、第１トレンチ下部３ｂの内壁に第２酸化膜３４を形成する。この第２酸化膜３４は、第１ゲート絶縁膜下部４ｂとなる。第２酸化膜３４の厚さは、第１酸化膜３２よりも厚く、例えば０．２μｍ以上２．０μｍ以下であるとよい。このとき、第１酸化膜３２は、窒化膜３３に覆われているために成長しない。すなわち、第２酸化膜３４の形成時に第１酸化膜３２は厚くならない。次に、図８に示すように、窒化膜３３の残部をすべて除去する。さらに、図９に示すように、第１酸化膜３２の、酸化膜マスク３１上の部分および酸化膜マスク３１を除去し、第１トレンチ上部３ａおよび第１トレンチ下部３ｂの内部にそれぞれ第１，２酸化膜３２，３４を残す。
次に、第１トレンチ３（第１トレンチ上部３ａおよび第１トレンチ下部３ｂ）の内部に埋め込むようにｎ型にドープされた低抵抗ポリシリコン（ｐｏｌｙ−Ｓｉ）層３５を堆積してエッチバックすることで、第１トレンチ３の内部に低抵抗ポリシリコン層３５を残す。この低抵抗ポリシリコン層３５は、第１ゲート電極５となる。次に、図１０に示すように、ｎ型ＦＺウエハ３０のおもて面に、ダイオード部２２における第２トレンチ１３の形成領域に対応する部分を開口した酸化膜マスク３６を形成する。次に、図１１に示すように、酸化膜マスク３６をマスクとしてエッチングを行い、ダイオード部２２に第１トレンチ３とほぼ同じ深さの第２トレンチ１３を形成する。このとき、ＩＧＢＴ部２１は酸化膜マスク３６で覆われているため、エッチングされない。
次に、図１２に示すように、第２トレンチ１３の内壁および酸化膜マスク３６の表面に第３酸化膜３７を形成する。この第３酸化膜３７は、第２ゲート絶縁膜１４となる。第３酸化膜３７の厚さは、第１酸化膜３２よりも厚く、例えば０．２μｍ以上２．０μｍ以下程度であるとよい。次に、図１３に示すように、第３酸化膜３７の、酸化膜マスク３６上の部分および酸化膜マスク３６を除去し、第２トレンチ１３の内部に第３酸化膜３７を残す。次に、第２トレンチ１３の内部に埋め込むようにｎ型にドープされた低抵抗ポリシリコン層３８を堆積してエッチバックすることで、第２トレンチ１３の内部に低抵抗ポリシリコン層３８を残す。この低抵抗ポリシリコン層３８は、第２ゲート電極１５となる。
このようにＩＧＢＴ部２１およびダイオード部２２のトレンチ構造部を形成した後、一般的な方法により、ｎ型ＦＺウエハ３０のおもて面側にｐ型ベース領域２、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を形成する。次に、ｎ型ＦＺウエハ３０のおもて面側をレジスト膜で覆うことで、ｎ型ＦＺウエハ３０のおもて面側の素子構造を保護する。次に、ｎ型ＦＺウエハ３０を裏面側から研削またはウェットエッチングし、ｎ型ＦＺウエハ３０を所定の厚さにする。例えば１２００Ｖ耐圧クラスである場合、この段階でのｎ型ＦＺウエハ３０の厚さは、典型的には例えば１００μｍ以上１６０μｍ以下程度であり、例えば１４０μｍとしてもよい。
次に、ｎ型ＦＺウエハ３０の研削後の裏面側からｎ型ＦＳ層９およびｐ+型コレクタ領域１１を形成するためのイオン注入を順に行う。ｎ型ＦＳ層９を形成するためのイオン注入は、例えば、ドーパントとしてセレン（Ｓｅ）を用い、加速電圧およびドーズ量をそれぞれ１００ＫｅＶ程度および３×１０14／ｃｍ2程度としてもよい。ｐ+型コレクタ領域１１を形成するためのイオン注入は、例えば、ドーパントとしてボロン（Ｂ）を用い、加速電圧およびドーズ量をそれぞれ４０ｋｅＶ程度および８×１０13／ｃｍ2程度としてもよい。
次に、フォトリソグラフィにより、ｎ型ＦＺウエハ３０の裏面に、ｎ+型カソード領域１２の形成領域に対応する部分を開口した例えば厚さ２μｍのレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてイオン注入を行い、ｐ+型コレクタ領域１１の一部をｎ型不純物で補償することでｎ+型カソード領域１２を形成する。ｎ+型カソード領域１２を形成するためのイオン注入は、例えば、ドーパントとしてリン（Ｐ）を用い、加速電圧およびドーズ量をそれぞれ１１０ｋｅＶ程度および２×１０15／ｃｍ2程度としてもよい。
次に、ｎ型ＦＺウエハ３０のおもて面のレジスト膜および裏面のレジストマスクを剥離した後、例えば９５０℃程度の温度で３０分間程度の熱処理を行うことで、各イオン注入によって形成したイオン注入領域を活性化する。次に、ｎ型ＦＺウエハ３０のおもて面側に例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）からなる金属層を例えば５μｍ程度の厚さで形成し、この金属層をパターニングしてエミッタ電極８を形成する。次に、ｎ型ＦＺウエハ３０の裏面側からヘリウム（Ｈｅ）を照射することで、ｎ型ＦＺウエハ３０の内部に欠陥を形成する。このときの加速電圧およびドーズ量は、例えば、それぞれ２３ＭｅＶ程度および１×１０13／ｃｍ2程度であってもよい。
次に、例えば、３７０℃程度の温度で１時間程度のアニール（熱処理）により、ｎ型ＦＺウエハ３０の内部の欠陥を回復する。次に、ｎ型ＦＺウエハ３０の裏面に、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を、それぞれ１μｍ、０．０７μｍ、１μｍおよび０．３μｍの厚さで順に形成することで、ｐ+型コレクタ領域１１およびｎ+型カソード領域１２に共通のコレクタ電極１０を形成する。その後、ｎ型ＦＺウエハ３０をチップ状に切断することで、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、ダイオード部の第２トレンチの断面形状を略矩形状または略台形状とすることで、ＩＧＢＴ部においてメサ部を微細化（メサ幅を狭く）してＩＥ効果を向上させた場合においても、ダイオード動作時に、ｐ型アノード領域（ｐ型ベース領域）付近に少数キャリア（ホール）が蓄積することを低減することができる。このため、ダイオード動作時の逆回復電流が大きくなることを防止することができる。また、ダイオード動作時の逆回復電圧が大きくなることを防止することができ、ソフトリカバリーとすることができる。すなわち、ダイオード動作時の逆回復特性を改善させることができる。また、実施の形態１によれば、ＩＧＢＴ部のみでなくダイオード部にもトレンチ構造部を配置するため、ＩＧＢＴ部の、ダイオード部との境界付近に配置された第１トレンチの底部に電界が集中することを防止することができる。このため、耐圧が低下することを防止することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１４は、実施の形態２にかかる半導体装置の要部の概略を示す説明図である。図１４（ａ）にはトレンチ構造部の平面構造を示し、図１４（ｂ）には図１４（ａ）の切断線Ｂ−Ｂ’における断面構造を示す。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ダイオード部２２の第２トレンチ２３の深さをＩＧＢＴ部２１の第１トレンチ３の深さよりも浅くした点である。第２トレンチ２３の底部は、例えば、ｐ型ベース領域２とｎ-型ドリフト層１との境界よりもコレクタ側に位置する。第２トレンチ２３の内部には、実施の形態１と同様に、第２トレンチ２３の内壁に沿って第２ゲート絶縁膜１４が設けられ、第２ゲート絶縁膜１４の内側に第２ゲート電極１５が設けられている。
このようにダイオード部２２の第２トレンチ２３の深さをＩＧＢＴ部２１の第１トレンチ３の深さよりも浅くすることで、ダイオード部２２において少数キャリア蓄積効果を抑制することができる。このため、ダイオード部２２のエミッタ側の少数キャリア（ホール）密度を低減することができ、ダイオード動作時の逆回復特性をさらに向上させることができる。実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ダイオード部２２の第２トレンチ２３を形成する際に、ＩＧＢＴ部２１の第１トレンチ下部３ｂの深さよりも浅く形成すればよい。第２トレンチ２３の平面レイアウトは実施の形態１と同様である。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施例）
次に、実施例にかかる半導体装置のダイオードの逆回復波形について説明する。図１５は、実施例にかかる半導体装置の逆回復波形を示す特性図である。まず、上述した実施の形態１にかかる半導体装置の製造方法にしたがい、上述した諸条件で、トレンチゲート型のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板上に一体化したＲＣ−ＩＧＢＴを作製した（以下、実施例とする）。この実施例の逆回復波形（逆回復電圧Ｖｒ、逆回復電流Ｉｒ）を図１５に示す。また、図１５には、ＩＧＢＴ部１２１とダイオード部１２２とに同じ構成のトレンチ構造部を配置した従来のＲＣ−ＩＧＢＴ（図１９参照）の逆回復波形も示す。すなわち、従来例は、ダイオード部１２２のトレンチ構造部の構成が実施例と異なる。
実施例および従来例ともに、同じ電流変化率ｄｉ／ｄｔでダイオードを逆回復させている。その結果、図１５に示すように、実施例においては、従来例よりも逆回復電流Ｉｒのピーク値Ｉｒｐを低減させることができることが確認された。また、このとき、実施例においては、逆回復電圧Ｖｒのピーク値Ｖｒｐを従来例よりも低減させることができることが確認された。すなわち、実施例は、従来例よりもソフトリカバリーとすることができ、サージ電圧の発生を抑制することができることがわかる。実施例が従来例よりもダイオード動作時（ダイオード通電時）の逆回復特性を向上させることができる理由は、次の通りであると推測される。
図１６は、実施例にかかる半導体装置のダイオード動作時におけるホール密度を示す特性図である。図１７は、従来例の半導体装置のダイオード動作時におけるホール密度を示す特性図である。図１６，１７の横軸は、ｐ型アノード領域（ｐ型ベース領域）とエミッタ電極との境界を０μｍとしている。実施例（図１６参照）においては、従来例（図１７参照）と比べて、ダイオード動作時、ｐ型アノード領域付近（実施例の符号４１で示す部分、従来例の符号４２に示す部分）に蓄積する少数キャリア（ホール）が少ないことがわかる。このように、実施例においては、ダイオード動作時、従来例よりもアノード付近のキャリア密度を低減させることができることで、ソフトリカバリーとすることができると推測される。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度（ドーズ量）等は要求される仕様等に応じて種々設定される。また、本発明のダイオード部のアノード領域を、ＰｉＮダイオードの構造や、ｐｎ接合とショットキー接合とを組み合わせたＭＰＳ構造とした場合においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、ＩＧＢＴとダイオードとを同一半導体基板上に一体化させて内蔵したＲＣ−ＩＧＢＴに有用であり、特にドリフト層（ウエハ）の厚さを薄くして高耐圧化を図った半導体装置に適している。
１ ｎ-型ドリフト層
２ ｐ型ベース領域
３ 第１トレンチ
３ａ 第１トレンチ上部
３ｂ 第１トレンチ下部
４ 第１ゲート絶縁膜
４ａ 第１ゲート絶縁膜上部
４ｂ 第１ゲート絶縁膜下部
５ 第１ゲート電極
６ ｎ+型エミッタ領域
７ ｐ+型コンタクト領域
８ エミッタ電極
９ ｎ型ＦＳ層
１０ コレクタ電極
１１ ｐ+型コレクタ領域
１２ ｎ+型カソード領域
１３，２３ 第２トレンチ
１４ 第２ゲート絶縁膜
１５ 第２ゲート電極
２１ ＩＧＢＴ部
２２ ダイオード部
３０ ｎ型ＦＺウエハ
３１，３６ 酸化膜マスク
３２ 第１酸化膜
３３ 窒化膜
３４ 第２酸化膜
３５，３８ 低抵抗ポリシリコン層
３７ 第３酸化膜
ｔ１ 第１ゲート絶縁膜上部の厚さ
ｔ２ 第１ゲート絶縁膜下部の厚さ
ｔ３ 第２ゲート絶縁膜の厚さ
ｗ１ 第１トレンチ上部の幅
ｗ２ 第１トレンチ下部の幅
ｗ３，ｗ４ 第２トレンチの幅
ｗ５ 第１トレンチ下部の幅と第１ゲート絶縁膜下部の厚さとの総和

Claims (7)

  1. 同一の半導体基板上に、絶縁ゲート型バイポーラトランジスタの動作領域となる第１素子部と、ダイオードの動作領域となる第２素子部とが並列に配置された半導体装置であって、
    前記第１素子部は、
    第１導電型の前記半導体基板からなる第１導電型の半導体層と、
    前記半導体層の一方の主面側に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達する第１トレンチと、
    前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
    前記半導体層の他方の主面側に設けられた第２導電型の第３半導体領域と、を有し、
    前記第２素子部は、
    前記第１半導体領域と、
    前記第１半導体領域を貫通して前記半導体層に達する第２トレンチと、
    前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    前記半導体層の他方の主面側に設けられた第１導電型の第４半導体領域と、を有し、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記第３半導体領域および前記第４半導体領域に接する第２電極と、
    を備え、
    前記第２トレンチの幅は、深さ方向に一様、または、前記第１電極側から前記第２電極側に向うほど狭いことを特徴とする半導体装置。
  2. 前記第２トレンチの深さは、前記第１トレンチの深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
  3. 隣り合う前記第１トレンチ間に挟まれた部分は、前記第１電極側の部分よりも前記第２電極側の部分が狭いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１ゲート絶縁膜の厚さが前記第１電極側の部分よりも前記第２電極側の部分で厚く形成され、隣り合う前記第１トレンチ間に挟まれた部分が前記第１電極側の部分よりも前記第２電極側の部分で狭く形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１ゲート絶縁膜の前記第２電極側の部分と、前記第１ゲート電極との界面は、前記第１ゲート絶縁膜の前記第１電極側の部分と、前記第１ゲート電極との界面よりも前記第１トレンチの内部側に位置することを特徴とする請求項４に記載の半導体装置。
  6. 前記第１トレンチの幅は、前記第１電極側のトレンチ上部よりも前記第２電極側のトレンチ下部で狭くなっており、
    前記トレンチ上部と前記トレンチ下部との境界は、前記第１半導体領域と前記半導体層との境界よりも前記第１電極側に位置することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記トレンチ上部の幅は、前記トレンチ下部の幅と前記トレンチ下部の両側壁の前記第１ゲート絶縁膜の厚さとの総和よりも狭いことを特徴とする請求項６に記載の半導体装置。
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