JP7283094B2 - 駆動信号生成回路、力率改善回路 - Google Patents
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Description
<<<AC-DCコンバータ10の概要>>>
図1は、本発明の一実施形態であるAC-DCコンバータ10の構成を示す図である。AC-DCコンバータ10は、商用電源の交流電圧Vacから目的レベルの出力電圧Voutを生成する昇圧チョッパー型の電源回路である。
==力率改善IC25の構成==
図2は、力率改善IC25の構成を示す図である。力率改善IC25は、クロック発生回路40、ADコンバータ(ADC:Analog-to-Digital Converter)41,42、デジタル信号処理回路(DSP:Digital Signal Processor)43、駆動信号出力回路44を含んで構成される。
<<インダクタ電流ILが連続的に流れる場合>>
図3は、インダクタ電流ILが連続的に流れる場合の波形の一例を示す図である。例えば、図3の時刻t0において、クロック信号SckがHレベルになると、発振電圧Voscの瞬時値は増加する。そして、時刻t1に、発振電圧Voscが指令電圧Vxより高くなると、駆動信号VgはHレベルになり、NMOSトランジスタ26がオンする。この結果、インダクタ電流ILは増加し、電圧Vswは、概ね0Vになる。そして、時刻t2に、クロック信号SckがLレベルになると、発振電圧Voscの瞬時値は減少し、時刻t3に、発振電圧Voscが指令電圧Vxより低くなると、駆動信号VgはLレベルになる。この結果、NMOSトランジスタ26はオフし、インダクタ電流ILは減少するとともに、電圧Vswのレベルは出力電圧Voutのレベルとなる。
図4は、インダクタ電流ILが断続的に流れる場合の波形の一例を示す図である。図4の時刻t10において、クロック信号SckがHレベルになると、発振電圧Voscの瞬時値は増加する。そして、時刻t11に、発振電圧Voscが指令電圧Vxより高くなると、駆動信号VgはHレベルになり、NMOSトランジスタ26がオンする。この結果、インダクタ電流ILはゼロから増加する。
ここで、PFC回路を不連続モードで動作させた際に、インダクタ電流ILを整流電圧Vrに相似形にするためのオン期間Tonの計算方法について説明する。
なお、“Vr”は、上述した整流電圧Vrであり、“L”は、インダクタ23のインダクタンスである。
=(L×Vr×(Ton/L))/(Vout-Vr)
=Ton×Vr/(Vout-Vr)・・・(2)
また、インダクタ電流ILの平均電流Im(平均値)は、式(3)となる。
=((Vr×Vout)/((Vout-Vr)×2×T×L)))×Ton2・・・(3)
ここで、平均電流Imを、整流電圧Vrに対して比例させる場合、つまり、インダクタILの波形が整流電圧Vrに相似形とさせる場合、式(3)の整流電圧Vr以外が一定の定数“k”である必要がある。つまり、式(3)に含まれる変数等は、式(4)の関係を満たす必要がある。
なお、このような場合、式(3)は、Im=Vr×kとなる。そして、式(4)から、オン期間Tonは、
Ton=(2×T×L×k(1-Vr/Vout))1/2・・・(5)
ここで、スイッチング周期Tが一定で、インダクタンスLの直流重畳による変化を無視できる場合、式(5)の係数“2×T×L×k”を係数“a”とすると、式(5)は、式(6)となる。
また、式(6)において、“Vr/Vout”を正規化した値を“Vrm”とすると、式(6)は、式(7)となる。
なお、詳細は後述するが、係数“k”は、平均電流Imの振幅指令値に相当する係数であるため、インダクタンスLが不明であっても、係数“k”が制御されることにより式(5)は成立する。したがって、スイッチング周期Tが一定の場合、式(6)に、整流電圧Vr、出力電圧Voutを代入することにより、インダクタILの波形を、整流電圧Vrに相似形とするオン期間Tonを計算できる。
上述のように、インダクタ電流ILの波形を、整流電圧Vrに相似形とするオン期間Tonを計算するには、整流電圧Vrを把握する必要がある。以下、図5を参照しつつ、整流電圧Vrの計算方法を説明する。
式(8)より、整流電圧Vrは、式(9)となる。
したがって、式(9)から、インダクタ23のインダクタンスLが得られれば、整流電圧Vrが計算できる。
つぎに、インダクタ23のインダクタンスLの計算方法について説明する。オフ期間Toffの開始(時刻t22)から、時刻t23までの間のインダクタ電流ILの減少量をΔIとすると、式(10)が成立する。
式(9)を、式(10)に代入すると、式(11),(12)が得られる。
L×(ΔI+Isp×(Toff/Ton))=Vout×(Toff/2)・・・(12)
ここで、時刻t23は、時刻t22からオフ期間Toffの半分の時間が経過し、サンプリング値Isbが取得されるタイミングである。このため、ΔIと、サンプリング値Isp,Isbには、式(13)の関係がある。
したがって、インダクタンスLは、以下の式(14)で求められる。
したがって、インダクタンスLは、オン期間Tonのうち、時刻t21(Ton/2)のタイミングで取得されたサンプリング値Ispと、オフ期間Toffのうち、時刻t23(Toff/2)のタイミングで取得されたサンプリング値Isbと、に基づいて計算される。
図6は、DSP43に実現されるブロックの一例である。DSP43には、DSPコア50が所定のプログラムを実行することにより、判定部60、信号出力部61,62が実現される。
図7は、信号出力部61に実現される機能ブロックによる処理フロー(いわゆる、シグナルフロー図)の一例である。信号出力部61は、帰還電圧Vfb、インダクタ電流ILに基づいて、駆動信号Vgの基準となる指令電圧VD1を生成する。
ここでは、判定部60が、インダクタ電流ILが連続波形となることを判定した際に、信号出力部61を用いた力率改善IC25の動作について説明する。なお、ここでは、力率改善IC25の帰還ループのうち、電流ループ及び電圧ループに関する動作について最初に説明する。
例えば、力率改善IC25の動作が開始されると、信号出力部61の電圧調整器71は、誤差E1に応じた指令電圧VAを出力し、乗算器72は、指令電圧VAに応じた基準電流Irefを出力する。
つぎに、力率改善IC25の帰還ループのうち、電圧ループに関する動作について説明する。仮に、整流電圧Vrの平均値が一定の際に、出力電圧Voutが目的レベル(例えば、400V)から上昇すると、帰還電圧Vfbも高くなる。そして、帰還電圧Vfbの上昇に応じて、指令電圧VAが低下すると、基準電流Irefの平均値も低下する。この結果、インダクタ電流ILの平均値も小さくなり、コンデンサ22の充電量が減少するため、出力電圧Voutは低下する。
上述したように、信号出力部61を用いた力率改善IC25では、帰還ループとして、電流ループと、電圧ループとが形成されている。つまり、力率改善IC25は、電流モード制御方式の制御回路である。
図8は、信号出力部62に含まれるブロックの一例を示す図である。信号出力部62は、PFC回路を不連続モードで動作させた際に、出力電圧Voutを目的レベルとしつつ、インダクタ電流ILを整流電圧Vrと相似形にするための指令電圧VD2を生成する。信号出力部62は、減算器90、電圧調整器(AVR)91、モード判定部92、インダクタンス計算部93、記憶部94、整流電圧計算部95、及びオン期間計算部96を含む。
ここで、信号出力部62の電圧ループについて説明する。電圧調整器91は、出力電圧Voutのレベルが目的レベルより低い場合、つまり、帰還電圧Vfbが基準電圧Vrefより低い場合、誤差E3に応じて、指令値Vkを大きくする。指令値Vkは、式(4)で説明した係数“k”に相当するため、指令値Vk(係数“k”)が大きくなると、オン期間Tonが長くなるため、インダクタ電流ILは増加する。この結果、出力電圧Voutは上昇する。
図9は、力率改善IC25で実行される処理S10の一例を示すフローチャートである。まず、DSP43のADコンバータ42でインダクタ電流ILがサンプリングされる毎に、判定部60は、サンプリング値Isp,Isbを取得する(S20)。そして、判定部60は、サンプリング値Ispと、サンプリング値Isbとの差が、所定値X1より大きいか否かに基づいて、インダクタ電流ILが連続波形となっているか、断続波形となっているかを判定する(S21)。判定部60が、インダクタ電流ILが連続波形となっていると判定した場合(S21:連続)、判定部60は、信号出力部61を動作させる(S22)。この結果、信号出力部61から指令電圧VD1が出力されるため、AC-DCコンバータ10は、連続モードのPFC回路として動作する。
以上、本実施形態のAC-DCコンバータ10について説明した。力率改善IC25は、インダクタ電流ILが断続的に変化する場合、所定期間(Ton/2)に変化するインダクタ電流ILの変化量(Isp)と、インダクタンスLと、に基づいて、整流電圧Vrを計算する(例えば、式(9)参照)。そして、オン期間計算部96は、計算された整流電圧Vrに基づいて、インダクタ電流ILを整流電圧Vrと相似形にするオン期間Tonを計算する。したがって、力率改善IC25は、整流電圧Vrを抵抗等で検出することなく、インダクタ電流ILを整流電圧Vrと相似形にすることができる。このため、力率改善IC25は、AC-DCコンバータ10の消費電力を抑制することが可能である。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
11 負荷
20 全波整流回路
21,22,81 コンデンサ
23 インダクタ
24 ダイオード
25 力率改善IC
26 NMOSトランジスタ
30~32 抵抗
40 クロック発生回路
41,42 ADコンバータ
43 DSP
44 駆動信号出力回路
50 DSPコア
51 メモリ
55 DAコンバータ
56 発振回路
57 コンパレータ
58 ゲートドライバ
60 判定部
61,62 信号出力部
70,73,75,90 減算器
71,91 電圧調整器
72 乗算器
74 電流調整器
76 遅延器
77 除算器
92 モード判定部
93 インダクタンス計算部
94 記憶部
95 整流電圧計算部
96 オン期間計算部
Claims (9)
- 交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成し、力率改善回路に適用される駆動信号生成回路であって、
前記出力電圧のレベルが目的レベルより低い場合、前記インダクタ電流を増加させ、前記出力電圧のレベルが前記目的レベルより高い場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記トランジスタがオンされるとゼロから増加し、前記トランジスタがオフされるとゼロまで減少する前記インダクタ電流が所定期間に変化する変化量と、前記インダクタのインダクタンスと、に基づいて、前記整流電圧を計算する整流電圧計算部と、
計算された前記整流電圧と、前記指令値と、前記トランジスタのスイッチング周期と、前記出力電圧と、に基づいて、前記スイッチング周期のうち、前記インダクタ電流を前記整流電圧に応じて変化させつつ、前記出力電圧のレベルを前記目的レベルとするための前記トランジスタのオン期間を計算するオン期間計算部と、
計算された前記オン期間と、前記スイッチング周期とに基づいて、前記駆動信号を出力する駆動信号出力部と、
を備え、
前記インダクタ電流は、ピーク値から減少してゼロとなるまで期間が、前記トランジスタのオフ期間より短くなるよう断続的に流れる電流である、
ことを特徴とする駆動信号生成回路。 - 請求項1に記載の駆動信号生成回路であって、
前記整流電圧計算部は、
前記インダクタ電流がゼロから増加している際の前記所定期間における前記インダクタ電流の前記変化量と、前記所定期間と、前記インダクタのインダクタンスと、に基づいて前記整流電圧を計算すること、
を特徴とする駆動信号生成回路。 - 請求項2に記載の駆動信号生成回路であって、
前記変化量は、前記インダクタ電流がゼロから増加して前記所定期間が経過した際の前記インダクタ電流の電流値であること、
を特徴とする駆動信号生成回路。 - 請求項1~3の何れか一項に記載の駆動信号生成回路であって、
前記駆動信号出力部は、
前記スイッチング周期のクロック信号の論理レベルが一方の論理レベルになると瞬時値が減少し、前記クロック信号の前記論理レベルが他方の論理レベルとなると前記瞬時値が増加する三角波の電圧と、前記オン期間に対応する電圧とを比較する比較部と、
前記比較部の比較結果に基づいて、前記トランジスタをオンオフする前記駆動信号を出力する出力部と、を含み、
前記整流電圧計算部は、
前記トランジスタがオンしてから前記三角波のピークまでの前記所定期間が経過した際の前記インダクタ電流の電流値を、前記変化量として前記クロック信号に基づいて取得し、前記整流電圧を計算すること、
を特徴とする駆動信号生成回路。 - 請求項4に記載の駆動信号生成回路であって、
前記インダクタのインダクタンスを記憶する記憶部を含み、
前記整流電圧計算部は、
前記記憶部に記憶された前記インダクタのインダクタンスを取得して、前記整流電圧を計算すること、
を特徴とする駆動信号生成回路。 - 請求項1~5の何れか一項に記載の駆動信号生成回路であって、
前記オン期間計算部は、
計算された前記整流電圧と、前記指令値と、前記スイッチング周期と、前記出力電圧と、前記インダクタのインダクタンスと、に基づいて、前記オン期間を計算すること、
を特徴とする駆動信号生成回路。 - 交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、
前記出力電圧のレベルが目的レベルより低い場合、前記インダクタ電流を増加させ、前記出力電圧のレベルが前記目的レベルより高い場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記トランジスタがオンされるとゼロから増加し、前記トランジスタがオフされるとゼロまで減少する前記インダクタ電流が所定期間に変化する変化量と、前記インダクタのインダクタンスと、に基づいて、前記整流電圧を計算する整流電圧計算部と、
計算された前記整流電圧と、前記指令値と、前記トランジスタのスイッチング周期と、前記出力電圧と、に基づいて、前記スイッチング周期のうち、前記インダクタ電流を前記整流電圧に応じて変化させつつ、前記出力電圧のレベルを前記目的レベルとするための前記トランジスタのオン期間を計算するオン期間計算部と、
計算された前記オン期間と、前記スイッチング周期とに基づいて、前記駆動信号を出力する駆動信号出力部と、
前記インダクタ電流が連続的に流れる連続モードであるか、前記インダクタ電流が断続的に流れる不連続モードであるかを判定する判定部と、
前記インダクタ電流が前記連続モードであると判定された場合、前記トランジスタをオンオフさせる第1信号を出力する第1信号出力部と、
前記インダクタ電流が前記不連続モードであると判定された場合、前記トランジスタをオンオフさせる第2信号を出力する第2信号出力部と、
を備え、
前記第2信号出力部は、
前記指令値出力部と、前記整流電圧計算部と、前記オン期間計算部と、前記第2信号を前記駆動信号として出力する前記駆動信号出力部と、を含むこと、
を特徴とする駆動信号生成回路。 - 請求項1~7の何れか一項に記載の駆動信号生成回路であって、
前記指令値出力部と、前記整流電圧計算部と、前記オン期間計算部と、前記駆動信号出力部との夫々は、所定のプログラムを実行するデジタル信号処理回路、またはハードウェア回路で実現されること、
を特徴とする駆動信号生成回路。 - 交流電圧を整流する整流回路と、
前記整流回路からの整流電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路と、
を備える力率改善回路であって、
前記駆動信号生成回路は、
前記出力電圧のレベルが目的レベルより低い場合、前記インダクタ電流を増加させ、前記出力電圧のレベルが前記目的レベルより高い場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記トランジスタがオンされるとゼロから増加し、前記トランジスタがオフされるとゼロまで減少する前記インダクタ電流が所定期間に変化する変化量と、前記インダクタのインダクタンスと、に基づいて、前記整流電圧を計算する整流電圧計算部と、
計算された前記整流電圧と、前記指令値と、前記トランジスタのスイッチング周期と、前記出力電圧と、に基づいて、前記スイッチング周期のうち、前記インダクタ電流を前記整流電圧に応じて変化させつつ、前記出力電圧のレベルを前記目的レベルとするための前記トランジスタのオン期間を計算するオン期間計算部と、
計算された前記オン期間と、前記スイッチング周期とに基づいて、前記駆動信号を出力する駆動信号出力部と、
を含み、
前記インダクタ電流は、ピーク値から減少してゼロとなるまで期間が、前記トランジスタのオフ期間より短くなるよう断続的に流れる電流である、
ことを特徴とする力率改善回路。
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