JP7279678B2 - ドライバ回路及び電力変換装置 - Google Patents

Description

本発明は、ドライバ回路及び電力変換装置に関する。

例えば特許文献１には、スイッチング素子としてのＩＧＢＴを駆動させるドライバ回路が記載されている。特許文献１に記載のドライバ回路は、電力損失の低減とサージ電圧又はサージ電流の低減との両立を図るために、エミッタ配線のインダクタンス分で発生する逆起電力としての誘起電圧をフィードバックさせるアクティブゲート制御を行っている。

特開２００４－４８８４３号公報

ここで、逆起電力をフィードバックさせる場合であっても、スイッチング素子のターンオン時及びターンオフ時にはサージ及び電力損失が発生し得る。このため、サージの抑制と電力損失の低減とを両立させるための構成には未だ改善の余地がある。

本発明は、上述した事情を鑑みてなされたものであり、その目的はサージの抑制と電力損失の低減との両立を図ることができるドライバ回路及び当該ドライバ回路を備えた電力変換装置を提供することである。

上記目的を達成するドライバ回路は、制御端子及び印加電流が流れる印加端子を有するスイッチング素子を駆動させるものであって、外部指令電圧が入力される外部入力端子と、前記印加電流の変化により前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じる逆起電力が入力されるフィードバック入力端子と、前記逆起電力をフィードバック電圧に変換するものであって、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能な変換回路と、前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、前記変換回路の利得を制御する制御部と、を備え、前記変換回路が設定可能な前記利得には、第１利得と、前記第１利得よりも高い第２利得とが含まれており、前記外部指令電圧が立ち上がることに基づいて前記印加電流がピーク値となるタイミングを電流ピークタイミングとし、前記印加電流が流れ始めるタイミングよりも後であって前記電流ピークタイミングよりもオン時許容期間だけ前のタイミングを電流ピーク前タイミングとすると、前記制御部は、前記外部指令電圧が立ち上がる前に又は前記外部指令電圧が立ち上がることに基づいて前記利得を前記第１利得に設定し、前記電流ピーク前タイミングから前記電流ピークタイミングまでの前記オン時許容期間内に前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御することを特徴とする。

かかる構成によれば、外部指令電圧が立ち上がる前に又は外部指令電圧が立ち上がることに基づいて利得が第１利得に設定されることにより、利得が第２利得に設定されている状態と比較して、印加電流を早期に立ち上がらせることができる。これにより、ターンオンに係るスイッチングスピードを高くすることができ、ターンオン時における電力損失を低減できる。その後、電流ピークタイミングまでに利得が第１利得よりも大きい第２利得に変更される。これにより、印加電流の立ち上がりを緩やかにすることができるため、印加電流のサージを抑制できる。したがって、サージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成によれば、電流ピーク前タイミングから電流ピークタイミングまでのオン時許容期間内に利得が第１利得から第２利得に変更される。これにより、オン時許容期間外に利得が変更される構成と比較して、より電力損失の低減を図ることができる。

上記ドライバ回路について、前記制御部は、前記電流ピークタイミングに対して前記オン時許容期間よりも短いオン時目標期間だけ前のオン時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御するとよい。

かかる構成によれば、オン時目標タイミングとなるまでは利得は第１利得となっており、オン時目標タイミングにて利得が第１利得から第２利得に変更される。そして、オン時目標タイミングから電流ピークタイミングまでのオン時目標期間に亘って利得が第２利得となる。この場合、オン時目標タイミングと電流ピークタイミングとの間にはオン時目標期間が設けられているため、実際に利得が変更される変更タイミングとオン時目標タイミングとが多少ずれた場合であっても、当該変更タイミングが電流ピークタイミングよりも後になりにくく、オン時許容期間内に収まり易い。これにより、例えばオン時目標タイミングが変動すること等に起因して、変更タイミングとオン時目標タイミングとの間にずれが生じた場合であっても、オン時許容期間内に利得を変更できる。

上記ドライバ回路について、前記オン時目標期間は、前記外部指令電圧が立ち上がってから前記オン時目標タイミングまでの期間よりも短いとよい。
かかる構成によれば、外部指令電圧が立ち上がってから電流ピークタイミングとなるまでの期間内において、第１利得となっている期間が第２利得となっている期間よりも長くなり易い。これにより、印加電流の立ち上がり期間をより短くすることができ、スイッチングスピードの向上を図ることができる。

上記ドライバ回路について、前記制御部は、前記電流ピークタイミングをオン時目標タイミングとして当該オン時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御するとよい。

かかる構成によれば、スイッチング素子のスイッチングスピードの更なる向上を図ることができる。また、この場合であっても、印加電流のサージをある程度抑制することができる。

上記ドライバ回路について、前記制御部は、前記外部指令電圧の第１立ち上がりにおいて、前記利得の変更タイミングと前記オン時目標タイミングとのずれ期間を把握し、前記第１立ち上がりの後の第２立ち上がりにおいて、前記変更タイミングが前記オン時目標タイミングに近づく又は一致するように前記ずれ期間に基づいて前記変更タイミングを調整するとよい。

スイッチング素子の特性ばらつきや経年劣化等によって電流ピークタイミングが変動すると、オン時目標タイミングが変動する。この場合、変更タイミングとオン時目標タイミングとがずれる場合が生じ得る。

この点、本構成によれば、第１立ち上がりにおいて変更タイミングとオン時目標タイミングとがずれた場合には、ずれ期間に基づいて変更タイミングが調整される。これにより、第２立ち上がりにおいて、変更タイミングをオン時目標タイミングに近づけることができる。

上記目的を達成するドライバ回路は、制御端子及び印加電流が流れる印加端子を有するスイッチング素子を駆動させるものであって、外部からの指令電圧が入力される指令入力端子と、前記印加電流の変化により前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じる逆起電力が入力されるフィードバック入力端子と、前記逆起電力をフィードバック電圧に変換するものであって、前記逆起電力に対する前記フィードバック電圧との比率である利得を変更可能な変換回路と、前記指令電圧と前記フィードバック電圧とが入力されるものであって、前記指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、前記変換回路の利得を制御する制御部と、を備え、前記変換回路が設定可能な前記利得には、第１利得と、前記第１利得よりも高い第２利得とが含まれており、前記外部指令電圧が立ち下がることに基づいて前記スイッチング素子の印加電圧がピーク値となるタイミングを電圧ピークタイミングとし、前記電圧ピークタイミングよりもオフ時許容期間だけ後のタイミングを電圧ピーク後タイミングとすると、前記オフ時許容期間は、前記電圧ピークタイミングから前記印加電流が０となるタイミングまでの期間よりも短く設定されており、前記制御部は、前記外部指令電圧が立ち下がる前に又は前記外部指令電圧が立ち下がることに基づいて前記利得を前記第２利得に設定し、前記電圧ピークタイミングから前記電圧ピーク後タイミングまでの前記オフ時許容期間内に前記利得が前記第２利得から前記第１利得となるように前記変換回路を制御することを特徴とする。

かかる構成によれば、外部指令電圧が立ち下がる前に又は外部指令電圧が立ち下がることに基づいて利得が第２利得に設定されることにより、利得が第１利得に設定されている状態と比較して、スイッチング素子の印加電圧が緩やかに立ち上がる。これにより、印加電圧のサージを抑制できる。

その後、オフ時許容期間内に利得が第２利得から第１利得に変更されることにより、印加電流が急峻に立ち下がる。これにより、印加電流の立ち下がり期間を短縮化することができるため、ターンオフに係るスイッチングスピードを高くすることができ、ターンオフ時における電力損失の低減を図ることができる。したがって、サージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成によれば、電圧ピークタイミングから電圧ピーク後タイミングまでのオフ時許容期間内に利得が第２利得から第１利得に変更される。これにより、オフ時許容期間外に利得が変更される構成と比較して、より電力損失の低減を図ることができる。

上記ドライバ回路について、前記制御部は、前記電圧ピークタイミングに対して前記オフ時許容期間よりも短いオフ時目標期間だけ後のオフ時目標タイミングにて前記利得が前記第２利得から前記第１利得に変更されるように前記変換回路を制御するとよい。

かかる構成によれば、電圧ピークタイミングからのオフ時目標期間に亘って利得が第２利得となっており、オフ時目標タイミングにて利得が第２利得から第１利得に変更される。この場合、電圧ピークタイミングとオフ時目標タイミングとの間にはオフ時目標期間が設けられているため、実際に利得が変更される変更タイミングとオフ時目標タイミングとが多少ずれた場合であっても、変更タイミングが電圧ピークタイミングよりも前になりにくく、オフ時許容期間内に収まり易い。これにより、例えばオフ時目標タイミングが変動すること等に起因して変更タイミングとオフ時目標タイミングとの間にずれが生じた場合であっても、オフ時許容期間内に利得を変更できる。

上記ドライバ回路について、前記オフ時目標期間は、前記オフ時目標タイミングから前記印加電流が０となるタイミングまでの期間よりも短いとよい。
かかる構成によれば、電圧ピークタイミングから印加電流が０となるまでの期間内において、第１利得となっている期間が第２利得となっている期間よりも長くなる。これにより、印加電流の立ち下がり期間をより短くすることができ、スイッチングスピードの向上を図ることができる。

上記ドライバ回路について、前記制御部は、前記電圧ピークタイミングをオフ時目標タイミングとして当該オフ時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御するとよい。

かかる構成によれば、スイッチング素子のスイッチングスピードの更なる向上を図ることができる。また、この場合であっても、スイッチング素子の印加電圧のサージをある程度抑制することができる。

上記ドライバ回路について、前記制御部は、前記外部指令電圧の第１立ち下がりにおいて、前記利得の変更タイミングと前記オフ時目標タイミングとのずれ期間を把握し、前記第１立ち下がりの後の第２立ち下がりにおいて、前記利得の変更タイミングが前記オフ時目標タイミングに近づく又は一致するように前記ずれ期間に基づいて前記変更タイミングを調整するとよい。

スイッチング素子の特性ばらつきや経年劣化等によって電圧ピークタイミングが変動すると、オフ時目標タイミングが変動する。この場合、変更タイミングとオフ時目標タイミングとがずれる場合が生じ得る。

この点、本構成によれば、第１立ち下がりにおいて変更タイミングとオフ時目標タイミングとがずれた場合には、ずれ期間に基づいて変更タイミングが調整される。これにより、第２立ち下がりにおいて、変更タイミングをオフ時目標タイミングに近づけることができる。

上記ドライバ回路について、前記変換回路は、前記利得に関与する利得抵抗と、前記利得抵抗に対して並列に接続された利得可変用スイッチング素子及び利得可変用抵抗の直列接続体と、を備え、前記制御部は、前記利得可変用スイッチング素子を制御することにより前記利得を制御するとよい。

かかる構成によれば、利得可変用スイッチング素子がＯＦＦ状態である場合には、利得可変用抵抗には電流が流れないため、利得可変用抵抗は利得に影響を及ぼさない。一方、利得可変用スイッチング素子がＯＮ状態である場合には、利得可変用抵抗に電流が流れるため、利得可変用抵抗が利得に影響を及ぼす。これにより、利得可変用スイッチング素子の状態に応じて利得が変化する。したがって、制御部が利得可変用スイッチング素子を制御することによって利得を制御することができる。

上記ドライバ回路について、前記変換回路は、前記逆起電力を分圧する分圧回路を有し、前記分圧回路によって分圧された電圧を前記フィードバック電圧に変換するものであり、前記分圧回路は、前記利得抵抗として、互いに直列に接続された第１分圧抵抗及び第２分圧抵抗を備え、前記利得可変用スイッチング素子及び前記利得可変用抵抗の直列接続体は、前記第１分圧抵抗又は前記第２分圧抵抗に対して並列に接続されており、前記制御部は、前記利得可変用スイッチング素子を制御することにより前記分圧回路の分圧比を制御するとよい。

かかる構成によれば、利得可変用スイッチング素子の状態に応じて、分圧回路の分圧比が変化する。これにより、利得可変用スイッチング素子を制御することにより分圧比を制御することができ、それを通じて利得を制御することができる。また、利得可変用抵抗の抵抗値を調整することにより、第１利得と第２利得との差を調整することができる。

上記ドライバ回路について、前記変換回路は、前記逆起電力を分圧する分圧回路と、前記分圧回路によって分圧された電圧を増幅することにより前記フィードバック電圧を生成するものであって、増幅率が変更可能な電圧増幅回路と、を備え、前記制御部は、前記増幅率を制御することにより前記利得を制御するとよい。

かかる構成によれば、逆起電力は、分圧回路によって分圧され、電圧増幅回路によって増幅されることにより、フィードバック電圧に変換される。かかる構成において、制御部は、電圧増幅回路の増幅率を制御することにより、利得を制御する。これにより、上述した効果を得ることができる。

上記ドライバ回路について、前記スイッチング素子はＭＯＳＦＥＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のソース－ドレイン間に流れるドレイン電流であり、前記印加端子はソース端子であるとよい。

上記ドライバ回路について、前記スイッチング素子はＩＧＢＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のコレクタ－エミッタ間に流れるコレクタ電流であり、前記印加端子はエミッタ端子であるとよい。

上記目的を達成する電力変換装置は、前記スイッチング素子と、上述したドライバ回路と、を備えていることを特徴とする。

この発明によれば、サージの抑制と電力損失の低減との両立を図ることができる。

電力変換装置の電気的構成の概要を示す回路図。 回路基板上に実装されたスイッチング素子とドライバ回路とを模式的に示す正面図。 第１実施形態のドライバ回路の回路図。 （ａ）ターンオン時における外部指令電圧の波形、（ｂ）ターンオン時における利得の変化を示すタイムチャート、（ｃ）ターンオン時におけるゲート電圧のグラフ、（ｄ）ターンオン時におけるドレイン電流のグラフ、（ｅ）ターンオン時におけるソース－ドレイン間電圧のグラフ。 （ａ）ターンオン時における外部指令電圧の波形、（ｂ）ターンオン時における利得の変化を示すタイムチャート、（ｃ）ターンオン時におけるゲート電圧のグラフ、（ｄ）ターンオン時におけるドレイン電流のグラフ、（ｅ）ターンオン時におけるソース－ドレイン間電圧のグラフ。 （ａ）ターンオフ時における外部指令電圧の波形、（ｂ）ターンオフ時における利得の変化を示すタイムチャート、（ｃ）ターンオフ時におけるゲート電圧のグラフ、（ｄ）ターンオフ時におけるソース－ドレイン間電圧のグラフ、（ｅ）ターンオフ時におけるドレイン電流のグラフ。 （ａ）ターンオフ時における外部指令電圧の波形、（ｂ）ターンオフ時における利得の変化を示すタイムチャート、（ｃ）ターンオフ時におけるゲート電圧のグラフ、（ｄ）ターンオフ時におけるソース－ドレイン間電圧のグラフ、（ｅ）ターンオフ時におけるドレイン電流のグラフ。 第２実施形態のドライバ回路の回路図。 第３実施形態のドライバ回路の回路図。

以下、ドライバ回路、当該ドライバ回路を備えた電力変換装置の一実施形態について説明する。
本実施形態の電力変換装置１０は、例えば車両２００に搭載されており、車両２００に設けられている電動モータ２０１を駆動するのに用いられる。

本実施形態の電動モータ２０１は、車両２００の車輪を回転させるための走行用モータである。本実施形態の電動モータ２０１は、３相コイル２０２ｕ，２０２ｖ，２０２ｗを有している。３相コイル２０２ｕ，２０２ｖ，２０２ｗは例えばＹ結線されている。３相コイル２０２ｕ，２０２ｖ，２０２ｗが所定のパターンで通電されることにより、電動モータ２０１が回転する。なお、３相コイル２０２ｕ，２０２ｖ，２０２ｗの結線態様は、Ｙ結線に限られず任意であり、例えばデルタ結線でもよい。

図１に示すように、車両２００は蓄電装置２０３を有している。本実施形態の電力変換装置１０は、蓄電装置２０３の直流電力を電動モータ２０１が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置１０は、蓄電装置２０３を用いて電動モータ２０１を駆動させる駆動装置とも言える。なお、蓄電装置２０３の電圧を電源電圧Ｖｄｃとする。

電力変換装置１０は、スイッチング素子１１を有している。本実施形態の電力変換装置１０は、スイッチング素子１１を複数有しており、詳細には、ｕ相コイル２０２ｕに対応するｕ相スイッチング素子１１ｕ１，１１ｕ２と、ｖ相コイル２０２ｖに対応するｖ相スイッチング素子１１ｖ１，１１ｖ２と、ｗ相コイル２０２ｗに対応するｗ相スイッチング素子１１ｗ１，１１ｗ２と、を備えている。

各スイッチング素子１１ｕ１，１１ｕ２，１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２（以下、「各スイッチング素子１１ｕ１～１１ｗ２」という。）は、例えばパワースイッチング素子であり、一例としてはＭＯＳＦＥＴである。各スイッチング素子１１ｕ１～１１ｗ２が「スイッチング素子」に対応する。スイッチング素子１１ｕ１～１１ｗ２は、還流ダイオード（ボディダイオード）Ｄｕ１～Ｄｗ２を有している。

各ｕ相スイッチング素子１１ｕ１，１１ｕ２は接続線を介して互いに直列に接続されている。詳細には、上アームｕ相スイッチング素子１１ｕ１と下アームｕ相スイッチング素子１１ｕ２とが接続線を介して接続されており、その接続線はｕ相コイル２０２ｕに接続されている。上アームｕ相スイッチング素子１１ｕ１は、蓄電装置２０３の高圧側である正極端子（＋端子）に接続されている。下アームｕ相スイッチング素子１１ｕ２は、蓄電装置２０３の低圧側である負極端子（－端子）に接続されている。

なお、他のスイッチング素子１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２の接続態様は、対応するコイルが異なる点を除いて、ｕ相スイッチング素子１１ｕ１，１１ｕ２と同様である。

図１及び図２に示すように、電力変換装置１０は、スイッチング素子１１を駆動させるドライバ回路１２と、スイッチング素子１１及びドライバ回路１２が実装される回路基板１３と、を備えている。

本実施形態のドライバ回路１２は所謂ゲートドライバ回路である。本実施形態の電力変換装置１０は、複数のスイッチング素子１１に対応させてドライバ回路１２を複数有している。詳細には、電力変換装置１０は、複数のスイッチング素子１１ｕ１～１１ｗ２に対応させて複数のドライバ回路１２ｕ１～１２ｗ２を有している。ドライバ回路１２ｕ１～１２ｗ２は、スイッチング素子１１ｕ１～１１ｗ２のゲートに接続されており、ゲート電圧Ｖｇを制御することによりスイッチング素子１１ｕ１～１１ｗ２をＯＮ／ＯＦＦさせる。

図１に示すように、車両２００は、電力変換装置１０を制御する変換制御装置１４を備えている。本実施形態の変換制御装置１４はインバータ制御装置である。変換制御装置１４は、外部からの指令（例えば要求回転速度）に基づいて、電動モータ２０１に流れる目標電流を決定し、その目標電流が流れるための外部指令電圧Ｖｐを導出する。そして、変換制御装置１４は、外部指令電圧Ｖｐをドライバ回路１２に向けて出力する。

本実施形態では、変換制御装置１４は、スイッチング素子１１ｕ１～１１ｗ２ごとに外部指令電圧Ｖｐを導出し、各ドライバ回路１２ｕ１～１２ｗ２に外部指令電圧Ｖｐを出力する。これにより、各スイッチング素子１１ｕ１～１１ｗ２が個別に制御される。

外部指令電圧Ｖｐは所定のパルス幅を有するパルス電圧である。例えば、外部指令電圧Ｖｐは、ＬＯＷからＨＩに切り替わり、一定期間ＨＩ状態を維持した後に、ＨＩからＬＯＷに切り替わる。以降の説明において、ＬＯＷからＨＩの切り替わりを「立ち上がり」といい、ＨＩからＬＯＷの切り替わりを「立ち下がり」という。

なお、本実施形態の変換制御装置１４は、回路基板１３に実装されている。ただし、これに限られず、変換制御装置１４は、回路基板１３とは別の基板に実装されていてもよい。

ドライバ回路１２ｕ１～１２ｗ２は、それぞれ個別に入力される外部指令電圧Ｖｐに基づいて、スイッチング素子１１ｕ１～１１ｗ２に対してゲート電圧Ｖｇを印加する。これにより、各スイッチング素子１１ｕ１～１１ｗ２が周期的にＯＮ／ＯＦＦし、蓄電装置２０３の直流電力が３相の交流電力に変換されて電動モータ２０１に供給される。すなわち、変換制御装置１４は、電力変換装置１０をＰＷＭ制御するものである。

次にドライバ回路１２ｕ１～１２ｗ２及びスイッチング素子１１ｕ１～１１ｗ２について詳細に説明する。
ここで、各スイッチング素子１１ｕ１～１１ｗ２は基本的に同一構成であり、各ドライバ回路１２ｕ１～１２ｗ２は基本的に同一の構成である。このため、以下では、各スイッチング素子１１ｕ１～１１ｗ２のうち１つのスイッチング素子１１（下アームｕ相スイッチング素子１１ｕ２）と、それに対応するドライバ回路１２（下アームｕ相ドライバ回路１２ｕ２）とについて詳細に説明する。

図２に示すように、スイッチング素子１１は、例えば直方体状に形成されている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄが流れるドレイン端子２２及び複数のソース端子２３と、を有している。ドレイン電流Ｉｄは、スイッチング素子１１のソース－ドレイン間に流れる電流である。

本実施形態では、ドレイン端子２２は１つであり、スイッチング素子１１の一辺に亘ってタブ状に形成されている。
ゲート端子２１と複数のソース端子２３とは、スイッチング素子１１におけるドレイン端子２２とは反対側の部分に設けられており、所定のピッチで配列されている。なお、ソース端子２３の数は任意である。

図２に示すように、回路基板１３には、複数の配線パターン３０が形成されている。これら複数の配線パターン３０によってスイッチング素子１１とドライバ回路１２及び蓄電装置２０３とが電気的に接続されているとともに、スイッチング素子１１と負荷としての電動モータ２０１とが電気的に接続されている。

本実施形態では、複数の配線パターン３０は、ドレインパターン３１と、メインソースパターン３２とを含む。ドレインパターン３１は、ドレイン端子２２と、電動モータ２０１（詳細にはｕ相コイル２０２ｕ）及び上アームｕ相スイッチング素子１１ｕ１とを電気的に接続する配線パターン３０である。メインソースパターン３２は、複数のソース端子２３の一部と蓄電装置２０３の低圧側である負極端子（－端子）とを電気的に接続するものであってドレイン電流Ｉｄが流れる配線パターン３０である。

ちなみに、説明の便宜上、複数のソース端子２３のうちメインソースパターン３２に接続されるものをメインソース端子２３ａとする。メインソース端子２３ａは、ドレイン電流Ｉｄが流れる端子である。本実施形態では、メインソース端子２３ａが「印加端子」に対応する。

ここで、電力変換装置１０は、ドレイン電流Ｉｄが変化することによって逆起電力Ｖｂを生じさせるインダクタンス成分Ｌ１を有している。インダクタンス成分Ｌ１は、ドレイン電流Ｉｄが流れる電流経路上に設けられている。インダクタンス成分Ｌ１は、スイッチング素子１１内の寄生インダクタンスＬｓを含む。寄生インダクタンスＬｓは、例えばスイッチング素子１１内の配線パターン、ワイヤー及びソース端子２３などによって構成されている。

また、インダクタンス成分Ｌ１は、メインソースパターン３２に含まれる寄生インダクタンス等の他のインダクタンスを含んでいてもよいし、含まなくてもよい。なお、ドレイン電流Ｉｄの変化とは、ドレイン電流Ｉｄが流れ始める場合と、ドレイン電流Ｉｄが停止する場合とを含む。

次にドライバ回路１２及びドライバ回路１２とスイッチング素子１１との接続について説明する。
図２及び図３に示すように、ドライバ回路１２は、外部入力端子４１と、加算出力端子４２と、基準電位端子４３と、フィードバック入力端子４４と、を備えている。

外部入力端子４１は、変換制御装置１４と電気的に接続されている。外部入力端子４１には、変換制御装置１４からの外部指令電圧Ｖｐが入力される。
加算出力端子４２は、ドライバ回路１２からゲート電圧Ｖｇ（換言すればゲート電流）を出力するための端子である。複数の配線パターン３０は、加算出力端子４２とゲート端子２１とを電気的に接続するゲートパターン３３を含む。加算出力端子４２から出力されるゲート電圧Ｖｇは、ゲートパターン３３を介してゲート端子２１に入力される。

図３に示すように、基準電位端子４３は、ドライバ回路１２内において基準電位Ｖ０に接続されている。図２に示すように、複数の配線パターン３０は、基準電位端子４３と複数のソース端子２３のうちメインソース端子２３ａ以外の少なくとも１つの端子とを電気的に接続する信号ソースパターン３４を含む。信号ソースパターン３４とメインソースパターン３２とは絶縁されている。

ここで、説明の便宜上、基準電位端子４３に接続されるソース端子２３を信号ソース端子２３ｂという。すなわち、本実施形態の複数のソース端子２３は、蓄電装置２０３の負極端子に接続されるメインソース端子２３ａと、基準電位端子４３（換言すれば基準電位Ｖ０）に接続される信号ソース端子２３ｂと、を含む。スイッチング素子１１は、信号ソース端子２３ｂに入力される基準電位Ｖ０とゲート端子２１に入力されるゲート電圧Ｖｇ（本実施形態では加算電圧Ｖａｄ）との電位差に基づいて駆動（換言すればスイッチング動作）する。

上記のように基準電位端子４３と信号ソース端子２３ｂとが信号ソースパターン３４を介して電気的に接続されることにより、スイッチング素子１１のソース電位が基準電位Ｖ０となる。この場合、信号ソース端子２３ｂ及び信号ソースパターン３４には、印加電流としてのドレイン電流Ｉｄが流れない。これにより、信号ソース端子２３ｂ及び信号ソースパターン３４を介する経路上には寄生インダクタンスＬｓ（換言すれば逆起電力Ｖｂ）は存在しないとみなすことができる。よって、ゲート端子２１に入力されるゲート電圧Ｖｇが寄生インダクタンスＬｓの影響を受けにくい。

フィードバック入力端子４４は、ドレイン電流Ｉｄが変化することによりインダクタンス成分Ｌ１によって発生する逆起電力Ｖｂが入力される端子である。詳細には、メインソースパターン３２の一部は分岐しており、その分岐部分はフィードバック入力端子４４に接続されている。つまり、メインソースパターン３２は、蓄電装置２０３の負極端子とフィードバック入力端子４４との双方に接続されている。

念の為に説明すると、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２は、下アームｕ相スイッチング素子１１ｕ２のドレイン端子２２と負荷としての電動モータ（詳細にはｕ相コイル２０２ｕ）との双方に接続されている。なお、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２と、下アームｕ相スイッチング素子１１ｕ２に接続されるドレインパターン３１とは同一である。また、上アームｕ相スイッチング素子１１ｕ１に接続されるドレインパターン３１は、蓄電装置２０３の正極端子に接続されている。

図３に示すように、ドライバ回路１２は、外部入力端子４１から入力される外部指令電圧Ｖｐと、フィードバック入力端子４４から入力される逆起電力Ｖｂとに基づいて加算電圧Ｖａｄを生成し、その加算電圧Ｖａｄをゲート電圧Ｖｇとして加算出力端子４２から出力するように構成されている。

加算電圧Ｖａｄを出力するドライバ回路１２の一例について以下に説明する。
ドライバ回路１２は、フィルタ回路５０と、加算回路６０と、フィルタ回路５０と加算回路６０とを接続する外部入力ライン７１と、フィードバック入力端子４４と加算回路６０とを接続するフィードバックライン７２と、電流増幅回路８０と、を備えている。そして、本実施形態のドライバ回路１２は、フィードバック入力端子４４に入力される逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換する変換回路１００と、を備えている。

フィルタ回路５０は、外部入力端子４１から入力された外部指令電圧Ｖｐに含まれるノイズを低減させるものである。フィルタ回路５０は、例えばローパスフィルタ回路である。

一例として、フィルタ回路５０は、フィルタオペアンプ５１と、第１フィルタ抵抗５２と、第２フィルタ抵抗５３と、フィルタコンデンサ５４と、を備えている。
外部入力端子４１は、フィルタオペアンプ５１の＋端子（非反転入力端子）に接続されている。

フィルタオペアンプ５１における－端子（反転入力端子）及び出力端子は、第１フィルタ抵抗５２を介して接続されており、第１フィルタ抵抗５２に対して並列にフィルタコンデンサ５４が接続されている。第２フィルタ抵抗５３は、第１フィルタ抵抗５２及びフィルタコンデンサ５４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、フィルタ回路５０、詳細にはフィルタオペアンプ５１の出力端子から、外部指令電圧Ｖｐが出力される。当該外部指令電圧Ｖｐは、第１フィルタ抵抗５２及びフィルタコンデンサ５４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両フィルタ抵抗５２，５３の抵抗値の比率に対応した増幅率で増幅されている。ただし、フィルタ回路５０の具体的な構成は任意である。

図３に示すように、加算回路６０は、フィルタ回路５０から出力された外部指令電圧Ｖｐと、逆起電力Ｖｂを変換させることによって得られるフィードバック電圧Ｖｆｂとが入力されるように構成されている。加算回路６０は、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力するように構成されている。

詳細には、本実施形態の加算回路６０は、例えば加算オペアンプ６１と、第１加算抵抗６２と、第２加算抵抗６３と、加算コンデンサ６４と、を備えている。
本実施形態の外部入力ライン７１は、フィルタオペアンプ５１の出力端子と加算オペアンプ６１の＋端子（非反転入力端子）とを接続している。外部入力ライン７１は、外部指令電圧Ｖｐが伝送されるラインである。外部入力端子４１と加算回路６０とは、フィルタ回路５０及び外部入力ライン７１を介して電気的に接続されている。このため、外部入力ライン７１は、外部入力端子４１と加算回路６０とを接続するのに用いられているものといえる。

本実施形態のフィードバックライン７２は、フィードバック入力端子４４と外部入力ライン７１とを接続している。変換回路１００は、フィードバックライン７２上に設けられており、フィードバック入力端子４４に入力される逆起電力Ｖｂは、変換回路１００によってフィードバック電圧Ｖｆｂに変換される。これにより、加算オペアンプ６１の＋端子には、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを合わせた電圧が入力される。

加算オペアンプ６１における－端子（反転入力端子）及び出力端子は、第１加算抵抗６２を介して接続されており、第１加算抵抗６２に対して並列に加算コンデンサ６４が接続されている。第２加算抵抗６３は、第１加算抵抗６２及び加算コンデンサ６４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、加算オペアンプ６１の出力端子から、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとが加算された加算電圧Ｖａｄが出力される。当該加算電圧Ｖａｄは、第１加算抵抗６２及び加算コンデンサ６４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両加算抵抗６２，６３の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路６０の具体的な構成は任意である。

電流増幅回路８０は、加算電圧Ｖａｄの波形を維持しつつ、スイッチング素子１１を駆動させるのに必要な電流を供給するための回路である。
図３に示すように、本実施形態の電流増幅回路８０は、例えば第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２を備えている。第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２は例えばｎ型のＭＯＳＦＥＴである。

第１増幅スイッチング素子８１のドレインは、第１供給電圧Ｖ１を印加する第１供給源Ｅ１に接続されている。第２増幅スイッチング素子８２のソースは、第２供給電圧Ｖ２を印加する第２供給源Ｅ２に接続されている。第１供給電圧Ｖ１は例えば正の電圧であり、第２供給電圧Ｖ２は例えば負の電圧である。第１増幅スイッチング素子８１のソースと第２増幅スイッチング素子８２のドレインとは、接続線８５を介して接続されている。また、接続線８５上には、互いに逆接続された両ダイオード８３，８４が設けられている。

両増幅スイッチング素子８１，８２のゲートと加算回路６０（詳細には加算オペアンプ６１の出力端子）とが接続されている。第１増幅スイッチング素子８１のゲートと加算回路６０との間には第１ツェナーダイオード８６が設けられている。第１ツェナーダイオード８６のアノードは加算回路６０に接続されており、第１ツェナーダイオード８６のカソードが第１増幅スイッチング素子８１のゲートに接続されている。

第２増幅スイッチング素子８２のゲートと加算回路６０との間には第２ツェナーダイオード８７が設けられている。第２ツェナーダイオード８７のカソードは加算回路６０に接続されており、第２ツェナーダイオード８７のアノードが第２増幅スイッチング素子８２のゲートに接続されている。加算回路６０から出力された加算電圧Ｖａｄは、第２ツェナーダイオード８７を介して第２増幅スイッチング素子８２のゲートに入力される。

かかる構成によれば、両ダイオード８３，８４を接続する接続線８５から加算電圧Ｖａｄが出力され、両供給源Ｅ１，Ｅ２から、スイッチング素子１１を駆動させるのに必要なゲート電流が供給される。

電流増幅回路８０の出力（詳細には接続線８５）は加算出力端子４２に接続されている。これにより、加算電圧Ｖａｄは、加算出力端子４２から出力され、ゲートパターン３３を介してゲート端子２１に入力される。すなわち、本実施形態では加算電圧Ｖａｄがゲート電圧Ｖｇとなっている。なお、電流増幅回路８０の具体的な構成は任意である。

図３に示すように、ドライバ回路１２は、電流増幅回路８０と加算出力端子４２とをつなぐライン上に設けられたゲート抵抗９０を備えている。ゲート抵抗９０によってゲート電流が調整される。

本実施形態の変換回路１００は、逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換するものであって、逆起電力Ｖｂに対するフィードバック電圧Ｖｆｂの比率である利得Ｇを変更可能に構成されている。本実施形態では、変換回路１００は、逆起電力Ｖｂを増幅してフィードバック電圧Ｖｆｂを生成する。すなわち、本実施形態の利得Ｇは１以上である。このため、変換回路１００は、逆起電力Ｖｂを増幅するフィードバック増幅回路ともいえる。

変換回路１００は、例えば逆起電力Ｖｂを分圧する分圧回路１０１を有し、分圧回路１０１によって分圧された電圧をフィードバック電圧Ｖｆｂに変換するものである。
分圧回路１０１は、分圧抵抗としてのフィードバック抵抗Ｒ１，Ｒ２と、第１フィードバック抵抗Ｒ１に対して並列に接続された第３フィードバック抵抗Ｒ３及びフィードバックコンデンサＣ１と、を備えている。第３フィードバック抵抗Ｒ３及びフィードバックコンデンサＣ１は、逆起電力Ｖｂに含まれるノイズを低減するフィルタ回路を構成している。本実施形態では、第１フィードバック抵抗Ｒ１が「第１分圧抵抗」に対応し、第２フィードバック抵抗Ｒ２が「第２分圧抵抗」に対応する。

変換回路１００は、利得抵抗としての第２フィードバック抵抗Ｒ２に対して並列に接続された利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を備えている。

利得可変用スイッチング素子Ｑｘと利得可変用抵抗Ｒｘとは互いに直列に接続されている。利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、第１フィードバック抵抗Ｒ１と第２フィードバック抵抗Ｒ２との間に接続されているとともに基準電位Ｖ０に接続されている。本実施形態では、利得可変用スイッチング素子Ｑｘは、第１フィードバック抵抗Ｒ１と第２フィードバック抵抗Ｒ２との間に接続されているとともに、利得可変用抵抗Ｒｘを介して基準電位Ｖ０に接続されている。

利得可変用スイッチング素子Ｑｘは、例えばデジタルトランジスタで構成されている。ただし、利得可変用スイッチング素子Ｑｘの具体的な構成は任意であり、通常のバイポーラトランジスタやＭＯＳＦＥＴなどでもよい。

利得可変用抵抗Ｒｘは、利得可変用スイッチング素子Ｑｘを介して両フィードバック抵抗Ｒ１，Ｒ２の間に接続されているとともに基準電位Ｖ０に接続されている。
変換回路１００は、分圧回路１０１によって分圧された電圧を増幅することによりフィードバック電圧Ｖｆｂを生成する電圧増幅回路１０２を備えている。

本実施形態の電圧増幅回路１０２は非反転増幅回路である。電圧増幅回路１０２は、フィードバックオペアンプ１０２ａと、第４フィードバック抵抗Ｒ４と、第５フィードバック抵抗Ｒ５と、を備えている。フィードバックオペアンプ１０２ａの＋端子は、両フィードバック抵抗Ｒ１，Ｒ２の間に接続されている。

フィードバックオペアンプ１０２ａにおける出力端子は、フィードバックライン７２を介して加算回路６０（詳細には外部入力ライン７１）に接続されている。すなわち、フィードバックライン７２は、フィードバック入力端子４４と電圧増幅回路１０２とを接続しているフィードバック入力ライン７２ａと、電圧増幅回路１０２と加算回路６０とを接続しているフィードバック出力ライン７２ｂと、から構成されている。本実施形態では、フィードバック入力ライン７２ａは、フィードバック入力端子４４とフィードバックオペアンプ１０２ａの入力端子とを接続している。また、本実施形態のフィードバック出力ライン７２ｂは、外部入力ライン７１に接続されている。すなわち、本実施形態のフィードバック出力ライン７２ｂは、フィードバックオペアンプ１０２ａの出力端子と外部入力ライン７１とを接続することにより、電圧増幅回路１０２と加算回路６０とを接続している。

また、フィードバックオペアンプ１０２ａの出力端子は、第４フィードバック抵抗Ｒ４を介してフィードバックオペアンプ１０２ａの－端子（反転入力端子）と接続されている。更に、変換回路１００は、第４フィードバック抵抗Ｒ４とフィードバックオペアンプ１０２ａの－端子との接続線に接続され且つ基準電位Ｖ０に接続された第５フィードバック抵抗Ｒ５を有している。フィードバックオペアンプ１０２ａ、第４フィードバック抵抗Ｒ４及び第５フィードバック抵抗Ｒ５によって非反転増幅回路が構成されている。

ここで、本実施形態では変換回路１００によってインピーダンス変換が行われている。詳細には、フィードバックオペアンプ１０２ａの入力側（換言すればフィードバック入力ライン７２ａ）の方が、フィードバックオペアンプ１０２ａの出力側（換言すればフィードバック出力ライン７２ｂ）よりもインピーダンスが高くなる。これにより、フィードバック入力ライン７２ａ上にドレイン電流Ｉｄの一部が流れ込むことを抑制できる。

変換回路１００は、外部入力ライン７１上に設けられた第６フィードバック抵抗Ｒ６と、フィードバックライン７２（詳細にはフィードバック出力ライン７２ｂ）上に設けられた第７フィードバック抵抗Ｒ７と、を備えている。第６フィードバック抵抗Ｒ６によって外部入力ライン７１に流れる電流が制限されている。第７フィードバック抵抗Ｒ７によって、フィードバックライン７２（特にフィードバック出力ライン７２ｂ）に流れる電流が制限されている。なお、第６フィードバック抵抗Ｒ６と第７フィードバック抵抗Ｒ７の抵抗値は任意であり、同一でもよいし、異なっていてもよい。

かかる構成によれば、ドレイン電流Ｉｄが変化すると、寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１によって逆起電力Ｖｂが生じる。逆起電力Ｖｂは、フィードバック入力端子４４に入力され、フィードバックライン７２を通って分圧回路１０１に入力される。そして、逆起電力Ｖｂは、分圧回路１０１によって分圧され、その分圧された電圧がフィードバックオペアンプ１０２ａの＋端子に入力される。これにより、フィードバックオペアンプ１０２ａの出力端子から、逆起電力Ｖｂに対応したフィードバック電圧Ｖｆｂが出力される。すなわち、逆起電力Ｖｂは、分圧回路１０１によって分圧され、電圧増幅回路１０２によって増幅されることにより、フィードバック電圧Ｖｆｂに変換される。そして、フィードバック電圧Ｖｆｂが加算回路６０に入力される。

本実施形態では、利得Ｇは、分圧回路１０１の分圧比、電圧増幅回路１０２の増幅率及び第７フィードバック抵抗Ｒ７に応じて変化する。
また、分圧回路１０１の分圧比は、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて変化する。詳細には、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合には、利得可変用抵抗Ｒｘは分圧比に影響を与えない。一方、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、利得可変用抵抗Ｒｘが分圧比に影響を及ぼす。詳細には、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の分圧回路１０１の分圧比は、第１フィードバック抵抗Ｒ１の抵抗値と、第２フィードバック抵抗Ｒ２及び利得可変用抵抗Ｒｘの合成抵抗の抵抗値とに対応する。このため、利得可変用スイッチング素子ＱｘがＯＮ／ＯＦＦに切り替わることにより、分圧比が変更され、利得Ｇが変更されることとなる。すなわち、利得可変用スイッチング素子Ｑｘを制御することにより、変換回路１００の利得Ｇを制御することができる。

なお、本実施形態では、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の分圧比は、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合の分圧比よりも低くなる。

また、電圧増幅回路１０２の増幅率は、第４フィードバック抵抗Ｒ４と第５フィードバック抵抗Ｒ５との比率に基づいて決まる。このため、第４フィードバック抵抗Ｒ４と第５フィードバック抵抗Ｒ５とは、電圧増幅回路１０２の増幅率を規定する抵抗ともいえる。

すなわち、本実施形態では、分圧比を規定する第１フィードバック抵抗Ｒ１及び第２フィードバック抵抗Ｒ２と、増幅率を規定する第４フィードバック抵抗Ｒ４及び第５フィードバック抵抗Ｒ５と、第７フィードバック抵抗Ｒ７とが利得Ｇに関与する利得抵抗である。

ここで、変換回路１００が設定可能な利得Ｇには、第１利得Ｇ１と、第１利得Ｇ１よりも高い第２利得Ｇ２とが含まれている。本実施形態では、第１利得Ｇ１は、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の利得Ｇに対応し、第２利得Ｇ２は、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合の利得Ｇに対応する。

ちなみに、両利得Ｇ１，Ｇ２の変化量については、利得可変用抵抗Ｒｘの抵抗値を調整することにより調整可能である。例えば、本実施形態では、利得可変用抵抗Ｒｘの抵抗値が小さくなると、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦの切り替えに伴う分圧比の差が大きくなり、両利得Ｇ１，Ｇ２の差が大きくなる。

また、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさは、利得Ｇに応じて変化する。
詳細には、利得Ｇが大きくなるほど、フィードバック電圧Ｖｆｂが大きくなり易い。そして、フィードバック電圧Ｖｆｂが大きくなるほど、スイッチング素子１１のゲート端子２１に入力されるゲート電圧Ｖｇの立ち上がる傾きは小さくなり易く、ゲート電圧Ｖｇの立ち上がり期間は長くなり易い。この場合、ドレイン電流Ｉｄの傾き（換言すれば時間変化量）は小さくなり易いため、スイッチング素子１１が立ち上がる場合に生じるドレイン電流Ｉｄのサージは小さくなり易い一方、電力損失は大きくなり易い。

一方、利得Ｇが小さくなるほど、フィードバック電圧Ｖｆｂが小さくなり易い。そして、フィードバック電圧Ｖｆｂが小さくなるほど、スイッチング素子１１のゲート端子２１に入力されるゲート電圧Ｖｇの立ち上がる傾きは大きくなり易く、ゲート電圧Ｖｇの立ち上がり期間は短くなり易い。この場合、ドレイン電流Ｉｄの傾きは大きくなり易いため、スイッチング素子１１が立ち上がる場合に生じる電力損失は小さくなり易い一方、ドレイン電流Ｉｄのサージが大きくなり易い。

すなわち、利得Ｇを制御することによってフィードバック電圧Ｖｆｂを制御でき、それを通じてフィードバックによる効果、例えばドレイン電流Ｉｄの傾き等を制御することができる。

外部指令電圧Ｖｐの立ち下がりに基づくスイッチング素子１１のターンオフについても同様である。すなわち、利得Ｇが大きくなるほど、ドレイン電流Ｉｄの立ち下がる傾きは小さくなり易いため、スイッチング素子１１のターンオフ時に生じるソース－ドレイン間電圧Ｖｄｓのサージが小さくなり易い。一方で、スイッチング素子１１のターンオフ時に生じる電力損失が大きくなり易い。換言すれば、利得Ｇが小さくなるほど、ドレイン電流Ｉｄが立ち下がる期間が短くなり易くなり、スイッチング素子１１のターンオフ時における電力損失が小さくなり易い。

ソース－ドレイン間電圧Ｖｄｓとは、ドレイン電流Ｉｄが流れるためにスイッチング素子１１に印加される電圧であり、詳細にはスイッチング素子１１のソース－ドレイン間に印加される電圧である。本実施形態では、ソース－ドレイン間電圧Ｖｄｓが「スイッチング素子の印加電圧」に対応する。

本実施形態のソース－ドレイン間電圧Ｖｄｓは、スイッチング素子１１がＯＦＦ状態である場合には電源電圧Ｖｄｃとなり、スイッチング素子１１がＯＮ状態である場合には０となる。

図３に示すように、ドライバ回路１２は、変換回路１００の利得Ｇを制御する制御部としての制御回路１０３を備えている。制御回路１０３は、例えば利得可変用スイッチング素子Ｑｘを制御するための制御処理を実行するプログラムや必要な情報が記憶されたメモリと、上記プログラムに基づいて制御処理を実行するＣＰＵとを有する構成でもよい。

ただし、これに限られず、制御回路１０３は、例えば専用ハードウェア回路を有する構成でもよいし、１又は複数の専用ハードウェア回路とソフトウェア処理を実行するＣＰＵとの組み合わせでもよい。換言すれば、制御回路１０３の具体的な構成は、任意であり、例えば１つ以上の専用のハードウェア回路、及び、コンピュータプログラム（ソフトウェア）に従って動作する１つ以上のプロセッサの少なくとも一方によって実現されていればよい。

制御回路１０３は、外部指令電圧Ｖｐが入力されるように構成されている。また、制御回路１０３は、ドレイン電流Ｉｄ及びソース－ドレイン間電圧Ｖｄｓを把握可能に構成されている。

詳細には、図２に示すように、本実施形態のドライバ回路１２は、ドレイン電流Ｉｄを把握するための電流端子１０４と、ソース－ドレイン間電圧Ｖｄｓを把握するための電圧端子１０５と、を備えている。

図３に示すように、電流端子１０４及び電圧端子１０５は、制御回路１０３に接続されている。そして、本実施形態の電力変換装置１０は、ドレイン電流Ｉｄを検出する電流センサ１０６と、ソース－ドレイン間電圧Ｖｄｓを検出する電圧センサ１０７と、を備えている。電流センサ１０６は、電流端子１０４に接続されており、検出結果を電流端子１０４に向けて出力する。電圧センサ１０７は、電圧端子１０５に接続されており、検出結果を電圧端子１０５に向けて出力する。これにより、制御回路１０３には、両センサ１０６，１０７の検出結果が入力される。したがって、制御回路１０３は、ドレイン電流Ｉｄ及びソース－ドレイン間電圧Ｖｄｓを把握できる。

制御回路１０３は、外部指令電圧Ｖｐに基づいて利得可変用スイッチング素子Ｑｘを制御することにより、変換回路１００の利得Ｇを制御する。制御回路１０３による利得Ｇの制御態様の一例について以下に詳細に説明する。

本実施形態では、立ち上がりの場合と立ち下がりの場合とで利得Ｇの制御態様が異なっている。このため、まず図４及び図５を用いて外部指令電圧Ｖｐが立ち上がる場合（すなわちスイッチング素子１１のターンオン時）の利得Ｇの制御態様及びそれに伴うソース－ドレイン間電圧Ｖｄｓ及びドレイン電流Ｉｄの変化について説明する。その後に、図６及び図７を用いて外部指令電圧Ｖｐが立ち下がる場合について説明する。

図４（ａ）及び図５（ａ）はターンオン時における外部指令電圧Ｖｐの変化を示すタイムチャートであり、図４（ｂ）及び図５（ｂ）はターンオン時における利得Ｇの変化を示すタイムチャートである。図４（ｃ）及び図５（ｃ）はターンオン時におけるゲート電圧Ｖｇの変化を示すグラフであり、図４（ｄ）及び図５（ｄ）はターンオン時におけるドレイン電流Ｉｄの変化を示すグラフであり、図４（ｅ）及び図５（ｅ）はターンオン時におけるソース－ドレイン間電圧Ｖｄｓの変化を示すグラフである。なお、図示の都合上、各タイミング間の間隔は模式的に示している。

図４（ａ）及び図４（ｃ）に示すように、ｔ１のタイミングにて、外部指令電圧Ｖｐが立ち上がるとすると、これに伴いゲート電圧Ｖｇが徐々に上昇する。この場合、図４（ｄ）及び図４（ｅ）に示すように、ドレイン電流Ｉｄは直ちには流れず、ソース－ドレイン間電圧Ｖｄｓは蓄電装置２０３の電圧である電源電圧Ｖｄｃに維持される。なお、今回の外部指令電圧Ｖｐの立ち上がりを第１立ち上がりともいう。

ここで、本実施形態の制御回路１０３は、外部指令電圧Ｖｐが立ち上がる前に利得Ｇを第１利得Ｇ１に設定している。詳細には、制御回路１０３は、利得Ｇの初期値を第１利得Ｇ１に設定している。これにより、ｔ１のタイミングにおける利得Ｇは第１利得Ｇ１となっている。

ただし、これに限られず、例えば制御回路１０３は、外部指令電圧Ｖｐが立ち上がったことに基づいて利得Ｇが第１利得Ｇ１となるように利得可変用スイッチング素子Ｑｘを制御する構成でもよい。すなわち、制御回路１０３は、外部指令電圧Ｖｐが立ち上がる前に又は外部指令電圧Ｖｐが立ち上がることに基づいて利得Ｇを第１利得Ｇ１に設定すればよい。

ちなみに、制御回路１０３は、外部指令電圧Ｖｐが立ち上がったことに基づいて利得Ｇを第１利得Ｇ１にする構成においては、外部指令電圧Ｖｐが立ち上がることに同期して直ちに利得Ｇを第１利得Ｇ１に設定してもよいし、外部指令電圧Ｖｐが立ち上がってから所定期間が経過してから利得Ｇを第１利得Ｇ１に設定してもよい。この場合、所定期間は、例えば外部指令電圧Ｖｐが立ち上がるｔ１のタイミングからドレイン電流Ｉｄが立ち上がり始めるｔ２のタイミングまでの期間と同一又はそれよりも短いとよい。

その後、図４（ｃ）～図４（ｅ）に示すように、ｔ２のタイミングにて、ゲート電圧Ｖｇがある程度高くなり、ドレイン電流Ｉｄが流れ始めると、ソース－ドレイン間電圧Ｖｄｓが若干下がる。

ここで、ｔ２のタイミングでは、利得Ｇは、第２利得Ｇ２よりも低い第１利得Ｇ１に設定されている。このため、ゲート電圧Ｖｇ及びドレイン電流Ｉｄは急峻に立ち上がり始める。

その後、図４（ｂ）に示すように、制御回路１０３は、利得Ｇを第１利得Ｇ１から第１利得Ｇ１よりも高い第２利得Ｇ２に変更する。これにより、図４（ｃ）及び図４（ｄ）に示すように、ゲート電圧Ｖｇに対するフィードバック電圧Ｖｆｂのフィードバックによる効果が大きくなり、ゲート電圧Ｖｇ及びドレイン電流Ｉｄの立ち上がりの傾きが小さくなる。また、図４（ｅ）に示すように、ソース－ドレイン間電圧Ｖｄｓが若干上がる。

ここで、スイッチング素子１１のターンオン時における利得Ｇの変更タイミングである第１変更タイミングｔｉｘについて詳細に説明する。なお、説明の便宜上、ドレイン電流Ｉｄがピーク値となるタイミングを電流ピークタイミングｔｉｐとし、電流ピークタイミングｔｉｐよりもオン時許容期間Ｔｉ１だけ前のタイミングを電流ピーク前タイミングｔｉｑとする。

本実施形態の制御回路１０３は、ドレイン電流Ｉｄが流れ始めるｔ２のタイミングよりも後のタイミングであって電流ピーク前タイミングｔｉｑから電流ピークタイミングｔｉｐまでのオン時許容期間Ｔｉ１内に、利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更されるように変換回路１００を制御する。このため、第１変更タイミングｔｉｘは、オン時許容期間Ｔｉ１内に収まっている。

オン時許容期間Ｔｉ１は、ドレイン電流Ｉｄが流れ始めるｔ２のタイミングから電流ピークタイミングｔｉｐまでの期間よりも短く設定されている。オン時許容期間Ｔｉ１は、例えばドレイン電流Ｉｄが飽和電流Ｉｄｓを超えるタイミングから電流ピークタイミングｔｉｐまでの期間以上に設定されている。ただし、これに限られず、オン時許容期間Ｔｉ１は、ドレイン電流Ｉｄが飽和電流Ｉｄｓを超えるタイミングから電流ピークタイミングｔｉｐまでの期間よりも短く設定されていてもよい。

かかる構成において、制御回路１０３は、電流ピーク前タイミングｔｉｑから電流ピークタイミングｔｉｐまでのオン時許容期間Ｔｉ１内におけるオン時目標タイミングｔｉｔにて利得Ｇが変更されるように変換回路１００（詳細には利得可変用スイッチング素子Ｑｘ）を制御する。

オン時目標タイミングｔｉｔは、オン時許容期間Ｔｉ１内であれば任意であり、例えば電流ピーク前タイミングｔｉｑ及び電流ピークタイミングｔｉｐを含む。
本実施形態では、オン時目標タイミングｔｉｔは、例えば電流ピークタイミングｔｉｐよりも前のタイミングであり、詳細には電流ピークタイミングｔｉｐよりもオン時目標期間Ｔｉ２だけ前に設定されている。

本実施形態のオン時目標期間Ｔｉ２は、オン時許容期間Ｔｉ１よりも短く設定されている。オン時目標期間Ｔｉ２は、ドレイン電流Ｉｄが飽和電流Ｉｄｓを超えてから電流ピークタイミングｔｉｐまでの期間と同一に設定されていてもよい。ただし、これに限られず、オン時目標期間Ｔｉ２は、ドレイン電流Ｉｄが飽和電流Ｉｄｓを超えてから電流ピークタイミングｔｉｐまでの期間よりも短くてもよい。つまり、オン時目標タイミングｔｉｔは、ドレイン電流Ｉｄが飽和電流Ｉｄｓを超えるタイミングよりも後に設定されていてもよい。

本実施形態のオン時目標タイミングｔｉｔは、外部指令電圧Ｖｐが立ち上がったｔ１のタイミングよりも、電流ピークタイミングｔｉｐの方に近いタイミングであり、詳細にはドレイン電流Ｉｄが流れ始めるｔ２のタイミングよりも電流ピークタイミングｔｉｐの方に近い。つまり、オン時目標期間Ｔｉ２は、外部指令電圧Ｖｐが立ち上がるｔ１のタイミングからオン時目標タイミングｔｉｔまでの期間よりも短く、更にドレイン電流Ｉｄが流れ始めるｔ２のタイミングからオン時目標タイミングｔｉｔまでの期間よりも短くなっている。このため、ドレイン電流Ｉｄが流れ始めてからドレイン電流Ｉｄがピーク値となるタイミングまでの期間内において、第１利得Ｇ１に設定されている期間は第２利得Ｇ２に設定されている期間よりも長い。

制御回路１０３は、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔとなるように変換回路１００を制御する。詳細には、図３に示すように、制御回路１０３は、外部指令電圧Ｖｐが立ち上がってから第１変更タイミングｔｉｘまでの第１ディレイ期間Ｔｄ１が記憶された第１記憶部１０３ａを有している。第１ディレイ期間Ｔｄ１は、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔとなるように設定されている。制御回路１０３は、外部指令電圧Ｖｐが立ち上がることに基づいて第１ディレイ期間Ｔｄ１をカウントし、その第１ディレイ期間Ｔｄ１が経過したことに基づいて利得Ｇを変更する。

ここで、予め第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔとなるように第１ディレイ期間Ｔｄ１が設定されている場合であっても、スイッチング素子１１の特性ばらつきや経年劣化などの影響によって、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔからずれる場合があり得る。このため、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとが常に一致するとは限らず、図４に示すように、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとがずれる場合が発生し得る。

図４（ｄ）に示すように、ｔ３のタイミングでは、スイッチング素子１１のターンオンに伴うサージが発生することによりドレイン電流Ｉｄが飽和電流Ｉｄｓを超える。なお、飽和電流Ｉｄｓは、スイッチング素子１１がＯＮ状態である場合に定常的に流れる電流ともいえる。

その後、電流ピークタイミングｔｉｐにて、ドレイン電流Ｉｄがピーク値（最大値）となる。この場合、利得Ｇは第２利得Ｇ２に設定されているため、ドレイン電流Ｉｄの単位時間当たりの変化量である傾きは小さくなっている、このため、ドレイン電流Ｉｄのサージが低減されている。そして、図４（ｄ）及び図４（ｅ）に示すように、ドレイン電流Ｉｄがピーク値となった後は、ドレイン電流Ｉｄは飽和電流Ｉｄｓとなるまで低下するとともに、ソース－ドレイン間電圧Ｖｄｓが低下し始める。

図４（ｄ）及び図４（ｅ）に示すように、ｔ４のタイミングにて、ドレイン電流Ｉｄが飽和電流Ｉｄｓとなり、ｔ５のタイミングにて、ソース－ドレイン間電圧Ｖｄｓが０となる。

ちなみに、図４（ｃ）に示すように、ゲート電圧Ｖｇ（換言すれば加算電圧Ｖａｄ）は、電流ピークタイミングｔｉｐにて一定値となり、ソース－ドレイン間電圧Ｖｄｓが０となるｔ５のタイミングまで上記一定値を維持する。その後、ゲート電圧Ｖｇは、ｔ５のタイミングから若干上昇して定常値となる。

ここで、制御回路１０３は、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとが近づく又は一致するようにフィードバック制御処理を行う。
詳細には、制御回路１０３は、電流センサ１０６の検出結果に基づいて、今回の外部指令電圧Ｖｐの立ち上がり（詳細には第１立ち上がり）に基づくドレイン電流Ｉｄの変化を定期的に把握することにより、第１立ち上がりにおけるオン時目標タイミングｔｉｔを把握する。そして、制御回路１０３は、第１立ち上がりにおけるオン時目標タイミングｔｉｔと第１変更タイミングｔｉｘとの第１ずれ期間δＴ１を把握する。

次に、制御回路１０３は、第１立ち上がりの後の外部指令電圧Ｖｐの立ち上がりである第２立ち上がりにおいて、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔに近づくように第１ずれ期間δＴ１に基づいて第１変更タイミングｔｉｘを調整する。

本実施形態では、制御回路１０３は、第１ずれ期間δＴ１だけ第１ディレイ期間Ｔｄ１を補正する。例えば、図４に示すように、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔに対して第１ずれ期間δＴ１だけ早かった場合には、制御回路１０３は、第１記憶部１０３ａに記憶されている第１ディレイ期間Ｔｄ１を第１ずれ期間δＴ１だけ加算する更新を行う。例えば、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔに対して第１ずれ期間δＴ１だけ遅かった場合には、制御回路１０３は、第１記憶部１０３ａに記憶されている第１ディレイ期間Ｔｄ１を第１ずれ期間δＴ１だけ減算する更新を行う。

制御回路１０３は、スイッチング素子１１のターンオンが行われる度に上記フィードバック制御を行う。これにより、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔに徐々に近づく。そして、図５に示すように、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとが一致する。

次に、図６及び図７を用いて、外部指令電圧Ｖｐが立ち下がる場合、すなわちスイッチング素子１１のターンオフ時について説明する。図６（ａ）及び図７（ａ）はターンオフ時における外部指令電圧Ｖｐの変化を示すタイムチャートであり、図６（ｂ）及び図７（ｂ）はターンオフ時における利得Ｇの変化を示すタイムチャートである。図６（ｃ）及び図７（ｃ）はターンオフ時におけるゲート電圧Ｖｇの変化を示すグラフであり、図６（ｄ）及び図７（ｄ）はターンオフ時におけるソース－ドレイン間電圧Ｖｄｓの変化を示すグラフであり、図６（ｅ）及び図７（ｅ）はターンオフ時におけるドレイン電流Ｉｄの変化を示すグラフである。なお、図示の都合上、各タイミング間の間隔は模式的に示している。

図６（ａ）及び図６（ｃ）に示すように、ｔ１１のタイミングにて外部指令電圧Ｖｐが立ち下がると、ゲート電圧Ｖｇが低下し始める。この場合、図６（ｅ）に示すように、ドレイン電流Ｉｄは飽和電流Ｉｄｓを維持する。なお、今回の外部指令電圧Ｖｐの立ち下がりを第１立ち下がりともいう。

ここで、本実施形態の制御回路１０３は、外部指令電圧Ｖｐが立ち下がる前に利得Ｇを第２利得Ｇ２に設定している。詳細には、既に説明したとおり、制御回路１０３は、スイッチング素子１１が立ち上がるときに利得Ｇを第１利得Ｇ１から第２利得Ｇ２に変更しており、スイッチング素子１１がＯＮ期間において利得Ｇを第２利得Ｇ２に維持している。これにより、ｔ１１のタイミングにおける利得Ｇは第２利得Ｇ２となっている。

ただし、これに限られず、例えば制御回路１０３は、外部指令電圧Ｖｐが立ち下がったことに基づいて利得Ｇが第２利得Ｇ２となるように利得可変用スイッチング素子Ｑｘを制御する構成でもよい。すなわち、制御回路１０３は、外部指令電圧Ｖｐが立ち下がる前に又は外部指令電圧Ｖｐが立ち下がることに基づいて利得Ｇを第２利得Ｇ２に設定すればよい。

ちなみに、制御回路１０３は、外部指令電圧Ｖｐが立ち下がることに基づいて利得Ｇを第２利得Ｇ２に設定する構成においては、外部指令電圧Ｖｐが立ち下がることに同期して直ちに利得Ｇを第２利得Ｇ２に設定してもよいし、外部指令電圧Ｖｐが立ち下がってから所定期間が経過してから利得Ｇを第２利得Ｇ２に設定してもよい。この場合、所定期間は、例えば外部指令電圧Ｖｐが立ち下がるｔ１１のタイミングから、ソース－ドレイン間電圧Ｖｄｓが立ち上がるｔ１２のタイミングまでの期間と同一又はそれよりも短いとよい。ただし、これに限られず、所定期間は、例えば上記期間よりも長くてもよい。この場合、所定期間は、例えばｔ１１のタイミングからソース－ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃに達するｔ１３のタイミングまでの期間よりも短いとよい。

その後、図６（ｃ）～図６（ｅ）に示すように、ゲート電圧Ｖｇがある程度低くなったｔ１２のタイミングにて、ソース－ドレイン間電圧Ｖｄｓが立ち上がり始める。なお、ゲート電圧Ｖｇは、ソース－ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃとなるまで一定値を維持する。

ここで、図６（ｂ）に示すように、利得Ｇは第２利得Ｇ２に設定されている。このため、ソース－ドレイン間電圧Ｖｄｓは緩やかに立ち上がる。換言すれば、ソース－ドレイン間電圧Ｖｄｓの傾き（換言すれば単位時間当たりの上昇量）は比較的小さくなっている。

図６（ｃ）～図６（ｅ）に示すように、ｔ１３のタイミングにて、ソース－ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃに到達すると、ゲート電圧Ｖｇ及びドレイン電流Ｉｄが低下し始める。

ここで、ｔ１３のタイミングでは、利得Ｇは、第１利得Ｇ１よりも高い第２利得Ｇ２に設定されている。このため、ゲート電圧Ｖｇ及びドレイン電流Ｉｄは緩やかに低下し始める。すなわち、ゲート電圧Ｖｇ及びドレイン電流Ｉｄの傾きは小さくなっている。

その後、図６（ｃ）に示すように、電圧ピークタイミングｔｖｐにてソース－ドレイン間電圧Ｖｄｓがピーク値となり、その後低下する。
その後、本実施形態の制御回路１０３は、利得Ｇを第２利得Ｇ２から第１利得Ｇ１に変更する。これにより、ゲート電圧Ｖｇに対するフィードバック電圧Ｖｆｂによるフィードバックによる効果が低下し、ゲート電圧Ｖｇ及びドレイン電流Ｉｄの立ち上がりの傾きが大きくなる。したがって、ゲート電圧Ｖｇ及びドレイン電流Ｉｄが急峻に立ち下がる。

ここで、スイッチング素子１１のターンオフ時における利得Ｇの変更タイミングである第２変更タイミングｔｖｘについて詳細に説明する。なお、説明の便宜上、電圧ピークタイミングｔｖｐよりもオフ時許容期間Ｔｖ１だけ後のタイミングを電圧ピーク後タイミングｔｖｑとする。

本実施形態の制御回路１０３は、電圧ピークタイミングｔｖｐから電圧ピーク後タイミングｔｖｑまでのオフ時許容期間Ｔｖ１内に、利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更されるように変換回路１００を制御する。このため、第２変更タイミングｔｖｘはオフ時許容期間Ｔｖ１内に収まっている。

オフ時許容期間Ｔｖ１は、電圧ピークタイミングｔｖｐからドレイン電流Ｉｄが０となるタイミングまでの期間よりも短く設定されている。オフ時許容期間Ｔｖ１は、例えば電圧ピークタイミングｔｖｐからソース－ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃとなるタイミングまでの期間よりも短く設定されている。

かかる構成において、制御回路１０３は、電圧ピークタイミングｔｖｐから電圧ピーク後タイミングｔｖｑまでのオフ時許容期間Ｔｖ１内におけるオフ時目標タイミングｔｖｔにて利得Ｇが変更されるように変換回路１００（詳細には利得可変用スイッチング素子Ｑｘ）を制御する。

オフ時目標タイミングｔｖｔは、オフ時許容期間Ｔｖ１内であれば任意であり、例えば電圧ピークタイミングｔｖｐを含む。
本実施形態では、オフ時目標タイミングｔｖｔは、例えば電圧ピークタイミングｔｖｐよりも後のタイミングであり、詳細には電圧ピークタイミングｔｖｐよりもオフ時目標期間Ｔｖ２だけ後に設定されている。本実施形態のオフ時目標期間Ｔｖ２は、オフ時許容期間Ｔｖ１よりも短く設定されており、例えば電圧ピークタイミングｔｖｐからドレイン電流Ｉｄが０となるまでの期間の１／２よりも短く設定されている。このため、オフ時目標期間Ｔｖ２は、オフ時目標タイミングｔｖｔからドレイン電流Ｉｄが０となるタイミングまでの期間よりも短い。

すなわち、オフ時目標タイミングｔｖｔは、電圧ピークタイミングｔｖｐとドレイン電流Ｉｄが０となるタイミングとの間であって、ドレイン電流Ｉｄが０となるタイミングよりも電圧ピークタイミングｔｖｐの方に近いタイミングである。換言すれば、電圧ピークタイミングｔｖｐからドレイン電流Ｉｄが０となるタイミングまでの期間内において、第１利得Ｇ１に設定されている期間は第２利得Ｇ２に設定されている期間よりも長い。

制御回路１０３は、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔとなるように変換回路１００を制御する。詳細には、図３に示すように、制御回路１０３は、外部指令電圧Ｖｐが立ち下がってから第２変更タイミングｔｖｘまでの第２ディレイ期間Ｔｄ２が記憶された第２記憶部１０３ｂを有している。第２ディレイ期間Ｔｄ２は、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔとなるように設定されている。制御回路１０３は、外部指令電圧Ｖｐが立ち下がることに基づいて第２ディレイ期間Ｔｄ２をカウントし、その第２ディレイ期間Ｔｄ２が経過したことに基づいて利得Ｇを変更する。

ここで、予め第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔとなるように第２ディレイ期間Ｔｄ２が設定されている場合であっても、スイッチング素子１１の特性ばらつきや経年劣化などの影響によって、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔからずれる場合があり得る。このため、第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとが常に一致するとは限らず、図６に示すように、第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとがずれる場合が発生し得る。

その後、図６（ｃ）～図６（ｅ）に示すように、ｔ１４のタイミングにて、ドレイン電流Ｉｄが０になるとともにソース－ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃとなる。そして、ｔ１４のタイミングよりも後にゲート電圧Ｖｇが０となる。

ここで、制御回路１０３は、第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとが近づく又は一致するようにフィードバック制御処理を行う。
詳細には、制御回路１０３は、電圧センサ１０７の検出結果に基づいて、今回の外部指令電圧Ｖｐの立ち下がり（詳細には第１立ち下がり）に基づくソース－ドレイン間電圧Ｖｄｓの変化を定期的に把握することにより、第１立ち下がり時におけるオフ時目標タイミングｔｖｔを把握する。詳細には、制御回路１０３は、電圧センサ１０７の検出結果に基づいて、電圧ピークタイミングｔｖｐを特定し、その特定された電圧ピークタイミングｔｖｐとオフ時目標期間Ｔｖ２とに基づいてオフ時目標タイミングｔｖｔを導出する。そして、制御回路１０３は、第１立ち下がりにおけるオフ時目標タイミングｔｖｔと第２変更タイミングｔｖｘとの第２ずれ期間δＴ２を把握する。

次に、制御回路１０３は、第１立ち下がりの後の第２立ち下がりにおいて、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔに近づくように第２ずれ期間δＴ２に基づいて第２変更タイミングｔｖｘを調整する。

本実施形態では、制御回路１０３は、第２ずれ期間δＴ２だけ第２ディレイ期間Ｔｄ２を補正する。例えば、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔに対して第２ずれ期間δＴ２だけ早かった場合には、制御回路１０３は、第２記憶部１０３ｂに記憶されている第２ディレイ期間Ｔｄ２を第２ずれ期間δＴ２だけ加算する更新を行う。例えば、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔに対して第２ずれ期間δＴ２だけ遅かった場合には、制御回路１０３は、第２記憶部１０３ｂに記憶されている第２ディレイ期間Ｔｄ２を第２ずれ期間δＴ２だけ減算する更新を行う。

制御回路１０３は、スイッチング素子１１のターンオフが行われる度に上記フィードバック制御を行う。これにより、図７に示すように、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔに近づき、好ましくは第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとが一致する。

ちなみに、第２利得Ｇ２は、例えばターンオン時におけるドレイン電流Ｉｄのサージ電流が予め定められた許容電流値を超えないように、且つ、ターンオフ時におけるソース－ドレイン間電圧Ｖｄｓのサージ電圧が予め定められた許容電圧値を超えないように逆起電力Ｖｂの大きさに対応させて設定されているとよい。

また、利得可変用抵抗Ｒｘの抵抗値は、第１利得Ｇ１が所望の値となるように設定されているとよい。例えば、利得可変用抵抗Ｒｘの抵抗値は、第２フィードバック抵抗Ｒ２の抵抗値よりも小さくてもよい。この場合、利得可変用抵抗Ｒｘの抵抗値が第２フィードバック抵抗Ｒ２の抵抗値以上である構成と比較して、第２利得Ｇ２に対して第１利得Ｇ１をより小さくでき、スイッチング素子１１の応答性の向上を図ることができる。同様に、利得可変用抵抗Ｒｘの抵抗値は、第１フィードバック抵抗Ｒ１の抵抗値よりも小さくてもよい。

ただし、これに限られず、利得可変用抵抗Ｒｘの抵抗値は任意であり、例えば第２フィードバック抵抗Ｒ２の抵抗値と同一でもよいし、第２フィードバック抵抗Ｒ２の抵抗値よりも大きくてもよい。

次に本実施形態の作用について説明する。
外部指令電圧Ｖｐが立ち上がる前に又は立ち上がることに基づいて利得Ｇが相対的に低い第１利得Ｇ１に設定される。これにより、ドレイン電流Ｉｄが早期に立ち上がる。

その後、オン時許容期間Ｔｉ１内に、利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更される。これにより、ドレイン電流Ｉｄの立ち上がりが緩やかになり、ドレイン電流Ｉｄのサージが低減される。

また、外部指令電圧Ｖｐが立ち下がる前に又は立ち下がることに基づいて利得Ｇが相対的に高い第２利得Ｇ２に設定される。これにより、ソース－ドレイン間電圧Ｖｄｓの立ち上がりが緩やかになるため、ソース－ドレイン間電圧Ｖｄｓのサージが低減される。

その後、ソース－ドレイン間電圧Ｖｄｓがピーク値となってからオフ時許容期間Ｔｖ１内に、利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更される。これにより、ドレイン電流Ｉｄが早期に立ち下がる。

以上詳述した本実施形態によれば以下の効果を奏する。
（１－１）ドライバ回路１２は、制御端子としてのゲート端子２１及び印加端子としてのメインソース端子２３ａを有するスイッチング素子１１を駆動させるものである。ドライバ回路１２は、外部指令電圧Ｖｐが入力される外部入力端子４１と、ドレイン電流Ｉｄが変化することにより寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１によって生じる逆起電力Ｖｂが入力されるフィードバック入力端子４４と、逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換する変換回路１００と、加算回路６０と、を備えている。加算回路６０は、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとが入力されるものであって、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力するものである。

かかる構成において、変換回路１００は、逆起電力Ｖｂに対するフィードバック電圧Ｖｆｂの比率である利得Ｇを変更可能に構成されており、変換回路１００が設定可能な利得Ｇには、第１利得Ｇ１と第１利得Ｇ１よりも高い第２利得Ｇ２とが含まれている。

ここで、外部指令電圧Ｖｐが立ち上がることに基づいてドレイン電流Ｉｄがピーク値となるタイミングを電流ピークタイミングｔｉｐとし、ドレイン電流Ｉｄが流れ始めるタイミングよりも後であって電流ピークタイミングｔｉｐよりもオン時許容期間Ｔｉ１だけ前のタイミングを電流ピーク前タイミングｔｉｑとする。

かかる構成において、ドライバ回路１２は、変換回路１００の利得Ｇを制御する制御部としての制御回路１０３を備えている。制御回路１０３は、外部指令電圧Ｖｐが立ち上がる前に又は外部指令電圧Ｖｐが立ち上がることに基づいて利得Ｇを第１利得Ｇ１に設定する。そして、制御回路１０３は、電流ピーク前タイミングｔｉｑから電流ピークタイミングｔｉｐまでのオン時許容期間Ｔｉ１内に利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更されるように変換回路１００を制御する。

かかる構成によれば、外部指令電圧Ｖｐが立ち上がる前に又は外部指令電圧Ｖｐが立ち上がることに基づいて利得Ｇが第１利得Ｇ１に設定されるため、利得Ｇが第２利得Ｇ２に設定されている状態と比較して、ドレイン電流Ｉｄを早期に立ち上がらせることができる。これにより、ターンオンに係るスイッチングスピードを高くすることができ、ターンオン時における電力損失を低減できる。

その後、オン時許容期間Ｔｉ１内に利得Ｇが第１利得Ｇ１よりも大きい第２利得Ｇ２に変更される。これにより、ドレイン電流Ｉｄの立ち上がりを緩やかにすることができるため、ドレイン電流Ｉｄのサージを抑制できる。したがって、サージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成によれば、電流ピーク前タイミングｔｉｑから電流ピークタイミングｔｉｐまでのオン時許容期間Ｔｉ１内に利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更される。これにより、オン時許容期間Ｔｉ１外に利得Ｇが変更される構成と比較して、より電力損失の低減を図ることができる。

詳述すると、仮にオン時許容期間Ｔｉ１外にて利得Ｇが変更される場合、ターンオン時における利得Ｇの変更タイミングである第１変更タイミングｔｉｘが早過ぎることに起因して第１利得Ｇ１によるスイッチングスピードの向上効果が充分に得られない場合があり得る。また、第１変更タイミングｔｉｘがオン時許容期間Ｔｉ１よりも遅い場合、電流ピークタイミングｔｉｐよりも後に利得Ｇが変更されることとなり、サージを充分に抑制することができなかったりする場合があり得る。

この点、本構成によれば、オン時許容期間Ｔｉ１内に利得Ｇが変更されるため、スイッチングスピードを高めつつサージの抑制を図ることができる。
（１－２）制御回路１０３は、電流ピークタイミングｔｉｐに対してオン時許容期間Ｔｉ１よりも短いオン時目標期間Ｔｉ２だけ前のオン時目標タイミングｔｉｔにて利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更されるように変換回路１００を制御する。

かかる構成によれば、オン時目標タイミングｔｉｔとなるまでは利得Ｇは第１利得Ｇ１となっており、オン時目標タイミングｔｉｔにて利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更される。そして、オン時目標タイミングｔｉｔから電流ピークタイミングｔｉｐまでのオン時目標期間Ｔｉ２に亘って利得Ｇが第２利得Ｇ２となる。この場合、オン時目標タイミングｔｉｔと電流ピークタイミングｔｉｐとの間にはオン時目標期間Ｔｉ２が設けられている。これにより、実際に利得Ｇが変更される第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとが多少ずれた場合であっても、第１変更タイミングｔｉｘが電流ピークタイミングｔｉｐよりも後になりにくく、オン時許容期間Ｔｉ１内に収まり易い。これにより、オン時目標タイミングｔｉｔが変動することに起因して第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとの間にずれが生じた場合であっても、オン時許容期間Ｔｉ１内に利得Ｇを変更できる。

（１－３）オン時目標期間Ｔｉ２は、外部指令電圧Ｖｐの立ち上がりタイミング（本実施形態ではｔ１のタイミング）からオン時目標タイミングｔｉｔまでの期間よりも短い。好ましくは、オン時目標期間Ｔｉ２は、ドレイン電流Ｉｄが流れ始めるタイミング（本実施形態ではｔ２のタイミング）からオン時目標タイミングｔｉｔまでの期間よりも短いとよい。

かかる構成によれば、外部指令電圧Ｖｐが立ち上がってから電流ピークタイミングｔｉｐとなるまでの期間内において、第１利得Ｇ１となっている期間が第２利得Ｇ２となっている期間よりも長くなる。これにより、ドレイン電流Ｉｄの立ち上がり期間をより短くすることができ、スイッチングスピードの向上を図ることができる。

（１－４）制御回路１０３は、外部指令電圧Ｖｐの第１立ち上がりにおいて、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとの第１ずれ期間δＴ１を把握する。そして、制御回路１０３は、第１立ち上がりの後の第２立ち上がりにおいて、第１変更タイミングｔｉｘがオン時目標タイミングｔｉｔに近づく又は一致するように、第１ずれ期間δＴ１に基づいて第１変更タイミングｔｉｘを調整する。

スイッチング素子１１の特性ばらつきや経年劣化等によって電流ピークタイミングｔｉｐが変動すると、オン時目標タイミングｔｉｔが変動する。この場合、第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとがずれる場合が生じ得る。

この点、本構成によれば、第１立ち上がりにおいて第１変更タイミングｔｉｘとオン時目標タイミングｔｉｔとがずれた場合には、第１ずれ期間δＴ１に基づいて第１変更タイミングｔｉｘが調整される。これにより、第２立ち上がりにおいて、第１変更タイミングｔｉｘをオン時目標タイミングｔｉｔに近づけることができる。

（１－５）外部指令電圧Ｖｐが立ち下がることに基づいてスイッチング素子１１の印加電圧としてのソース－ドレイン間電圧Ｖｄｓがピーク値となるタイミングを電圧ピークタイミングｔｖｐとし、電圧ピークタイミングｔｖｐよりもオフ時許容期間Ｔｖ１だけ後のタイミングを電圧ピーク後タイミングｔｖｑとする。オフ時許容期間Ｔｖ１は、電圧ピークタイミングｔｖｐからドレイン電流Ｉｄが０となるタイミングまでの期間よりも短く設定された期間である。

かかる構成において、制御回路１０３は、外部指令電圧Ｖｐが立ち下がる前に又は外部指令電圧Ｖｐが立ち下がることに基づいて利得Ｇを第２利得Ｇ２に設定する。そして、制御回路１０３は、電圧ピークタイミングｔｖｐから電圧ピーク後タイミングｔｖｑまでのオン時許容期間Ｔｉ１内に利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更されるように変換回路１００を制御する。

かかる構成によれば、外部指令電圧Ｖｐが立ち下がる前に又は外部指令電圧Ｖｐが立ち下がることに基づいて利得Ｇが第２利得Ｇ２に設定されることにより、利得Ｇが第１利得Ｇ１に設定されている状態と比較して、ソース－ドレイン間電圧Ｖｄｓが緩やかに立ち上がる。これにより、ソース－ドレイン間電圧Ｖｄｓのサージを抑制できる。

その後、オフ時許容期間Ｔｖ１内に利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更されることにより、ドレイン電流Ｉｄが急峻に立ち下がる。これにより、ドレイン電流Ｉｄの立ち下がり期間を短縮化することができるため、ターンオフに係るスイッチングスピードを高くすることができ、電力損失の低減を図ることができる。したがって、スイッチング素子１１のターンオフ時におけるサージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成によれば、電圧ピークタイミングｔｖｐから電圧ピーク後タイミングｔｖｑまでのオフ時許容期間Ｔｖ１内に利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更される。これにより、オフ時許容期間Ｔｖ１外に利得Ｇが変更される構成と比較して、より電力損失の低減を図ることができる。

詳述すると、仮にオフ時許容期間Ｔｖ１外にて利得Ｇが変更される場合、第２変更タイミングｔｖｘが早過ぎることに起因して電圧ピークタイミングｔｖｐよりも前に利得Ｇが変更されることとなり、サージを充分に抑制することができない場合があり得る。また、第２変更タイミングｔｖｘが遅過ぎることに起因して第１利得Ｇ１によるスイッチングスピードの向上効果が充分に得られない場合があり得る。

この点、本構成によれば、オフ時許容期間Ｔｖ１内に利得Ｇが変更されるため、スイッチングスピードを高めつつサージの抑制を図ることができる。
（１－６）制御回路１０３は、電圧ピークタイミングｔｖｐに対してオフ時許容期間Ｔｖ１よりも短いオフ時目標期間Ｔｖ２だけ後のオフ時目標タイミングｔｖｔにて利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更されるように変換回路１００を制御する。

かかる構成によれば、電圧ピークタイミングｔｖｐからのオフ時目標期間Ｔｖ２に亘って利得Ｇが第２利得Ｇ２となり、オフ時目標タイミングｔｖｔにて利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更される。この場合、電圧ピークタイミングｔｖｐとオフ時目標タイミングｔｖｔとの間にはオフ時目標期間Ｔｖ２が設けられている。これにより、実際に利得Ｇが変更される第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとが多少ずれた場合であっても、第２変更タイミングｔｖｘが電圧ピークタイミングｔｖｐよりも前になりにくく、オフ時許容期間Ｔｖ１内に収まり易い。これにより、オフ時目標タイミングｔｖｔが変動することに起因して第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとの間にずれが生じた場合であっても、オフ時許容期間Ｔｖ１内に利得Ｇを変更できる。

（１－７）オフ時目標期間Ｔｖ２は、オフ時目標タイミングｔｖｔからドレイン電流Ｉｄが０となるタイミングまでの期間よりも短い。
かかる構成によれば、電圧ピークタイミングｔｖｐからドレイン電流Ｉｄが０となるまでの期間内において、第１利得Ｇ１となっている期間が第２利得Ｇ２となっている期間よりも長くなる。これにより、ドレイン電流Ｉｄの立ち下がり期間をより短くすることができ、スイッチングスピードの向上を図ることができる。

（１－８）制御回路１０３は、外部指令電圧Ｖｐの第１立ち下がりにおいて、第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとの第２ずれ期間δＴ２を把握する。そして、制御回路１０３は、第１立ち下がりの後の第２立ち下がりにおいて、第２変更タイミングｔｖｘがオフ時目標タイミングｔｖｔに近づく又は一致するように第２ずれ期間δＴ２に基づいて第２変更タイミングｔｖｘを調整する。

スイッチング素子１１の特性ばらつきや経年劣化等によって電圧ピークタイミングｔｖｐが変動すると、オフ時目標タイミングｔｖｔが変動する。この場合、第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとがずれる場合が生じ得る。

この点、本構成によれば、第１立ち下がりにおいて第２変更タイミングｔｖｘとオフ時目標タイミングｔｖｔとがずれた場合には、第２ずれ期間δＴ２に基づいて第２変更タイミングｔｖｘが調整される。これにより、第２立ち下がりにおいて、第２変更タイミングｔｖｘをオフ時目標タイミングｔｖｔに近づけることができる。

（１－９）変換回路１００は、利得Ｇに関与する利得抵抗としての第２フィードバック抵抗Ｒ２と、第２フィードバック抵抗Ｒ２に対して並列に接続された利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体と、を備えている。

かかる構成によれば、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合には、利得可変用抵抗Ｒｘには電流が流れないため、利得可変用抵抗Ｒｘは利得Ｇに影響を及ぼさない。一方、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、利得可変用抵抗Ｒｘに電流が流れるため、利得可変用抵抗Ｒｘが利得Ｇに影響を及ぼす。具体的には、利得Ｇは、利得可変用抵抗Ｒｘと第２フィードバック抵抗Ｒ２との合成抵抗値に対応した値となる。これにより、利得可変用スイッチング素子Ｑｘの状態に応じて利得Ｇが変化する。したがって、制御回路１０３が利得可変用スイッチング素子Ｑｘを制御することによって利得Ｇを制御することができる。

（１－１０）変換回路１００は、逆起電力Ｖｂを分圧する分圧回路１０１を有し、分圧回路１０１によって分圧された電圧をフィードバック電圧Ｖｆｂに変換するものである。分圧回路１０１は、互いに直列に接続された第１分圧抵抗及び第２分圧抵抗としての第１フィードバック抵抗Ｒ１及び第２フィードバック抵抗Ｒ２を備えている。利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、両フィードバック抵抗Ｒ１，Ｒ２のいずれか（本実施形態では第２フィードバック抵抗Ｒ２）に対して並列に接続されている。

かかる構成によれば、利得可変用スイッチング素子Ｑｘの状態に応じて、分圧回路１０１の分圧比が変化する。これにより、利得可変用スイッチング素子Ｑｘを制御することにより分圧比を制御することができ、それを通じて利得Ｇを制御することができる。また、利得可変用抵抗Ｒｘの抵抗値を調整することにより、第１利得Ｇ１と第２利得Ｇ２との差を調整することができる。

（第２実施形態）
図８に示すように、本実施形態の分圧回路１１１は、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘを有していない。このため、本実施形態の分圧回路１１１は、分圧比を変更できない回路である。

本実施形態の電圧増幅回路１１２は、増幅率を変更可能に構成されている。詳細には、電圧増幅回路１１２は、互いに直列に接続された利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘを備えている。利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、第４フィードバック抵抗Ｒ４に対して並列に接続されている。本実施形態では、第４フィードバック抵抗Ｒ４が「利得抵抗」に対応する。

かかる構成によれば、利得可変用スイッチング素子Ｑｘの状態に応じてフィードバックオペアンプ１０２ａによる増幅率が変化する。
詳細には、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合には、電圧増幅回路１１２の増幅率は、第４フィードバック抵抗Ｒ４と第５フィードバック抵抗Ｒ５との抵抗比に対応した値となり、利得可変用抵抗Ｒｘは増幅率に寄与しない。

一方、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、電圧増幅回路１１２の増幅率は、第４フィードバック抵抗Ｒ４及び利得可変用抵抗Ｒｘの合成抵抗値と、第５フィードバック抵抗Ｒ５との抵抗比に対応した値となる。すなわち、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、利得可変用抵抗Ｒｘの抵抗値が増幅率に寄与する。そして、電圧増幅回路１１２の増幅率は、変換回路１００の利得Ｇに寄与するパラメータである。このため、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて、利得Ｇが第１利得Ｇ１及び第２利得Ｇ２に切り替わる。本実施形態では、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の利得Ｇが第１利得Ｇ１となる。

なお、利得可変用抵抗Ｒｘの抵抗値は、第１利得Ｇ１が所望の値となるように設定されているとよい。例えば、利得可変用抵抗Ｒｘの抵抗値は、第４フィードバック抵抗Ｒ４の抵抗値よりも小さくてもよい。この場合、利得可変用抵抗Ｒｘの抵抗値が第４フィードバック抵抗Ｒ４の抵抗値以上である構成と比較して、第２利得Ｇ２に対して第１利得Ｇ１をより小さくでき、スイッチング素子１１の応答性の向上を図ることができる。

ただし、これに限られず、利得可変用抵抗Ｒｘの抵抗値は任意であり、例えば第４フィードバック抵抗Ｒ４の抵抗値と同一でもよいし、第４フィードバック抵抗Ｒ４の抵抗値よりも高くてもよい。

かかる構成において、制御回路１０３は、利得可変用スイッチング素子Ｑｘを制御することにより、利得Ｇに寄与する電圧増幅回路１１２の増幅率を制御する。すなわち、制御回路１０３は、電圧増幅回路１１２の増幅率を制御することにより利得Ｇを制御する。なお、制御回路１０３による利得Ｇの具体的な制御態様については第１実施形態と同様であるため、詳細な説明は省略する。

以上詳述した本実施形態によれば以下の作用効果を奏する。
（２－１）変換回路１００は、逆起電力Ｖｂを分圧する分圧回路１１１と、分圧回路１１１によって分圧された電圧を増幅することによりフィードバック電圧Ｖｆｂを生成する電圧増幅回路１１２と、を備えている。電圧増幅回路１１２は増幅率を変更可能に構成されており、制御回路１０３は、電圧増幅回路１１２の増幅率を制御することにより変換回路１００の利得Ｇを制御する。

かかる構成によれば、逆起電力Ｖｂは、分圧回路１１１によって分圧され、電圧増幅回路１１２によって増幅されることにより、フィードバック電圧Ｖｆｂに変換される。この場合、電圧増幅回路１１２の増幅率を制御することにより、利得Ｇを制御することができる。

（第３実施形態）
図９に示すように、本実施形態の変換回路１００は、利得Ｇを変更可能にするための構成として、電圧増幅回路１０２と外部入力ライン７１とを接続するフィードバック出力ライン７２ｂ上に設けられた抵抗可変回路１２０を備えている。抵抗可変回路１２０は、フィードバック出力ライン７２ｂに流れる電流を制限している。

なお、既に説明したとおり、外部入力ライン７１上に設けられた第６フィードバック抵抗Ｒ６は、外部入力ライン７１に流れる電流を制限するものである。
抵抗可変回路１２０は、抵抗値を変更可能に構成されている。抵抗可変回路１２０は、例えばフィードバック出力ライン７２ｂ上に設けられた第７フィードバック抵抗Ｒ７と、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘと、を備えている。利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘは互いに直列に接続されており、その直列接続体は第７フィードバック抵抗Ｒ７に対して並列に接続されている。本実施形態では、第７フィードバック抵抗Ｒ７が「利得抵抗」に対応する。

かかる構成によれば、利得可変用スイッチング素子Ｑｘの状態に応じて利得Ｇが変更される。詳細には、利得Ｇは、抵抗可変回路１２０の抵抗値に依存する。そして、抵抗可変回路１２０の抵抗値は、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて変更される。このため、利得可変用スイッチング素子Ｑｘを制御することにより、抵抗可変回路１２０の抵抗値を制御でき、それを通じて利得Ｇを制御することができる。

なお、利得可変用抵抗Ｒｘの抵抗値は、第１利得Ｇ１が所望の値となるように設定されているとよい。例えば、利得可変用抵抗Ｒｘの抵抗値は、第７フィードバック抵抗Ｒ７の抵抗値よりも小さくてもよいし、第７フィードバック抵抗Ｒ７の抵抗値と同一でもよいし、第７フィードバック抵抗Ｒ７の抵抗値よりも高くてもよい。

制御回路１０３は、抵抗可変回路１２０を制御することにより利得Ｇを制御する。詳細には、制御回路１０３は、利得可変用スイッチング素子Ｑｘを制御することにより抵抗可変回路１２０の抵抗値を制御し、それを通じて利得Ｇを制御する。なお、制御回路１０３による利得Ｇの具体的な制御態様については第１実施形態と同様であるため、詳細な説明は省略する。

以上詳述した本実施形態によれば以下の作用効果を奏する。
（３－１）変換回路１００は、逆起電力Ｖｂを分圧する分圧回路１０１と、分圧回路１０１によって分圧された電圧を増幅することによりフィードバック電圧Ｖｆｂを生成する電圧増幅回路１０２と、を備えている。変換回路１００は、電圧増幅回路１０２と外部入力ライン７１とを接続するフィードバック出力ライン７２ｂ上に設けられ、抵抗値を変更可能な抵抗可変回路１２０を備えている。制御部としての制御回路１０３は、抵抗可変回路１２０を制御することにより利得Ｇを制御する。

かかる構成によれば、逆起電力Ｖｂは、分圧回路１０１によって分圧され、電圧増幅回路１０２によって増幅されることにより、フィードバック電圧Ｖｆｂに変換される。また、フィードバック出力ライン７２ｂ上に設けられている抵抗可変回路１２０によってフィードバック出力ライン７２ｂを流れる電流を制限することができる。

ここで、利得Ｇが抵抗可変回路１２０の抵抗値に依存することに対応させて、制御回路１０３は、抵抗可変回路１２０を制御することにより利得Ｇを制御する。これにより、電流を制限するための構成を用いて利得Ｇの制御を行うことができる。

なお、上記各実施形態は以下のように変更してもよい。
○ オン時目標タイミングｔｉｔは電流ピークタイミングｔｉｐでもよい。すなわち、制御回路１０３は、オン時目標タイミングｔｉｔとしての電流ピークタイミングｔｉｐにて利得Ｇが第１利得Ｇ１から第２利得Ｇ２に変更されるように変換回路１００を制御してもよい。この場合、スイッチング素子１１のスイッチングスピードの更なる向上を図ることができる。また、この場合であっても、ドレイン電流Ｉｄのサージをある程度抑制することができる。

○ 同様に、オフ時目標タイミングｔｖｔは電圧ピークタイミングｔｖｐでもよい。すなわち、制御回路１０３は、オフ時目標タイミングｔｖｔとしての電圧ピークタイミングｔｖｐにて利得Ｇが第２利得Ｇ２から第１利得Ｇ１に変更されるように変換回路１００を制御してもよい。この場合、スイッチング素子１１のスイッチングスピードの更なる向上を図ることができる。また、この場合であっても、ソース－ドレイン間電圧Ｖｄｓのサージをある程度抑制することができる。

○ オン時目標期間Ｔｉ２は、外部指令電圧Ｖｐが立ち上がってからオン時目標タイミングｔｉｔまでの期間よりも長くてもよい。つまり、外部指令電圧Ｖｐが立ち上がってから電流ピークタイミングｔｉｐまでの期間内において、第２利得Ｇ２となっている期間が第１利得Ｇ１となっている期間よりも長くてもよい。

○ オフ時目標期間Ｔｖ２は、オフ時目標タイミングｔｖｔからドレイン電流Ｉｄが０となるまでの期間よりも長くてもよい。つまり、オフ時目標タイミングｔｖｔからドレイン電流Ｉｄが０となるまでの期間内において、第２利得Ｇ２となっている期間が第１利得Ｇ１となっている期間よりも長くてもよい。

○ オン時目標タイミングｔｉｔは電流ピーク前タイミングｔｉｑでもよいし、オフ時目標タイミングｔｖｔは電圧ピーク後タイミングｔｖｑでもよい。
○ オン時目標タイミングｔｉｔはオン時許容期間Ｔｉ１内のうち電流ピークタイミングｔｉｐ以外のタイミングでもよい。同様に、オフ時目標タイミングｔｖｔはオフ時許容期間Ｔｖ１内のうち電圧ピークタイミングＴｖｐ以外のタイミングでもよい。

○ ドレイン電流Ｉｄ及びソース－ドレイン間電圧Ｖｄｓを把握するための構成は任意である。例えば、ドライバ回路１２が電圧センサ１０７及び電流センサ１０６を有する構成でもよい。この場合、電圧端子１０５及び電流端子１０４を省略してもよい。

○ 制御回路１０３による利得Ｇの変更制御の具体的な構成は、ディレイ期間Ｔｄ１，Ｔｄ２をカウントする構成に限られず任意である。
例えば、制御回路１０３は、第１ディレイ期間Ｔｄ１をカウントする構成に代えて、ドレイン電流Ｉｄが予め定められた目標電流を超えたことに基づいて利得Ｇを変更してもよい。この場合、目標電流は、ドレイン電流Ｉｄが目標電流となるタイミングがオン時許容期間Ｔｉ１に含まれるように設定されているとよい。

例えば、制御回路１０３は、第２ディレイ期間Ｔｄ２をカウントする構成に代えて、ソース－ドレイン間電圧Ｖｄｓが予め定められた目標電圧よりも高い状態から目標電圧よりも低い状態に切り替わったことに基づいて利得Ｇを変更してもよい。この場合、目標電圧は、上記切り替わるタイミングがオフ時許容期間Ｔｖ１に含まれるように設定されているとよい。

○ 第１変更タイミングｔｉｘのフィードバック制御は必須ではない。すなわち、第１ディレイ期間Ｔｄ１は更新されない固定値であってもよい。同様に、第２変更タイミングｔｖｘのフィードバック制御は必須ではない。

○ 変換回路１００は、３つ以上の利得Ｇに変更可能な構成でもよい。例えば、変換回路１００は、利得を第１利得、第２利得、第３利得、第４利得のいずれかに変更可能な構成でもよい。この場合、第１利得＜第２利得＜第３利得＜第４利得でもよい。

かかる構成においては、制御回路１０３は、例えばスイッチング素子１１のターンオン時において利得Ｇを第１利得から第３利得に変更し、スイッチング素子１１のターンオフ時において利得Ｇを第４利得から第２利得に変更してもよい。また、制御回路１０３は、例えばスイッチング素子１１のターンオン時において利得Ｇを第１利得から第４利得に変更し、スイッチング素子１１のターンオフ時において利得Ｇを第３利得から第２利得に変更してもよい。

すなわち、スイッチング素子１１のターンオン時における変更前の利得と、スイッチング素子１１のターンオフ時における変更前の利得とは、異なっていてもよい。同様に、スイッチング素子１１のターンオン時における変更後の利得と、スイッチング素子１１のターンオフ時における変更後の利得とは、異なっていてもよい。

換言すれば、外部指令電圧Ｖｐの立ち上がり時に設定される「第１利得」と、外部指令電圧Ｖｐの立ち下がり時に設定される「第１利得」とは同一でもよいし、異なっていてもよい。同様に、外部指令電圧Ｖｐの立ち上がり時に設定される「第２利得」と、外部指令電圧Ｖｐの立ち下がり時に設定される「第２利得」とは同一でもよいし、異なっていてもよい。

○ 第１実施形態において、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、利得抵抗としての第１フィードバック抵抗Ｒ１に対して並列に接続されていてもよい。この場合であっても、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて分圧比が変更される。

○ 第２実施形態において、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、利得抵抗としての第５フィードバック抵抗Ｒ５に対して並列接続されてもよい。この場合であっても、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて電圧増幅回路１０２の増幅率が変更される。

すなわち、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、利得Ｇに関与する利得抵抗としてのフィードバック抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ７の少なくとも１つに対して並列に接続されていればよい。

○ 電圧増幅回路１０２は反転増幅回路でもよい。この場合、反転増幅回路から出力される電圧を反転させるインバータを有しているとよい。
○ 第１利得Ｇ１及び第２利得Ｇ２の具体的な数値は任意である。

○ スイッチング素子１１は、ＭＯＳＦＥＴに限られず任意であり、例えばＩＧＢＴでもよい。この場合、スイッチング素子１１のゲート端子が「制御端子」に対応し、スイッチング素子１１のコレクタ－エミッタ間を流れるコレクタ電流が「印加電流」に対応し、エミッタ端子が「印加端子」に対応する。

○ 信号ソース端子２３ｂは、複数のソース端子２３の１つであったが、これに限られない。例えば、スイッチング素子１１は、ドレイン電流Ｉｄが流れるメインソース端子２３ａと、メインソース端子２３ａとは別に設けられたゲートドライブ用端子とを有する構成においては、ゲートドライブ用端子を信号ソース端子２３ｂとして用いるとよい。ゲートドライブ用端子は、ケルビン端子、ケルビンソース端子ともいわれるものであり、ドレイン電流Ｉｄが流れないソース端子である。ゲートドライブ用端子は、例えばメインソース端子２３ａと比較して寄生インダクタンスＬｓが小さいものであってもよい。

○ インダクタンス成分Ｌ１は、例えば、寄生インダクタンスＬｓと他のインダクタンス成分を含んでいてもよい。例えば、スイッチング素子１１と蓄電装置２０３とを接続する配線上に、他のインダクタンス成分としてのフィードバック用のコイルを別途設けてもよい。

○ インダクタンス成分Ｌ１は寄生インダクタンスＬｓを含んでいなくてもよい。
○ 電流増幅回路８０を省略してもよい。
○ フィルタ回路５０を省略してもよい。

○ 分圧回路１０１を省略してもよいし、第６フィードバック抵抗Ｒ６又は第７フィードバック抵抗Ｒ７を省略してもよい。
○ スイッチング素子１１とドライバ回路１２とを接続する配線は、回路基板１３に形成された配線パターン３０に限られず、任意であり、例えばケーブルやバスバーなどでもよい。

○ 各スイッチング素子１１ｕ１～１１ｗ２はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置２０３の直流電力を異なる電圧の直流電力に変換するＤＣ／ＤＣコンバータを構成してもよい。すなわち、電力変換装置１０は、インバータに限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等任意である。換言すれば、電力変換装置１０は、直流電力又は交流電力を直流電力又は交流電力に変換するものでもよい。

○ 負荷は電動モータ２０１に限られず任意である。
○ 電力変換装置１０は、車両２００以外に搭載されてもよい。すなわち、電力変換装置１０は、車両２００に設けられた負荷以外の負荷を駆動させるものでもよい。

○ 各実施形態及び各別例を適宜組み合わせてもよい。例えば、変換回路１００は、分圧比を変更可能な分圧回路１０１と、増幅率を変更可能な電圧増幅回路１０２と、抵抗可変回路１２０とのうち少なくとも１つを有していてもよい。

次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
（イ）ドライバ回路は、印加電流を検出する電流センサの検出結果が入力される電流端子を有し、制御部は、電流端子から入力される検出結果に基づいて、利得の変更タイミングとオン時目標タイミングとのずれ期間を把握するとよい。

（ロ）ドライバ回路は、前記スイッチング素子の印加電圧を検出する電圧センサの検出結果が入力される電圧端子を有し、制御部は、電圧端子から入力される検出結果に基づいて、利得の変更タイミングとオフ時目標タイミングとのずれ期間を把握するとよい。

１０…電力変換装置、１１（１１ｕ１～１１ｗ２）…スイッチング素子、１２（１２ｕ１～１２ｗ２）…ドライバ回路、１３…回路基板、２１…ゲート端子（制御端子）、２３…ソース端子、４１…外部入力端子、４２…加算出力端子、４３…基準電位端子、４４…フィードバック入力端子、６０…加算回路、７１…外部入力ライン、７２…フィードバックライン、７２ｂ…フィードバック出力ライン、１００…変換回路、１０１，１１１…分圧回路、１０２，１１２…電圧増幅回路、１０３…制御回路（制御部）、１２０…抵抗可変回路、２００…車両、２０１…電動モータ（負荷）、２０３…蓄電装置、Ｖｐ…外部指令電圧、Ｖｂ…逆起電力、Ｖｆｂ…フィードバック電圧、Ｖａｄ…加算電圧、Ｖ０…基準電位、Ｌ１…インダクタンス成分、Ｌｓ…寄生インダクタンス、Ｒ１，Ｒ２…フィードバック抵抗（分圧抵抗）、Ｉｄ…ドレイン電流、Ｇ…利得、Ｇ１…第１利得、Ｇ２…第２利得、Ｑｘ…利得可変用スイッチング素子、Ｒｘ…利得可変用抵抗、ｔｉｐ…電流ピークタイミング、ｔｉｑ…電流ピーク前タイミング、ｔｉｔ…オン時目標タイミング、ｔｉｘ…第１変更タイミング、ｔｖｐ…電圧ピークタイミング、ｔｖｑ…電圧ピーク後タイミング、ｔｖｔ…オフ時目標タイミング、ｔｖｘ…第２変更タイミング、Ｔｉ１…オン時許容期間、Ｔｉ２…オン時目標期間、Ｔｖ１…オフ時許容期間、Ｔｖ２…オフ時目標期間、δＴ１，δＴ２…ずれ期間。

Claims (16)

1. 制御端子及び印加電流が流れる印加端子を有するスイッチング素子を駆動させるドライバ回路であって、
   外部指令電圧が入力される外部入力端子と、
   前記印加電流の変化により前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じる逆起電力が入力されるフィードバック入力端子と、
   前記逆起電力をフィードバック電圧に変換するものであって、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能な変換回路と、
   前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、
   前記変換回路の利得を制御する制御部と、
   を備え、
   前記変換回路が設定可能な前記利得には、第１利得と、前記第１利得よりも高い第２利得とが含まれており、
   前記外部指令電圧が立ち上がることに基づいて前記印加電流がピーク値となるタイミングを電流ピークタイミングとし、前記印加電流が流れ始めるタイミングよりも後であって前記電流ピークタイミングよりもオン時許容期間だけ前のタイミングを電流ピーク前タイミングとすると、
   前記制御部は、前記外部指令電圧が立ち上がる前に又は前記外部指令電圧が立ち上がることに基づいて前記利得を前記第１利得に設定し、前記電流ピーク前タイミングから前記電流ピークタイミングまでの前記オン時許容期間内に前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御することを特徴とするドライバ回路。
2. 前記制御部は、前記電流ピークタイミングに対して前記オン時許容期間よりも短いオン時目標期間だけ前のオン時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御するものである請求項１に記載のドライバ回路。
3. 前記オン時目標期間は、前記外部指令電圧が立ち上がってから前記オン時目標タイミングまでの期間よりも短い請求項２に記載のドライバ回路。
4. 前記制御部は、前記電流ピークタイミングをオン時目標タイミングとして当該オン時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御する請求項１に記載のドライバ回路。
5. 前記制御部は、前記外部指令電圧の第１立ち上がりにおいて、前記利得の変更タイミングと前記オン時目標タイミングとのずれ期間を把握し、前記第１立ち上がりの後の第２立ち上がりにおいて、前記変更タイミングが前記オン時目標タイミングに近づく又は一致するように前記ずれ期間に基づいて前記変更タイミングを調整する請求項２～４のうちいずれか一項に記載のドライバ回路。
6. 制御端子及び印加電流が流れる印加端子を有するスイッチング素子を駆動させるドライバ回路であって、
   外部指令電圧が入力される外部入力端子と、
   前記印加電流の変化により前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じる逆起電力が入力されるフィードバック入力端子と、
   前記逆起電力をフィードバック電圧に変換するものであって、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能な変換回路と、
   前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、
   前記変換回路の利得を制御する制御部と、
   を備え、
   前記変換回路が設定可能な前記利得には、第１利得と、前記第１利得よりも高い第２利得とが含まれており、
   前記外部指令電圧が立ち下がることに基づいて前記スイッチング素子の印加電圧がピーク値となるタイミングを電圧ピークタイミングとし、前記電圧ピークタイミングよりもオフ時許容期間だけ後のタイミングを電圧ピーク後タイミングとすると、
   前記オフ時許容期間は、前記電圧ピークタイミングから前記印加電流が０となるタイミングまでの期間よりも短く設定されており、
   前記制御部は、前記外部指令電圧が立ち下がる前に又は前記外部指令電圧が立ち下がることに基づいて前記利得を前記第２利得に設定し、前記電圧ピークタイミングから前記電圧ピーク後タイミングまでの前記オフ時許容期間内に前記利得が前記第２利得から前記第１利得となるように前記変換回路を制御することを特徴とするドライバ回路。
7. 前記制御部は、前記電圧ピークタイミングに対して前記オフ時許容期間よりも短いオフ時目標期間だけ後のオフ時目標タイミングにて前記利得が前記第２利得から前記第１利得に変更されるように前記変換回路を制御する請求項６に記載のドライバ回路。
8. 前記オフ時目標期間は、前記オフ時目標タイミングから前記印加電流が０となるタイミングまでの期間よりも短い請求項７に記載のドライバ回路。
9. 前記制御部は、前記電圧ピークタイミングをオフ時目標タイミングとして当該オフ時目標タイミングにて前記利得が前記第１利得から前記第２利得に変更されるように前記変換回路を制御する請求項６に記載のドライバ回路。
10. 前記制御部は、前記外部指令電圧の第１立ち下がりにおいて、前記利得の変更タイミングと前記オフ時目標タイミングとのずれ期間を把握し、前記第１立ち下がりの後の第２立ち下がりにおいて、前記利得の変更タイミングが前記オフ時目標タイミングに近づく又は一致するように前記ずれ期間に基づいて前記変更タイミングを調整する請求項７～９のうちいずれか一項に記載のドライバ回路。
11. 前記変換回路は、
    前記利得に関与する利得抵抗と、
    前記利得抵抗に対して並列に接続された利得可変用スイッチング素子及び利得可変用抵抗の直列接続体と、
    を備え、
    前記制御部は、前記利得可変用スイッチング素子を制御することにより前記利得を制御する請求項１～１０のうちいずれか一項に記載のドライバ回路。
12. 前記変換回路は、前記逆起電力を分圧する分圧回路を有し、前記分圧回路によって分圧された電圧を前記フィードバック電圧に変換するものであり、
    前記分圧回路は、前記利得抵抗として、互いに直列に接続された第１分圧抵抗及び第２分圧抵抗を備え、
    前記利得可変用スイッチング素子及び前記利得可変用抵抗の直列接続体は、前記第１分圧抵抗又は前記第２分圧抵抗に対して並列に接続されており、
    前記制御部は、前記利得可変用スイッチング素子を制御することにより前記分圧回路の分圧比を制御する請求項１１に記載のドライバ回路。
13. 前記変換回路は、
    前記逆起電力を分圧する分圧回路と、
    前記分圧回路によって分圧された電圧を増幅することにより前記フィードバック電圧を生成するものであって、増幅率が変更可能な電圧増幅回路と、
    を備え、
    前記制御部は、前記増幅率を制御することにより前記利得を制御する請求項１～１２のうちいずれか一項に記載のドライバ回路。
14. 前記スイッチング素子はＭＯＳＦＥＴであり、
    前記制御端子はゲート端子であり、
    前記印加電流は、前記スイッチング素子のソース－ドレイン間に流れるドレイン電流であり、
    前記印加端子はソース端子である請求項１～１３のうちいずれか一項に記載のドライバ回路。
15. 前記スイッチング素子はＩＧＢＴであり、
    前記制御端子はゲート端子であり、
    前記印加電流は、前記スイッチング素子のコレクタ－エミッタ間に流れるコレクタ電流であり、
    前記印加端子はエミッタ端子である請求項１～１３のうちいずれか一項に記載のドライバ回路。
16. 前記スイッチング素子と、
    請求項１～１５のうちいずれか一項に記載のドライバ回路と、
    を備えていることを特徴とする電力変換装置。

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