JP7278205B2

JP7278205B2 - 演算装置および演算装置の監視方法

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Publication number: JP7278205B2
Application number: JP2019224185A
Authority: JP
Inventors: 大田村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-12-12
Filing date: 2019-12-12
Publication date: 2023-05-19
Anticipated expiration: 2039-12-12
Also published as: JP2021093047A

Description

本願は、演算装置および演算装置の監視方法に関する。

近年、電子機器の多くがマイクロコンピュータなどの演算コアが搭載された演算装置で制御されている。このような演算装置においては、ノイズなどの影響で演算コアが正常に動作しなくなる場合がある。演算コアが搭載された演算装置において、ウォッチドッグタイマーを用いて演算コアの異常を監視する方法が知られている。ウォッチドッグタイマーとは、時間計測値が予め決められた時間を超過したときに異常を通知する監視機能を備えたタイマーである。このウォッチドッグタイマーは、監視対象である演算コアから時間計測をリセットすることができる。近年では、処理速度向上の要求、消費電力および発熱量の抑制、演算コアの性能向上の鈍化などの理由で、複数の演算コアが搭載された演算装置が実用化されている。また、搭載される演算コアの数も増加傾向にある。複数の演算コアが搭載された演算装置における異常を監視する方法として、複数の演算コアに対してウォッチドッグタイマーを用いた監視部をそれぞれ設ける方法が考えられる。しかしながら、演算コアごとに監視部を設ける構成は、監視部および通信線の増加に起因してコストが増加する。

このような問題に対処する方法として、複数の演算コアが搭載された演算装置において、１つの監視部で複数の演算コアの異常を監視する方法がある。例えば、共有メモリ上に複数の演算コアのそれぞれに対応するカウンタの更新領域を予め確保しておき、各演算コアは一定周期のタイミングで対応する更新領域のカウンタをリセットする。１つの監視部は、この更新領域のカウンタがリセットされているか否かを一定の時間間隔で監視している（例えば、特許文献１参照）。

特開２０１０－３３４７５号公報

従来の演算装置においては、共有メモリ上に複数の演算コアのそれぞれに対応するカウンタの更新領域を予め確保している。そのため、演算コアの増加に伴って共有メモリの使用量が増加するという問題がある。共有メモリの使用量を抑制する方法として演算コアのそれぞれに対応するメモリ領域を狭くする方法があるが、フォルスシェアリングによる処理速度の低下など性能劣化の問題がある。

本願は、上述の課題を解決するためになされたもので、複数の演算コアが搭載された演算装置において、１つの監視部で複数の演算コアの異常を監視することができ、かつ共有メモリの使用量を抑制することができると共に性能劣化も抑制することができる演算装置を提供することを目的とする。

本願に係る演算装置は、複数の演算コアと、時間計測を行い、時間計測値が予め決められた時間を超過したときに異常を通知するタイマー部とを有し、複数の演算コアはＩ／Ｏインタフェースを介してタイマー部に接続されている演算装置であって、複数の演算コアの１つの演算コアは当該演算コアで走行する監視部を有し、複数の演算コアの少なくとも１つの演算コアは当該演算コアで走行する応答部を有している。そして、監視部は応答部に問い合わせ信号を送信し、応答部は監視部からの問い合わせ信号に対して応答部が走行する演算コアが正常動作していることを示す応答信号を監視部に返信し、監視部は予め決められた一定時間内に問い合わせ信号を送信した全ての応答部から応答信号を受信した場合にタイマー部の時刻をリセットするリセット要求信号をＩ／Ｏインタフェースを介してタイマー部に送信する。

本願の演算装置においては、演算コアの応答部は監視部からの問い合わせ信号に対して応答信号を返信するので、共有メモリにカウンタの更新領域を予め確保する必要がない。その結果、１つの監視部で複数の演算コアの異常を監視することができ、かつ共有メモリの使用量を抑制することができると共に性能劣化も抑制することができる。

実施の形態１に係る演算装置の構成図である。実施の形態１に係る演算装置の処理を示すフローチャートである。実施の形態２に係る演算装置の構成図である。実施の形態２に係る演算装置の処理を示すフローチャートである。実施の形態３の演算装置における割り込みベクタ表を示す図である。実施の形態４に係る演算装置の構成図である。

以下、本願を実施するための実施の形態に係る演算装置について、図面を参照して詳細に説明する。なお、各図において同一符号は同一もしくは相当部分を示している。

実施の形態１．
図１は、実施の形態１に係る演算装置の構成図である。図１に示す演算装置１は、４つの演算コアが搭載されている。４つの演算コアを第０演算コア１０、第１演算コア１１、第２演算コア１２および第３演算コア１３とする。４つの演算コアは、Ｉ／Ｏインタフェース１４を介してタイマー部１５に接続されている。また、４つの演算コアおよびＩ／Ｏインタフェース１４は、再起動処理部１６に接続されている。

４つの演算コアは、例えばＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）に組み込まれた演算回路である。Ｉ／Ｏインタフェース１４は、双方向接続で信号を取り交わす機器である。タイマー部１５は、ウォッチドッグタイマーである。このタイマー部１５は、常に時間計測を行っており、時間計測値がリセットされずに予め決められた時間を超過すると外部に異常発生を通知する。再起動処理部１６は、タイマー部１５から異常発生の通知を受け取ると演算装置１の再起動を実施する。

演算装置１には、演算装置１の動作を司るＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）２がインストールされている。また、第０演算コア１０は監視部２０を、第１演算コア１１は第１応答部２１を、第２演算コア１２は第２応答部２２を、および第３演算コア１３は第３応答部２３をそれぞれ有している。この監視部２０、第１応答部２１、第２応答部２２および第３応答部２３は、それぞれの演算コアの上で走行するプロセスとして実現される。監視部２０は、第１応答部２１、第２応答部２２および第３応答部２３のそれぞれに対して、対応する演算コアが正常に動作しているか否かの問い合わせ信号を送信する。第１応答部２１、第２応答部２２および第３応答部２３は、監視部２０からの問い合わせ信号を受信すると対応する演算コアが正常に動作している場合は応答信号を監視部２０へ返信する。

図２は、本実施の形態の演算装置１において、監視部２０、第１応答部２１、第２応答部２２および第３応答部２３の処理を示すフローチャートである。第１応答部２１、第２応答部２２および第３応答部２３は、同じ処理を行う。そのため、図２に示す応答部の処理は、３つの応答部のうちの１つの応答部の処理を示している。

監視部２０は、走行開始後にステップＳ２０１において、ＯＳ２からの通信待ち状態に移行する。監視部２０は、ＯＳ２からの周期的な通知を受け取るとステップＳ２０２において、周期的な監視処理の走行を開始する。周期的な監視処理の走行の開始は、タイマー割込み、一定の経過時間後のポーリングなどで実現される。一方、各応答部は、走行開始後にステップＳ２１１において、監視部２０からの通信待ち状態に移行する。監視部２０は、ステップＳ２０３において、各応答部に対してＩＰＩ（Ｉｎｔｅｒ-ＰｒｏｃｅｓｓｏｒＩｎｔｅｒｒｕｐｔ）を用いた通信で問い合わせ信号を送信する。通信にＩＰＩを用いることで、各演算コアで実施される他の処理に対して悪影響を与えることを最小限に抑えることができる。各応答部は、ステップＳ２１２において、監視部２０からの問い合わせ信号を受信して通信待ち状態から走行を開始する。各応答部は、ステップＳ２１３において、対応する演算コアの動作状態に関する応答信号をＩＰＩを用いた通信で監視部２０へ送信する。このとき、対応する演算コアが正常に動作している場合、応答部は例えばデジタル信号のＨを監視部２０へ送信する。仮に演算コアが正常に動作していない場合、その演算コアで走行している応答部は監視部２０へ応答信号を送信することができなくなる。監視部２０は、ステップＳ２０４において、各応答部からの応答信号を受信する。さらに監視部２０は、ステップＳ２０５において、一定時間内に全ての応答部から応答信号を受信したか否かを判定する。ステップＳ２０５において、監視部２０が一定時間内に全ての応答部から応答信号を受信した場合（ＹＥＳ）、監視部２０は、ステップＳ２０６において、タイマー部１５の時刻をリセットする。このとき、監視部２０は、Ｉ／Ｏインタフェース１４を介してタイマー部１５に時間計測値のリセットを要求する。その後、監視部２０は、ステップＳ２０１のＯＳ２からの通信待ち状態に移行する。ステップＳ２０５において、監視部２０が予め決められた一定時間内に全ての応答部から応答信号を受信できなかった場合（ＮＯ）、監視部２０は、ステップＳ２０１のＯＳ２からの通信待ち状態に移行する。

なお、ステップＳ２０５における予め決められた一定時間とは、例えばステップＳ２０３で問い合わせ信号を発信したときに計測が開始される経過時間に対して設定された時間である。

タイマー部１５は、時間計測値がリセットされずに予め決められた時間を超過すると、Ｉ／Ｏインタフェース１４を介して再起動処理部１６に異常発生を通知する。再起動処理部１６は、異常発生の通知を受け取ると演算装置の再起動を実施する。再起動処理部１６は、ＯＳ２内のハンドラ、またはハードウェアで構成することができる。

本実施の形態の演算装置においては、全ての演算コアが正常に動作している場合は、一定時間の周期でタイマー部１５の時間計測値がリセットされる。そのため、タイマー部１５が異常発生の通知を発信することはない。一方、応答部を有する複数の演算コアのうちいずれか１つの演算コアに異常が発生した場合、タイマー部１５の時間計測値はリセットされない。そのため、タイマー部１５は、時間計測値が予め決められた時間を超過した場合には異常発生の通知を発信する。

また、監視部２０を有する第０演算コア１０に異常が発生した場合、監視部２０はステップＳ２０３からステップＳ２０６までの処理を実施することができない。その結果、タイマー部１５の時刻はリセットされないので、タイマー部１５は異常発生の通知を発信することになる。このようにして演算装置１は、１つの監視部で複数の演算コアの異常を監視することができる。

本実施の形態の演算装置においては、演算コアの応答部は監視部からの問い合わせ信号に対して応答信号を返信するので、共有メモリにカウンタの更新領域を予め確保する必要がない。その結果、１つの監視部で複数の演算コアの異常を監視することができ、かつ共有メモリの使用量を抑制することができると共に性能劣化も抑制することができる。

なお、本実施の形態の演算装置においては、タイマー部からの異常発生の通知を受け取ると再起動処理部が再起動を実施しているが、必ずしも再起動を実施する必要はない。演算装置は、タイマー部が異常発生を通知したときに再起動を促すための警報音を発生したり、警報画像を表示したりしてもよい。
また、本実施の形態の演算装置においては、監視部を有する演算コア以外の全ての演算コアが応答部を有しているが、監視する必要のある演算コアのみが応答部を有していてもよい。

実施の形態２．
図３は、実施の形態２に係る演算装置の構成図である。図３に示す演算装置１の基本的な構成は実施の形態１の演算装置と同様であるが、ＯＳがインストールされていない点で異なっている。第０演算コア１０における監視部２０の監視処理は、演算装置１のメイン処理の中の１つの処理として実行される。また、第１演算コア１１、第２演算コア１２および第３演算コア１３における応答部の処理は、割り込みハンドラ処理として実行される。このとき、全ての演算コアの割り込みベクタ表において、１つのエントリを監視部と各応答部との通信に利用する。このようにすることで、演算コアの数が増えても対応が容易となる。

図４は、本実施の形態の演算装置において、監視部２０、第１応答部２１、第２応答部２２および第３応答部２３の処理を示すフローチャートである。第１応答部２１、第２応答部２２および第３応答部２３は、同じ処理を行う。そのため、図４に示す応答部の処理は、３つの応答部のうちの１つの応答部の処理を示している。

演算装置１は、監視部２０の監視処理以外のメイン処理を実行しているとする。監視部２０は、ステップＳ４０１において、各応答部に通信するタイミングであるか否かを判定する。監視部２０が各応答部に通信するタイミングであるか否かは、他のメイン処理が実行された後の経過時間などで判断することができる。ステップＳ４０１において、監視部２０が各応答部に通信するタイミングと判定された場合（ＹＥＳ）、監視部２０は、ステップＳ４０２において、各応答部に対してＩＰＩを用いた通信で問い合わせ信号を送信する。各応答部は、ステップＳ４１１において、監視部２０からの問い合わせ信号を受信する。ステップＳ４０１において、監視部２０が各応答部に通信するタイミングではないと判定された場合（ＮＯ）、監視部２０は、ステップＳ４０１に戻る。各応答部は、ステップＳ４１２において、割り込みハンドラ処理として対応する演算コアの動作状態に関する応答信号をＩＰＩを用いた通信で監視部２０へ送信する。このとき、対応する演算コアが正常に動作している場合、応答部は例えばデジタル信号のＨを監視部２０へ送信する。仮に演算コアが正常に動作していない場合、その演算コアで走行している応答部は監視部２０へ応答信号を送信することができなくなる。監視部２０は、ステップＳ４０３において、各応答部からの応答信号を受信する。さらに、監視部２０は、ステップＳ４０４において、予め決められた一定時間内に全ての応答部から応答信号を受信したか否かを判定する。ステップＳ４０４において、監視部２０が一定時間内に全ての応答部から応答信号を受信した場合（ＹＥＳ）、監視部２０は、ステップＳ４０５において、タイマー部１５の時刻をリセットする。このとき、監視部２０は、Ｉ／Ｏインタフェース１４を介してタイマー部１５に時間計測値のリセットを要求する。その後、監視部２０は、ステップＳ４０１の各応答部に通信するタイミングであるか否かを判定する状態に移行する。ステップＳ４０４において、監視部２０が一定時間内に全ての応答部から応答信号を受信できなかった場合（ＮＯ）、監視部２０は、ステップＳ４０１の各応答部に通信するタイミングであるか否かを判定する状態に移行する。

タイマー部１５は、時間計測値がリセットされずに予め決められた時間を超過すると、Ｉ／Ｏインタフェース１４を介して再起動処理部１６に異常発生を通知する。再起動処理部１６は、異常発生の通知を受け取ると演算装置の再起動を実施する。

実施の形態３．
実施の形態３に係る演算装置の構成は、実施の形態２の演算装置と同様である。本実施の形態の演算装置は、演算コアの割り込みベクタ表を利用して異常が発生した演算コアを特定する機能が加えられたものである。

図５は、本実施の形態の演算装置における第０演算コアの割り込みベクタ表を示す図である。図５に示すように、第０演算コアの割り込みベクタ表５００には、第１演算コアからの割り込み、第２演算コアからの割り込みおよび第３演算コアからの割り込みにそれぞれ対応した３つのエントリ５０１、エントリ５０２およびエントリ５０３が設定されている。この３つのエントリ５０１、エントリ５０２およびエントリ５０３には、それぞれ第１割り込みハンドラ、第２割り込みハンドラおよび第３割り込みハンドラのアドレスが保持されている。本実施の形態において、第１演算コアからの割り込み、第２演算コアからの割り込みおよび第３演算コアからの割り込みは、それぞれ第１応答部２１から送信される応答信号、第２応答部２２から送信される応答信号および第３応答部２３から送信される応答信号である。例えば、第１演算コアからの割り込みがあった場合、第０演算コアの割り込みベクタ表５００のエントリ５０１を参照し、エントリ５０１に保持されているアドレスに基づいて第１割り込みハンドラが呼び出される。監視部２０は、第１割り込みハンドラの呼び出しを参照して第１応答部から応答信号を受信したと判断する。同様に、第２演算コアからの割り込みがあった場合は第２割り込みハンドラが呼び出され、第３演算コアからの割り込みがあった場合は第３割り込みハンドラが呼び出される。このとき、割り込みベクタ表５００のエントリ番号を参照することで、どの演算コアの応答部から応答信号を受信したかを特定することができる。そのため、異常が発生したために応答することができなかった演算コアを特定することができる。

本実施の形態の演算装置においては、演算コアの応答部は監視部からの問い合わせ信号に対して応答信号を返信するので、共有メモリにカウンタの更新領域を予め確保する必要がない。その結果、１つの監視部で複数の演算コアの異常を監視することができ、かつ共有メモリの使用量を抑制することができると共に性能劣化も抑制することができる。
また、演算コアの割り込みベクタ表を利用して異常が発生した演算コアを特定することもできる。

実施の形態４．
図６は、実施の形態４に係る演算装置の構成図である。図６に示す演算装置１の基本的な構成は実施の形態１の演算装置と同様であり、第０演算コア１０が第０応答部６０を有している点が異なっている。この第０応答部６０は、他の応答部と同様に、対応する第０演算コア１０の上で走行するプロセスとして実現される。監視部２０は、第１応答部２１、第２応答部２２および第３応答部２３に対する処理と同様に、第０応答部６０に対しても対応する演算コアが正常に動作しているか否かの問い合わせ信号を送信する。第０応答部６０は、監視部２０からの問い合わせ信号を受信すると対応する演算コアが正常に動作している場合は応答信号を送信する。なお、監視部２０と第０応答部６０とは同じ第０演算コア１０に含まれているので、監視部２０と第０応答部６０との間の通信はＩＰＩを用いる必要はなく、同じ第０演算コア１０の割り込み処理で実施することができる。

さらに、本実施の形態の演算装置は全ての演算コアがそれぞれ応答部を有しているので、監視部を有する演算コアは１つの演算コアに限定されない。そのため、演算装置が稼働中であっても監視部を有する演算コアを変更することができるので、監視部を有する演算コアに対して演算処理が集中する場合には監視部を別の演算コアに変更することができる。その結果、特定の演算コアに演算処理が集中することを避けることができ、演算処理速度低下などの性能低下を最小限にすることができる。

さらには、監視部を有する演算コアを変更することができるので、電源が投入された状態で演算コアを着脱することができるホットプラグ機能をこの演算装置に付与することもできる。

本願は、様々な例示的な実施の形態が記載されているが、１つまたは複数の実施の形態に記載された様々な特徴、態様、および機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
したがって、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１演算装置、２ＯＳ、１０第０演算コア、１１第１演算コア、１２第２演算コア、１３第３演算コア、１４Ｉ／Ｏインタフェース、１５タイマー部、１６再起動処理部、２０監視部、２１第１応答部、２２第２応答部、２３第３応答部、６０第０応答部、５００割り込みベクタ表、５０１、５０２、５０３エントリ。

Claims

複数の演算コアと、
時間計測を行い、時間計測値が予め決められた時間を超過したときに異常を通知するタイマー部とを有し、複数の前記演算コアはＩ／Ｏインタフェースを介して前記タイマー部に接続されている演算装置であって、
複数の前記演算コアの１つの前記演算コアは当該演算コアで走行する監視部を有し、複数の前記演算コアの少なくとも１つの前記演算コアは当該演算コアで走行する応答部を有し、
前記監視部は前記応答部に問い合わせ信号を送信し、前記応答部は前記監視部からの前記問い合わせ信号に対して前記応答部が走行する前記演算コアが正常動作していることを示す応答信号を前記監視部に返信し、前記監視部は予め決められた一定時間内に前記問い合わせ信号を送信した全ての前記応答部から前記応答信号を受信した場合に前記タイマー部の時刻をリセットするリセット要求信号を前記Ｉ／Ｏインタフェースを介して前記タイマー部に送信することを特徴とする演算装置。
前記監視部が行う前記応答部への前記問い合わせ信号の送信および前記応答部から前記応答信号の受信は前記演算装置のメイン処理の１つとして実行され、前記応答部が行う前記問い合わせ信号に対する前記応答信号の返信は割り込みハンドラ処理として実行されることを特徴とする請求項１に記載の演算装置。
前記監視部は、前記監視部が走行する前記演算コアの割り込みベクタ表を用いて前記応答信号を返信した前記応答部を特定することを特徴とする請求項２に記載の演算装置。
全ての前記演算コアは、当該演算コアで走行する応答部を有することを特徴とする請求項１から３のいずれか１項に記載の演算装置。
前記タイマー部から異常の通知を受け取ると前記演算装置を再起動する再起動処理部をさらに備えたことを特徴とする請求項１から４のいずれか１項に記載の演算装置。
複数の演算コアと、時間計測を行い、時間計測値が予め決められた時間を超過したときに異常を通知するタイマー部とを有し、複数の前記演算コアはＩ／Ｏインタフェースを介して前記タイマー部に接続されている演算装置の監視方法であって、
複数の前記演算コアの少なくとも１つの前記演算コアに問い合わせ信号を送信するステップと、
前記問い合わせ信号に対して前記演算コアが正常動作していることを示す応答信号を返信するステップと、
予め決められた一定時間内に前記問い合わせ信号を送信したすべての前記演算コアから前記応答信号を受信した場合に前記タイマー部の時刻をリセットするリセット要求信号を前記Ｉ／Ｏインタフェースを介して前記タイマー部に送信するステップとを備えたことを特徴とする演算装置の監視方法。