JP2009217435A - 制御方法、情報処理装置及びストレージシステム - Google Patents

Abstract

【課題】プロセッサに接続されたバス等の異常によりエラーが発生した場合であっても、確実にエラー状況の収集してエラー要因の切り分けを可能とすることを目的とする。
【解決手段】第１及び第２のプロセッサと複数の装置部分を有する情報処理装置の制御方法において、第１のプロセッサと第１のバスを介して接続された装置部分間の異常を第１のプロセッサにより検知し、第１のプロセッサが異常を検知すると、第1のプロセッサと第２のバスを介して接続された第２のプロセッサに対して第１のプロセッサから異常通知を行い、異常通知に基づいて異常に関するエラーログを第２のプロセッサにより第２のバスを介して取得する。
【選択図】図２

Description

本発明は、制御方法、情報処理装置及びストレージシステムに係り、特にサーバ等の情報処理装置の制御方法、そのような制御方法を用いる情報処理装置、及びそのような情報処理装置を含むストレージシステムに関する。

近年、サーバ等の情報処理装置（又は、コンピュータ）が大型化するに伴い、情報処理装置に搭載される集積回路（ＩＣ：Integrated Circuit）の種類及び数量は増加の一途をたどっている。

図１は、従来の情報処理装置の一例を示すブロック図である。図１に示す情報処理装置１は、外部インタフェース（Ｉ／Ｆ：Interface）２を介して外部装置３に接続されておりストレージシステムの一部を構成する。外部装置３は、例えばホスト装置又はストレージ装置である。外部装置３が情報処理装置１と同じ構成を有する場合には、多重化されたストレージシステムが構成される。

情報処理装置１は、図１に示す如く接続されたプロセッサ１１、ブリッジ回路１２、メモリ１３、大規模集積回路（ＬＳＩ：Large Scale Integrated Circuit）１４−１〜１４−Ｍ（Ｍは０を除く自然数）、スイッチ回路１５−１〜１５−Ｎ（Ｎは０を除く自然数）、データバス１６，１７、サイドバンドＩ／Ｆ１８、及び内部Ｉ／Ｆ１９を有する。ＭとＮは、Ｍ＝ＮであってもＭ≠Ｎであっても良い。

図１において、Ｆ１はプロセッサ１１とブリッジ回路１２との間のデータバス１６で発生した異常、Ｆ２はブリッジ回路１２とＬＳＩ１４−１との間のデータバス１７で発生した異常を示す。異常Ｆ１，Ｆ２のように、プロセッサ１１に接続された主となるデータバス１６，１７に影響を及ぼすエラーが発生した場合、プロセッサ１１からデータバス１６，１７を用いて情報処理装置１内の全ての装置部分のエラー要因情報を取得することが難しい。このような場合には、メモリ１３にエラーログが残らない可能性が高く、エラー要因の切り分けが難しくなる。

又、データバス１６，１７等にエラーが発生した場合、プロセッサ１１がエラーの発生しているデータバスを用いてＬＳＩ１４−１〜１４−Ｍにアクセスしようとすると、一旦バスリセットをかける必要がある。しかし、バスリセットをかけてしまうと、ＬＳＩ１４−１〜１４−Ｍ中のエラー情報等もリセットされる可能性がある。このため、バスリセット後にプロセッサ１１がＬＳＩ１４−１〜１４−Ｍをアクセスしても、エラー情報を取得できない場合がある。

単一部位の故障によりシステム停止とならないようにするバス制御装置の一例が特許文献１にて提案されている。又、高機能・高性能なストレージシステムの持つ機能を安価なストレージシステム内で実現させるデータ処理システムの一例が特許文献２にて提案されている。
特開平８−３０５６４１号公報 特開２００６−６５７０９号公報

従来の情報処理装置では、プロセッサに接続された主となるデータバス等の異常によりエラーが発生した場合、エラー状況の収集ができないとエラー要因の切り分けが困難であるという問題があった。

そこで、本発明は、プロセッサに接続されたバス等の異常によりエラーが発生した場合であっても、確実にエラー状況を収集してエラー要因の切り分けを可能とする制御方法、情報処理装置及びストレージシステムを提供することを目的とする。

本発明の一観点によれば、第１及び第２のプロセッサと複数の装置部分を有する情報処理装置の制御方法であって、該第１のプロセッサと第１のバスを介して接続された該装置部分間の異常を該第１のプロセッサにより検知するステップと、該第１のプロセッサが該異常を検知すると、該第1のプロセッサと第２のバスを介して接続された該第２のプロセッサに対して該第１のプロセッサから異常通知を行うステップと、該異常通知に基づいて該異常に関するエラーログを該第２のプロセッサにより該第２のバスを介して取得するステップとを含む制御方法が提供される。

本発明の一観点によれば、第１のプロセッサと、第１のバスと、該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、第２のバスと、該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを備え、該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると、該第２のバスを介して該第２のプロセッサに対して異常通知を行い、該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得する情報処理装置が提供される。

本発明の一観点によれば、記憶装置と、該記憶装置へのアクセスを制御をする情報処理装置とを備え、該情報処理装置は、第１のプロセッサと、第１のバスと、該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、第２のバスと、該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを有し、該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると、該第２のバスを介して該第２のプロセッサに対して異常通知を行い、該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得するストレージシステムが提供される。

開示の制御方法、情報処理装置及びストレージシステムによれば、プロセッサに接続されたバス等の異常によりエラーが発生した場合であっても、確実にエラー状況の収集してエラー要因の切り分けを可能とすることができる。

第１及び第２のプロセッサと複数の装置部分を有する情報処理装置を制御する際に、第１のプロセッサと第１のバスを介して接続された装置部分間の異常を第１のプロセッサにより検知する。第１のプロセッサが異常を検知すると、第1のプロセッサと第２のバスを介して接続された第２のプロセッサに対して第１のプロセッサから異常通知を行う。第２のプロセッサは、異常通知に基づいて異常に関するエラーログを第２のバスを介して取得する。

これにより、第１のプロセッサに接続された第１のバス等の異常によりエラーが発生した場合であっても、確実にエラー状況の収集してエラー要因の切り分けを可能とすることができる。

以下に、本発明の制御方法、情報処理装置及びストレージシステムの各実施例を、図２以降と共に説明する。

図２は、本発明の第１実施例を示すブロック図である。図２に示す情報処理装置２１−１は、外部インタフェース（Ｉ／Ｆ：Interface）２２（又は、外部バス２２）を介して外部装置２３に接続されている。外部装置２３は、例えばホスト装置又はストレージ装置である。外部装置２３が情報処理装置２１−１と同じ構成を有する場合には、情報処理装置２１−１及び外部装置２３により多重化されたストレージシステムが構成可能となる。情報処理装置２１−１は、情報処理装置２１−１自体でストレージシステムを構成するものであっても、ストレージシステムの一部を構成するものであっても良い。

情報処理装置２１−１は、図２に示す如く接続された主プロセッサ２１１、ブリッジ回路２１２、メモリ２１３、大規模集積回路（ＬＳＩ：Large Scale Integrated Circuit）２１４−１〜２１４−Ｍ（Ｍは０を除く自然数）、スイッチ回路２１５−１〜２１５−Ｎ（Ｎは０を除く自然数）、データバス２１６，２１７、サイドバンドＩ／Ｆ（又は、サイドバンドバス）２１８、内部Ｉ／Ｆ（又は、内部バス）２１９、副プロセッサ２２１、メモリ２２３及び制御線２４０を有する。主プロセッサ２１１及び副プロセッサ２２１は、いずれも汎用プロセッサにより実現できる。ＭとＮは、Ｍ＝ＮであってもＭ≠Ｎであっても良い。

主プロセッサ２１１は、情報処理装置２１−１全体の動作を制御する。情報処理装置２１−１がストレージシステムを構成する場合には、主プロセッサ２１１はＬＳＩ２１４−１〜２１４−Ｍ内の記憶装置及び／又は外部装置２３内の記憶装置へのアクセスを制御して、所望の記憶装置へデータを書き込んだり、所望の記憶装置からデータを読み出したりする。ブリッジ回路２１２は、主プロセッサ２１１とメモリ２１３及び各ＬＳＩ２１４−１〜２１４−Ｍとを相互接続する。メモリ２１３は、主プロセッサ２１１が採取したエラーログ等を格納する。ＬＳＩ２１４−１〜２１４−Ｍは、各種回路により実現可能であり、回路自体の種類及び動作は特に限定されない。各ＬＳＩ２１４−１〜２１４−Ｍは、例えばメモリ等の記憶装置を含んでも良い。又、ＬＳＩ２１４−１〜２１４−Ｍは、互いに異なる動作を実行可能な異なる構成の回路であっても、同じ動作を実行可能な同じ構成の回路であっても良い。ＬＳＩ２１４−１〜２１４−Ｍが同じ動作を事項可能な同じ構成の回路で構成されている場合には、情報処理装置２１−１内で冗長構成を有する回路部を実現できる。スイッチ回路２１５−１〜２１５−Ｎは、情報処理装置２１−１と外部装置２３の外部Ｉ／Ｆ２２を介した接続、即ち、情報処理装置２１−１と外部Ｉ・Ｆ２２との接続を切り離す機能を有し、同様の機能を有するリピータ回路等の接続制御回路で置き換えられても良い。

主プロセッサ２１１と副プロセッサ２２１は、サイドバンドＩ／Ｆ２１８を介して接続されている。サイドバンドＩ／Ｆ２１８は、既存の汎用プロセッサに設けられている既存のＩ／Ｆであり、通常は制御対象デバイスの設定等の比較的低速の動作で使用されるものである。本実施例では、このサイドバンドＩ／Ｆ２１８を有効利用する。

このようなサイドバンドＩ／Ｆ２１８の規格としては、例えばPhilips
Semiconductor社によってI2C-Bus Specification Version 2.1で規格化されたＩ２Ｃ（又は、Ｉ^２Ｃ，Interface Integrated Circuit）、又は、一般化されたＴＷＩ（Two-Wire
Interface）等が知られている。Ｉ２Ｃは半二重、マルチドロップで１００ｋＨｚ〜４００ｋＨｚの比較的低速で動作し、クロック（ＳＣＬ：Serial Clock Line）とデータ（ＳＤＡ：Serial Data Lines）の２本の信号線（接地線は除く）を転送される信号により制御される。

副プロセッサ２２１は、主となるデータバス２１６，２１７とは独立しており、これらのデータバス２１６，２１７を監視して制御する。副プロセッサ２２１は、サイドバンドＩ／Ｆ２１８を介して主プロセッサ２１１やＬＳＩ２１４−１〜２１４−Ｍ等を含む情報処理装置２１−１内の各装置部分の情報にアクセス可能である。各装置部分の情報は、各装置部分の状態に関する情報等を含み、各装置部分内に設けられたレジスタ（図示せず）に格納されているので、各装置部分の情報はこのレジスタにアクセスすることで取得可能である。図２の例では、副プロセッサ２２１は、サイドバンドＩ／Ｆ２１８を介して主プロセッサ２１１、ブリッジ回路２１２、ＬＳＩ２１４−１〜２１４−Ｍ及びスイッチ回路２１５−１〜２１５−Ｎの情報にアクセス可能である。

例えば、図２において主となるデータバス２１６，２１７で故障等を含む異常が発生した場合、副プロセッサ２２１はサイドバンドＩ／Ｆ２１８より情報処理装置２１−１内の各装置部分の情報を取得すると共に、イネーブル（Enable）制御信号を制御線２４０を介してスイッチ回路２１５−１〜２１５−Ｎに供給してスイッチ回路２１５−１〜２１５−Ｎをオフ状態に制御することで外部Ｉ／Ｆ２２から切り離す。イネーブル制御信号には、既存の一般的なデバイスで用いられているイネーブル制御信号と同様の信号を使用できる。

サイドバンドＩ／Ｆ２１８のデータ転送速度は、データバス２１６，２１７のデータ転送速度と比べると低速である。このように、転送速度の異なるデータバス（又は、Ｉ／Ｆ）を情報処理装置２１−１内で組み合わせ、データバス上を転送されるデータの特性や量等に応じた回路設計を行うことで、比較的低コストの情報処理装置２１−１を実現することができる。又、転送速度の異なるデータバスを情報処理装置２１−１内で適切に組み合わせることで、データバス上のエラーの伝播を抑制することもできる。

図３は、本実施例の副プロセッサ２２１の動作を説明するフローチャートである。図３において、ステップＳ１は、サイドバンドＩ／Ｆ２１８を介して情報処理装置２１−１の各装置部分からエラー通知を受信したか否かを判定すると共に、受信したエラー通知が示すエラーの種類を判別する。エラー通知は、例えば主プロセッサ２１１とブリッジ回路２１２を接続するデータバス２１６で発生した異常、或いは、ブリッジ回路２１２と各ＬＳＩ２１４−１〜２１４−Ｍを接続するデータバス２１７で発生した異常によりデータバス２１６又はデータバス２１７に影響を及ぼすエラーが発生した場合に行われる。又、エラー通知は、情報処理装置２１−１の各装置部分（例えば、主プロセッサ２１１）自体の異常によりエラーが発生した場合に行われる。

ステップＳ１の判定結果がＹＥＳであると、ステップＳ２は、サイドバンドＩ／Ｆ２１８を介して主プロセッサ２１１から受けた通知に基づき、主プロセッサ２１１が情報処理装置２１−１と外部Ｉ／Ｆ２２との接続を切り離すことができるか否かを判定する。副プロセッサ２２１が主プロセッサ２１１から受ける通知には、主プロセッサ２１１がスイッチ回路２１５−１〜２１５−Ｎをオフ状態に制御可能であるか否かを示す情報が含まれる。

ステップＳ１においてエラーの種類が例えば主となるデータバス２１６又は２１７に起因しないものであると判別されており、ステップＳ２の判定結果がＹＥＳであると、ステップＳ３は、主プロセッサ２１１による制御線２４０を介したスイッチ回路２１５−１〜２１５−Ｎのオフ状態への制御、即ち、情報処理装置２１−１と外部Ｉ／Ｆ２２との接続の切り離しを許容し、副プロセッサ２２１からのスイッチ回路２１５−１〜２１５−Ｎの制御は行わない。

一方、ステップＳ１においてエラーの種類が例えば主となるデータバス２１６又は２１７に起因するものであると判別されており、ステップＳ２の判定結果がＮＯであると、ステップＳ４は、副プロセッサ２２１による制御線２４０を介したスイッチ回路２１５−１〜２１５−Ｎのオフ状態への制御、即ち、情報処理装置２１−１と外部Ｉ／Ｆ２２との接続の切り離しを行う。ステップＳ３又はＳ４の後、処理はステップＳ５へ進む。尚、主プロセッサ２１１がスイッチ回路２１５−１〜２１５−Ｎをオフ状態に制御可能であるか否かを示す情報を含む通知が得られない場合も、ステップＳ２の判定結果はＮＯとなることは言うまでもない。

ステップＳ５は、サイドバンドＩ／Ｆ２１８を介して主プロセッサ２１１から受けた通知に基づき、主プロセッサ２１１がエラーログを採取可能であるか否かを判定する。副プロセッサ２２１が主プロセッサ２１１から受ける通知には、主プロセッサ２１１がエラーログを採取可能であるか否かを示す情報が含まれる。

ステップＳ５の判定結果がＹＥＳであると、ステップＳ６は、主プロセッサ２１１によるデータバス２１６，２１７及び／又はサイドバンドＩ／Ｆ２１８を介したエラーログの採取を許容し、主プロセッサ２１１が情報処理装置２１−１内の対象装置部分をアクセスして採取したエラーログはメモリ２１３に格納される。通常、副プロセッサ２２１より主プロセッサ２１１の方がエラーログのより詳細な情報を採取可能であるため、主プロセッサ２１１によるエラーログの採取が可能な場合には他の障害と同様に主プロセッサ２１１からエラーログを採取する。一方、ステップＳ５の判定結果がＮＯであると、ステップＳ７は、副プロセッサ２２１によりサイドバンドＩ／Ｆ２１８を介して情報処理装置２１−１内の対象装置部分をアクセスしてエラーログを採取し、採取したエラーログをメモリ２２３に格納する。ステップＳ６又はＳ７の後、処理は終了する。エラーログには、エラー要因を含む情報が含まれる。

このように、本実施例によれば、サイドバンドＩ／Ｆ２１８を用いることで、例えば主となるデータバス２１６又は２１７の異常によりエラーが発生した場合であっても、情報処理装置２１−１内の多くの装置部分のレジスタはサイドバンドＩ／Ｆ２１８からアクセスすることが可能であるため、異常に起因するエラー状況を確実に収集してエラー要因の切り分けを行うことが可能となる。

ところで、図１に示す従来例では、主プロセッサ１１に接続された主となるデータバス１６又は１７に起因するエラーが発生した後に、外部Ｉ／Ｆ２を介して壊れたデータや誤ったデータ等の不正データを出力したり、情報処理装置１内でエラーが発生している状態であるにもかかわらず情報処理装置１が外部装置３からの要求に応答してしまう可能性がある。又、主となるデータバス１６，１７に影響を及ぼすエラーが発生した場合、外部装置３との通信を速やかに切断しなければ誤ったデータ等が外部装置３へ出力されて例えばストレージシステム全体に悪影響を及ぼす可能性がある。

これに対し、本実施例では、例えば主となるデータバス２１６又は２１７で異常が発生した場合、情報処理装置２１−１と外部Ｉ／Ｆ２２の接続を切り離すことで、外部Ｉ／Ｆ２２を介して不正データを出力したり、情報処理装置２１−１内でエラーが発生している状態であるにもかかわらず情報処理装置２１−１が外部装置２３からの要求に応答してしまうことを確実に防止できる。

図４は、本実施例の動作を説明するタイムチャートである。図４は、主プロセッサ２１１が情報処理装置２１−１内のエラーを検知するタイミング、エラーの発生後に内部Ｉ／Ｆ２１９を介して転送される不正データ、副プロセッサ２２１が情報処理装置２１−１内のエラーを検知するタイミング、スイッチ回路２１５−１〜２１５−Ｎが副プロセッサ２２１によりオン／オフされるタイミング、外部Ｉ／Ｆ２２を介して転送されるデータを示す。図４に示すように、副プロセッサ２２１がエラーを検知してスイッチ回路２１５−１〜２１５−Ｎをオフ状態に制御することで、たとえ内部Ｉ／Ｆ２１９を介して不正データが転送されていても、情報処理装置２１−１と外部Ｉ／Ｆ２２の接続が切り離されることにより不正データが外部Ｉ／Ｆ２２を介して外部装置２３へ出力されることはない。又、情報処理装置２１−１と外部Ｉ／Ｆ２２の接続が切り離されることにより、情報処理装置２１−１が外部装置２３からの要求に応答してしまうこともない。

このように、本実施例では、サイドバンドＩ／Ｆ２１８を用いるため、エラー情報を取得するためにバスリセットをかける必要がなく、ＬＳＩ２１４−１〜２１４−Ｍ等の装置部分の状態に関する情報がバスリセットによりリセットされることもないので、エラー情報を含む装置部分の状態に関する情報を確実に取得することができる。又、本実施例によれば、外部Ｉ／Ｆ２２を介して不正データを出力したり外部装置２３からの要求に不要な応答をしたりすることなく、且つ、エラー要因を含む情報が含まれるエラーログを確実に取得することが可能となる。このため、データの信頼性を向上することができ、エラー発生時のデータ解析が容易になると共に、情報処理装置２１−１及び例えばストレージシステム全体の信頼性を向上することができる。

図５は、本発明の第２実施例を示すブロック図である。図５中、図２と同一部分には同一符号を付し、その説明は省略する。

本実施例では、情報処理装置２１−２の副プロセッサ２２１は、各ＬＳＩ２１４−１〜２１４−Ｍを同時にイネーブル状態又はディセーブル（Disable）状態に制御する制御信号を信号線２４１を介して出力する。従って、副プロセッサ２２１が図３のような動作を行う場合、ステップＳ４において外部Ｉ／Ｆ２２をディセーブル状態にする制御に加え、各ＬＳＩ２１４−１〜２１４−Ｍを同時にディセーブル状態にする制御を行う。このように、各ＬＳＩ２１４−１〜２１４−Ｍもディセーブル状態に制御することで、外部装置２３への不正データの出力及び外部装置２３からの要求への不要な応答をより確実に防止することができる。又、ＬＳＩ２１４−１〜２１４−Ｍからブリッジ回路２１２に対して誤った制御を行うことも防止できる。

本実施例によれば、上記第１実施例と比較すると、データの信頼性を更に向上することができ、エラー発生時のデータ解析が更に容易になると共に、情報処理装置２１−１及び例えばストレージシステム全体の信頼性を更に向上することができる。

図６は、本発明の第３実施例を示すブロック図である。図５中、図２と同一部分には同一符号を付し、その説明は省略する。

本実施例では、情報処理装置２１−３の副プロセッサ２２１は、各ＬＳＩ２１４−１〜２１４−Ｍを個別にイネーブル状態又はディセーブル状態に制御する制御信号を信号線２４２を介して出力する。従って、副プロセッサ２２１が図３のような動作を行う場合、ステップＳ４において外部Ｉ／Ｆ２２をディセーブル状態にする制御に加え、各ＬＳＩ２１４−１〜２１４−Ｍを個別にディセーブル状態にする制御を行う。

例えば、ブリッジ回路２１２とＬＳＩ２１４−１〜２１４−Ｍ間の主となるデータバス２１７で異常が発生した場合、異常が発生した主となるデータバス２１７に対応する外部Ｉ／Ｆ２２上に挿入されているスイッチ回路２１５及びＬＳＩ２１４のみをディセーブル状態に制御し、異常が発生したデータバス２１７の外部Ｉ／Ｆ２２のみを情報処理装置２１−３から切り離す。しかし、異常が発生していない正常なデータバス２１７に対応する外部Ｉ／Ｆ２２上に挿入されているスイッチ回路２１５及びＬＳＩ２１４はそのまま使用する。つまり、正常系のみ動作を有効にする（即ち、活性化する）と共に異常が発生した異常系の動作は停止する（即ち、非活性化する）ことで、情報処理装置２１−３から切り離す外部Ｉ／Ｆ２２の範囲を最小限に抑えることができる。従って、情報処理装置２１−３及び例えばストレージシステムの性能は多少低下するが、システムダウンという最悪の事態は防げる。又、スイッチ回路２１５等がディセーブル状態となったことによるＬＳＩ２１４の誤動作を防ぐことで、有効な外部Ｉ／Ｆ２２のみを用いて情報処理装置２１−３と外部装置２３とで通信を行うことが可能となる。

このように、各ＬＳＩ２１４−１〜２１４−Ｍも個別にディセーブル状態に制御することで、システムダウンの状態を発生することなく外部装置２３への不正データの出力及び外部装置２３からの要求への不要な応答をより確実に防止することができる。又、ＬＳＩ２１４−１〜２１４−Ｍからブリッジ回路２１２に対して誤った制御を行うことも防止できる。

本実施例によれば、上記第１実施例と比較すると、データの信頼性を更に向上することができ、エラー発生時のデータ解析が更に容易になると共に、情報処理装置２１−１及び例えばストレージシステム全体の信頼性を更に向上することができる。又、異常系のみの動作を停止して正常系の動作は維持することで、システムダウンを防ぐことができる。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）
第１及び第２のプロセッサと複数の装置部分を有する情報処理装置の制御方法であって、
該第１のプロセッサと第１のバスを介して接続された該装置部分間の異常を該第１のプロセッサにより検知するステップと、
該第１のプロセッサが該異常を検知すると、該第1のプロセッサと第２のバスを介して接続された該第２のプロセッサに対して該第１のプロセッサから異常通知を行うステップと、
該異常通知に基づいて該異常に関するエラーログを該第２のプロセッサにより該第２のバスを介して取得するステップと
を含む制御方法。
（付記２）
該異常通知に基づいて該情報処理装置と外部装置との接続を該第２のプロセッサにより制御するステップを更に含む、付記１記載の制御方法。
（付記３）
該異常通知に基づいて該異常の影響を受ける装置部分と該外部装置との接続のみを該第２のプロセッサにより制御するステップを更に含む、付記２記載の制御方法。
（付記４）
該異常通知に基づいて該装置部分の動作を該第２のプロセッサにより停止するステップを更に含む、付記１乃至３のいずれか１項記載の制御方法。
（付記５）
該異常通知に基づいて該異常の影響を受ける装置部分のみの動作を該第２のプロセッサにより停止するステップを更に含む、付記４記載の制御方法。
（付記６）
該エラーログを該第２のプロセッサにより取得するステップは、該第１のプロセッサにより該エラーログの取得ができない場合にのみ行われる、付記１乃至５のいずれか１項記載の制御方法。
（付記７）
第１のプロセッサと、
第１のバスと、
該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、
第２のバスと、
該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを備え、
該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると該第２のバスを介して該第２のプロセッサに対して異常通知を行い、
該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得する、
情報処理装置。
（付記８）
該情報処理装置を外部装置と接続する接続制御回路を更に備え、
該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該情報処理装置と外部装置との接続を制御する、付記７記載の情報処理装置。
（付記９）
該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該異常の影響を受ける装置部分と該外部装置との接続のみを制御する、付記８記載の情報処理装置。
（付記１０）
該第２のプロセッサは、該異常通知に基づいて該装置部分の動作を停止する、付記７乃至９のいずれか１項記載の情報処理装置。
（付記１１）
該第２のプロセッサは、該異常通知に基づいて該異常の影響を受ける装置部分のみの動作を停止する、付記１０記載の情報処理装置。
（付記１２）
該第２のプロセッサは、該第１のプロセッサにより該エラーログの取得ができない場合にのみ該エラーログを取得する、付記７乃至１１のいずれか１項記載の情報処理装置。
（付記１３）
該第２のバスのデータ転送速度は該第１のバスのデータ転送速度より低い、付記７乃至１２のいずれか１項記載の情報処理装置。
（付記１４）
該第２のバスは、Ｉ２Ｃ（又は、Ｉ^２Ｃ，Interface Integrated Circuit）、又は、ＴＷＩ（Two-Wire Interface）の規格に準拠している、付記１３記載の情報処理装置。
（付記１５）
該第２のプロセッサが取得した該エラーログを格納するメモリを更に備えた、
付記７乃至１４のいずれか１項記載の情報処理装置。
（付記１６）
記憶装置と、
該記憶装置へのアクセスを制御をする情報処理装置とを備え、
該情報処理装置は、
第１のプロセッサと、
第１のバスと、
該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、
第２のバスと、
該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを有し、
該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると、該第２のバスを介して該第２のプロセッサに対して異常通知を行い、
該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得する、
ストレージシステム。
（付記１７）
該情報処理装置は、該情報処理装置を外部装置と接続する接続制御回路を更に有し、
該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該情報処理装置と外部装置との接続を制御する、付記１６記載のストレージシステム。
（付記１８）
該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該異常の影響を受ける装置部分と該外部装置との接続のみを制御する、付記１７記載のストレージシステム。
（付記１９）
該第２のプロセッサは、該異常通知に基づいて該装置部分の動作を停止する、付記１６乃至１８のいずれか１項記載のストレージシステム。
（付記２０）
該第２のプロセッサは、該異常通知に基づいて該異常の影響を受ける装置部分のみの動作を停止する、付記１９記載のストレージシステム。
（付記２１）
該第２のプロセッサは、該第１のプロセッサにより該エラーログの取得ができない場合にのみ該エラーログを取得する、付記１６乃至２０のいずれか１項記載のストレージシステム。
（付記２２）
該第２のバスのデータ転送速度は該第１のバスのデータ転送速度より低い、付記１６乃至２１のいずれか１項記載のストレージシステム。
（付記２３）
該第２のバスは、Ｉ２Ｃ（又は、Ｉ^２Ｃ，Interface Integrated Circuit）、又は、ＴＷＩ（Two-Wire Interface）の規格に準拠している、付記２２記載のストレージシステム。
（付記２４）
該情報処理装置は、該第２のプロセッサが取得した該エラーログを格納するメモリを更に有する、
付記１６乃至２３のいずれか１項記載のストレージシステム。
（付記２５）
該記憶装置は、該情報処理装置内に設けられている、付記１６記載のストレージシステム。
（付記２６）
該記憶装置は、該外部装置内に設けられている、付記１７記載のストレージ装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

従来の情報処理装置の一例を示すブロック図である。 本発明の第１実施例を示すブロック図である。 第１実施例における副プロセッサの動作を説明するフローチャートである。 第１実施例の動作を説明するタイムチャートである。 本発明の第２実施例を示すブロック図である。 本発明の第３実施例を示すブロック図である。

符号の説明

２１−１，２１−２，２１−３ 情報処理装置
２２ 外部Ｉ／Ｆ
２３ 外部装置
２１１ 主プロセッサ
２１２ ブリッジ回路
２１３，２２３ メモリ
２１４−１〜２１４−Ｍ ＬＳＩ
２１５−１〜２１５−Ｎ スイッチ回路
２１６，２１７ データバス
２１８ サイドバンドＩ／Ｆ
２１９ 内部Ｉ／Ｆ
２２１ 副プロセッサ
２４０ 制御線

Claims (8)

1. 第１及び第２のプロセッサと複数の装置部分を有する情報処理装置の制御方法であって、
   該第１のプロセッサと第１のバスを介して接続された該装置部分間の異常を該第１のプロセッサにより検知するステップと、
   該第１のプロセッサが該異常を検知すると、該第1のプロセッサと第２のバスを介して接続された該第２のプロセッサに対して該第１のプロセッサから異常通知を行うステップと、
   該異常通知に基づいて該異常に関するエラーログを該第２のプロセッサにより該第２のバスを介して取得するステップと
   を含む制御方法。
2. 第１のプロセッサと、
   第１のバスと、
   該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、
   第２のバスと、
   該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを備え、
   該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると該第２のバスを介して該第２のプロセッサに対して異常通知を行い、
   該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得する、
   情報処理装置。
3. 該情報処理装置を外部装置と接続する接続制御回路を更に備え、
   該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該情報処理装置と外部装置との接続を制御する、請求項２記載の情報処理装置。
4. 該第２のプロセッサは、該異常通知に基づいて該接続制御回路を制御することで該異常の影響を受ける装置部分と該外部装置との接続のみを制御する、請求項３記載の情報処理装置。
5. 該第２のプロセッサは、該異常通知に基づいて該装置部分の動作を停止する、請求項２乃至４のいずれか１項記載の情報処理装置。
6. 該第２のプロセッサは、該異常通知に基づいて該異常の影響を受ける装置部分のみの動作を停止する、請求項５記載の情報処理装置。
7. 該第２のバスのデータ転送速度は該第１のバスのデータ転送速度より低い、請求項２乃至６のいずれか１項記載の情報処理装置。
8. 記憶装置と、
   該記憶装置へのアクセスを制御をする情報処理装置とを備え、
   該情報処理装置は、
   第１のプロセッサと、
   第１のバスと、
   該第１のプロセッサと該第１のバスを介して接続された複数の装置部分と、
   第２のバスと、
   該第１のプロセッサ及び該複数の装置部分と該第２のバスを介して接続された第２のプロセッサとを有し、
   該第１のプロセッサは、該第１のプロセッサと該第１のバスを介して接続された該装置部分間の異常を検知すると、該第２のバスを介して該第２のプロセッサに対して異常通知を行い、
   該第２のプロセッサは、該異常通知に基づいて該異常に関するエラーログを該第２のバスを介して取得する、
   ストレージシステム。

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