JP7276749B2 - 入力回路 - Google Patents

Description

本発明は、入力回路、特に耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることが可能な入力回路に関する。

高電圧電源と低電圧電源とで動作する半導体集積回路では、入力電圧のレベルシフトとともに入力電圧のダイナミックレンジが問題となる場合がある。当該問題に関連した技術として、例えば特許文献１に開示された半導体集積回路が知られている。特許文献１に係る半導体集積回路は、レベルシフト回路と出力段回路を有する半導体集積回路において、レベルシフト回路がｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成され、出力段回路のハイサイドとローサイドにｎチャネルＭＯＳＦＥＴを用い、ハイサイドのｎチャネルＭＯＳＦＥＴのゲート・ソース間に抵抗とダイオードとを並設し、該ダイオードのカソードがゲートと接続され、ダイオードのアノードがソースと接続されることを特徴としている。特許文献１では、以上の構成により、小型で消費電力が小さい、レベルシフト回路と出力段回路を有する半導体集積回路が実現できるとしている。

図３を参照して、トランジスタの耐圧条件を充足しつつ、入力回路のダイナミックレンジを拡大する従来技術の一例について説明する。図３は、従来技術に係る入力回路１００の回路図を示している。図３に示すように、入力回路１００は、Ｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱＮ１１、ＱＮ１２、Ｐ型ＭＯＳトランジスタＱＰ１１、抵抗Ｒ１１、Ｒ１２、Ｒ１３およびインバータＩＮ２を含んで構成されている。入力回路１００では、相対的に高い電圧値を有する高電圧電源ＶＢＢで動作する部分と、相対的に低い電圧値を有する低電圧電源ＶＣＣで動作する部分とを含んでおり、入力電圧をレベルシフトする機能を備えている。

入力回路１００では、入力電圧ＶｉｎとＰ型ＭＯＳトランジスタＱＰ１１の閾値電圧とを比較して、該入力電圧がロウレベル（以下、「Ｌ」）であるか、ハイレベル（以下、「Ｈ」）であるかを判定している。その際、入力電圧Ｖｉｎのレベルに応じて（入力電圧ＶｉｎがＬのとき）、Ｐ型トランジスタＱＰ１１に電流Ｉ３が流れる。Ｎ型ＭＯＳトランジスタＱＮ１１およびＱＮ１２はカレントミラーを構成しており、電流Ｉ３がミラーリングされて、抵抗Ｒ３に電流Ｉ３に応じた電流が流れる。そして、抵抗Ｒ１３による電圧降下に応じて出力電圧Ｖｏｕｔが生成され、インバータＩＮ２を介して出力される。

抵抗Ｒ１１、Ｒ１２は、入力回路１００の動作条件等に応じて入力電圧Ｖｉｎを分圧させ、Ｐ型ＭＯＳトランジスタＱＰ１１に入力される電圧を減少させる機能を有する。ただし、入力電圧ＶｉｎがＬである場合に、Ｐ型ＭＯＳトランジスタＱＰ１１がオンすることが、分圧のもうひとつの条件になる。Ｐ型ＭＯＳトランジスタＱＰ１１のゲートに入力される電圧レベルを調整するために、さらに図３に示すダイオードＤ１を用いる場合もある。スイッチＳＷ２は、入力電圧Ｖｉｎの論理の切り替えを模式的に示したものである。

入力電圧Ｖｉｎとして、グランドと高電圧電源ＶＢＢの電圧値との間のフルスイングを想定すると、入力回路１００において、入力電圧ＶｉｎがＨのときは、抵抗Ｒ１１、Ｒ１２に電流が流れないので、ゲート－ソース間電圧Ｖｇｓが０Ｖとなり、Ｐ型ＭＯＳトランジスタＱＰ１１はオンしない。すなわち、出力電圧ＶｏｕｔはＬとなる。一方、入力電圧ＶｉｎがＬのときは、（ＶＢＢ－Ｖｉｎ）／（Ｒ１１＋Ｒ１２）で求められる電流が抵抗Ｒ１１、Ｒ１２に流れ、抵抗Ｒ１１、Ｒ１２による分圧Ｒ１１・（ＶＢＢ－Ｖｉｎ）／（Ｒ１１＋Ｒ１２）がＰ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間に印加される。この際のゲート－ソース間電圧ＶｇｓがＰ型ＭＯＳトランジスタの閾値電圧以上となるように設定されているので、Ｐ型ＭＯＳトランジスタＱＰ１１はオンし、出力電圧ＶｏｕｔはＨとなる。

特開２０００－５８６７１号公報

ここで、使用する電源電圧の条件等に応じて、高電圧電源ＶＢＢに印加する電圧を変更したい場合がある。以下、具体的な数値を用いて、この際の入力回路１００の動作について検討する。いま、ダイオードＤ１が接続されておらず、高電圧電源ＶＢＢの電圧値を４Ｖとし、分圧比Ｒ１１：Ｒ１２を１：３に設定したとする。また、Ｐ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間耐圧＜Ｖｇｓ＞を５Ｖとし、ゲート－ソース間電圧Ｖｇｓの閾値電圧を１Ｖとする。この場合、入力電圧がＬのとき、Ｐ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間電圧Ｖｇｓは１ＶとなるのでＰ型トランジスタＱＰ１１はオンし、かつゲート－ソース間耐圧＜Ｖｇｓ＞以下となっているので耐圧的にも問題ない。

一方、高電圧電源ＶＢＢの電圧を２４Ｖに変更すると、Ｐ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間電圧Ｖｇｓは６Ｖとなり、Ｐ型ＭＯＳトランジスタＱＰ１１はオンするものの、ゲート－ソース間耐圧＜Ｖｇｓ＞を越えてしまい、回路を構成することができない。つまり、高電圧電源ＶＢＢの電圧値が低い条件で耐圧条件を満たし、かつＰ型ＭＯＳトランジスタＱＰ１１による入力電圧Ｖｉｎの論理の切り替わりを検知できるように抵抗Ｒ１１、Ｒ１２の分圧比を決めると、高電圧電源ＶＢＢの電圧値を大きくした場合に、耐圧の条件を満足できなくなる場合がある。この際、図３に示すように、Ｐ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間にダイオードＤ１（図３では、ツェナーダイオードを例示している）を接続して入力電圧Ｖｉｎをクランプし、Ｐ型ＭＯＳトランジスタＱＰ１１のゲート－ソース間電圧Ｖｇｓがゲート－ソース間耐圧＜Ｖｇｓ＞の条件を充足するように構成する方法もある。しかしながら、半導体集積回路の製造プロセスにダイオードプロセスを含まない場合もあり、必ずしもダイオードを使用できるとは限らないので、ダイオードを用いない回路構成がより好ましい。

本発明は、上記事実を考慮し、耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることが可能な入力回路を提供することを目的とする。

本発明の第１実施態様に係る入力回路は、ドレインに入力電圧が入力される入力トランジスタと、入力トランジスタに流れる入力電流を生成する入力電流生成部と、入力トランジスタのソースと第１の電源との間に接続された第１の抵抗と、入力トランジスタのソースと第１の抵抗の接続点にゲートが接続された出力トランジスタと、を含む。

第１実施態様に係る入力回路によれば、入力トランジスタのドレインに入力電圧が入力され、出力トランジスタのゲートが入力トランジスタのソースと第１の抵抗の接続点に接続されている。そのため、耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることが可能な入力回路を提供することができる。

本発明の第２実施態様に係る入力回路は、入力電流生成部が、入力トランジスタとゲートを共通に接続された第１のトランジスタ、および第１のトランジスタのドレインに接続された電流源を備えたカレントミラー回路で構成されている。

第２実施態様に係る入力回路によれば、カレントミラー回路の動作により第１のトランジスタに流れる電流と同じ電流が入力トランジスタに流れる。そのため、入力トランジスタに流れる電流を一定にすることができる。

本発明の第３実施態様に係る入力回路は、出力トランジスタとドレインを共通に接続された第２のトランジスタと、第２のトランジスタとゲートを共通に接続された第３のトランジスタとからなるカレントミラー回路、および第３のトランジスタのドレインと第１の電源の電圧値よりも低い電圧値を有する第２の電源との間に接続された第２の抵抗を備えたレベルシフト部をさらに含む。

第３実施態様に係る入力回路によれば、レベルシフト部が、出力トランジスタとドレインを共通に接続された第２のトランジスタと、第２のトランジスタとゲートを共通に接続された第３のトランジスタとからなるカレントミラー回路、および第３のトランジスタのドレインと第１の電源の電圧値よりも低い電圧値を有する第２の電源との間に接続された第２の抵抗を備えて構成されている。そのため、レベルシフト回路を簡易に構成することができる。

本発明によれば、耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることが可能な入力回路を提供することができる、という優れた効果を奏する。

本発明の実施の形態に係る入力回路の構成の一例を示す回路図である。 本発明の実施の形態に係る入力回路の各部電流を示す回路図である。 従来技術に係る入力回路の構成を示す回路図である。

以下、図１および図２を参照して、本発明の一実施の形態に係る入力回路１０について詳細に説明する。図１は入力回路１０の回路図を示し、図２は入力回路１０の各部電流を示している。入力回路１０は、例えば半導体集積回路への入力電圧の論理レベル（Ｈ、Ｌ）を判定する回路である。

図１に示すように、本実施の形態に係る入力回路１０は、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２、Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＰ３、電流源Ｉｓ、インバータＩＮ１、および抵抗Ｒ１、Ｒ２を含んで構成されている。端子１には相対的に電圧値の高い高電圧電源ＶＢＢが接続され、端子２には相対的に電圧値の低い低電圧電源ＶＣＣが接続され、端子３には入力電圧Ｖｉｎが入力され、端子４から出力電圧Ｖｏｕｔが出力される。

本実施の形態に係る入力電圧Ｖｉｎは、グランドと高電圧電源ＶＢＢの電圧値との間のフルスイング、すなわち、Ｌ＝０Ｖ、Ｈ＝ＶＢＢとされている。ただし、ＶＢＢは高電圧電源の電圧値である。Ｐ型ＭＯＳトランジスタＱＰ２、ＱＰ３、抵抗Ｒ１は高電圧電源ＶＢＢに接続され、抵抗Ｒ２、インバータＩＮ１は低電圧電源ＶＣＣに接続されている。スイッチＳＷ１は、入力電圧Ｖｉｎの論理の切り替えを模式的に示したものである。なお、Ｐ型トランジスタＱＰ１は、本発明に係る「入力トランジスタ」の一例であり、Ｐ型ＭＯＳトランジスタＱＰ３は「出力トランジスタ」の一例である。

入力回路１０では、入力電圧ＶｉｎがＰ型ＭＯＳトランジスタＱＰ１のドレインに入力されるように構成されている。Ｐ型ＭＯＳトランジスタＱＰ１とＱＰ２とはカレントミラーを構成しているので、図２に示すように電流源Ｉｓの電流をＩ１とすると、入力電圧Ｖｉｎに応じて、Ｐ型ＭＯＳトランジスタＱＰ１にも電流Ｉ１が流れる。すなわち、入力電圧ＶｉｎがＨのときは、Ｖｉｎ＝ＶＢＢなので、電流Ｉ１は流れない。一方、入力電圧ＶｉｎがＬのときは、Ｖｉｎ＝０Ｖなので、Ｐ型ＭＯＳトランジスタＱＰ１のドレインが接地され、電流Ｉ１が流れる。

従って、入力電圧ＶｉｎがＬのとき、Ｐ型ＭＯＳトランジスタＱＰ３のゲート－ソース間には、Ｉ１・Ｒ１で示される電圧が印加される。Ｐ型ＭＯＳトランジスタＱＰ３のゲート－ソース間電圧の閾値をＶｔとすると、本実施の形態ではＩ１・Ｒ１＞Ｖｔとなるように設定されているので、入力電圧ＶｉｎがＬのとき、図２に示すようにＰ型ＭＯＳトランジスタＱＰ３には電流Ｉ２が流れる。ここで、本実施の形態では、Ｐ型ＭＯＳトランジスタＱＰ１とＱＰ２によるカレントミラー回路のミラー比を１：１としているが、これに限られず、入力回路１０の設計条件等に応じて変えてもよい。なお、Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２、電流源Ｉｓで構成されるカレントミラー回路は、本発明に係る「入力電流生成部」の一例である。

一方、Ｎ型ＭＯＳトランジスタＱＮ１とＱＮ２はカレントミラーを構成しているので、Ｎ型ＭＯＳトランジスタＱＮ１に電流Ｉ２が流れると、Ｉ２に応じた電流(例えば、ミラー比を１：１とすればＩ２）が抵抗Ｒ２に流れ、出力電圧Ｖｏｕｔを生成し、インバータＩＮ１を介して端子４から出力される。なお、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２、抵抗Ｒ２で構成されるカレントミラー回路は、本発明に係る「レベルシフト部」の一例である。

ここで、上述したように、入力回路においては、従来耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることは困難であった。この問題に対応するため、本実施の形態に係る入力回路１０では、入力電圧Ｖｉｎを入力トランジスタであるＰ型ＭＯＳトランジスタＱＰ１のドレインに入力することとした。この場合、Ｐ型ＭＯＳトランジスタＱＰ１の耐圧は、Ｐ型ＭＯＳトランジスタＱＰ１のドレイン－ソース間耐圧＜Ｖｄｓ＞で制約されるが、一般にドレイン－ソース間耐圧＜Ｖｄｓ＞は、ゲート－ソース間耐圧＜Ｖｇｓ＞より高い。例えば、ゲート－ソース間耐圧＜Ｖｇｓ＞は５Ｖ程度であるのに対し、ドレイン－ソース間耐圧＜Ｖｄｓ＞は４０Ｖ程度の値を示す。このことにより、入力トランジスタであるＰ型ＭＯＳトランジスタＱＰ１の耐圧による制限が緩和され、高電圧電源ＶＢＢの電圧値を高くしたことによる入力ダイナミックレンジの拡大に対応することもできる。

さらに、本実施の形態に係る入力回路１０では、出力トランジスタとしてＰ型ＭＯＳトランジスタＱＰ３のゲートの電位が、高電圧電源ＶＢＢの電圧値、あるいは入力電圧Ｖｉｎによらず固定されるように構成している。すなわち、上述したように入力回路１０では、Ｐ型ＭＯＳトランジスタＱＰ３のゲート電位は（ＶＢＢ－Ｒ１・Ｉ１）に固定されるので、Ｐ型ＭＯＳトランジスタＱＰ３のゲート－ソース間電圧Ｖｇｓは（Ｒ１・Ｉ１）で示される電圧で決定される。本実施の形態では電流Ｉ１の値が一定値となるように構成しているので、Ｉ１・Ｒ１＞Ｖｔとなるように設定しておけば、常にＰ型ＭＯＳトランジスタＱＰ３のゲート－ソース間耐圧＜Ｖｇｓ＞を越えず、かつＶｉｎ＝Ｌで常にオンするように構成することができる。

以上詳述したように、本実施の形態に係る入力回路によれば、耐圧による制限の緩和と入力ダイナミックレンジの拡大とを両立させることが可能な入力回路を提供することが可能となる

１～４・・・端子、１０、１００・・・入力回路、ＱＮ１～ＱＮ２、ＱＮ１１～ＱＮ１２・・・Ｎ型ＭＯＳトランジスタ、ＱＰ１～ＱＰ３、ＱＰ１１・・・Ｐ型ＭＯＳトランジスタ、Ｄ１・・・ダイオード、Ｒ１～Ｒ２、Ｒ１１～Ｒ１３・・・抵抗、Ｉ１～Ｉ３・・・電流、Ｉｓ・・・電流源、ＩＮ１、ＩＮ２・・・インバータ、ＳＷ１、ＳＷ２・・・スイッチ、Ｖｉｎ・・・入力電圧、Ｖｏｕｔ・・・出力電圧、ＶＢＢ・・・高電圧電源、ＶＣＣ・・・低電圧電源、＜Ｖｇｓ＞・・・ゲート－ソース間耐圧、＜Ｖｄｓ＞・・・ドレイン－ソース間耐圧

Claims (3)

1. ドレインに入力電圧が入力される入力トランジスタと、
   前記入力トランジスタに流れる入力電流を生成する入力電流生成部と、
   前記入力トランジスタのソースと第１の電源との間に接続された第１の抵抗と、
   前記入力トランジスタのソースと前記第１の抵抗の接続点にゲートが接続された出力トランジスタと、を含む
   入力回路。
2. 前記入力電流生成部は、前記入力トランジスタとゲートを共通に接続された第１のトランジスタ、および前記第１のトランジスタのドレインに接続された電流源を備えたカレントミラー回路で構成されている
   請求項１に記載の入力回路。
3. 前記出力トランジスタとドレインを共通に接続された第２のトランジスタと、前記第２のトランジスタとゲートを共通に接続された第３のトランジスタとからなるカレントミラー回路、および前記第３のトランジスタのドレインと前記第１の電源の電圧値よりも低い電圧値を有する第２の電源との間に接続された第２の抵抗を備えたレベルシフト部をさらに含む
   請求項１または請求項２に記載の入力回路。

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