JP2017147560A

JP2017147560A - レベルシフト回路

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Publication number: JP2017147560A
Application number: JP2016027134A
Authority: JP
Inventors: 宏行渡利; Hiroyuki Watari; 康則村越; yasunori Murakoshi
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-02-16
Filing date: 2016-02-16
Publication date: 2017-08-24

Abstract

【課題】電源電圧の低電圧化を実現し昇圧回路の制約が低減されるようにして昇圧回路のチップサイズの縮小化や設計の容易性を実現するようにすることである。
【解決手段】トランジスタＭＰ１、ＭＰ３、ＭＮ３、ＭＮ１を電源ＶＤＤとＧＮＤの間に縦続接続回路し、トランジスタＭＰ２、ＭＰ４、ＭＮ４、ＭＮ２を電源ＶＤＤとＧＮＤの間に縦続接続回路する。トランジスタＭＮ１、ＭＮ２のゲートを差動の入力端子ＩＮ１、ＩＮ２に接続する。トランジスタＭＰ３、ＭＮ３の共通ドレインとトランジスタＭＮ４、ＭＰ４の共通ドレインを差動の第１組の出力端子ＯＵＴ１、ＯＵＴ２に接続する。トランジスタＭＰ１、ＭＰ２のドレインを差動の第２の出力端子ＯＵＴ３、ＯＵＴ４に接続する。トランジスタＭＮ１、ＭＮ２のドレインを差動の第３組の出力端子ＯＵＴ５、ＯＵＴ６に接続する。さらに、トランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８を接続する。
【選択図】図１

Description

本発明は半導体装置に関し、特に入力電圧のレベルを別のレベルの電圧に変換して出力するレベルシフト回路に関する。

近年においてＭＯＳトランジスタの微細化が進み、その耐圧も低電圧化している。ＭＯＳトランジスタの耐圧は、ゲート酸化膜が破壊しない最大の電圧と、ＰＮ接合に逆バイアスが印加するときアバランシェ降伏現象が起きない最大の電圧と、デバイスの信頼性を保つことのできる最大のドレイン・ソース間電圧ＶＤＳとから決まる。

この耐圧には、瞬間的な印加を許容できる最大の電圧と、長期に渡って印加することで特性の劣化を招く電圧との２つの値があり、後者を素子の動作定格と便宜的に定義する。ＭＯＳトランジスタに印加されるドレイン・ソース間電圧ＶＤＳは、基本的にこの動作定格以下とならなければならない。しかしながら種々の問題から、電源電圧については、素子の微細化に伴った低下が実現できておらず、素子に印加される電界は増大する一方となっている。

上記のように素子の微細化のみが進んだ結果、素子の動作定格以上の電圧出力が必要となるケースが生まれ、これを解決するために、例えば図４に示すレベルシフト回路が用いられる（類似の回路として特許文献１参照）。

図４において、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４はＰｃｈ型ＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はＮｃｈ型ＭＯＳトランジスタである。トランジスタＭＰ１、ＭＰ３、ＭＮ３、ＭＮ１は第１電源ＶＤＤと第２電源ＧＮＤの間に縦続接続され、トランジスタＭＰ２、ＭＰ４、ＭＮ４、ＭＮ２も第１電源ＶＤＤと第２電源ＧＮＤの間に縦続接続されている。そして、トランジスタＭＰ１、ＭＰ２はゲートとドレインがクロス接続されることでラッチ回路を構成し、トランジスタＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４のゲートは第３電源ＶＢに共通に接続されている。

差動の入力端子ＩＮ１、ＩＮ２はトランジスタＭＮ１、ＭＮ２のゲートにそれぞれ接続されている。差動の第１組の出力端子ＯＵＴ１、ＯＵＴ２はトランジスタＭＰ３、ＭＮ３の共通ドレイン、トランジスタＭＰ４、ＭＰ４の共通ドレインにそれぞれ接続されている。差動の第２組の出力端子ＯＵＴ３、ＯＵＴ４はトランジスタＭＰ１、ＭＰ２のドレインにそれぞれ接続されている。差動の第３組の出力端子ＯＵＴ５、ＯＵＴ６はトランジスタＭＮ１、ＭＮ２のドレインにそれぞれ接続されている。

この図４のレベルシフト回路において、第１電源ＶＤＤ＝６Ｖ、第２電源ＧＮＤ＝０Ｖ、第３電源ＶＢ＝３Ｖに設定され、各トランジスタの定格動作電圧は３Ｖ、つまり、ドレイン・ソース間電圧ＶＤＳは３Ｖ、そのしきい値電圧は０．５Ｖであるとする。

入力端子ＩＮ１に“Ｈ”（ハイレベル、以下同じ）＝３Ｖ、ＩＮ２に“Ｌ”（ロウレベル、以下同じ）＝０Ｖの電圧が入力したとき、トランジスタＭＮ１がＯＮし、トランジスタＭＮ２がＯＦＦする。このため、トランジスタＭＮ３、ＭＰ４、ＭＰ１がＯＮし、トランジスタＭＮ４、ＭＰ３、ＭＰ２がＯＦＦする。よって、出力端子は、ＯＵＴ１＝ＧＮＤ、ＯＵＴ２＝ＶＤＤ、ＯＵＴ３＝ＶＢ、ＯＵＴ４＝ＶＤＤ、ＯＵＴ５＝ＧＮＤ、ＯＵＴ６＝ＶＢとなる。

一方、入力端子ＩＮ１に“Ｌ”、入力端子ＩＮ２に“Ｈ”の電圧が入力したとき、トランジスタＭＮ１がＯＦＦし、トランジスタＭＮ２がＯＮする。このため、トランジスタＭＮ３、ＭＰ４、ＭＰ１がＯＦＦし、トランジスタＭＮ４、ＭＰ２、ＭＰ３がＯＮする。よって、出力端子は、ＯＵＴ１＝ＶＤＤ、ＯＵＴ２＝ＧＮＤ、ＯＵＴ３＝ＶＤＤ、ＯＵＴ４＝ＶＢ、ＯＵＴ５＝ＶＢ、ＯＵＴ６＝ＧＮＤとなる。以上の各出力端子の電圧波形を図５に示した。

特開平１１−２０５１２３号公報

ところで、図４のレベルシフト回路では、入力端子ＩＮ１＝“Ｌ”、ＩＮ２＝“Ｈ”から、ＩＮ１＝“Ｈ”、ＩＮ２＝“Ｌ”に切り替わる際に、トランジスタＭＮ３がＯＮになった時はまだトランジスタＭＰ３がＯＮであるので、これによりトランジスタＭＰ２がＯＮし、このトランジスタＭＰ２のＯＮによりトランジスタＭＰ４がＯＮする。このとき、第１電源ＶＤＤが、第３電源ＶＢよりもトランジスタＭＰ２、ＭＰ３のしきい値電圧の和の分だけ高くないと、そのトランジスタＭＰ２、ＭＰ３はＯＮできない。よって、トランジスタＭＰ４もＯＮできない。

また、入力端子ＩＮ１＝“Ｈ”、ＩＮ２＝“Ｌ”から、ＩＮ１＝“Ｌ”、ＩＮ２＝“Ｈ”に切り替わる際にも同様に、第１電源ＶＤＤが、第３電源ＶＢよりもトランジスタＭＰ１、ＭＰ４のしきい値電圧の和の分だけ高くないと、そのトランジスタＭＰ１、ＭＰ４はＯＮできない。よって、トランジスタＭＰ３もＯＮできない。

このように、トランジスタのしきい値電圧をＶｔｈとすると、第１電源ＶＤＤを供給している図示しない昇圧回路を、ＶＤＤ≧（ＶＢ＋２Ｖｔｈ）の駆動能力を有するよう回路設計をする必要があり、これには昇圧回路のチップ面積の増大や設計難易度の上昇を伴う。

また、図４のレベルシフト回路では、入力端子ＩＮ１＝“Ｈ”、ＩＮ２＝“Ｌ”になっているとき、出力端子ＯＵＴ３の電圧はトランジスタＭＰ３のゲート電圧（ＶＢ）によって設定されることになるが、その設定までの遷移時間は、トランジスタＭＰ１、ＭＰ３のリーク電流によって駆動されるので、入力端子ＩＮ１＝“Ｈ”になってから出力端子ＯＵＴ１がＧＮＤの電圧に設定されるまでの遷移時間に比べて、長い時間となる。

このため、出力端子ＯＵＴ１の電圧がＶＤＤからＧＮＤに変化したにもかかわらず、出力端子ＯＵＴ３のＶＤＤからＶＢへの遷移時間が長くかかるので、トランジスタＭＰ３のドレイン・ソース間電圧ＶＤＳに動作定格（３Ｖ）以上の電圧ＶＤＤ（６Ｖ）が印加されることになる。トランジスタＭＰ３は、そのドレイン・ソース間電圧ＶＤＳに定格電圧以上の電圧が印加する時間が長ければ長いほど、その信頼性が低下する。

また、入力端子ＩＮ１＝“Ｌ”、ＩＮ２＝“Ｈ”になるときは、同様に、トランジスタＭＰ４のドレイン・ソース間電圧ＶＤＳに動作定格（３Ｖ）以上の電圧ＶＤＤ（６Ｖ）が印加されることになり、同様にそのトランジスタＭＰ４の信頼性が低下することになる。

このように、入力端子ＩＮ１、ＩＮ２の入力電圧が反転するごとに、トランジスタＭＰ３、ＭＰ４のドレイン・ソース間電圧ＶＤＳに定格電圧以上の電圧が一時的に印加して、それらのトランジスタの信頼性が劣化する問題がある。

さらに、入力端子ＩＮ１＝“Ｌ”、ＩＮ２＝“Ｈ”になっていて、トランジスタＭＮ１、ＭＮ３がＯＦＦするとき、第３電源ＶＢが各ＭＯＳトランジスタの動作定格ぎりぎりの電圧に設定されている場合には、トランジスタＭＮ１、ＭＮ３のドレイン・ソース間電圧ＶＤＳが動作定格内に収まっているとは限らない。

このため、トランジスタＭＮ１、ＭＮ３がＯＦＦした瞬間、出力端子ＯＵＴ５の電圧は、ＧＮＤ側かＶＢ側のどちらか一方に偏った電位となっており、さらにこの出力端子ＯＵＴ５がハイインピーダンスであることから、各ＭＯＳトランジスタの動作定格以内の電圧におさまるまでに遷移時間が発生する。このとき、動作定格を超える遷移時間を必要とするときは、ＭＯＳトランジスタの信頼性に悪影響をおよぼす。

このとき、出力端子ＯＵＴ５は電圧ＶＢの電位をもった出力端子とみなせるが、入力端子ＩＮ１＝“Ｌ”、ＩＮ２＝“Ｈ”のとき、トランジスタＭＮ１、ＭＮ３はともにＯＦＦしているため、出力端子ＯＵＴ５は出力インピーダンスが極めて高い。このため出力端子ＯＵＴ５の出力電流はトランジスタＭＮ１、ＭＮ３のリーク電流のみとなる。よって、この出力端子ＯＵＴ５の負荷が例えば容量だとすると、その充電に多くの時間を要することとなる。この問題は、トランジスタＭＮ２、ＭＮ４がＯＦＦしたときに、出力端子ＯＵＴ６の側についても同様に発生する。

これを解消するためには、出力端子ＯＵＴ５に別途バッファ回路を設ける必要がある。この問題は、入力端子ＩＮ１＝“Ｈ”、ＩＮ２＝“Ｌ”のとき、トランジスタＭＮ２、ＭＮ４がＯＦＦすると、出力端子ＯＵＴ６の側についても同様に発生する。

本発明の第１目的は、電源電圧の低電圧化を実現し昇圧回路の制約が低減されるようにして昇圧回路のチップサイズの縮小化や設計の容易性を実現するようにすることである。

第２目的は、トランジスタの遷移時間が低減されるようにして、トランジスタドのレイン・ソース間電圧ＶＤＳが動作定格を超えることがないようにし、トランジスタの信頼性を向上させることである。

第３目的は、出力端子のインピーダンスを実用に足りる値に制御することができるようにして、その出力端子に接続される負荷を有効に動作させることができるようにすることである。

上記目的を達成するために、請求項１にかかる発明のレベルシフト回路は、第１電源にソースが接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインにソースが接続された第１導電型の第３トランジスタと、該第１導電型の第３トランジスタのドレインにドレインが接続された第２導電型の第３トランジスタと、該第２導電型の第３トランジスタのソースにドレインが接続されソースが第２電源に接続された第２導電型の第１トランジスタにより第１縦続接続回路が構成され、前記第１電源にソースが接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインにソースが接続された第１導電型の第４トランジスタと、該第１導電型の第４トランジスタのドレインにドレインが接続された第２導電型の第４トランジスタと、該第２導電型の第４トランジスタのソースにドレインが接続されソースが前記第２電源に接続された第２導電型の第２トランジスタにより第２縦続接続回路が構成され、前記第１導電型の第１トランジスタのゲートと前記第１導電型の第２トランジスタのドレインが共通接続されるとともに、前記第１導電型の第２トランジスタのゲートと前記第１導電型の第１トランジスタのドレインが共通接続され、前記第１導電型の第３トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第３トランジスタ、及び前記第２導電型の第４トランジスタのそれぞれのゲートが第３電源に接続され、前記第２導電型の第１トランジスタのゲートと前記第２導電型の第２トランジスタのゲートが差動の入力端子に接続され、前記第１導電型の第３トランジスタのドレインと前記第１導電型の第４トランジスタのドレインが差動の第１組の出力端子に接続され、又は前記第１導電型の第１トランジスタのドレインと前記第１導電型の第２トランジスタのドレインが差動の第２組の出力端子に接続され、又は前記第２導電型の第１トランジスタのドレインと前記第２導電型の第２トランジスタのドレインが差動の第３組の出力端子に接続され、前記第３電源の電圧が前記第１電源の電圧と前記第２電源の電圧の間の電圧に設定されているレベルシフト回路において、ソースが前記第１導電型の第３トランジスタのソースに接続され、ゲートが前記第１導電型の第３トランジスタのドレインに接続され、ドレインが前記第３電源に接続された第１導電型の第７トランジスタと、ソースが前記第１導電型の第４トランジスタのソースに接続され、ゲートが前記第１導電型の第４トランジスタのドレインに接続され、ドレインが前記第３電源に接続された第１導電型の第８トランジスタと、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、前記第２導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、及び前記第１導電型の第７トランジスタが同時にＯＮしたとき、前記第１導電型の第２トランジスタのゲート・ソース間の電位差が前記第１導電型の第２トランジスタのしきい値電圧を超えるよう、前記第１導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、前記第２導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、及び前記第１導電型の第７トランジスタのＯＮ抵抗が設定されていることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のレベルシフト回路において、前記第１導電型の第２トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第２トランジスタ、前記第２導電型の第４トランジスタ、及び前記第１導電型の第８トランジスタが同時にＯＮしたとき、前記第１導電型の第１トランジスタのゲート・ソース間の電位差が前記第１導電型の第１トランジスタのしきい値電圧を超えるよう、前記第１導電型の第２トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第２トランジスタ、前記第２導電型の第４トランジスタ、及び前記第１導電型の第８トランジスタのＯＮ抵抗が設定されていることを特徴とする。

請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のレベルシフト回路において、前記第１電源の電圧と前記第３電源の電圧の電位差、及び前記第３電源の電圧と前記第２電源の電圧の電位差が、前記第１導電型の第１、第２、第３、第４、第７、及び第８のトランジスタ、並びに前記第２導電型の第１、第２、第３、及び第４トランジスタの動作定格電圧以内に設定されていることを特徴とする。

請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のレベルシフト回路において、ソースが前記第２導電型の第１トランジスタのドレインに接続され、ゲートが前記第２導電型の第１トランジスタのゲートに接続され、ドレインが前記第３電源に接続された第１導電型の第５トランジスタと、ソースが前記第２導電型の第２トランジスタのドレインに接続され、ゲートが前記第２導電型の第２トランジスタのゲートに接続され、ドレインが前記第３電源に接続された第１導電型の第６トランジスタと、を備えることを特徴とする。

請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のレベルシフト回路において、前記第３電源の電圧と前記第２電源の電圧の電位差が、前記第２導電型の第７及び第８トランジスタの動作定格電圧以内に設定されていることを特徴とする。

請求項１乃至４にかかる発明のレベルシフト回路によれば、第１導電型の第７及び第８トランジスタを接続したことによって、第１電源をＶＤＤ、第２電源をＧＮＤ、第３電源をＶＢとするとき、ＶＤＤ≧（ＶＢ＋Ｖｔｈ）の条件を満たせば動作可能であるので、第１電源ＶＤＤの電圧を従来のＶＤＤ≧（ＶＢ＋２Ｖｔｈ）の条件と比べてＶｔｈ分だけ低くすることができる。このため、電圧ＶＤＤを生成する昇圧回路のチップサイズの縮小化が可能となり、その設計難易度も低減される。

また、第１導電型の第７及び第８トランジスタを接続したことによって、入力電圧の切替時に、第１導電型の第３及び第４トランジスタのソース・ドレイン間電圧ＶＤＳを動作定格内に低減することができ、それらトランジスタの信頼性を高めることができる。

また、第１導電型の第７及び第８トランジスタを接続したことによって、差動の第２組の出力端子を、実用に足りるインピーダンスに制御することができ、それらの出力端子に接続される負荷を有効に動作させることができる。

さらに、請求項５及び６にかかる発明のレベルシフト回路によれば、第１導電型の第５及び第６トランジスタを接続したことによって、差動の第３組の出力端子を、実用に足りるインピーダンスに制御することができ、それらの出力端子に接続される負荷を有効に動作させることができる。

本発明の第１実施例のレベルシフト回路を示す回路図である。本発明の第２実施例のレベルシフト回路を示す回路図である。本発明の第３実施例のレベルシフト回路を示す回路図である。従来回路例のレベルシフト回路を示す回路図である。従来回路例のレベルシフト回路の各出力端子の電圧波形図である。トランジスタＭＰ３のドレイン・ソース間電圧ＶＤＳの波形図であり、（ａ）はトランジスタＭＰ７が接続されていない図４の従来のレベルシフト回路の場合、（ｂ）はトランジスタＭＰ７が接続されている図１の第１実施例のレベルシフト回路の場合である。

＜第１実施例＞
図１に本発明の第１実施例のレベルシフト回路を示す。図１において、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４はＰｃｈ型ＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はＮｃｈ型ＭＯＳトランジスタである。トランジスタＭＰ１、ＭＰ３、ＭＮ３、ＭＮ１は第１電源ＶＤＤと第２電源ＧＮＤとの間に縦続接続され、トランジスタＭＰ２、ＭＰ４、ＭＮ４、ＭＮ２も第１電源ＶＤＤと第２電源ＧＮＤとの間に縦続接続されている。そして、トランジスタＭＰ１、ＭＰ２はゲートとドレインがクロス接続されることでラッチ回路を構成し、トランジスタＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４のゲートは第３電源ＶＢに接続されている。以上は図４で説明したレベルシフト回路と同じである。

本実施例のレベルシフト回路では、さらにＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８が接続されている。トランジスタＭＰ５は、ゲートがトランジスタＭＮ１のゲートに、ソースが第３電源ＶＢに、ドレインがトランジスタＭＮ１のドレインに、それぞれ接続されている。ＭＯＳトランジスタＭＰ６は、ゲートがトランジスタＭＮ２のゲートに、ソースが第３電源ＶＢに、ドレインがトランジスタＭＮ２のドレインに、それぞれ接続されている。トランジスタＭＰ７は、ゲートがトランジスタＭＰ３のドレインに、ドレインが第３電源ＶＢに、ソースがトランジスタＭＰ３のソースに、それぞれ接続されている。トランジスタＭＰ８は、ゲートがトランジスタＭＰ４のドレインに、ドレインが第３電源ＶＢに、ソースがトランジスタＭＰ４のソースに、それぞれ接続されている。

ここでは、各ＭＯＳトランジスタのドレイン・ソース間電圧ＶＤＳにある期間中印加してもそのトランジスタの特性の劣化を招かない最高の電圧を、便宜的に素子の動作定格電圧とする。そして、その動作定格電圧が３Ｖとすると、第３電源ＶＢの電圧も３Ｖとする。このとき、入力端子ＩＮ１、ＩＮ２には、“Ｌ”＝０Ｖ、“Ｈ”＝３Ｖの差動電圧が入力される。また、第１電源ＶＤＤの電圧値は第３電源ＶＢの電圧値の２倍とし、６Ｖとする。各ＭＯＳトランジスタのしきい値電圧は０．５Ｖとする。

さて、定常状態において、入力端子ＩＮ１、ＩＮ２に“Ｈ”、“Ｌ”の信号がそれぞれ入力されているときの動作について述べる。

このときは、トランジスタＭＮ１がＯＮであるので、トランジスタＭＰ５はＯＦＦし、トランジスタＭＮ３はＯＮする。トランジスタＭＮ１、ＭＮ３がＯＮすることで、出力端子ＯＵＴ１は０Ｖとなり、トランジスタＭＰ７はＯＮとなる。トランジスタＭＰ７がＯＮするため、出力端子ＯＵＴ３は３Ｖとなる。このため、トランジスタＭＰ３はＯＦＦし、トランジスタＭＰ２はＯＮする。

一方、入力端子ＩＮ２が“Ｌ”であるので、トランジスタＭＮ２がＯＦＦし、トランジスタＭＰ６はＯＮする。トランジスタＭＰ６がＯＮするので出力端子ＯＵＴ６は３Ｖとなり、トランジスタＭＮ４はＯＦＦする。トランジスタＭＮ２、ＭＮ４がＯＦＦし、トランジスタＭＰ２がＯＮしているので、出力端子ＯＵＴ４は６Ｖとなり、トランジスタＭＰ４がＯＮする。また、出力端子ＯＵＴ４が６ＶなのでトランジスタＭＰ１はＯＦＦする。トランジスタＭＰ２、ＭＰ４がＯＮし、トランジスタＭＮ２、ＭＮ４がＯＦＦするので、トランジスタＭＰ８はＯＦＦする。

つまり、入力端子ＩＮ１に“Ｈ”、ＩＮ２に“Ｌ”の信号が入力しているときは、出力端子は、ＯＵＴ１＝０Ｖ、ＯＵＴ２＝６Ｖ、ＯＵＴ３＝３Ｖ、ＯＵＴ４＝６Ｖ、ＯＵＴ５＝０Ｖ、ＯＵＴ６＝３Ｖの電圧となる。

このとき、電圧が３Ｖの出力端子ＯＵＴ３の出力インピーダンスはトランジスタＭＰ７のＯＮ抵抗によって決定され、電圧が３Ｖの出力端子ＯＵＴ６の出力インピーダンスはトランジスタＭＰ６のＯＮ抵抗によって決定される。つまり、出力端子ＯＵＴ３、ＯＵＴ６はハイインピーダンスにならない。

次に、入力端子ＩＮ１が“Ｌ”から“Ｈ”に切り替わった瞬間から後の過渡状態について述べる。入力端子ＩＮ１が“Ｈ”に切り替わったとき、トランジスタＭＮ１はＯＮし、トランジスタＭＰ５はＯＦＦする。すると、出力端子ＯＵＴ５は０Ｖとなり、トランジスタＭＮ３がＯＮする。

この瞬間、トランジスタＭＮ１側の縦続接続されたトランジスタについて考えると、トランジスタＭＮ１、ＭＮ３、ＭＰ３、ＭＰ１、ＭＰ７がＯＮし、ＭＰ６はＯＦＦしている。そこで、この瞬間の出力端子ＯＵＴ３の電圧が５．５Ｖ以下（トランジスタＭＰ２のゲート・ソース間に印加する電圧が０．５Ｖ）となるように、各トランジスタＭＮ１、ＭＮ３、ＭＰ３、ＭＰ１、ＭＰ７のＯＮ抵抗を設定する。これにより、トランジスタＭＰ２がＯＮする。

また、入力端子ＩＮ２は“Ｈ”から“Ｌ”に切り替わるため、トランジスタＭＮ２がＯＦＦし、トランジスタＭＰ６がＯＮする。入力端子ＩＮ１に“Ｌ”、入力端子ＩＮ２に“Ｈ”が入力されていた前の状態において、トランジスタＭＰ４はＯＦＦしていたため、トランジスタＭＮ２がＯＦＦ、トランジスタＭＰ６がＯＮすることで、出力端子ＯＵＴ６が３Ｖになり、トランジスタＭＮ４がＯＦＦする。

トランジスタＭＰ２がＯＮした瞬間では、出力端子ＯＵＴ４の電圧は、ＶＤＤとＶＢ間の電圧をトランジスタＭＰ２とＭＰ８のＯＮ抵抗で分圧した電圧になるため、３Ｖから上昇する。出力端子ＯＵＴ４が３．５Ｖ以上になると、トランジスタＭＰ４がＯＮする。このとき、出力端子ＯＵＴ２の負荷インピーダンスとトランジスタＭＰ４のＯＮ抵抗との直列インピーダンスが、出力端子ＯＵＴ４の負荷に追加される。

トランジスタＭＰ４のＯＮ抵抗が出力端子ＯＵＴ２の負荷インピーダンスと比べて十分小さく設定されているとすると、出力端子ＯＵＴ２と出力端子ＯＵＴ４はほぼ同電位となるため、トランジスタＭＰ８がＯＦＦする。トランジスタＭＰ２、ＭＰ４がＯＮし、トランジスタＭＮ２、ＭＮ４、ＭＰ８がＯＦＦするため、出力端子ＯＵＴ４と出力端子ＯＵＴ２は６Ｖになり、トランジスタＭＰ１がＯＦＦする。

入力端子ＩＮ１が“Ｌ”から“Ｈ”に切り替わった瞬間から定常状態までの過度状態においては、出力端子ＯＵＴ３の電位の遷移時間はトランジスタＭＰ７のＯＮ抵抗と出力端子ＯＵＴ３の負荷容量によって決まる。また、出力端子ＯＵＴ６の電位の遷移時間はトランジスタＭＰ６のＯＮ抵抗と出力端子ＯＵＴ６の負荷容量によって決まる。

前記遷移時間において、例えば出力端子ＯＵＴ３は前の状態において６Ｖであったので６Ｖから３Ｖへ、また出力端子ＯＵＴ１は６Ｖから０Ｖへ遷移する。

ここで、トランジスタＭＰ７が無ければ、出力端子ＯＵＴ３の遷移時間はトランジスタＭＰ１、ＭＰ３のリーク電流によってのみ駆動されるため、出力端子ＯＵＴ１の遷移時間と比べて大きくなる。つまり、出力端子ＯＵＴ１が０Ｖに変化したにも関わらず、出力端子ＯＵＴ３が３Ｖを超えている時間が発生する。この間、トランジスタＭＰ３には動作定格電圧３Ｖを超える電圧がドレイン・ソース間に印加されることになる。ＭＯＳトランジスタのドレイン・ソース電圧ＶＤＳが動作定格電圧を超えている時間が長ければ長いほど、ＭＯＳトランジスタの信頼性は悪化する。

しかしながら本実施例においては、トランジスタＭＰ７のＯＮ抵抗によって出力端子ＯＵＴ３の電位の遷移時間が大幅に削減され、これによってレベルシフト回路の信頼性が向上することとなる。

図５にトランジスタＭＰ３のドレイン・ソース間電圧ＶＤＳのシミュレーション波形を示した。このシミュレーションでは、上記説明した内容とは異なり、トランジスタＭＰ３の動作定格を２．５Ｖとしている。トランジスタＭＰ７が無い場合の（ａ）の従来例回路では、電圧の変化時にピーク値が大きく、また２．５Ｖに落ち着くまでに時間がかかっている。これに対して、トランジスタＭＰ７を接続した場合の（ｂ）の本実施例回路では、電圧変化時のピーク値が小さく、また２．５Ｖに落ち着くまでの時間がきわめて短いことが分かる。

次に、本実施例のレベルシフト回路の動作可能な電源電圧について考える。入力端子ＩＮ１が“Ｌ”から“Ｈ”に切り替わった瞬間に各出力端子電圧の論理も切り替わるには、トランジスタＭＰ２がＯＮする必要がある。トランジスタＭＰ２がＯＮするためには、第１電源ＶＤＤと出力端子ＯＵＴ３の電位差が０．５Ｖ以上とならなければならない。つまり、ＶＢ＝３Ｖのとき、ＶＤＤは３．５Ｖ以上である必要がある。

ここで、トランジスタＭＰ７が無い場合、入力端子ＩＮ１が“Ｌ”から“Ｈ”に切り替わった瞬間に各出力端子電圧の論理も切り替わるには、トランジスタＭＰ２とＭＰ３がＯＮする必要がある。トランジスタＭＰ３がＯＮできないと、トランジスタＭＮ１、ＭＮ３がＯＮしても出力端子ＯＵＴ３の電位が下がらず、トランジスタＭＰ２はＯＮできない。また、トランジスタＭＰ３がＯＮしても、第１電源ＶＤＤと出力端子ＯＵＴ３の電位差がトランジスタＭＰ２のしきい値電圧より大きくないと、そのトランジスタＭＰ２はＯＮできない。

トランジスタＭＰ３がＯＮするには、ＶＢ＝３Ｖの場合には出力端子ＯＵＴ３の電圧が３．５Ｖ以上となる必要があり、トランジスタＭＰ２がＯＮするには第１電源ＶＤＤと出力端子ＯＵＴ３の電圧との差分が０．５以上となる必要があるので、これらの条件が満たされる電圧ＶＤＤの条件はＶＤＤが４Ｖ以上となることである。

つまり、トランジスタＭＰ７が本実施例の通りに接続されることによって、トランジスタＭＰ７がない場合と比較して、電圧ＶＤＤに必要な電圧がトランジスタＭＰ３のしきい値電圧分だけ削減されることになる。

これは、例えばレベルシフト回路の出力端子ＯＵＴ２、ＯＵＴ４から電圧ＶＤＤを出力するとき、負荷が重い場合に発生する電圧降下を許容できる範囲が広がることを意味する。この許容範囲の拡大により、電圧ＶＤＤは従来回路と比べて少ない電流出力能力で、レベルシフト回路を正常に動作させることができる。

例えば、電圧ＶＤＤの生成には昇圧回路を用いるのが一般的であるが、昇圧回路の電流出力能力はそのコストとトレードオフの関係にあり、またさらに高い電流出力能力を有する昇圧回路は設計の難易度も高くなる。したがって、本実施例のレベルシフト回路における前記許容範囲の拡大は、昇圧回路のコストダウンと設計難易度の低下による設計工数削減などに貢献する。

＜第２実施例＞
図２に本発明の第２実施例のレベルシフト回路を示す。図２において、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４はＰｃｈ型ＭＯＳトランジスタ、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４はＮｃｈ型ＭＯＳトランジスタである。トランジスタＭＰ１１、ＭＰ１３、ＭＮ１３、ＭＮ１１は第１電源ＶＤＤと第２電源ＶＳＳの間に縦続接続され、トランジスタＭＰ１２、ＭＰ１４、ＭＮ１４、ＭＮ１２も第１電源ＶＤＤと第２電源ＶＳＳの間に縦続接続されている。そして、トランジスタＭＮ１１、ＭＮ１２はゲートとドレインがクロス接続されることでラッチ回路を構成し、トランジスタＭＰ１３、ＭＰ１４、ＭＮ１３、ＭＮ１４のゲートは第３電源ＶＢに接続されている。

本実施例のレベルシフト回路では、さらにＰＭＯＳトランジスタＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８が接続されている。トランジスタＭＮ１５は、ゲートがトランジスタＭＰ１１のゲートに、ソースが第３電源ＧＮＤに、ドレインがトランジスタＭＰ１１のドレインに、それぞれ接続されている。トランジスタＭＮ１６は、ゲートがトランジスタＭＰ１２のゲートに、ソースが第３電源ＧＮＤに、ドレインがトランジスタＭＰ１２のドレインに、それぞれ接続されている。トランジスタＭＮ１７は、ゲートがトランジスタＭＮ１３のドレインに、ドレインが第３電源ＧＮＤに、ソースがトランジスタＭＮ１３のソースに、それぞれ接続されている。トランジスタＭＮ１８は、ゲートがトランジスタＭＮ１４のドレインに、ドレインが第３電源ＧＮＤに、ソースがトランジスタＭＮ１４のソースに、それぞれ接続されている。

差動の入力端子ＩＮ１１、ＩＮ１２はトランジスタＭＰ１１、ＭＰ１２のゲートにそれぞれ接続されている。差動の第１組の出力端子ＯＵＴ１１、ＯＵＴ１２はトランジスタＭＰ１３、ＭＮ１３の共通ドレイン、トランジスタＭＰ１４、ＭＮ１４の共通ドレインにそれぞれ接続されている。差動の第２組の出力端子ＯＵＴ１３、ＯＵＴ１４はトランジスタＭＮ１１、ＭＮ１２のドレインにそれぞれ接続されている。差動の第３組の出力端子ＯＵＴ１５、ＯＵＴ１６はトランジスタＭＰ１１、ＭＰ１２のドレインにそれぞれ接続されている。

本実施例も、各ＭＯＳトランジスタのドレイン・ソース間電圧ＶＤＳにある期間中印加してもそのトランジスタの特性の劣化を招かない最高の電圧を、便宜的に素子の動作定格電圧とする。そして、その動作定格電圧が３Ｖであるとすると、第１電源ＶＤＤも３Ｖとする。このとき、入力端子ＩＮ１１、ＩＮ１２には“Ｌ”＝０Ｖ、“Ｈ”＝３Ｖの電圧が入力される。また、第２電源ＶＳＳは第１電源ＶＤＤの−１倍の電圧とし、−３Ｖとする。各ＭＯＳトランジスタのしきい値電圧は０．５Ｖとする。

さて、定常状態において、入力端子ＩＮ１１に“Ｈ”、ＩＮ１２に“Ｌ”の信号がそれぞれ入力されているときの動作について述べる。

このときは、入力端子ＩＮ１１が“Ｈ”であるのでトランジスタＭＰ１１がＯＦＦし、トランジスタＭＮ１５がＯＮし、出力端子ＯＵＴ１５は０Ｖになる。すると、トランジスタＭＰ１３がＯＦＦする。

一方、入力端子ＩＮ１２は“Ｌ”であるので、トランジスタＭＰ１２がＯＮし、トランジスタＭＮ１６がＯＦＦする。トランジスタＭＰ１２がＯＮすることで出力端子ＯＵＴ１６が３Ｖになるため、トランジスタＭＰ１４がＯＮする。トランジスタＭＰ１２、ＭＰ１４がＯＮすることで、出力端子ＯＵＴ１２は３Ｖになり、トランジスタＭＮ１８がＯＮする。

トランジスタＭＮ１８がＯＮすることで、出力端子ＯＵＴ１４は０Ｖとなり、トランジスタＭＮ１４がＯＦＦする。出力端子ＯＵＴ１４が０Ｖとなると、トランジスタＭＮ１１がＯＮする。トランジスタＭＰ１１、ＭＰ１３がＯＦＦ、トランジスタＭＮ１１がＯＮすることで、出力端子ＯＵＴ１３が−３Ｖになり、トランジスタＭＮ１３がＯＮする。トランジスタＭＮ１３がＯＮすることで、出力端子ＯＵＴ１１が−３Ｖになり、トランジスタＭＮ１７がＯＦＦする。

つまり、入力端子ＩＮ１１に“Ｈ”、ＩＮ１２に“Ｌ”の信号が入力されているときは、出力端子は、ＯＵＴ１１＝−３Ｖ、ＯＵＴ１２＝３Ｖ、ＯＵＴ１５＝０Ｖ、ＯＵＴ１６＝３Ｖ、ＯＵＴ１３＝−３Ｖ、ＯＵＴ１４＝０Ｖとなる。

このとき、電圧が０Ｖの出力端子ＯＵＴ１５の出力インピーダンスはトランジスタＭＮ１５のＯＮ抵抗によって決定され、電圧が０Ｖの出力端子ＯＵＴ１４の出力インピーダンスはトランジスタＭＮ１８のＯＮ抵抗によって決定される。つまり、出力端子ＯＵＴ１５、ＯＵＴ１４はハイインピーダンスにならない。

次に、入力端子ＩＮ１１が“Ｌ”から“Ｈ”に切り替わった瞬間から後の過渡状態について述べる。入力端子ＩＮ１１が“Ｈ”に切り替わったとき、入力端子ＩＮ１２は“Ｈ”から“Ｌ”に切り替わり、トランジスタＭＰ１２がＯＮし、トランジスタＭＮ１６がＯＦＦする。トランジスタＭＰ１２がＯＮするため、出力端子ＯＵＴ１６は３Ｖになり、トランジスタＭＰ１４がＯＮする。

この瞬間、トランジスタＭＰ１２側の縦続接続されたＭＯＳトランジスタについて考えると、トランジスタＭＰ１２、ＭＰ１４、ＭＮ１４、ＭＮ１、ＭＮ１８がＯＮし、トランジスタＭＮ１６はＯＦＦしている。この瞬間の出力端子ＯＵＴ１４の電圧が−２．５Ｖ以上となるように、各ＭＯＳトランジスタのＯＮ抵抗が設定されているとすると、トランジスタＭＮ１１がＯＮする。

また、入力端子ＩＮ１１は“Ｌ”から“Ｈ”に切り替わるため、トランジスタＭＰ１１がＯＦＦし、トランジスタＭＮ１５がＯＮする。入力端子ＩＮ１１に“Ｌ”、ＩＮ１２に“Ｈ”が入力されていた前の状態においてトランジスタＭＮ１３はＯＦＦしていたため、トランジスタＭＰ１１がＯＦＦし、トランジスタＭＮ１５がＯＮすることで、出力端子ＯＵＴ１５が０Ｖになり、トランジスタＭＰ１３がＯＦＦする。

トランジスタＭＮ１１がＯＮした瞬間では、出力端子ＯＵＴ１３の電圧は、ＧＮＤとＶＳＳ間の電圧をトランジスタＭＮ１１とＭＮ１７のＯＮ抵抗で分圧した電圧になるために、０Ｖから下降する。出力端子ＯＵＴ１３の電圧が−０．５Ｖより低下すると、トランジスタＭＮ１３がＯＮする。このとき、出力端子ＯＵＴ１１の負荷インピーダンスとトランジスタＭＮ１３のＯＮ抵抗との直列インピーダンスが、出力端子ＯＵＴ１３の負荷に追加される。

トランジスタＭＮ１３のＯＮ抵抗が出力端子ＯＵＴ１１の負荷インピーダンスと比べて十分小さく設定されているとすると、出力端子ＯＵＴ１１とＯＵＴ１３はほぼ同電位となるため、トランジスタＭＮ１７がＯＦＦする。トランジスタＭＮ１１、ＭＮ１３がＯＮし、トランジスタＭＰ１１、ＭＰ１３、ＭＮ１７がＯＦＦするため、出力端子ＯＵＴ１３、ＯＵＴ１１は−３Ｖになり、トランジスタＭＮ１２がＯＦＦする。

入力端子ＩＮ１２が“Ｈ”から“Ｌ”に切り替わった瞬間から定常状態までの遷移時間においては、出力端子ＯＵＴ１５の電位の遷移時間はトランジスタＭＮ１５のＯＮ抵抗と出力端子ＯＵＴ１５の負荷容量によって決まる。出力端子ＯＵＴ１４の電位の遷移時間はトランジスタＭＮ１８のＯＮ抵抗と出力端子ＯＵＴ１４の負荷容量によって決まる。

前記遷移時間において、例えば出力端子ＯＵＴ１５は前の状態において３Ｖであったので３Ｖから０Ｖへ、また出力端子ＯＵＴ１１は３Ｖから−３Ｖへ遷移する。

ここで、トランジスタＭＮ１５が無ければ、出力端子ＯＵＴ１５の遷移時間はトランジスタＭＰ１１、ＭＰ１３のリーク電流によってのみ駆動されるため、出力端子ＯＵＴ１１の遷移時間と比べて大きくなる。つまり、出力端子ＯＵＴ１１が−３Ｖに変化したにも関わらず、出力端子ＯＵＴ１５が０Ｖを超えている時間が発生する。この間、トランジスタＭＰ１３には動作定格電圧３Ｖを超える電圧がドレイン・ソース間に印加されることになる。ＭＯＳトランジスタのＶＤＳが動作定格電圧を超えている時間が長ければ長いほどＭＯＳトランジスタの信頼性は悪化する。

しかしながら本実施例においては、トランジスタＭＮ１５のＯＮ抵抗によって出力端子ＯＵＴ１５の電位の遷移時間が大幅に削減される。これによってレベルシフト回路の信頼性が向上することとなる。

次に、本実施例のレベルシフト回路の動作可能な電源電圧について考える。入力端子ＩＮ１２が“Ｈ”から“Ｌ”に切り替わった瞬間に各出力端子電圧の論理も切り替わるには、トランジスタＭＮ１１がＯＮする必要がある。トランジスタＭＮ１１がＯＮするためには、出力端子ＯＵＴ１４と第２電源ＶＳＳの電位差が０．５Ｖ以上とならなければならない。つまり、ＧＮＤ＝０Ｖのとき、ＶＳＳが−０．５Ｖ以下になる必要がある。

ここで、トランジスタＭＮ１８が無い場合、入力端子ＩＮ１２が“Ｈ”から“Ｌ”に切り替わった瞬間に各出力端子電圧の論理も切り替わるには、トランジスタＭＮ１１とＭＮ１４がＯＮする必要がある。トランジスタＭＮ１４がＯＮできないと、トランジスタＭＰ１２、ＭＰ１４がＯＮしても出力端子ＯＵＴ１４の電位が上がらず、トランジスタＭＮ１１はＯＮできない。また、トランジスタＭＮ１４がＯＮしても、出力端子ＯＵＴ１４と第２電源ＶＳＳの電位差がトランジスタＭＮ１１のしきい値電圧より大きくないとトランジスタＭＮ１１はＯＮできない。

トランジスタＭＮ１４がＯＮするには、ＧＮＤ＝０Ｖの場合には出力端子ＯＵＴ１４の電圧が−０．５Ｖ以下となる必要があり、トランジスタＭＮ１１がＯＮするには出力端子ＯＵＴ１４の電圧が第２電源ＶＳＳよりも０．５Ｖ以上となる必要があるので、これらの条件が満たされる第２電源ＶＳＳの条件は−４Ｖ以下となる。

つまり、トランジスタＭＮ１８が本実施例の通りに接続されることによって、第２電源ＶＳＳに必要な電圧がトランジスタＭＮ１４のしきい値電圧分だけ削減されることになる。

これは、例えばレベルシフト回路の出力端子ＯＵＴ１２、ＯＵＴ１４から第２電源ＶＳＳの電圧を出力するとき、負荷が重い場合に発生する電圧降下を許容できる範囲が広がることを意味する。前記の許容範囲の拡大により、第２電源ＶＳＳは従来回路と比べて少ない電流出力能力で、レベルシフト回路を正常に動作させることができる。

例えば、第２電源ＶＳＳの生成にはチャージポンプ回路などによる負電圧生成回路を用いるのが一般的であるが、負電圧生成回路の電流出力能力はそのコストとトレードオフの関係にあり、さらに高い電流出力能力を有する負電圧生成回路は設計の難易度も高くなる。したがって、本実施例のレベルシフト回路における前記許容範囲の拡大は、昇圧回路のコストダウンと設計難易度の低下による設計工数削減などに貢献する。

＜第３実施例＞
図３は本発明の第３実施例であり、第２実施例の各電源ＶＤＤ、ＧＮＤ、ＶＳＳをそれぞれＧＮＤ、ＶＢ、ＶＳＳに置き換えたものである。第３電源ＶＢは第１電源ＧＮＤと第２電源ＶＳＳの間の電圧が印加される電源である。ここで、例えばＧＮＤ＝０Ｖ、ＶＢ＝−３Ｖ、ＶＳＳ＝−６Ｖとする。動作は前記第２実施例と同様である。

ＭＮ１〜ＭＮ４、ＭＮ１１〜ＭＮ１８：Ｎｃｈ型ＭＯＳトランジスタ
ＭＰ１〜ＭＰ８、ＭＰ１１〜ＭＰ１４：Ｐｃｈ型ＭＯＳトランジスタ
ＶＤＤ：第１電源
ＧＮＤ：図１、図４では第２電源、図２では第３電源、図３では第１電源
ＶＳＳ：第２電源
ＶＢ：第３電源
ＯＵＴ１〜ＯＵＴ６、ＯＵＴ１１〜ＯＵＴ１６：出力端子
ＩＮ１、ＩＮ２、ＩＮ１１、ＩＮ１２：入力端子

Claims

第１電源にソースが接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインにソースが接続された第１導電型の第３トランジスタと、該第１導電型の第３トランジスタのドレインにドレインが接続された第２導電型の第３トランジスタと、該第２導電型の第３トランジスタのソースにドレインが接続されソースが第２電源に接続された第２導電型の第１トランジスタにより第１縦続接続回路が構成され、
前記第１電源にソースが接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインにソースが接続された第１導電型の第４トランジスタと、該第１導電型の第４トランジスタのドレインにドレインが接続された第２導電型の第４トランジスタと、該第２導電型の第４トランジスタのソースにドレインが接続されソースが前記第２電源に接続された第２導電型の第２トランジスタにより第２縦続接続回路が構成され、
前記第１導電型の第１トランジスタのゲートと前記第１導電型の第２トランジスタのドレインが共通接続されるとともに、前記第１導電型の第２トランジスタのゲートと前記第１導電型の第１トランジスタのドレインが共通接続され、
前記第１導電型の第３トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第３トランジスタ、及び前記第２導電型の第４トランジスタのそれぞれのゲートが第３電源に接続され、
前記第２導電型の第１トランジスタのゲートと前記第２導電型の第２トランジスタのゲートが差動の入力端子に接続され、
前記第１導電型の第３トランジスタのドレインと前記第１導電型の第４トランジスタのドレインが差動の第１組の出力端子に接続され、又は前記第１導電型の第１トランジスタのドレインと前記第１導電型の第２トランジスタのドレインが差動の第２組の出力端子に接続され、又は前記第２導電型の第１トランジスタのドレインと前記第２導電型の第２トランジスタのドレインが差動の第３組の出力端子に接続され、
前記第３電源の電圧が前記第１電源の電圧と前記第２電源の電圧の間の電圧に設定されているレベルシフト回路において、
ソースが前記第１導電型の第３トランジスタのソースに接続され、ゲートが前記第１導電型の第３トランジスタのドレインに接続され、ドレインが前記第３電源に接続された第１導電型の第７トランジスタと、
ソースが前記第１導電型の第４トランジスタのソースに接続され、ゲートが前記第１導電型の第４トランジスタのドレインに接続され、ドレインが前記第３電源に接続された第１導電型の第８トランジスタと、
を備えることを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第１導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、前記第２導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、及び前記第１導電型の第７トランジスタが同時にＯＮしたとき、前記第１導電型の第２トランジスタのゲート・ソース間の電位差が前記第１導電型の第２トランジスタのしきい値電圧を超えるよう、前記第１導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、前記第２導電型の第１トランジスタ、前記第１導電型の第３トランジスタ、及び前記第１導電型の第７トランジスタのＯＮ抵抗が設定されていることを特徴とするレベルシフト回路。
請求項１又は２に記載のレベルシフト回路において、
前記第１導電型の第２トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第２トランジスタ、前記第２導電型の第４トランジスタ、及び前記第１導電型の第８トランジスタが同時にＯＮしたとき、前記第１導電型の第１トランジスタのゲート・ソース間の電位差が前記第１導電型の第１トランジスタのしきい値電圧を超えるよう、前記第１導電型の第２トランジスタ、前記第１導電型の第４トランジスタ、前記第２導電型の第２トランジスタ、前記第２導電型の第４トランジスタ、及び前記第１導電型の第８トランジスタのＯＮ抵抗が設定されていることを特徴とするレベルシフト回路。
請求項１乃至３のいずれか１つに記載のレベルシフト回路において、
前記第１電源の電圧と前記第３電源の電圧の電位差、及び前記第３電源の電圧と前記第２電源の電圧の電位差が、前記第１導電型の第１、第２、第３、第４、第７、及び第８のトランジスタ、並びに前記第２導電型の第１、第２、第３、及び第４トランジスタの動作定格電圧以内に設定されていることを特徴とするレベルシフト回路。
請求項１乃至４のいずれか１つに記載のレベルシフト回路において、
ソースが前記第２導電型の第１トランジスタのドレインに接続され、ゲートが前記第２導電型の第１トランジスタのゲートに接続され、ドレインが前記第３電源に接続された第１導電型の第５トランジスタと、
ソースが前記第２導電型の第２トランジスタのドレインに接続され、ゲートが前記第２導電型の第２トランジスタのゲートに接続され、ドレインが前記第３電源に接続された第１導電型の第６トランジスタと、
を備えることを特徴とするレベルシフト回路。
請求項１乃至５のいずれか１つに記載のレベルシフト回路において、
前記第３電源の電圧と前記第２電源の電圧の電位差が、前記第２導電型の第７及び第８トランジスタの動作定格電圧以内に設定されていることを特徴とするレベルシフト回路。