JP7275438B2 - 剥離可能な構造及び前記構造を使用する剥離プロセス - Google Patents

剥離可能な構造及び前記構造を使用する剥離プロセス Download PDF

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Description

本発明は、マイクロエレクトロニクス、光学、マイクロシステム、等における用途のために薄層を移転させる分野に関する。特に、薄層を移転させるため又は取り扱うために使用されることがある剥離可能な構造に関する。
シリコン基板又はシリコン・オン・インシュレータ（ＳＯＩ）基板が、マイクロエレクトロニクスデバイスの製造のために広く使用されている。それ自体よく知られているように、このような基板は、シリコンの薄層及びキャリア基板上に設置された埋め込み酸化物を含む。これらの基板上にトランジスタのさらに大きな集積化を可能にするために、個々の構成要素の横方向寸法の縮小及びエッチングの微細さは、結晶品質及び層の均一性の両方の点で品質を高めた基板を必要とする。
要求される品質を有するＳＯＩ基板の製作のために、高温熱処理が、特に、シリコンの薄層の仕上げを実現するために適用される。特に、不活性雰囲気下での１２００℃付近における熱アニーリングのステップは、前記薄層の非常に良い厚さ均一性を維持しながら、要求される程度の表面粗さ、典型的には＜０．２ｎｍ ＲＭＳを実現するため、薄層の熱平滑化のために使用されることがある。
ある種の用途は、構成部品が製作される薄層の高い品質だけでなく、特定の特性を有するキャリア基板もまた必要とする。これは、例えば、高い抵抗のキャリア基板を有することが有利である無線周波数（ＲＦ）部品の分野のケースである。ガラス基板が、例えば、有利なことがある。或いは、キャリア基板が高抵抗シリコンから作られるときには、ＲＦ信号の損失及び歪を制限するために、電荷トラッピング層を設けることが有利である。この主題について、特にトラッピング（トラップ－リッチ）層を有するＳＯＩ基板に関する、「Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ（ＳＯＩ）Ｔｅｃｈｎｏｌｏｇｙ， ｍａｎｕｆａｃｔｕｒｅ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ」（項目１０．７及び１０．８、Ｏｌｅｇ Ｋｏｎｏｎｃｈｕｋ ａｎｄ Ｂｉｃｈ－Ｙｅｎ Ｎｇｕｙｅｎ、Ｗｏｏｄｈｅａｄ Ｐｕｂｌｉｓｈｉｎｇ）という本を参照することができる。
キャリア基板がシリコン以外の材料（例えばガラス）から作られるとき又はキャリア基板がトラッピング層を設けられるときには、ＳＯＩ基板を仕上げるための非常に高温での熱処理は、熱処理が構造又はトラッピング層を劣化させるので適用できない。
しかしながら、これらの処理なしでは、薄層の要求される品質を保証することが困難である。
いくつかのプロセスが、初期基板に製作されそして移転の前に要求される最終品質を有する薄層を、最終基板へ移転させるために存在する。初期基板は、埋め込み酸化物層を慣習的に含み、埋め込み酸化物層上に薄層が設置され、酸化物層それ自体がキャリア基板上に設置され、薄層を仕上げるための処理を受けることに適している。さらにその上、最終基板は、目標とする特有な用途のための要求される特性を有する。
いくつかの移転プロセスは、（初期基板上に設置された）仕上げられた薄層を最終基板に張り付けること、次いで初期基板からキャリア基板を機械的及び／又は化学的に除去すること、したがって前記薄層を最終基板に移転することから成る。この手法の主な欠点は、初期キャリア基板の損失に関係するコスト並びに移転中に薄層の品質に悪影響を及ぼしがちである限定的な機械的及び化学的な処理である。
他のプロセスは、薄層と初期基板のキャリア基板との間の層又は初期基板内に存在する弱化した界面に機械的なストレス又は化学的な処理を適用することによる分離に基づき、初期基板から最終基板へ薄層を移転することを可能にする。
これらの手法の欠点は、初期基板－最終基板組み立て品へ機械的な力の加圧による又は化学溶液中の浸漬による分離ステップが薄層の品質に悪影響を及ぼしがちであるという事実から主に生じる。
レーザによる界面での分離（レーザリフトオフ）に基づくさらに他のプロセスは、（最終基板用又は初期キャリア基板用に）透明基板の使用を必要とし、これが応用の分野を制限する。
最後に、文書ＦＲ２７５６８４７は、イオン注入によって構造の２つの要素を分離するためのプロセスを提案する。このプロセスは、２つの要素の界面のところにイオンを導入することから成り、これらのイオンが２つの要素同士の間に存在する原子間の結合を切断することができる。
このプロセスの１つの欠点は、大きなドーズ量及び注入深さに関する良い精度を必要とすることである。
本発明は、先行技術の欠点のすべて又は欠点のうちのいくつかを克服することを目的としている。本発明の１つの主題は、界面で剥離できるようにするために構成された構造であり、この構造が薄層を移転させるため又は取り扱うために使用されることがある。
本発明は、キャリア基板と、第１の界面で前記基板上に設置された酸化シリコン層とを備える剥離可能な構造に関する。剥離可能な構造は、
酸化物層が２００ｎｍ未満の厚さを有し、
軽い水素及び／又はヘリウム化学種が注入プロファイルに従って深く、構造の全域にわたって分布しており、その濃度最大部が酸化物層の厚さ内に位置しており、
酸化物層の厚さに対して、注入した軽い化学種の総計のドーズ量が、前記酸化物層中のこれらの軽い化学種の固溶限を、少なくとも５倍だけ超えている
ことで注目に値する。
本発明の有利な特徴によれば、単独で又は組み合わせて使用されると、
剥離可能な構造が、第２の界面で酸化物層上に設置された、構成要素の製造に適した及び／又は障壁層を形成する薄層を備え、
キャリア基板がシリコンから作られ、酸化シリコン層が熱酸化物であり、
薄層が単結晶シリコンから作られ、
薄層が窒化シリコンから作られる。
本発明はまた、上記のような剥離可能な構造を剥離するためのプロセスに関し、
ａ）ボンディング界面に沿って第２の基板に剥離可能な構造を張り付けることと、
ｂ）組み立て品に熱処理を適用し、軽い化学種の少なくとも一部を第１の界面又は第２の界面と同じ水準にマイグレートさせることと、
ｃ）第１の界面又は第２の界面での組み立て品の自発的な剥離と、酸化物層の剥離した表面を形成することと、複合材料構造を形成するために第２の基板への少なくとも薄層の移転をもたらすことと
を含む。
本発明の有利な特徴によれば、単独で又は組み合わせて使用されると、
ステップｂ）が２００℃と６００℃との間の温度で実行され、
ステップｃ）がステップｂ）の熱処理中に実行され、
酸化物層の剥離した表面の粗さが０．５ｎｍ ＲＭＳ未満であり、
ステップａ）で設けられた剥離可能な構造が、構成要素の製造に適しており、第２の界面で酸化物層に設置された薄層を備え、軽い水素及び／又はヘリウム化学種が薄層を仕上げるステップの後で酸化物層の厚さ内に注入されており、
薄層を仕上げるステップが、特に１０００℃を超える、又はそれどころか１１００℃を超える高温熱処理を含み、
ステップａ）で用意された第２の基板が、第２のキャリア基板と、第２のキャリア基板上に設置されたトラッピング層と、トラッピング層上に設置された第２の酸化シリコン層とを備え、第２の酸化シリコン層がボンディング界面で剥離可能な基板に張り付けられるように意図されており、
ステップａ）で用意された第２の基板がガラス基板を含み、
ステップａ）で用意された第２の基板が、第２のキャリア基板と、第２のキャリア基板上に設置され８００ｎｍよりも大きな厚さを有する第２の酸化シリコン層とを備え、第２の酸化シリコン層がボンディング界面で剥離可能な基板に張り付けられるように意図され、
剥離プロセスが、ステップｃ）の後で、移転した薄層内に依然として存在する軽い化学種を排出するために、１０００℃より低い温度での複合材料構造の熱処理のステップを含む。
本発明の他の特徴及び利点は、添付した図を参照して提供される下記の詳細な説明から明らかになるだろう。
本発明の第１の実施形態による、剥離可能な構造を示す図である。 本発明の第２の実施形態による、剥離可能な構造を示す図である。 本発明の第３の実施形態による、剥離可能な構造を示す図である。 本発明の第２の実施形態に従って、剥離可能な構造を製造するためのプロセスを示す図である。 本発明の第２の実施形態に従って、剥離可能な構造を製造するためのプロセスを示す図である。 本発明の第２の実施形態に従って、剥離可能な構造を製造するためのプロセスを示す図である。 本発明による剥離可能な構造の実装形態の第１の変形形態による剥離プロセスを示す図である。図４ａ’は、本発明による剥離可能な構造の実装形態の第１の変形形態による剥離プロセスを示す図である。 本発明による剥離可能な構造の実装形態の第１の変形形態による剥離プロセスを示す図である。 本発明による剥離可能な構造の実装形態の第１の変形形態による剥離プロセスを示す図である。 本発明による剥離可能な構造の実装形態の第２の変形形態による剥離プロセスを示す図である。 本発明による剥離可能な構造の実装形態の第２の変形形態による剥離プロセスを示す図である。 本発明による剥離可能な構造の実装形態の第２の変形形態による剥離プロセスを示す図である。 本発明の第２の実施形態による、剥離可能な構造を剥離した後で得られる複合材料構造の例を示す図である。
説明では、図中の同じ参照符号は、同じ性質の要素に対して使用されることがある。
図は、読みやすさのために、一定の縮尺ではない模式的な表示である。特に、ｚ軸に沿った層の厚さは、ｘ軸及びｙ軸に沿った横方向寸法に対して一定の縮尺ではない。
本発明は、キャリア基板１０及び第１の界面１で前記基板上に設置された酸化シリコン層２０を備えている剥離可能な構造１００に関する（図１）。
キャリア基板１０は、マイクロエレクトロニクス製造プロセスに対応する材料から選択されることがあり、シリコン、半導体産業において従来から使用されている材料から形成されることが有利である。キャリア基板１０は、例えば、１００～４５０ｍｍの直径及び２５０と８５０ミクロンとの間の厚さを有するウェハの形態であってもよい。
酸化シリコン層２０は、キャリア基板１０がシリコンであるように選択されるときには、熱成長から有利には得られる。熱酸化は、８５０℃と１１００℃との間の温度で、ドライ又はウェットの酸化性雰囲気下で実行されることがある。或いは、酸化シリコン層は、気相堆積（ＰＥＣＶＤ、ＬＰＣＶＤ、等）又は液体堆積技術によりキャリア基板１０に製作されてもよい。
本発明による剥離可能な構造１００では、酸化物層２０は２００ｎｍ未満の、又はそれどころか１００ｎｍ未満の厚さを有し、酸化物層２０の厚さが１０ｎｍと５０ｎｍとの間であることが有利である。
酸化物層２０の厚さのこの制約が構造１００の優れた剥離効率をどのように与えるかが後で分かるだろう。
剥離可能な構造１００は、酸化物層２０中に、注入プロファイル３１に従って深く分布した軽い水素及び／又はヘリウム化学種３０をさらに含み、注入プロファイル３１が図１に図示され、ｚ軸に沿って広がる。軽い化学種３０は、（ｘ、ｙ）平面内で構造１００の全域にわたり存在する。
軽い化学種は、イオン注入により酸化物層２０中へと都合よく導入される。或いは、そして特に、軽い化学種が浅い深さのところに導入されなければならないときには、軽い化学種がプラズマイマージョンにより注入されてもよい。
本発明による剥離可能な構造１００では、水素単独を、ヘリウム単独を注入すること、又はそれ以外に水素及びヘリウムを共注入することが可能であろう。
プロファイル３１の濃度最大部は、酸化物層２０の厚さ内に、有利には前記厚さの中点部分の近くに位置する。
注入の後で、注入した総計のドーズ量が、選択的に、酸化物層２０内の大部分について見積もられる。
本発明によれば、注入した軽い化学種３０の総計のドーズ量は、酸化物層２０の厚さに関連して、前記酸化物層２０中のこれらの軽い化学種３０の固溶限を少なくとも５倍だけ超える。注入した軽い化学種３０の総計のドーズ量は、酸化物層２０の厚さに関連して、前記固溶限を５倍～２０倍だけ超えることが有利である。酸化シリコン中の水素の固溶限が１．５Ｅ２１／ｃｍ３であることを覚えておくこと。
第１の実施形態によれば、剥離可能な構造１００は、したがって、キャリア基板１０、酸化シリコン層２０及び酸化物層２０中に注入プロファイル３１に従って分布した軽い化学種３０を含む。
例として、５０ｎｍの厚さを有する酸化物層２０に関して、１ｋｅＶのエネルギーを有する水素イオンが４Ｅ１６／ｃｍ２のオーダーのドーズ量で注入されることがある。酸化物層２０の厚さに関連して、総計の注入したドーズ量（４Ｅ１６／ｃｍ２）は、８ｅ２１／ｃｍ３の、すなわち、酸化シリコン層２０中の水素の固溶限の５倍よりもわずかに多い水素濃度を与える。
数ｎｍ～１００ｎｍの範囲にわたる厚さを有する酸化物層２０に関して、数１００ｅＶ～１０ｋｅＶ付近の範囲にわたる注入エネルギー及び１Ｅ１６付近～７．５Ｅ１６／ｃｍ２の範囲にわたるドーズ量が水素の注入に対して使用されることがあることが典型的である。１０ｎｍと５０ｎｍとの間の厚さを有する酸化物層２０に関して、水素注入ドーズ量は、１Ｅ１６と４Ｅ１６／ｃｍ２との間で選択されることが有利である。
剥離可能な構造１００はこのように、剥離可能な構造が熱処理を受けるときに、第１の界面１で剥離可能である能力を有し、熱処理の温度は、典型的には２００℃と６００℃との間である。
熱処理の後で、注入された軽い化学種３０の総計のドーズ量が、（いずれか、酸化物層２０中への直接注入のために又は前記層２０中への化学種３０のマイグレーションのために）酸化物層２０内の大部分に対して見積もられる。軽い化学種３０の濃度は、そのときには、酸化物層２０中のこの同じ化学種の固溶限を５倍～２０倍だけ超える。
酸化物層２０が薄くそして軽い化学種３０の濃度が酸化物層２０中の前記化学種３０の固溶限を十分に超えると、軽い化学種が酸化物層２０によっては吸収されることができず、軽い化学種のうちのあるものが第１の界面１まで実効的にマイグレートする。
この第１の界面１が熱界面である（すなわち、シリコンキャリア基板上の熱酸化物層の成長に由来する）ことが有利であり、軽い化学種３０がこの界面まで選択的にマイグレートすること、及びある濃度より上では、界面のへき開が軽い化学種３０の圧力の効果の下で自発的に生じることが実験的に示されている。剥離プロセスにおいて非常に詳細に分かるように、剥離可能な構造１００は、第１の界面１に沿って、酸化物層２０とキャリア基板１０との間の剥離をこのように起こさせることがある。
第２の実施形態によれば、剥離可能な構造１００は、構成要素の製造に適しており、第２の界面２で酸化物層２０上に設置された薄層４０をさらに含む（図２ａ）。
この第２の実施形態では、軽い化学種３０は、構成要素の製造に適している薄層４０の製作の後で酸化物層２０へと導入される。
「構成要素の製造に適している」という表現は、目標とする構成要素の後の製造のために要求される品質及び構造的特徴を有することを意味するように理解される。特に、薄層４０は、厚さ均一性、結晶品質並びに表面品質（粗さ、欠陥及び残留汚染）の点で要求される品質を有する。これは、したがって、キャリア基板１０上に酸化物層自体が設置され、酸化物層２０上に設置された薄層４０が高温仕上げ熱処理を受けることが可能であることを仮定する。特に、不活性雰囲気下での１２００℃付近の熱アニーリングのステップが、前記薄層の非常に良い厚さ均一性を維持しながら、要求される程度の表面粗さ、典型的には＜０．２ｎｍ ＲＭＳを実現するために、薄層４０の熱平滑化のために使用されることがある。これらの処理中に、軽い化学種３０は、何らかの時機を失した剥離を回避するために、剥離可能な構造１００にはまだ存在しないことに留意されたい。
薄層４０は、様々な方法で製作されることがある。一般に、薄層４０は、第２の界面２で酸化物層２０に張り付けられたドナー基板４（図３ａ）に由来する。或いは、酸化物層２０が、（第２の界面２で）ドナー基板４上に存在してもよくそして（第１の界面１で）キャリア基板１０に張り付けられてもよいことに留意されたい。
張り付け作業は、薄層４０の仕上げを意図した高温処理と両立するいずれかのボンディング技術によって実行されることがある。特に、張り付け作業は、分子付着、先行技術から良く知られた技術によるボンディングによって実行される。ボンディング作業の前に、張り付けようとする表面は、界面の品質及び強度を向上させるために、ドライ処理（例えば、プラズマ活性化）及び／又はウェット処理（化学的洗浄）を受けることがある。第２の界面２は、熱処理を適用することによって都合良く改良される。
ドナー基板４は、次にシンニングステップを受け、その終了で、表面層４０が形成される（図３ｂ）。このシンニングステップは、先行技術から知られている様々な技術、特に、
スマートカット（Ｓｍａｒｔ－Ｃｕｔ）（登録商標）プロセス、これは非常に薄い層（典型的には厚さで数ｎｍと１ミクロンとの間）の形成のために特に適しており、スマートカットプロセスは弱くした埋め込み平面を形成するために張り付けステップに先立ってその張り付けられる面の場所でドナー基板４中へとガス状の化学種を注入することに基づき、張り付けの後で、へき開ステップでは、薄層４０だけがキャリア基板１０に接続されて残るように、ドナー基板４が弱くした平面に沿って分離される、
機械的なグラインディング、化学－機械研磨及び化学エッチングを含め、化学－機械シンニングプロセス、これらは厚さが数ミクロンと数１０ミクロン、又はそれどころか数１００ミクロンとの間である層の形成に主として適している、
を使用して実行されることがある。
当然のことながら、上に述べた技術は、網羅的ではなく、他の知られている技術がドナー基板４を薄くするために使用されてもよい。
薄層４０を製造する目的で、シンニングステップは、上に述べたように、表面及び体積に関して、薄層４０の品質を修復することができる１つ又は複数の仕上げステップをさらに含む。
仕上げに関する要求は、薄層４０が、特に２００ｎｍ未満、又は１００ｎｍ未満、又はその他に５０ｎｍ未満の薄い厚さを有するときに大きいことさえある。これは、特に、本発明による剥離可能な基板１００が最大の関心を有するこれらの厚さ範囲の薄層４０に対してである。
薄層４０が製作されそして目標とする用途のために要求される特性を有するときには、軽い化学種３０は、酸化物層２０中へと注入プロファイル３１に従って導入される（図３ｃ）。
例として、２００ｎｍの厚さを有するシリコン及び２５ｎｍの厚さを有する酸化シリコン層２０から作られた薄層４０のケースでは、１８ｋｅＶのエネルギーを有する水素イオンが４Ｅ１６／ｃｍ２のドーズ量で注入されることがある。酸化物層２０の厚さに関連して、総計の注入したドーズ量（４Ｅ１６／ｃｍ２）は、１．６Ｅ２２／ｃｍ３、すなわち、酸化シリコン層２０中の水素の固溶限の１０倍付近の水素濃度を与える。
数ｎｍ～２００ｎｍの範囲にわたる厚さを有するシリコン及び数ｎｍ～１００ｎｍの範囲にわたる厚さを有する酸化物層２０から作られた薄層４０に関して、１Ｅ１６付近～７．５Ｅ１６／ｃｍ２の範囲にわたるドーズ量が水素の注入のために使用されることがあることが典型的である。１０ｎｍと５０ｎｍとの間の厚さを有する酸化物層２０に関して、水素注入ドーズ量が１Ｅ１６と４Ｅ１６／ｃｍ２との間で選択されることが有利である。
剥離可能な構造１００は、したがって、第１の実施形態の文脈内で説明したように、剥離可能な構造１００が熱処理を受けるときに、第１の界面１又は第２の界面２で剥離可能である能力を有する。
２００ｎｍの厚さを有するシリコン及び５０ｎｍの厚さを有する酸化シリコン層２０から作られた薄層４０のケースでは、１Ｅ１６／ｃｍ２のオーダー及び１Ｅ１６／ｃｍ２のそれぞれのドーズ量で酸化物層２０内に注入プロファイルの最大値を配置することによって、水素イオン及びヘリウムイオンの同時注入はまた、構造１００が熱処理を受けるときに、第１の界面１又は第２の界面２で剥離可能である能力を構造１００に提供することを出願人が示したことに留意されたい。酸化物層２０の厚さに関連して水素の総計の注入したドーズ量（１Ｅ１６／ｃｍ２）は、２Ｅ２１／ｃｍ３、すなわち、酸化シリコン層２０中の水素の固溶限のほんの１．３倍付近の水素の濃度を与え、ヘリウムの存在がこれゆえ水素の要求される濃度係数を減少させることを可能にする。
本発明の第２の実施形態によれば、第１の界面１及び第２の界面２のうちの一方が、キャリア基板１０上（第１の界面１）又はドナー基板４上（第２の界面２）の酸化シリコンの熱成長に由来するときには、剥離がこの界面で選択的に行われることが有利である。具体的に、出願人は、剥離可能な構造１００が９００℃よりも高い温度に曝された後で（これは薄層４０の仕上げ処理の後のケースである）、熱酸化物／シリコン界面がボンディング界面よりも弱くなることを観察できている。軽い化学種３０のマイグレーション及び蓄積はこれゆえ、熱界面である第１の界面１と第２の界面２とのうちの一方で選択的に行われる。
第３の実施形態によれば、剥離可能な構造１００は、キャリア基板１０、酸化物層２０、及び前記酸化物層２０中に注入プロファイル３１に従って分布した軽い化学種３０、並びに障壁層を形成し、第２の界面２で酸化物層２０上に設置された薄層４５を含む（図２ｂ）。
障壁層４５は、軽い化学種３０の拡散を制限する又はそれどころか防止する役割を有し、これゆえ、特に構造１００の剥離を目的とした熱処理中に、酸化物層２０中の軽い化学種の濃度を好ましいものにする。
薄い障壁層４５は、酸化物層２０に直接堆積した、例えば、窒化シリコン、窒化アルミニウム、アルミナ又は他の結晶性半導体（Ｓｉ、Ｇｅ、ＳｉＣ）から構成されることがある。
この第３の実施形態では、剥離ステップの前にそして何らかの時機を失した剥離を回避するため、剥離可能な構造への熱処理の適用を制限するために、軽い化学種３０は、障壁層４５の製作の後に酸化物層２０中へと有利には導入される。
例として、３０ｎｍの厚さを有する窒化シリコン及び３０ｎｍの厚さを有する酸化シリコン層２０から作られた薄層４０のケースでは、２ｋｅＶのエネルギーを有する水素イオンが３Ｅ１６／ｃｍ２のオーダーのドーズ量で注入されることがある。酸化物層２０の厚さに関連して、総計の注入したドーズ量（３Ｅ１６／ｃｍ２）は、１Ｅ２２／ｃｍ３の、すなわち、酸化シリコン層２０中の水素の固溶限の７倍付近の水素濃度を与える。
薄い障壁層４５は、酸化物層２０中の軽い化学種の閉じ込め及び飽和を維持することを可能にし、これが、第１の界面１又は第２の界面２への前記化学種３０のマイグレーションを好ましくする。
剥離可能な構造１００は、したがって、上に説明したように、剥離可能な構造が熱処理を受けるときに、第１の界面１又は第２の界面２で剥離可能である能力を有する。
この第３の実施形態による剥離可能な構造１００は、部分的に又は完全に処理した未使用層を取り扱うための一時的な支持部として使用されることがある。
本発明はまた、剥離可能な構造１００を剥離するためのプロセスにも関する。
このプロセスは、上に説明した実施形態のうちの１つ又は他に従った剥離可能な構造１００の使用に備える。
剥離プロセスは最初に、ボンディング界面３に沿って第２の基板５０に剥離可能な構造１００を張り付けるステップａ）を含む（図４ａ及び図５ａ）。
第１の実施形態の変形形態によれば、第２の基板５０は、一方で、有用な層５０’を形成するために薄くされ、そして他方で、第３の基板６０に張り付けられるものである（図４ａ’）。このケースでの剥離可能な構造１００は、第２の基板５０のシンニング及び第３の基板６０への張り付けのステップ中に層５０’の取り扱いを可能にする一時的なハンドルの役割を果たす。上に説明した第１の実施形態又は第３の実施形態による剥離可能な構造１００は、このような一時的なハンドル用途に特に適している。
第２の実施形態の変形形態（図５ａ）によれば、第２の基板５０は特有な特性を有し、特有な用途のための構成要素製造のステップをその後に受けるために、構成要素の製造のために適した（すなわち、仕上げられそして要求される品質を有する）薄層４０を受けるものである。上に説明した第２の実施形態による剥離可能な構造１００は、このケースでは、初期キャリア基板１０から第２の特有な基板５０へ、前記薄層４０の仕上げのステップと両立する薄層４０の移転を可能にする。
本発明による剥離プロセスは次いで、軽い化学種３０の少なくとも一部を第１の界面１と第２の界面２とのうちの一方と同じ水準に（図４ｂに例として図示した、第１の界面１と同じ水準に）マイグレートさせるために、熱処理が組み立て品１５０に適用されるステップｂ）を含む。
ステップｂ）は、２００℃と６００℃との間の温度で実行されることが有利である。
酸化物層２０が薄く、そして軽い化学種３０の濃度が非常に大きな量（５倍～２０倍）まで酸化物層２０内のこの同じ化学種の固溶限を超えるので、軽い化学種３０は、酸化物層２０によっては完全に吸収され得ない、そして軽い化学種３０のうちの一部は、第１の界面１及び第２の界面２まで実効的にマイグレートする。第１の界面１（又は代わりに第２の界面２）が熱界面である、すなわち、シリコンキャリア基板１０上の（又は代わりにドナー基板４上の）熱酸化物層の成長に由来する場合、界面は軽い化学種３０を選択的に引き付けそしてトラップする。この界面での軽い化学種３０の濃度の増加は、軽い化学種３０の圧力の効果の下で界面のへき開を生じさせる。
本発明による剥離プロセスは最後に、第１の界面１での組み立て品１５０の自発的な剥離（図４ｃ）のステップｃ）を含み、複合材料構造２００に移転された酸化物層２０の剥離した表面２１及びキャリア基板１０の剥離した表面１１をもたらす。或いは、剥離が第２の界面２で行われ（図５ｃ）、キャリア基板１０に留まる酸化物層２０の剥離した表面２１及び薄層４０の剥離した表面４１をもたらす。
「自発的な剥離」という表現は、外部の機械的なストレス又は化学的なストレスを必要としない剥離を意味するように理解される。これは、剥離可能な構造１００の全域にわたる、軽い化学種３０の集中及び剥離を誘起する軽い化学種３０から形成されたガス化学種の圧力による第１の界面１又は第２の界面２のへき開である。
この自発的な剥離は、ステップｂ）の熱処理中に有利には行われる。
剥離の終わりに得られたものは、一方で、実施形態に依存して有用な層５０’又は薄層４０、そして他方で、剥離可能な構造１００のキャリア基板１０を備える複合材料構造２００である（図４ｃ及び図５ｃ）。剥離界面が第１の界面１であるか又は第２の界面２であるかどうかに依存して、酸化物層２０が、複合材料構造２００中に又はキャリア基板１０上に認められる。
本発明による剥離プロセスは、０．５ｎｍ未満の酸化物層２０の剥離した表面２１の粗さを得ることを可能にする。この特徴は、注入プロファイルの濃度最大部が、本発明によれば、酸化物層２０内に常に位置したままであるので、第１の界面１（又は第２の界面２）の損傷が、軽い化学種３０の導入中には生じないという事実により支持される。剥離界面は、とりわけ熱界面のケースでは、特に平滑である。この界面に沿った剥離は、これゆえ、剥離の前の界面の粗さに対応して、剥離した表面２１、１１、４１の非常に小さな粗さを誘起する。このことが、それぞれ、複合材料構造２００を仕上げるために及びリユースのためにキャリア基板１０をリサイクルするために、剥離した表面２１、１１、４１のうちの１つ又は他に適用される処理を限定することを可能にする。
本発明による剥離プロセスは、ステップｃ）の後で、移転された層２０、４０内に依然として存在する残留する軽い化学種３０’を排出するため、１０００℃よりも低い温度での複合材料構造２００の熱処理のステップを含むことが有利である（図４ｃ及び図５ｃ）。
ある種のケースでは、酸化物層２０及び可能性として薄い障壁層４５は、下にある層、例えば、有用な層５０’に接近できるように除去される（図４ｃ）。
本発明による剥離プロセスの第２の実施形態の変形形態の１つの例では、ステップａ）で用意された第２の基板５０は、キャリア基板５１（以降、第２のキャリア基板５１と呼ばれる）、第２のキャリア基板５１上に設置されたトラッピング層５２、及びトラッピング層５２上に設置された酸化シリコン層５３（以降、第２の酸化物層５３と呼ばれる）を含む。張り付けステップａ）中に、第２の酸化物層５３が、ボンディング界面３で剥離可能な基板１００に張り付けられる。
図６に図示したように、剥離プロセスのステップｃ）の終わりに、構成要素の製造に適しておりそしてトラッピング層５２及び第２の酸化物層５３を含む特有な基板の上に設置された薄層４０を含む複合材料構造２００が得られ、第２の酸化物層５３が複合材料構造２００の埋め込み酸化物を形成する。
薄層４０中に及び（存在する場合には）酸化物層２０中に存在する軽い化学種の残留物３０’を排出するために特に１０００℃以下の温度での熱処理など、低温仕上げステップが適用されることがある。最後に、酸化物層２０を除去するための化学処理及び複合材料構造２００の洗浄が、高い品質の薄層４０及び特に無線周波数用途に適した特有な基板を有するＳＯＩ型基板を得るために適用されることがある。薄層４０は、１００ｎｍ未満、又は５０ｎｍ未満、又はそうでなければ２５ｎｍ未満の厚さを有することができる。このような厚さ及び高い品質（特に、±１ｎｍよりも良い均一性、非常に低い欠陥、小さな表面粗さ＜０．２ｎｍ）を有する層は、トラッピング層５２を含む特有な基板上に、前記トラッピング層５２に損傷を与えることを回避するために、とりわけ仕上げ処理の温度制約のために、製造することが極めて複雑である。
本発明による剥離可能な構造１００及び剥離プロセスは、薄層４０の厚さに拘わらず高い品質の薄層４０を有する複合材料構造２００を得ることを容易にする。
剥離プロセスの第２の実施形態の変形形態のもう１つの例では、ステップａ）で用意された第２の基板５０は、ガラス基板を含む。
剥離プロセスのステップｃ）の終わりに、構成要素の製造に適しておりそして特有なガラス基板上に設置された薄層４０を含む複合材料構造２００がこのように得られる。
高い品質を有する薄層は、薄層に及び／又はヘテロ構造を形成する材料の差異的な膨張のために前記ヘテロ構造自体に損傷を与えることを回避するため、とりわけ仕上げ処理の温度制約のために前記薄層４０に関連して異成分からなる性質の特有な基板上に製造することが極端に複雑である。本発明による剥離可能な構造１００及び剥離プロセスは、ガラス基板に移転された高い品質の薄層４０を有する異成分からなる複合材料構造２００を得ることを容易にする。
本発明による剥離プロセスの第２の実施形態の変形形態のさらにもう１つの例では、ステップａ）で用意された第２の基板５０は、（シリコン又は目標とする用途にとって興味深い他の材料から作られた）第２のキャリア基板及び第２のキャリア基板上に設置されそして８００ｎｍよりも大きい厚さを有する第２の酸化シリコン層を含み、第２の酸化シリコン層がボンディング界面３で剥離可能な基板に張り付けられるものである。
剥離プロセスのステップｃ）の終わりに、構成要素の製造に適しておりそして厚い第２の酸化物層を設けた特有な基板の上に設置された薄層４０を含む複合材料構造２００がこのように得られる。
高い品質の薄層４０は、厚い酸化物層を含む特有な基板上に製造することが一般に複雑である。例えば、厚い酸化物（＞４００ｎｍ）上にシリコンの薄層（＜１００ｎｍ）を得ることは、酸化物の低い弾性率のために複雑である。具体的に、薄いシリコン層の何らかの機械的なストレス（研磨、破断）は、下にある厚い酸化物の変形のために薄いシリコン層の破砕をもたらす危険性がある。
本発明による剥離可能な構造１００及び剥離プロセスは、厚い酸化物層に移転させた高い品質の薄層４０を有する異成分からなる複合材料構造２００を得ることを容易にする。
当然のことながら、本発明は、説明した実施形態に限定されず、実施形態の変形形態が、特許請求の範囲によって規定されるような本発明の範囲から逸脱せずに本発明に導入されることがある。

Claims (15)

  1. キャリア基板（１０）と、第１の界面（１）で前記基板（１０）上に設置された酸化シリコン層（２０）とを備える剥離可能な構造（１００）において、前記剥離可能な構造（１００）は、
    前記酸化シリコン層（２０）が２００ｎｍ未満の厚さを有し、
    軽い水素及び／又はヘリウム化学種（３０）が注入プロファイル（３１）に従って深く、前記構造（１００）の全域にわたって分布しており、その濃度最大部が前記酸化シリコン層（２０）の前記厚さ内に位置しており、
    前記酸化シリコン層（２０）の前記厚さに関連して、注入した軽い化学種（３０）の総計のドーズ量が、前記酸化シリコン層（２０）中の前記軽い化学種（３０）の固溶限を少なくとも５倍超えている
    ことを特徴とする、剥離可能な構造（１００）。
  2. 第２の界面（２）で前記酸化シリコン層（２０）上に設置された、構成要素の製造に適した及び／又は障壁層を形成する薄層（４０、４５）を含む、請求項１に記載の剥離可能な構造（１００）。
  3. 前記キャリア基板（１０）がシリコンから作られ、前記酸化シリコン層（２０）が熱酸化物である、請求項２に記載の剥離可能な構造（１００）。
  4. 構成要素の製造に適した前記薄層（４０）が単結晶シリコンから作られる、請求項３に記載の剥離可能な構造（１００）。
  5. 障壁層を形成している前記薄層（４５）が窒化シリコンから作られる、請求項３に記載の剥離可能な構造（１００）。
  6. 請求項２に記載の前記剥離可能な構造（１００）を剥離するためのプロセスであって、
    ａ）ボンディング界面（３）に沿って第２の基板（５０）に前記剥離可能な構造（１００）を張り付けるステップと、
    ｂ）組み立て品（１５０）に熱処理を適用し、軽い化学種（３０）の少なくとも一部を第１の界面（１）又は第２の界面（２）と同じ水準にマイグレートさせるステップと、
    ｃ）前記第１の界面（１）又は前記第２の界面（２）で前記組み立て品（１５０）を自発的に剥離し、前記酸化シリコン層（２０）の剥離した表面（２１）を形成し、複合材料構造（２００）を形成するために前記第２の基板（５０）へ少なくとも前記薄層（４０、４５）の移転をもたらすステップと、
    を含む、剥離するためのプロセス。
  7. ステップｂ）が２００℃と６００℃との間の温度で実行される、請求項６に記載の剥離するためのプロセス。
  8. ステップｃ）がステップｂ）の熱処理中に実行される、請求項６又は７に記載の剥離するためのプロセス。
  9. 前記酸化シリコン層（２０）の前記剥離した表面（２１）の粗さが０．５ｎｍ ＲＭＳ未満である、請求項６～８のいずれか一項に記載の剥離するためのプロセス。
  10. ステップａ）で設けられた前記剥離可能な構造（１００）が、構成要素の製造に適していると共に前記第２の界面（２）で前記酸化シリコン層（２０）に設置された薄層（４０）を備え、前記薄層（４０）を仕上げるステップの後で前記軽い水素及び／又はヘリウム化学種（３０）が前記酸化シリコン層（２０）の厚さ内に注入される、請求項６～９のいずれか一項に記載の剥離するためのプロセス。
  11. 前記薄層（４０）を仕上げる前記ステップが、１０００℃を超える高温熱処理を含む、請求項１０に記載の剥離するためのプロセス。
  12. ステップａ）で用意された前記第２の基板（５０）が、第２のキャリア基板（５１）と、前記第２のキャリア基板（５１）上に設置されたトラッピング層（５２）と、前記トラッピング層（５２）上に設置された第２の酸化シリコン層（５３）とを備え、前記第２の酸化シリコン層（５３）が前記ボンディング界面（３）で前記剥離可能な基板（１００）に張り付けられるように意図されている、請求項１０又は１１に記載の剥離するためのプロセス。
  13. ステップａ）で用意された前記第２の基板（５０）がガラス基板を含む、請求項１０又は１１に記載の剥離するためのプロセス。
  14. ステップａ）で用意された前記第２の基板（５０）が、第２のキャリア基板と、前記第２のキャリア基板上に設置され８００ｎｍよりも大きな厚さを有する第２の酸化シリコン層とを備え、前記第２の酸化シリコン層が前記ボンディング界面（３）で前記剥離可能な基板（１００）に張り付けられるように意図されている、請求項１０又は１１に記載の剥離するためのプロセス。
  15. ステップｃ）の後で、前記移転した薄層内に依然として存在する前記軽い化学種を排出するために、１０００℃より低い温度での前記複合材料構造（２００）の熱処理のステップを含む、請求項１０～１４のいずれか一項に記載の剥離するためのプロセス。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063730A (ja) 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2007220749A (ja) 2006-02-14 2007-08-30 Seiko Epson Corp 半導体装置の製造方法
JP2012054540A (ja) 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
JP2017538297A (ja) 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2756847B1 (fr) 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
JP2002289820A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板の製造方法およびｓｉｍｏｘ基板
JP2004140267A (ja) * 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
FR2865574B1 (fr) * 2004-01-26 2006-04-07 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
FR2898430B1 (fr) * 2006-03-13 2008-06-06 Soitec Silicon On Insulator Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
EP2269226A1 (en) * 2008-03-13 2011-01-05 S.O.I.Tec Silicon on Insulator Technologies Substrate having a charged zone in an insulating buried layer
CN102460642A (zh) 2009-06-24 2012-05-16 株式会社半导体能源研究所 半导体衬底的再加工方法及soi衬底的制造方法
JP6213046B2 (ja) 2013-08-21 2017-10-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6516957B2 (ja) 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
JP6544807B2 (ja) 2014-06-03 2019-07-17 株式会社日本製鋼所 ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063730A (ja) 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2007220749A (ja) 2006-02-14 2007-08-30 Seiko Epson Corp 半導体装置の製造方法
JP2012054540A (ja) 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
JP2017538297A (ja) 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法

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